JP2002368160A - ウェーハレベルパッケージ及びその製造方法 - Google Patents
ウェーハレベルパッケージ及びその製造方法Info
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Abstract
びその製造方法を提供する。 【解決手段】 半導体チップ10を有する半導体ウェー
ハを形成する段階と、各半導体チップ10の側面に側面
胴体部50を形成する段階とを含む。側面胴体部50
は、各半導体チップ10の間に空間部を形成し、空間部
に成形樹脂のような側面胴体部50の材料をポッティン
グすることによって形成される。ウェーハは、側面胴体
部50を切断することにより、個別の半導体チップ10
に分離される。側面胴体部50により、強度が向上し、
外部衝撃に対する耐久性が向上する。
Description
ケージ技術に関するもので、より具体的には、側面胴体
部を有するウェーハレベルパッケージ及びその製造方法
に関するものである。
出力を外部と電気的に連結させる機能と、半導体チップ
を物理的に保護する機能とを有する。電子素子の小型化
・軽量化によって、半導体チップパッケージも小型化さ
れ、半導体チップの高集積化・高性能化によって、より
経済的で且つ高信頼性を有するパッケージを開発しよう
とする努力が続いている。このような努力により、半導
体チップパッケージも様々な形態に発展しているが、最
近、パッケージの外部電気接続手段を面配列(grid arr
ay)方式にしたボールグリッドアレイパッケージ(ball
grid array package)が主流をなしている。このよう
な面配列パッケージは、半導体チップの入出力ピン数の
増加に適切に対応し、電気接続部の誘導成分を減らしな
がらパッケージのサイズを半導体チップスケールに縮小
することができるという利点を有する。
発展した形態のパッケージとしてウェーハレベルパッケ
ージが登場した。ウェーハレベルパッケージは、ウェー
ハ段階で半導体チップの組立またはパッケージが完了す
るパッケージをいうが、ウェーハ製造工程(fabricatio
n)や組立工程(assembly)のいずれにおいても、ダイ
(die;ウェーハから分離された半導体チップ)に対す
る追加的な工程を必要とせず、それぞれの工程段階でウ
ェーハ上のすべての半導体チップに対して一括的に工程
を進行できなければならない。既存の標準半導体チップ
パッケージ技術において、パッケージの費用は、ウェー
ハ製造工程で半導体チップの縮小(shrink)を進行する
につれて、全体半導体素子の費用において多くの部分を
占め、パッケージの費用が半導体チップ自体の費用を超
過する場合も発生するが、ウェーハレベルパッケージ
は、単一工程により組立まで完了するため、半導体素子
の製造費用を顕著に軽減することができる。また、ウェ
ーハレベルパッケージは、パッケージの機能と半導体チ
ップの機能をより完璧に統合することができ、半導体素
子の熱的特性と電気的特性が改善され、パッケージのサ
イズを半導体チップのサイズに小型化できるという長所
がある。
のプラスチックパッケージやセラミックパッケージとは
異なり、チップを取り囲むパッケージ胴体や基板、金属
板が構成されないので、取り扱い過程と使用環境におい
て、外部の物理的な接触や衝撃によってチッピング(ch
ipping)又はチップクラックが生じるおそれがあるとい
う欠点がある。特に、半導体チップの厚さを縮めるため
に進行されるウェーハ裏面研磨(wafer back lapping)
を行う場合、このような欠点が一層悪化する。
衝撃に強いウェーハレベルパッケージ及びその製造方法
を提供することにある。発明の他の目的は、半導体チッ
プの厚さを薄くしながらも物理的に堅固なウェーハレベ
ルパッケージ及びその製造方法を提供することにある。
本発明のさらに他の目的は、外部衝撃に強いウェーハレ
ベルパッケージを一括製造工程により製造できる方法を
提供することにある。
と、ウェーハレベルパッケージの製造方法は、複数の電
極パッドが形成された各半導体チップを有する半導体ウ
ェーハを形成する段階と、前記半導体チップのあらゆる
側面に側面胴体部を形成する段階とを含む。前記側面胴
体部を形成する段階は、各半導体チップの間に空間部を
形成する段階と、前記空間部に側面胴体部の材料、例え
ば、成形樹脂を提供する段階とを含む。前記ウェーハ
は、側面胴体部を介して切断することにより、個別半導
体チップに分離される。本発明の他の態様において、ウ
ェーハレベルパッケージが開示されている。前記ウェー
ハレベルパッケージは、活性面上に複数の電極パッドが
形成された半導体チップと、前記半導体チップの側面に
形成された側面胴体部とを含む。
施例を詳しく説明する。図1は、本発明の一実施例に係
るウェーハレベルパッケージを示す断面図である。本発
明の一実施例に係るウェーハレベルパッケージ100
は、半導体チップ10と、パッケージパターン30と、
半導体チップ10の側面に形成された側面胴体部50と
を含む。半導体チップ10には、ウェーハ製造工程(wa
fer fabrication process)により半導体チップ10上
に集積されている回路素子(図示しない)を備えてい
る。この回路素子をオンチップ回路(on-chip circuit
s)といい、半導体チップ10の電気的特性及び機能に
基づいて選択される。半導体チップ10の活性面(図1
に示すように、半導体チップ10の最上面)には、オン
チップ回路を外部に電気的に連結する金属電極パッド2
0が形成されている。
ッケージパターン30は、絶縁層28と、金属配線層3
4と、第2絶縁層36と、接続部38とを含む。絶縁層
28は、電極パッド20が露出するようにチップ10の
活性面上に形成される。絶縁層28は、例えば、半導体
チップ10の活性面にパッシベーション膜31を塗布し
た後、図3及び図4に示すように、パッシベーション膜
31上に第1絶縁層32を蒸着することにより形成して
もよい。金属配線層34は、露出した電極パッド20に
連結されるように絶縁層28上に形成され、第2絶縁層
36は、金属配線層34上に形成される。接続部38
は、例えば、金属配線層34と電気的に連結しているは
んだボール接続部38である。
ポリマ系の絶縁材料からなる。金属配線層34は、例え
ば、銅金属層であり、絶縁層28上にチタニウム金属を
スパッタリング(sputtering)塗布した後、銅金属をス
パッタリング塗布し、さらに、銅及びチタニウム金属を
スパッタリング塗布することによって形成することがで
きる。図1には、金属配線層34が単層の場合を示した
が、金属配線層34を複数層、例えば、信号伝達用配線
層と電源供給用配線層を含むように構成することもでき
る。上述したように、ウェーハ上には、例えば、一般の
ウェーハ製造工程において、絶縁層28の下に形成され
たウェーハ表面に塗布されるパッシベーション膜(図
3)のような他の層を形成しても良い。
ェーハレベルパッケージ100の高さを増加させない。
側面胴体部50は、半導体チップ10の下面26からパ
ッケージパターン30の第2絶縁層36まで延びる高さ
を有する。側面胴体部50は、例えば、一般のプラスチ
ックパッケージの製造に使用されるエポキシ成形樹脂か
らなる。ウェーハ裏面研磨工程後の半導体チップ10の
厚さは、約100〜150μmである。図2は、本発明
の一実施例に係る側面胴体部50の上面図である。図2
に示すように、側面胴体部50は、半導体チップ10の
あらゆる側面に形成され、半導体チップ10の側面を保
護する。
ベルパッケージの製造方法について図3〜図12を参照
して説明する。特に、図3〜図8は、ウェーハ状態に存
在する半導体チップにおいて、パッケージパターンの形
成段階を示す。一方、図9〜図12は、本発明の一実施
例に係るダイボンディング工程を示す。まず、図3に示
したように、半導体チップ製造工程においてチップの活
性面に一般に適用されるパッシベーション膜(passivat
ion layer)31を、半導体チップ10の活性面に塗布
し、電極パッド20に開放部33を形成する。パッシベ
ーション膜31は、例えば、PSG(Photo-Silicate G
lass)膜、又はSiO2及びSi3N4を主成分とする膜
を化学気相蒸着(CVD;Chemical Vapor Depositio
n)した後、エッチングすることにより形成される。
ション膜31上に第1絶縁層32を塗布し、電極パッド
20を露出する開放部33を例えば、写真エッチング工
程により形成する。第1絶縁層32は、例えば、ポリイ
ミド系の誘電体層である。
レベルの製造方法において、金属層の形成について説明
する。第1絶縁層32上に金属層、例えば、銅金属層を
塗布し、写真エッチングすることによって金属配線層3
4を形成する。金属配線層34は、開放部33を介して
電極パッド20と接触する。金属配線層34は、例え
ば、第1絶縁層32上にチタニウム金属をスパッタリン
グ塗布した後、銅金属をスパッタリング塗布し、さら
に、チタニウム金属をスパッタリング塗布することによ
って形成することもできる。また、金属配線層34は、
例えば、第1絶縁層32上にクロム金属をスパッタリン
グ塗布した後、銅金属を塗布し、さらに、ニッケル金属
をスパッタリング塗布することによって形成することが
できる。ここで、クロムは、第1絶縁層32との強い接
着力を提供し、電極パッド20に対する障壁層(barrie
r)機能を提供する。また、ニッケルは、はんだボール
に対するはんだ障壁層の役目をするとともに、酸化を防
止する。
4上に第2絶縁層36を塗布し、写真エッチング工程に
より開放部37を形成する。複数層の金属配線層を含む
ウェーハレベルパッケージにおいて、前記第1絶縁層の
形成段階、前記金属配線層の形成段階、及び前記第2絶
縁層の形成段階を必要に応じて繰り返す。
ル38aを半導体チップ10の開放部37上に載置し、
リフロー・ソルダリングにより加熱する。はんだボール
38aを加熱するにつれて、はんだボール38aが溶け
ながら金属配線層34と接続され、電気接続部38を形
成する。
チップ10にパッケージパターン30を形成するウェー
ハ製造工程が完了すると、ウェーハの半導体チップの電
気的特性をテストする。次いで、EDS(Electrical D
ie Sorting)工程を行う。EDS工程では、電気的特性
が不良で、且つリペア(repair)が不可能なチップは、
例えば、リペアが不可能なチップの表面をインクで表示
することにより、良品チップと区別させる。良品チップ
をウェーハ切断(wafer sawing)工程により分離した
後、高密度実装型パッケージの基板に付着する。この工
程をダイボンディング(die bonding)という。
ェーハの切断について説明するための図である。まず、
テープ60を半導体チップ10の下面に貼付する。前記
テープ60は、ウェーハ切断工程に一般に使用される膨
脹可能なテープである。次に、ウェーハ切断手段70を
用いてウェーハを切断する。ウェーハ切断手段70は、
例えば、回転するダイアモンドホイール(wheel)また
はレーザーである。この切断工程においてウェーハを支
持するために、真空チャック(vacuum chuck、図示せ
ず)からウェーハの下面まで真空を加えて前記ウェーハ
を真空チャックに固定させる。ウェーハ切断装備(図示
せず)をウェーハ上に整列させる場合、ウェーハ切断手
段70によりウェーハを個別チップに切断する。この
時、テープ60は切断されない。
工程が終了すると、ウェーハは、個別半導体チップに分
離されている。ところが、各半導体チップ10は、テー
プ60に付着している状態なので、前記半導体チップは
ウェーハ形状を維持している。また、ウェーハの下面に
付着しているテープ60の両側面を引っ張って伸ばすこ
とにより、各個別チップは、空間部75で表される距離
をもって互いに分離される。空間部75のサイズは、ウ
ェーハ上に形成された半導体IC素子のタイプによって
異なるが、半導体IC素子のテストに使用されるテスト
ソケットのサイズによって600μm以下にすることが
好ましい。
体部の形成を説明するための図である。前記空間部75
に、例えば、ニードル(needle)80を用いてエポキシ
成形樹脂をポッティング(potting)することにより、
側面胴体部50を形成する。ポッティングされた成形樹
脂を硬化させ、個別半導体チップ10の側面に側面胴体
部50を形成する。
分離を説明するための図である。未だにテープ60に付
着している前記個別半導体チップ10は、図9に示した
ように切断装備に実装され、切断手段70で側面胴体部
50の一部を切断することにより、個別半導体チップ1
0に分離される。この分離段階の切断手段70は、第1
分離段階に使用された切断手段70と同じものである。
側面胴体部50を切断することにより分離されるので、
切断手段70によって個別チップが損なわれることを低
減することができる。また、切断手段が回転するダイア
モンドホイールである場合、ホイールの衝撃は、側面胴
体部50により吸収される。
本発明の技術的思想から逸脱することなく、他の種々の
形態で実施することができる。前述の実施例は、あくま
でも、本発明の技術内容を明らかにするものであって、
そのような具体例のみに限定して狭義に解釈されるべき
ものではなく、本発明の精神と特許請求の範囲内で、い
ろいろと変更して実施することができるものである。
半導体チップの側面に側面胴体部が形成されているウェ
ーハレベルパッケージは、外部衝撃に強くて、かつ厚さ
を薄くしても外部衝撃による損傷を防止することができ
る。 また、本発明によると、外部衝撃に強いウェーハ
レベルパッケージを簡単な工程により実現することがで
き、ウェーハ状態で一括に製造されるので、高生産性の
ウェーハレベルパッケージを製造することが可能であ
る。
ージを示す図2のI−I線に沿って切断した断面図であ
る。
ージを示す平面図である。
ージの製造方法において、半導体チップの電極パッドを
開放する段階を説明するための断面図である。
ージの製造方法において、半導体ウェーハの表面に絶縁
層を形成する段階を説明するための断面図である。
ージの製造方法において、絶縁層が形成されたウェーハ
表面に金属層を形成する段階を説明するための断面図で
ある。
ージの製造方法において、金属層が形成されたウェーハ
表面に接続部領域を形成する段階を説明するための断面
図である。
ージの製造方法において、半導体ウェーハにはんだボー
ルを整列する段階を説明するための断面図である。
ージの製造方法において、半導体ウェーハに接続部を形
成する段階を説明するための断面図である。
ージの製造方法において、半導体ウェーハを1次切断す
る段階を説明するための断面図である。
ケージの製造方法において、1次切断された半導体ウェ
ーハを個別チップに分離し、個別チップ間に空間部を形
成する段階を説明するための断面図である。
ケージの製造方法において、個別チップが分離されたウ
ェーハ状態で側面胴体部を形成する段階を説明するため
の断面図である。
ケージの製造方法において、側面胴体部が形成された半
導体ウェーハを2次切断し、個別チップに最終分離する
段階を説明するための断面図である。
Claims (22)
- 【請求項1】 活性面上に複数の電極パッドが形成され
た半導体チップと、 前記半導体チップの側面に形成された側面胴体部と、 を備えることを特徴とするウェーハレベルパッケージ。 - 【請求項2】 前記複数の電極パッドが露出するように
前記活性面上に形成された絶縁層と、 前記絶縁層上に形成され、前記複数の電極パッドと電気
的に連結される金属配線層と、 前記金属配線層上に形成され、開放部を有する絶縁層
と、 をさらに備えることを特徴とする請求項1に記載のウェ
ーハレベルパッケージ。 - 【請求項3】 前記活性面上に形成された前記絶縁層
は、前記活性面上に形成されるパッシベーション膜と、
前記パッシベーション膜上に形成される第1絶縁層とを
有することを特徴とする請求項2に記載のウェーハレベ
ルパッケージ。 - 【請求項4】 前記金属配線層は、複数の金属配線層部
を有することを特徴とする請求項2に記載のウェーハレ
ベルパッケージ。 - 【請求項5】 前記金属配線層は、銅金属層であること
を特徴とする請求項2に記載のウェーハレベルパッケー
ジ。 - 【請求項6】 前記側面胴体部の高さは、前記半導体チ
ップの下面から前記金属配線層上に形成された前記絶縁
層の上部まで延びることを特徴とする請求項2に記載の
ウェーハレベルパッケージ。 - 【請求項7】 前記開放部を介して前記金属配線層上に
形成される接続部をさらに備えることを特徴とする請求
項2に記載のウェーハレベルパッケージ。 - 【請求項8】 前記接続部は、はんだボール接続部であ
ることを特徴とする請求項7に記載のウェーハレベルパ
ッケージ。 - 【請求項9】 前記側面胴体部は、前記半導体チップに
接していることを特徴とする請求項1に記載のウェーハ
レベルパッケージ。 - 【請求項10】 前記側面胴体部は、エポキシ成形樹脂
からなることを特徴とする請求項1に記載のウェーハレ
ベルパッケージ。 - 【請求項11】 複数の半導体チップが形成されたウェ
ーハと、 前記複数の半導体チップの各半導体チップのあらゆる側
面に形成された側面胴体部と、 を備えることを特徴とするウェーハレベルパッケージ。 - 【請求項12】 複数の電極パッドが形成された複数の
半導体チップを有するウェーハを形成する段階と、 前記複数の半導体チップの各半導体チップのあらゆる側
面に側面胴体部を形成する段階と、 を含むことを特徴とするウェーハレベルパッケージの製
造方法。 - 【請求項13】 前記ウェーハを形成する段階は、前記
ウェーハ上に絶縁層を形成する段階と、 前記複数の電極パッドを露出させる段階と、 を含むことを特徴とする請求項12に記載のウェーハレ
ベルパッケージの製造方法。 - 【請求項14】 前記ウェーハ上に絶縁層を形成する段
階は、前記ウェーハ上にパッシベーション膜を形成する
段階と、 前記パッシベーション膜上に第1絶縁層を形成する段階
と、 を含むことを特徴とする請求項12に記載のウェーハレ
ベルパッケージの製造方法。 - 【請求項15】 前記ウェーハを形成する段階は、前記
絶縁層上に、前記電極パッドと電気的に連結される金属
配線層を形成する段階をさらに含むことを特徴とする請
求項13に記載のウェーハレベルパッケージの製造方
法。 - 【請求項16】 前記ウェーハを形成する段階は、前記
金属配線層上に絶縁層を形成する段階と、 前記金属配線層に開放部を設ける段階と、 をさらに含むことを特徴とする請求項15に記載のウェ
ーハレベルパッケージの製造方法。 - 【請求項17】 前記ウェーハを形成する段階は、前記
開放部を介して前記金属配線層上に電気接続部を形成す
る段階をさらに含むことを特徴とする請求項16に記載
のウェーハレベルパッケージの製造方法。 - 【請求項18】 前記側面胴体部を形成する段階は、前
記複数の半導体チップの各チップの間に空間部を形成す
る段階と、 前記空間部に側面胴体部の材料を提供する段階と、 を含むことを特徴とする請求項13に記載のウェーハレ
ベルパッケージの製造方法。 - 【請求項19】 前記側面胴体部の材料は、成形樹脂で
あることを特徴とする請求項18に記載のウェーハレベ
ルパッケージの製造方法。 - 【請求項20】 前記ウェーハを複数の個別半導体チッ
プに分離する段階をさらに含むことを特徴とする請求項
13に記載のウェーハレベルパッケージの製造方法。 - 【請求項21】 前記ウェーハの分離段階は、前記側面
胴体部を切断する段階を含むことを特徴とする請求項2
0に記載のウェーハレベルパッケージの製造方法。 - 【請求項22】 前記側面胴体部の切断段階は、回転す
る切断手段により側面胴体部を切断することを特徴とす
る請求項21に記載のウェーハレベルパッケージの製造
方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2001-30372 | 2001-05-31 | ||
KR1020010030372A KR20020091327A (ko) | 2001-05-31 | 2001-05-31 | 측면 몸체부가 형성되어 있는 웨이퍼 레벨 패키지 및 그제조 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002368160A true JP2002368160A (ja) | 2002-12-20 |
Family
ID=19710217
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002139869A Pending JP2002368160A (ja) | 2001-05-31 | 2002-05-15 | ウェーハレベルパッケージ及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6852607B2 (ja) |
JP (1) | JP2002368160A (ja) |
KR (1) | KR20020091327A (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004281538A (ja) * | 2003-03-13 | 2004-10-07 | Seiko Epson Corp | 電子装置及びその製造方法、回路基板並びに電子機器 |
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JP4537702B2 (ja) * | 2003-12-26 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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A621 | Written request for application examination |
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A601 | Written request for extension of time |
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A521 | Request for written amendment filed |
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