KR20020091327A - 측면 몸체부가 형성되어 있는 웨이퍼 레벨 패키지 및 그제조 방법 - Google Patents

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Abstract

측면 몸체부가 형성되어 있어서 외부의 충격에 강한 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것으로서, 본 발명에 따른 웨이퍼 레벨 패키지는 복수의 전극 패드가 형성된 활성면이 있는 반도체 칩과, 상기 복수의 전극 패드가 노출되도록 상기 활성면 위에 형성된 제1 절연층과, 상기 절연층 위에 형성되며 상기 복수의 전극 패드와 전기적으로 연결되는 금속 배선층과, 상기 금속 배선층 위에 형성되며, 개방부를 갖는 제2 절연층과, 상기 제2 절연층의 개방부에 형성되며 상기 금속 배선층을 통해 상기 전극 패드와 전기적으로 연결되는 접속부와, 상기 활성면과 접한 모든 반도체 칩 측면에 형성된 측면 몸체부를 포함하며, 이 패키지는 웨이퍼 상태에 있는 복수의 반도체 칩을 개별 칩을 분리하는 웨이퍼 절단 단계를 2단계로 진행하고, 1단계에서는 반도체 칩을 분리하되 반도체 칩이 소정의 공간부를 사이에 두고 떨어져 있지만 전체적으로 웨이퍼 형상을 유지하도록 칩을 분리하는 1차 웨이퍼 분리 단계와 상기 공간부에 측면 몸체부를 형성한 다음 웨이퍼를 개별 칩으로 완전히 분리하는 단계를 거쳐 제조된다.

Description

측면 몸체부가 형성되어 있는 웨이퍼 레벨 패키지 및 그 제조 방법{Wafer level package having a package body at its side surface and method for manufacturing the same}
본 발명은 반도체 칩 패키지 기술에 관한 것으로서, 좀 더 구체적으로는 칩의 측면에 몸체부가 형성되어 있어서 외부의 충격에 강한 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것이다.
반도체 칩 패키지는 칩의 입출력을 외부와 전기적으로 연결시키는 기능과 반도체 칩을 물리적으로 보호하는 기능을 한다. 전자 소자의 소형 경량화 추세에 따라 반도체 칩 패키지도 크기가 소형화되며, 반도체 칩의 고집적화 고성능화에 따라 좀 더 경제적이고 신뢰성이 높은 패키지를 개발하려는 노력이 계속되고 있다. 이러한 노력으로 반도체 칩 패키지도 여러 형태로 전개되고 있는데, 최근에는 패키지의 외부 전기 접속 수단을 면 배열 (grid array) 방식으로 한 볼 그리드 어레이 패키지(ball grid array package)가 주류를 이루고 있다. 이러한 면 배열 패키지는 반도체 칩의 입출력 핀 수 증가에 적절하게 대응하고, 전기 접속부의 유도 성분을 줄이면서 패키지의 크기를 반도체 칩 수준의 크기로 줄일 수 있다는 점에서 유리하다.
칩 크기 수준의 패키지에서 한층 발전된 형태의 패키지로 웨이퍼 레벨 패키지(wafer level package)가 등장하였다. 웨이퍼 레벨 패키지는 웨이퍼 단계에서 반도체 칩의 조립 또는 패키지가 완료되는 패키지를 말하는데, 이것은 웨이퍼 제조 공정(fabrication)에서든 조립 공정(assembly)에서든 다이(die; 웨이퍼에서 분리된 반도체 칩)에 대한 추가적인 공정을 필요로 하지 않아야 하고, 각각의 공정 단계에서 웨이퍼 상의 모든 반도체 칩에 대해 일괄적으로 공정을 진행할 수 있어야 한다. 기존의 표준 반도체 칩 패키지 기술에서, 패키지의 비용은 웨이퍼 제조 공정에서 반도체 칩의 축소(shrink)를 진행함에 따라 전체 반도체 소자의 비용에서 많은 부분을 차지하며, 심지어, 패키지의 비용이 반도체 칩 그 자체의 비용을 초과하는 경우도 발생하지만, 웨이퍼 레벨 패키지는 단일 공정으로 조립까지 완료되기 때문에 반도체 소자의 제조 비용을 현저하게 줄일 수 있다. 또한, 웨이퍼 레벨 패키지는 패키지의 기능과 반도체 칩의 기능을 좀 더 완벽하게 통합할 수 있고, 반도체 소자의 열적 특성과 전기적 특성이 개선되며 패키지의 크기를 반도체 칩의 크기로 소형화할 수 있다는 여러가지 장점이 있다.
반면 웨이퍼 레벨 패키지는 일반 플라스틱 패키지나 세라믹 패키지와 달리 칩을 에워싸는 패키지 몸체나 기판, 금속판이 구성되지 않기 때문에, 취급 과정과 사용 환경에서 외부와 물리적인 접촉이나 충격에 따라 칩핑(chipping)이나 칩 크랙이 생길 수 있어서 매우 취약하다. 특히, 반도체 칩의 두께를 줄이기 위해 진행되는 웨이퍼 후면 연마(wafer back lapping)를 하면 이러한 취약점이 더 심각해진다.
본 발명의 목적은 외부의 충격에 대한 강도가 우수한 웨이퍼 레벨 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 반도체 칩의 두께를 얇게 하면서도 물리적으로 견고한 웨이퍼 레벨 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 외부 충격에 강한 웨이퍼 레벨 패키지를 일괄 제조 공정으로 제조할 수 있는 방법을 제공하는 것이다.
도 1은 본 발명에 따른 웨이퍼 레벨 패키지의 구조를 나타내는 단면도.
도 2는 본 발명에 따른 웨이퍼 레벨 패키지의 평면도.
도 3은 본 발명에 따른 웨이퍼 레벨 패키지를 제조하는 방법에서 반도체 칩의 전극 패드를 개방하는 단계를 설명하는 단면도.
도 4는 본 발명에 따른 웨이퍼 레벨 패키지를 제조하는 방법에서 반도체 웨이퍼 표면에 절연층을 형성하는 단계를 설명하는 단면도.
도 5는 본 발명에 따른 웨이퍼 레벨 패키지를 제조하는 방법에서 절연층이 형성된 웨이퍼 표면에 금속층을 형성하는 단계를 설명하는 단면도.
도 6은 본 발명에 따른 웨이퍼 레벨 패키지를 제조하는 방법에서 금속층이 형성된 웨이퍼 표면에 접속부 영역을 정의하는 단계를 설명하는 단면도.
도 7은 본 발명에 따른 웨이퍼 레벨 패키지를 제조하는 방법에서 반도체 웨이퍼에 솔더 볼을 정렬하는 단계를 설명하는 단면도.
도 8은 본 발명에 따른 웨이퍼 레벨 패키지를 제조하는 방법에서 반도체 웨이퍼에 접속부를 형성하는 단계를 설명하는 단면도.
도 9는 본 발명에 따른 웨이퍼 레벨 패키지를 제조하는 방법에서 반도체 웨이퍼를 1차 절단하는 단계를 설명하는 단면도.
도 10은 본 발명에 따른 웨이퍼 레벨 패키지를 제조하는 방법에서 1차 절단된 반도체 웨이퍼를 개별 칩으로 분리하여 개별 칩 사이에 공간부를 형성하는 단계를 설명하는 단면도.
도 11은 본 발명에 따른 웨이퍼 레벨 패키지를 제조하는 방법에서 개별 칩이 분리된 웨이퍼 상태에서 측면 몸체부를 형성하는 단계를 설명하는 단면도.
도 12는 본 발명에 따른 웨이퍼 레벨 패키지를 제조하는 방법에서 측면 몸체부가 형성된 반도체 웨이퍼를 2차 절단하여 개별 칩으로 최종 분리하는 단계를 설명하는 단면도.
<도면의 주요 부호에 대한 설명>
10: 반도체 칩20: 전극 패드
30: 패키지 패턴32: 절연층
34: 금속 배선층36: 패시베이션층(passivation layer)
38: 접속부50: 측면 몸체부
70: 절단 수단80: 니들(needle)
본 발명에 따른 반도체 칩 패키지는 웨이퍼 상태에 있는 복수의 반도체 칩을개별 칩을 분리하는 웨이퍼 절단 단계를 2단계로 진행하고, 1단계에서는 반도체 칩을 분리하되 반도체 칩이 소정의 공간부를 사이에 두고 떨어져 있지만 전체적으로 웨이퍼 형상을 유지하도록 칩을 분리하는 1차 웨이퍼 분리 단계와 상기 공간부에 성형 수지를 주입하여 측면 몸체부를 형성한 다음 웨이퍼를 개별 칩으로 완전히 분리하는 단계를 거쳐 제조된다. 따라서 반도체 칩의 둘레 측면부에는 모두 측면 몸체부가 형성되어 있는 구조를 가진다. 따라서, 두께가 얇은 웨이퍼 레벨 패키지이면서도 외부의 충격에 대한 강도가 매우 좋고, 웨이퍼 상태에서 패키지 측면 몸체부를 형성하기 때문에, 일괄 공정을 적용할 수 있고, 따라서 물리적으로 견고한 웨이퍼 레벨 패키지를 간단하고 생산성이 우수한 방법으로 제조할 수 있다.
본 발명의 일실시예에 따른 웨이퍼 레벨 패키지는, 복수의 전극 패드가 형성된 활성면이 있는 반도체 칩과, 상기 복수의 전극 패드가 노출되도록 상기 활성면 위에 형성된 제1 절연층과, 상기 절연층 위에 형성되며 상기 복수의 전극 패드와 전기적으로 연결되는 금속 배선층과, 상기 금속 배선층 위에 형성되며, 개방부를 갖는 제2 절연층과, 상기 제2 절연층의 개방부에 형성되며 상기 금속 배선층을 통해 상기 전극 패드와 전기적으로 연결되는 접속부와, 상기 활성면과 접한 모든 반도체 칩 측면에 형성된 측면 몸체부를 포함한다.
본 발명의 다른 실시예에 따르면, 웨이퍼 레벨 패키지 제조 방법은, 복수의 전극 패드가 형성된 활성면이 있는 복수의 반도체 칩이 형성된 웨이퍼를 준비하는 단계와, 상기 웨이퍼에 제1 절연층을 형성하되 상기 복수의 전극 패드가 노출되도록 하는 제1 절연층 형성 단계와, 상기 제1 절연층 위에 상기 노출된 전극 패드와전기적으로 연결되도록 금속 배선층을 형성하는 금속 배선층 형성 단계와, 상기 금속 배선층 위에 개방부를 갖는 제2 절연층을 형성하는 단계와, 상기 개방부에 전기 접속부를 형성하는 단계와, 상기 웨이퍼를 개별 칩으로 분리하되 분리된 개별 칩들이 소정의 공간부를 사이에 두고 떨어진 채 전체적으로는 웨이퍼 형상을 유지하도록 하는 1차 웨이퍼 분리 단계와, 상기 공간부에 성형 수지 등을 주입하여 측면 몸체부를 형성하는 단계와, 상기 측면 몸체부 형성 단계에서 형성된 측면 몸체부를 절단하여 웨이퍼를 개별 칩으로 완전히 분리하는 최종 웨이퍼 분리 단계를 포함한다.
이하 도면을 참조로 본 발명의 실시예에 대하여 설명한다.
실시예
도 1은 본 발명에 따른 웨이퍼 레벨 패키지의 전체 구조를 보여주는 단면도이다.
본 발명에 따른 웨이퍼 레벨 패키지(100)는 반도체 칩(10), 패키지 패턴(30) 및 측면 몸체부(50)를 포함한다. 반도체 칩(10)에는 웨이퍼 제조 공정(wafer fabrication process)에 의해 각종 회로 소자가 집적되어 있는데, 이를 보통 온칩 회로(on-chip circuits)라 한다. 온칩 회로는 제조되는 반도체 칩(10)의 전기적 특성과 기능에 따라 천차만별이며 온칩 회로의 구조가 본 발명의 패키지 구조에 영향을 주지 않기 때문에 온칩 회로에 대한 자세한 설명과 도시는 생략한다. 반도체 칩(10)의 활성면(도 1에서 윗면)에는 온칩 회로를 외부와 전기적으로 연결하는 금속 전극 패드(20)가 형성되어 있다.
칩 활성면에는 패키지 패턴(30)이 형성되어 있는데, 패키지 패턴(30)은 제1 절연층(32), 금속 배선층(34), 제2 절연층(36) 및 접속부(38)를 포함한다. 제1 절연층(32)은 전극 패드(20)가 노출되도록 칩(10)의 활성면 위에 형성되며, 금속 배선층(34)은 노출된 전극 패드(20)에 연결되도록 제1 절연층(32) 위에 형성되고, 제2 절연층(36)은 금속 배선층(34) 위에 형성된다. 접속부(38)는 금속 배선층(34)과 전기적으로 연결되어 있는데, 예컨대 솔더 볼 접속부(38)이다.
제1 절연층(32)과 제2 절연층(36)은 예컨대, 폴리머 계열의 절연 재료로 이루어지고, 금속 배선층(34)은 예컨대, 구리 금속층인데, 티타늄 금속을 제1 절연층(32) 위에 스퍼터링(sputtering) 도포한 다음 그 위에 구리 금속을 스퍼터링 도포하고 그 위에 다시 티타늄 금속을 스퍼터링 도포함으로써 형성될 수 있다. 도 1에는 금속 배선층(34)아 하나인 경우만 나타내었는데, 금속 배선층을 여러 층으로 구성하는 것도 가능하다. 예컨대, 신호 전달용 배선층과 전원 공급용 배선층을 각각 다른 층으로 구성할 수 있다. 한편, 제1 절연층(32) 아래에는 일반적인 웨이퍼 제조 공정에서 웨이퍼 표면에 도포되는 패시베이션 층(도시하지 않음)이 형성되어 있다.
본 발명에 따른 웨이퍼 레벨 패키지(100)는 반도체 칩의 둘레에 측면 몸체부(50)가 형성되어 있다. 이 몸체는 도 2의 평면도에서 보는 것과 같이, 칩(10)의 모든 둘레 측면에 형성되어 있어서 칩(10)을 견고하게 고정하고 칩(10)을 외부 충격으로부터 보호할 수 있다. 측면 몸체부(50)는 도 1에 도시한 것처럼, 칩의 밑면 즉, 칩 활성면의 반대쪽에 해당하는 면으로부터 패키지 패턴(30)의 제2 절연층(36)까지의 높이를 가진다. 따라서, 패키지 몸체부(50)를 형성하여도 웨이퍼 레벨 패키지의 전체 높이는 증가하지 않는다. 측면 몸체부(50)는 예컨대, 일반적인 플라스틱 패키지를 제조할 때 사용하는 에폭시 성형 수지이다. 반도체 칩의 두께는 예컨대, 웨이퍼 후면 연마 공정에 의해 약 100 - 150 ㎛이다.
다음은 본 발명에 따른 웨이퍼 레벨 패키지를 제조하는 방법에 대해 도 3 내지 도 12를 참조로 설명한다.
도 3 내지 도 8은 웨이퍼 상태로 존재하는 복수의 반도체 칩 각각에 패키지 패턴을 형성하는 과정을 보여준다. 반도체 칩은 복수의 전극 패드가 형성된 활성면을 갖는다.
먼저, 도 3에 도시한 것처럼, 칩(10)의 활성면에 반도체 칩 제조 공정에 일반적으로 적용되는 패시베이션 층(31; passivation layer)를 도포하는데, 전극 패드(20)는 패시베이션 층(31)으로 덮히지 않고 외부로 노출된다. 패시베이션 층(31)은 예컨대, PSG (Photo-Silicate Glass) 막이나 SiO2, Si3N4를 주성분으로 한 막을 화학 기상 증착 (CVD; Chemical Vapor Deposition)한 다음 식각함으로써 형성된다. 패시베이션 층(31) 위에 제1 절연층(32)을 도포하고 전극 패드(20)를 노출하는 개방부(33)를 예컨대 사진 식각 공정으로 형성한다 (도 4). 제1 절연층(32)은 예컨대, 폴리이미드 계열의 유전체층이다.
도 5에 도시한 것처럼, 제1 절연층(32) 위에 금속, 예컨대 구리 금속층을 도포하고 사진 식각하여 금속 배선층(34)을 형성한다. 금속 배선층(34)은 상기 개방부(33)에 의해 노출된 전극 패드(20)와 접촉한다. 구리 금속 배선층(34)은 예컨대, 티타늄 금속을 스퍼터링 도포하고 그 위에 구리 금속을 스퍼터링 도포한 다음 다시 티타늄을 스퍼터링 도포하여 형성될 수도 있고, 크롬 금속을 스퍼터링 도포한 다음 그 위에 구리를 도포하고 니켈 금속을 도금하여 형성될 수도 있다. 여기서, 크롬은 제1 절연층(32)과의 접착력을 고려하고 전극 패드(20)와의 장벽층(barrier) 역할을 한다. 또한, 니켈은 솔더볼에 대한 솔더 장벽층 역할을 하고 산화를 방지한다.
다음으로, 도 6에 도시한 것처럼, 금속 배선층(20) 위에 제2 절연층(36)을 도포하고 접속부가 형성될 개방부(37)를 사진 식각 공정으로 형성한다.
금속 배선층을 여러 층으로 구성하는 것도 가능한데, 이 경우에는 상기 제1 절연층 형성 단계, 금속 배선층 형성 단계, 제2 절연층 형성 단계가 필요한 횟수만큼 반복된다.
도 7에 나타낸 바와 같이, 반도체 칩(10)의 개방부(37) 위에 예컨대, 솔더 볼(38a)을 올려놓고, 도 8에 도시한 것처럼, 열을 가하여 솔더 볼을 리플로우(reflow)하면 솔더 볼이 녹으면서, 상기 개방부(37)로 노출되어 있던 금속 배선층(36)과 솔더 볼(38a)이 전기 접속부(38)를 형성한다.
이와 같이, 반도체 웨이퍼의 각각의 칩(10)에 패키지 패턴(30)을 형성하는 웨이퍼 제조 공정이 완료되면 웨이퍼 상태에서 전기적 특성을 검사하고 불량인 반도체 소자 중에서 레이저로 복구(repair)가 불가능한 칩의 표면에는 잉크 등을 사용하여 정상적인 칩과 구별되도록 표시하는 EDS(Electrical Die Sorting) 과정을 거친다. 정상 칩들은 웨이퍼 절단(wafer sawing) 공정을 통해 개별 칩으로 분리된다음 고밀도 실장형 패키지의 기판에 접착되는데 이를 다이 본딩(die bonding)이라 한다.
이하에서는 도 9 내지 도 12를 참조로 본 발명에 따른 신규한 다이 본딩 공정에 대해 설명한다.
접속부(38)가 형성되어 있는 반도체 웨이퍼(10)의 밑면에 테이프(60)를 부착하고, 도 9에 나타낸 것처럼, 웨이퍼를 절단 수단(70)으로 절단하는 1차 웨이퍼 분리 공정을 진행한다. 테이프(60)는 웨이퍼 절단(wafer sawing) 공정에 일반적으로 사용되는 팽창 가능한 테이프이다. 웨이퍼 절단 수단(70)은 예컨대, 고속으로 회전하는 다이아몬드 휠(wheel)이거나 레이저 절단 수단이다. 1차 웨이퍼 분리 공정에서 테이프(60)가 부착된 웨이퍼(10)를 진공 척(vacuum chuck, 도시하지 않음) 위에 올려 놓고 웨이퍼 밑면에 진공을 가하여 웨이퍼를 진공 척에 고정시킨다. 웨이퍼 절단 장비(도시하지 않음)를 웨이퍼 위에 정렬시킨 다음에 다이아몬드 휠과 같은 절단 수단(70)을 회전시켜 웨이퍼를 개별 칩으로 절단한다. 이때 웨이퍼 밑면에 부착되어 있는 테이프(60)는 절단되지 않는다.
웨이퍼(10)의 절단이 끝나면, 도 10에 나타낸 바와 같이, 웨이퍼 밑면에 부착되어 있는 테이프(60) 양쪽을 바깥쪽으로 잡아 당겨 늘려서 절단된 웨이퍼를 완전히 개별 칩들로 분리되도록 한다. 개별 칩들은 이웃 칩들과 접촉하는 부분이 없이 완전히 서로 떨어져 있지만, 소정의 공간부(75)를 사이에 둔채 테이프(60)에 부착되어 있어서, 전체적으로는 아직 웨이퍼의 형상을 유지하고 있다. 공간부(75)의 크기는 웨이퍼에 형성된 반도체 IC 소자의 유형에 따라 다르지만, 반도체 소자를검사할 때 사용되는 검사 소켓의 크기를 고려하여 600 ㎛ 이하로 하는 것이 바람직하다.
도 11에 도시한 바와 같이, 상기 공간부(57)에 예컨대, 니들(80; needle)을 통해 에폭시 몰딩 수지를 포팅(potting)하고 경화시켜 측면 몸체부(50)를 형성한다.
복수의 반도체 칩 사이에 측면 몸체부(50)가 형성되어 있는 웨이퍼를 다시 절단 장비에 장착하고, 도 12에 도시한 것처럼, 절단 수단(70)을 통해 측면 몸체부를 절단함으로써 웨이퍼를 개별 칩으로 완전히 분리하는 최종 분리 단계를 진행한다. 최종 분리 단계에 사용되는 절단 수단(70)은 1차 분리 단계에서 사용한 절단 수단과 동일하다.
최종 분리 단계는 개별 칩 사이에 측면 몸체부가 형성되어 있는 웨이퍼에 대해 진행되기 때문에, 절단 수단에 의해 개별 칩들이 손상될 위험도 줄어들고 고속으로 회전하는 절단 수단의 충격이 측면 몸체부에 의해 흡수된다.
이상 설명한 바와 같이, 본 발명에 따르면 반도체 칩의 측면에 측면 몸체부가 형성되어 있는 웨이퍼 레벨 패키지는 외부 충격에 강하고 두께를 얇게 하더라도 위부 충격에 의한 손상을 방지할 수 있다.
또한, 본 발명에 따르면, 외부 충격에 강한 웨이퍼 레벨 패키지를 간단한 공정으로 실현할 수 있고, 웨이퍼 상태에서 일괄적으로 제조되기 때문에, 생산성이 높은 웨이퍼 레벨 패키지를 제조하는 것이 가능하다.

Claims (10)

  1. 웨이퍼 레벨 패키지로서,
    복수의 전극 패드가 형성된 활성면이 있는 반도체 칩과,
    상기 복수의 전극 패드가 노출되도록 상기 활성면 위에 형성된 제1 절연층과,
    상기 절연층 위에 형성되며 상기 복수의 전극 패드와 전기적으로 연결되는 금속 배선층과,
    상기 금속 배선층 위에 형성되며, 개방부를 갖는 제2 절연층과,
    상기 제2 절연층의 개방부에 형성되며 상기 금속 배선층을 통해 상기 전극 패드와 전기적으로 연결되는 접속부와,
    상기 활성면과 접한 반도체 칩 측면에 형성된 측면 몸체부를 포함하는 웨이퍼 레벨 패키지.
  2. 제1항에서,
    상기 측면 몸체부는 그 높이가 상기 활성면 반대쪽에 있는 반도체 칩 밑면에서부터 상기 제2 절연층까지 인 것을 특징으로 하는 웨이퍼 레벨 패키지.
  3. 제1항 또는 제2항에서,
    상거 접속부는 솔더 볼 접속부인 것을 특징으로 하는 웨이퍼 레벨 패키지.
  4. 제1항 또는 제2항에서,
    상기 측면 몸체부는 에폭시 성형 수지로 이루어진 것을 특징으로 하는 웨이퍼 레벨 패키지.
  5. 웨이어 레벨 패키지를 제조하는 방법으로서,
    복수의 전극 패드가 형성된 활성면이 있는 복수의 반도체 칩이 형성된 웨이퍼를 준비하는 단계와,
    상기 웨이퍼에 제1 절연층을 형성하되 상기 복수의 전극 패드가 노출되도록 하는 제1 절연층 형성 단계와,
    상기 제1 절연층 위에 상기 노출된 전극 패드와 전기적으로 연결되도록 금속 배선층을 형성하는 금속 배선층 형성 단계와,
    상기 금속 배선층 위에 개방부를 갖는 제2 절연층을 형성하는 단계와,
    상기 개방부에 전기 접속부를 형성하는 단계와,
    상기 웨이퍼를 개별 칩으로 분리하되 분리된 개별 칩들이 소정의 공간부를 사이에 두고 떨어진 채 전체적으로는 웨이퍼 형상을 유지하도록 하는 1차 웨이퍼 분리 단계와,
    상기 공간부에 측면 몸체부를 형성하는 단계와,
    상기 측면 몸체부 형성 단계에서 형성된 측면 몸체부를 절단하여 웨이퍼를 개별 칩으로 완전히 분리하는 최종 웨이퍼 분리 단계를 포함하는 웨이퍼 레벨 패키지 제조 방법.
  6. 제5항에서,
    상기 금속 배선층은 절연층을 사이에 둔 다층 금속층인 것을 특징으로 하는 웨이퍼 레벨 패키지 제조 방법.
  7. 제5항에서,
    상기 금속 배선층은 구리 금속층인 것을 특징으로 하는 웨이퍼 레벨 패키지 제조 방법.
  8. 제5항에서,
    상기 측면 몸체부 형성 단계는 상기 공간부에 성형 수지를 포팅(potting)하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조 방법.
  9. 제8항에서,
    상기 측면 몸체부 형성 단계는 상기 포팅된 성형 수지를 경화하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조 방법.
  10. 제5항에서,
    상기 1차 웨이퍼 분리 단계와 최종 웨이퍼 분리 단계는 고속으로 회전하는절단날을 사용하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조 방법.
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