KR20090126811A - 반도체 패키지의 제조방법 - Google Patents

반도체 패키지의 제조방법 Download PDF

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Abstract

본 발명은 반도체 패키지의 제조방법에 관한 것으로, 보다 상세하게는 칩의 측면을 효과적으로 보호할 수 있는 웨이퍼 레벨 패키지의 제조 방법에 관한 것이다.
본 발명의 일 측면에 의한 반도체 소자의 제조방법은 활성(active)면 상에 접속부가 형성된 복수개의 반도체 칩을 상기 반도체 칩의 측면이 노출되도록 서로 이격하여 베이스 필름 상에 배치하는 단계; 상기 접속부를 포함한 상기 활성면의 중앙부를 덮고 상기 반도체 칩의 측면을 노출하도록 마스크 패턴을 상기 반도체 칩 상에 형성하는 단계; 상기 반도체 칩의 측면을 보호막으로 코팅하는 단계; 및 상기 마스크 패턴을 제거하고 상기 반도체 칩을 상기 베이스 필름 상에서 픽업(pick up)하는 단계;를 포함한다.
반도체 패키지, 측면, 픽업, 코팅, 웨이퍼 레벨

Description

반도체 패키지의 제조방법{Methods of fabricating semiconductor package}
본 발명은 반도체 패키지의 제조방법에 관한 것으로, 보다 상세하게는 칩의 측면을 효과적으로 보호할 수 있는 웨이퍼 레벨 패키지의 제조 방법에 관한 것이다.
반도체 패키지는 반도체 칩의 입출력을 외부와 전기적으로 연결시키는 기능과 반도체 칩을 물리적으로 보호하는 기능을 담당한다. 전자 소자의 소형화, 경량화 추세에 따라 반도체 패키지도 크기가 소형화되고 있다. 한편, 반도체 칩의 고집적화, 고성능화에 따라 좀 더 경제적이고 신뢰성이 높은 반도체 패키지의 기술이 요구되고 있다.
최근에는 반도체 패키지의 외부 전기 접속 수단을 면 배열(grid array) 방식으로 한 볼 그리드 어레이 패키지(ball grid array package)가 주류를 이루고 있다. 이러한 면 배열 패키지는 반도체 칩의 입출력 핀 수 증가에 적절하게 대응하고 전기 접속부의 유도 성분을 줄이면서 패키지의 크기를 반도체 칩 수준의 크기로 줄일 수 있다는 점에서 유리하다.
칩 크기 수준의 패키지에서 한층 발전된 형태의 패키지로 웨이퍼 레벨 패키 지(wafer level package)가 주목을 받고 있다. 웨이퍼 레벨 패키지는 반도체 웨이퍼 단계에서 반도체 칩의 조립 또는 패키지가 완료되는 패키지를 말하는데, 이것은 웨이퍼 제조 공정(fabrication)에서든 조립 공정(assembly)에서든 다이(die; 웨이퍼에서 분리된 반도체 칩)에 대한 추가적인 공정을 필요로 하지 않아야 하고, 각각의 공정 단계에서 웨이퍼 상의 모든 반도체 칩에 대해 일괄적으로 공정을 진행할 수 있어야 한다. 기존의 표준 반도체 칩 패키지 기술에서, 패키지의 비용은 웨이퍼 제조 공정에서 반도체 칩의 축소를 진행함에 따라 전체 반도체 소자의 비용에서 많은 부분을 차지하며, 심지어 패키지의 비용이 반도체 칩 그 자체의 비용을 초과하는 경우도 발생하지만, 웨이퍼 레벨 패키지는 패키지의 기능과 반도체 칩의 기능을 좀 더 완벽하게 통합할 수 있고, 반도체 소자의 열적 특성과 전기적 특성이 개선되며 패키지의 크기를 반도체 칩의 크기로 소형화할 수 있다는 여러가지 장점이 있다.
반면, 웨이퍼 레벨 패키지는 일반 플라스틱 패키지나 세라믹 패키지와 달리 칩을 에워싸는 패키지 몸체나 기판, 금속판이 구성되지 않고 반도체 칩이 외부로 노출되기 때문에 취급 과정과 사용 환경에서 외부와 물리적인 접촉이나 충격에 따라 칩핑(chipping)이나 칩 크랙이 생길 수 있어서 매우 취약하다. 이러한 현상은 특히 반도체 칩의 측면에서 더욱 문제가 되고 있다.
따라서, 반도체 칩의 측면을 보호하기 위하여 여러가지 방법들이 시도되었다. 예를 들어, 미국 출원번호 US 2005/0110156, 한국 출원번호 KR 1998-0056253, KR 2001-0030372 에서 반도체 칩의 측면을 보호하는 방법들이 제안되었다. 그러나 상기 방법들은 반도체 칩을 분리하는 단계 및 성형 수지를 분리하는 단계에서 각각 소잉(sawing) 공정이 필요로 하게 된다. 이러한 추가적인 소잉 공정은 제조 비용 절감 측면에서 부담이 되며, 물리적 충격으로 반도체 칩에 손상을 줄 우려가 있다.
본 발명이 이루고자 하는 기술적 과제는 제조 비용을 절감하면서 반도체 칩의 측면을 효과적으로 보호할 수 있는 반도체 패키지의 제조방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 일 측면에 의한 반도체 소자의 제조방법은 (a) 활성(active)면 상에 접속부가 형성된 복수개의 반도체 칩을 상기 반도체 칩의 측면이 노출되도록 서로 이격하여 베이스 필름 상에 배치하는 단계; (b) 상기 접속부를 포함한 상기 활성면의 중앙부를 덮고 상기 반도체 칩의 측면을 노출하도록 마스크 패턴을 상기 반도체 칩 상에 형성하는 단계; (c) 상기 반도체 칩의 측면을 보호막으로 코팅하는 단계; 및 (d)상기 마스크 패턴을 제거하고 상기 반도체 칩을 상기 베이스 필름 상에서 픽업(pick up)하는 단계;를 포함한다.
상기 (a) 단계에서 상기 반도체 칩은 상기 베이스 필름 상에 제1거리만큼 서로 이격되고, 상기 (c) 단계에서 상기 반도체 칩의 상기 측면에 형성된 상기 보호막은 상기 제1거리보다 작은 두께를 가지는 것이 바람직하다. 상기 (a) 단계는 상기 반도체 칩의 상기 활성면에 대향하는 후면과 상기 베이스 필름 사이에 BSP 테이프를 형성되는 단계를 더 포함할 수 있다. 상기 (a)단계는 분리되기 이전의 상기 반도체 칩을 포함하는 반도체 웨이퍼를 상기 베이스 필름 상에 배치하는 단계; 및 상기 반도체 칩을 개별적으로 분리시키기 위해 상기 반도체 웨이퍼를 소잉(sawing)하는 단계;를 포함할 수 있다.
상기 (c)단계는 상기 반도체 칩 상에 스프레이 방식으로 절연 물질을 분사함으로써 상기 반도체 칩의 측면을 보호막으로 코팅하는 단계를 포함할 수 있다. 상기 (c)단계는 상기 반도체 칩 상에 절연 물질을 물리적 기상 증착 방식 또는 화학적 기상 증착 방식으로 형성함으로써 상기 반도체 칩의 측면을 보호막으로 코팅하는 단계를 포함할 수 있다. 상기 (c)단계는 상기 반도체 칩의 측면을 모두 덮고 상기 반도체 칩의 활성면의 외곽부까지 연장되도록 상기 보호막을 코팅하는 단계를 포함할 수 있다.
상기 (d)단계는 핀 이젝션(pin ejection) 방식으로 상기 반도체 칩을 상기 베이스 필름 상에서 픽업 하는 단계를 포함할 수 있다.
본 발명에 의하면, 소잉 공정을 1번만 이행하여 반도체 칩의 측면을 보호할 수 있는 웨이퍼 레벨 패키지를 구현할 수 있어 제조 비용을 절감할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장될 수 있다. 명세서 전체에 걸쳐서 막, 영역, 또는 기판 등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다.
도 1은 본 발명에 따른 웨이퍼 레벨 패키지의 전체 구조를 보여주는 단면도이고, 도 2는 본 발명에 따른 웨이퍼 레벨 패키지의 전체 구조를 보여주는 평면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 웨이퍼 레벨 패키지(100)는 반도체 칩(10), 패키지 패턴(30) 및 측면 보호막(85)을 포함한다. 반도체 칩(10)에는 웨이퍼 제조 공정(wafer fabrication process)에 의해 각종 회로 소자가 집적되어 있다. 이러한 회로 소자의 구조가 본 발명의 패키지 구조에 영향을 주지 않기 때문에 상기 회로 소자의 구조에 대한 자세한 설명은 생략한다. 반도체 칩(10)의 활성면(도 1에서 상면)에는 상기 회로 소자를 외부와 전기적으로 연결하는 금속 전극 패드(20)가 형성되어 있다.
칩 활성면에는 패키지 패턴이 형성되어 있다. 패키지 패턴은 제1절연층(32), 금속 배선층(34), 제2절연층(36) 및 접속부(38)를 포함한다. 제1절연층(32)은 전극패드(20)가 노출되도록 칩(10)의 활성면 위에 형성되며, 금속 배선층(34)은 노출된 전극 패드(20)에 연결되도록 제1절연층(32) 위에 형성되고, 제2절연층(36)은 금속 배선층(34) 위에 형성된다. 접속부(38)는 금속 배선층(34)과 전기적으로 연결되어 있는데, 예컨데 솔더 볼 접속부(38)이다.
제1절연층(32)과 제2절연층(36)은 예컨데, 폴리머 계열의 절연 재료로 이루어지고, 금속 배선층(34)은 예컨대 구리 금속층인데, 티타늄 금속을 제1절연층(32) 위에 스퍼터링 도포한 다음 그 위에 구리 금속을 스퍼터링 도포하고 그 위에 다시 티타늄 금속을 스퍼터링 도포함으로써 형성될 수 있다. 도 1에는 금속 배선층(34)이 하나인 경우만 나타내었는데, 금속 배선층을 여러 층으로 구성하는 것도 가능하다. 예컨대, 신호 전달용 배선층과 전원 공급용 배선층을 각각 다른 층으로 구성할 수 있다. 한편, 제1절연층(32) 아래에는 일반적인 웨이퍼 제조 공정에서 웨이퍼 표면에 도포되는 패시베이션 층(미도시)이 형성되어 있다.
본 발명에 따른 웨이퍼 레벨 패키지(100)는 반도체 칩(10)의 둘레의 측면을 보호하는 보호막(85)이 형성된다. 본 발명의 변형된 실시예에서는 보호막(85)은 반도체 칩(10)의 측면을 덮고 반도체 칩(10)의 활성면의 외곽부까지 연장될 수 있다. 보호막(85)이 반도체 칩(10)의 활성면의 외곽부까지 연장되는 경우 보호막(85)과 반도체 칩(10)의 측면 사이의 경계부가 외부에 노출되지 않으므로 더 효과적일 수 있다.
도 3 내지 도 7은 일반적인 웨이퍼 레벨 패키지의 제조방법을 도시하는 단면도들이다.
먼저 도 3에 도시된 것처럼, 반도체 칩(10)의 활성면에 반도체 칩 제조 공정에 일반적으로 적용되는 패시베이션 층(31)을 도포하는데, 전극패드(20)는 패시베이션 층(31)으로 덮히지 않고 외부로 노출된다. 패시베이션 층(31)은 예를 들어, PSG(Photo-Silicate Glass)막이나 SiO2, Si3N4를 주성분으로 한 막을 화학 기상 증 착(CVD)한 다음 식각함으로써 형성된다. 패시베이션 층(31) 위에 제1절연층(32)을 도포하고 전극패드(20)를 노출하는 개구부(33)를 예를 들어 사진 식각 공정으로 형성한다(도 4). 제1절연층(32)은 예를 들어 폴리이미드 계열의 유전체층이다.
도 5에 도시한 것처럼, 제1절연층(32) 위에 금속, 예를 들어 구리 금속층을 도포하고 사진 식각하여 금속 배선층(34)을 형성한다. 금속 배선층(34)은 개구부(33)에 의해 노출된 전극패드(20)와 접촉한다. 구리 금속 배선층(34)은 예를 들어, 티타늄 금속을 스퍼터링 도포하고 그 위에 구리 금속을 스퍼터링 도포한 다음 다시 티타늄을 스퍼터링 도포하여 형성될 수도 잇고, 크롬 금속을 스퍼터링 도포한 다음 그 위에 구리를 도포하고 니켈 금속을 도금하여 형성될 수도 있다. 여기서 크롬은 제1절연층(32)과의 접착력을 고려하고 전극패드(20)와의 장벽층 역할을 한다. 또한 니켈은 솔더볼에 대한 솔더 장벽층 역할을 하고 산화를 방지한다.
다음으로 도 6에 도시된 것처럼 금속 배선층(34) 위에 제2절연층(36)을 도포하고 접속부가 형성될 개구부(37)를 사진 식각 공정으로 형성한다. 금속 배선층을 여러 층으로 구성하는 것도 가능한데, 이 경우에는 상기 제1 절연층 형성 단계, 금속 배선층 형성 단계, 제2절연층 형성 단계가 필요한 횟수만큼 반복된다.
도 7에 나타낸 바와 같이, 반도체 칩(10)의 개구부(37) 위에 예를 들어, 솔더 볼(38a)을 올려놓고 도 8에 도시된 것처럼 열을 가하여 솔더 볼을 리플로우하면 솔더 볼이 녹으면서, 개구부(37)로 노출되어 있던 금속 배선층(36)과 솔더 볼(38a)이 전기 접속부(38)를 형성한다.
이와 같이, 반도체 웨이퍼의 각각의 칩(10)에 패키지 패턴을 형성하는 웨이 퍼 제조 공정이 완료되면 웨이퍼 상태에서 전기적 특성을 검사하고 불량인 반도체 소자 중에서 레이저로 복구가 불가능한 칩의 표면에는 잉크 등을 사용하여 정상적인 칩과 구별되도록 표시하는 EDS 과정을 거친다.
본 발명은 상기 EDS 과정을 거친 이후에 적용되는 웨이퍼 레벨 반도체 패키지의 제조방법에 관한 것이다.
도 8 내지 도 11는 본 발명에 따른 반도체 패키지의 제조방법을 도해하는 단면도들이다.
먼저 도 8을 참조하면, 활성면 상에 접속부(38)가 형성되어 있는 반도체 웨이퍼의 밑면에 베이스 필름(60)을 배치하고 웨이퍼를 절단(sawing)하여 개별적인 반도체 칩(10)으로 구분한다. 본 발명의 일실시예에서는 웨이퍼와 베이스 필름(60) 사이에 BSP(Back Side Protection) 테이프(5)를 더 형성할 수도 있다. 베이스 필름(60)은 BSP 테이프(5) 또는 상기 반도체 웨이퍼의 밑면과 접착되어 배치될 수 있다. 베이스 필름(60)은 소잉 공정에서 통상적으로 사용되는 일반적인 필름을 포함한다. 상기 절단 과정에서 웨이퍼와 BSP 테이프(5)는 분리가 되며, 베이스 필름(60)은 바람직하게는 절단되지 않는다. 하지만, 베이스 필름(60)은 일부가, 예를 들어 두께의 1/3 정도가, 절단될 수도 있다. 한편, 베이스 필름(60)은 팽창 가능한 물질로 형성될 수 있으므로, 절단 공정 이후에 양측으로 인장 응력을 가하여 분리된 반도체 칩(10)이 제1거리(A)만큼 서로 이격되도록 한다.
도 9를 참조하면, 접속부(38)를 포함한 활성면의 중앙부를 덮고 반도체 칩(10)의 측면을 노출하도록 마스크 패턴(70)을 반도체 칩(10) 상에 형성한다.
도 10을 참조하면, 반도체 칩(10)의 측면을 보호하기 위하여 절연 물질을 반도체 칩(10)의 측면에 형성하도록 한다. 예를 들어, 반도체 칩(10) 상에 스프레이 방식으로 절연 물질을 분사함으로써 반도체 칩(10)의 측면을 보호막(85)으로 코팅할 수 있다. 이 경우 분사장치(80)는 필요에 따라 반도체 칩(10)에서의 이격거리 및 배열등이 조정될 수 있다. 스프레이 방식으로 보호막(85)을 형성하는 경우 보호막(85)을 큐어링하는 단계를 더 포함할 수 있다. 한편, 다른 실시예에서는 반도체 칩(10) 상에 절연 물질을 화학적 기상 증착 방식 또는 화학적 기상 증착 방식으로 형성함으로써 반도체 칩(10)의 측면을 보호막(85)으로 코팅할 수 있다. 반도체 칩(10)의 측면에 형성되는 보호막(85)은 마스크 패턴(70)에 의해 노출되는 반도체 칩(10)의 활성면까지 연장되어 형성될 수 있다. 한편 보호막(85)의 두께는 반도체 칩(10) 간의 이격거리(도 8의 A)보다 더 작아야 하며, 예를 들어 보호막(85)의 두께는 수nm 내지 수십 ㎛의 범위 내일 수 있다.
도 11을 참조하면, 마스크 패턴(70)을 제거하고 반도체 칩(10)을 베이스 필름(60) 상에서 픽업(pick up)하여 본 발명의 반도체 패키지를 완성하게 된다. 상기 픽업 단계는 예를 들어 핀 이젝션(pin ejection) 방식으로 반도체 칩(10)을 베이스 필름(60) 상에서 분리할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명에 따른 웨이퍼 레벨 패키지의 전체 구조를 보여주는 단면도이고,
도 2는 본 발명에 따른 웨이퍼 레벨 패키지의 전체 구조를 보여주는 평면도이고,
도 3 내지 도 7은 일반적인 웨이퍼 레벨 패키지의 제조방법을 도시하는 단면도들이고,
도 8 내지 도 11는 본 발명에 따른 반도체 패키지의 제조방법을 도해하는 단면도들이다.

Claims (10)

  1. (a) 활성(active)면 상에 접속부가 형성된 복수개의 반도체 칩을 상기 반도체 칩의 측면이 노출되도록 서로 이격하여 베이스 필름 상에 배치하는 단계;
    (b) 상기 접속부를 포함한 상기 활성면의 중앙부를 덮고 상기 반도체 칩의 측면을 노출하도록 마스크 패턴을 상기 반도체 칩 상에 형성하는 단계;
    (c) 상기 반도체 칩의 측면을 보호막으로 코팅하는 단계; 및
    (d)상기 마스크 패턴을 제거하고 상기 반도체 칩을 상기 베이스 필름 상에서 픽업(pick up)하는 단계;를 포함하는 반도체 패키지의 제조방법.
  2. 제1항에 있어서, 상기 (a) 단계에서 상기 반도체 칩은 상기 베이스 필름 상에 제1거리만큼 서로 이격되고, 상기 (c) 단계에서 상기 반도체 칩의 상기 측면에 형성된 상기 보호막은 상기 제1거리보다 작은 두께를 가지는 것을 특징으로 하는 반도체 패키지의 제조방법.
  3. 제1항에 있어서, 상기 (c)단계는 상기 반도체 칩 상에 스프레이 방식으로 절연 물질을 분사함으로써 상기 반도체 칩의 측면을 보호막으로 코팅하는 단계를 포함하는 반도체 패키지의 제조방법.
  4. 제3항에 있어서, 상기 (d)단계는 픽업 하는 단계 이전에 상기 보호막을 큐어 링하는 단계를 더 포함하는 반도체 패키지의 제조방법.
  5. 제1항에 있어서, 상기 (c)단계는 상기 반도체 칩 상에 절연 물질을 화학적 기상 증착 방식으로 형성함으로써 상기 반도체 칩의 측면을 보호막으로 코팅하는 단계를 포함하는 반도체 패키지의 제조방법.
  6. 제1항에 있어서, 상기 (c)단계는 상기 반도체 칩 상에 절연 물질을 물리적 기상 증착 방식으로 형성함으로써 상기 반도체 칩의 측면을 보호막으로 코팅하는 단계를 포함하는 반도체 패키지의 제조방법.
  7. 제1항에 있어서, 상기 (a) 단계는 상기 반도체 칩의 상기 활성면에 대향하는 후면과 상기 베이스 필름 사이에 BSP 테이프를 형성되는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 제1항에 있어서, 상기 (a)단계는
    분리되기 이전의 상기 반도체 칩을 포함하는 반도체 웨이퍼를 상기 베이스 필름 상에 배치하는 단계; 및
    상기 반도체 칩을 개별적으로 분리시키기 위해 상기 반도체 웨이퍼를 소잉(sawing)하는 단계;를 포함하는 반도체 패키지의 제조방법.
  9. 제1항에 있어서, 상기 (d)단계는 핀 이젝션(pin ejection) 방식으로 상기 반도체 칩을 상기 베이스 필름 상에서 픽업 하는 단계를 포함하는 반도체 패키지의 제조방법.
  10. 제1항에 있어서, 상기 (c)단계는 상기 반도체 칩의 측면을 모두 덮고 상기 반도체 칩의 활성면의 외곽부까지 연장되도록 상기 보호막을 코팅하는 단계를 포함하는 반도체 패키지의 제조방법.
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