TWI756000B - 晶片封裝結構及其製作方法 - Google Patents

晶片封裝結構及其製作方法 Download PDF

Info

Publication number
TWI756000B
TWI756000B TW109146419A TW109146419A TWI756000B TW I756000 B TWI756000 B TW I756000B TW 109146419 A TW109146419 A TW 109146419A TW 109146419 A TW109146419 A TW 109146419A TW I756000 B TWI756000 B TW I756000B
Authority
TW
Taiwan
Prior art keywords
layer
insulating layer
chip
package structure
stress buffer
Prior art date
Application number
TW109146419A
Other languages
English (en)
Other versions
TW202226490A (zh
Inventor
林溥如
楊凱銘
柯正達
Original Assignee
欣興電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 欣興電子股份有限公司 filed Critical 欣興電子股份有限公司
Priority to TW109146419A priority Critical patent/TWI756000B/zh
Priority to US17/156,626 priority patent/US11462452B2/en
Application granted granted Critical
Publication of TWI756000B publication Critical patent/TWI756000B/zh
Publication of TW202226490A publication Critical patent/TW202226490A/zh
Priority to US17/875,443 priority patent/US11637047B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種晶片封裝結構，包括一晶片、一應力緩衝層、一第一絕緣層、一重配置線路層、一第二絕緣層及一銲球。晶片具有一主動面、一背面及一周圍表面。應力緩衝層覆蓋主動面與周圍表面，而第一絕緣層配置於晶片的背面上。應力緩衝層的一底面切齊於晶片的背面。重配置線路層透過應力緩衝層的開口與晶片電性連接。第二絕緣層覆蓋應力緩衝層以及重配置線路層。銲球配置於第二絕緣層的盲孔內，且與重配置線路層電性連接。銲球的一頂面突出於第二絕緣層的一上表面。

Description

晶片封裝結構及其製作方法
本發明是有關於一種封裝結構及其製作方法，且特別是有關於一種晶片封裝結構及其製作方法。
現有的技術中，可利用彈性材料、封裝材料或裸晶下方的懸垂結構充當錨，來達到保護晶片邊緣或增強封裝膠體的機械強度。目前，於一產品中，彈性材料或封裝材料僅保護晶背及球面，而無法有效地保護晶片邊緣。或者是，於另一產品中，使用封裝材料來保護晶片邊緣，雖可於可靠度實驗中避免晶片破裂（crack）造成晶片失效，但因封裝膠體與晶片之間存在熱膨脹係數差異，導致縮短可靠度次數及產品使用時效。
本發明提供一種晶片封裝結構，其可有效地保護晶片的邊緣，且增加整體的結構強度及結構可靠度。
本發明提供一種晶片封裝結構的製作方法，用以製作上述的晶片封裝結構。
本發明的晶片封裝結構，其包括一晶片、一應力緩衝層、一第一絕緣層、一重配置線路層、一第二絕緣層以及一銲球。晶片具有彼此相對的一主動面與一背面以及連接主動面與背面的一周圍表面。應力緩衝層覆蓋晶片的主動面與周圍表面，且具有暴露出晶片的部分主動面的一開口。第一絕緣層配置於晶片的背面上。應力緩衝層延伸配置於第一絕緣層上，且應力緩衝層的一底面切齊於晶片的背面。重配置線路層配置於晶片的主動面上，且延伸至應力緩衝層的開口內。重配置線路層透過開口與晶片電性連接。第二絕緣層覆蓋應力緩衝層以及重配置線路層，且具有暴露出部分重配置線路層的一盲孔。銲球配置於第二絕緣層的盲孔內，且與重配置線路層電性連接。銲球的一頂面突出於第二絕緣層的一上表面。
在本發明的一實施例中，上述的重配置線路層包括一線路層與一導電通孔。導電通孔位於線路層與晶片的主動面之間。晶片透過導電通孔與線路層電性連接。
在本發明的一實施例中，上述的第一絕緣層具有一第一周圍表面，而第二絕緣層具有一第二周圍表面，且應力緩衝層具有一第三周圍表面。第二周圍表面切齊於第三周圍表面與第一周圍表面。
在本發明的一實施例中，上述的晶片封裝結構還包括一表面處理層，配置於第二絕緣層的盲孔所暴露出的重配置線路層上。銲球透過表面處理層與重配置線路層電性連接。
在本發明的一實施例中，上述的應力緩衝層的厚度大於0且小於等於1微米。
在本發明的一實施例中，上述的應力緩衝層的材質不同於第一絕緣層的材質與第二絕緣層的材質。
在本發明的一實施例中，上述的應力緩衝層的材質包括矽烷偶合劑聚合物（Silane adhesion promoter）、矽橡膠（silicone rubber）、環氧樹脂（Epoxy）或感光型介電材料（例如是PI、 PBO、 BCB或 PID），但不以此為限。
在本發明的一實施例中，上述的第一絕緣層包括一味之素增層膜（Ajinomoto Build up Film，ABF）或一封裝膠層。
在本發明的一實施例中，上述的第一絕緣層的材質與第二絕緣層的材質相同。
在本發明的一實施例中，上述的第一絕緣層的材質與第二絕緣層的材質不同。
本發明的晶片封裝結構的製作方法，其包括以下步驟。配置彼此分離的多個晶片於一第一絕緣層上。每一晶片具有彼此相對的一主動面與一背面以及連接主動面與背面的一周圍表面。每一晶片的背面直接接觸第一絕緣層。形成一應力緩衝層於第一絕緣層上。應力緩衝層延伸覆蓋每一晶片的主動面與周圍表面，且應力緩衝層的一底面切齊於晶片的背面。形成一第二絕緣層以覆蓋應力緩衝層。形成一重配置線路層於第二絕緣層內。應力緩衝層具有暴露出晶片的部分主動面的一開口，而重配置線路層透過開口與晶片電性連接。形成彼此分離的多個盲孔於第二絕緣層內，其中盲孔暴露出部分重配置線路層。形成多個銲球分別於盲孔內，其中銲球與盲孔所暴露出的重配置線路層電性連接。每一銲球的一頂面突出於第二絕緣層的一上表面。進行一單體化程序，以切割第二絕緣層、應力緩衝層以及第一絕緣層，而形成彼此分離的多個晶片封裝結構。
在本發明的一實施例中，上述的重配置線路層包括一線路層與一導電通孔。導電通孔位於線路層與晶片的主動面之間。晶片透過導電通孔與線路層電性連接。
在本發明的一實施例中，上述的每一晶片封裝結構的第一絕緣層具有一第一周圍表面，而第二絕緣層具有一第二周圍表面，且應力緩衝層具有一第三周圍表面。第二周圍表面切齊於第三周圍表面與第一周圍表面。
在本發明的一實施例中，上述的晶片封裝結構的製作方法還包括：形成銲球分別於盲孔內之前，形成一表面處理層於盲孔內。表面處理層配置於盲孔所暴露出的重配置線路層上，且銲球透過表面處理層與重配置線路層電性連接。
在本發明的一實施例中，上述的應力緩衝層的厚度大於0且小於等於1微米。
在本發明的一實施例中，上述的應力緩衝層的材質不同於第一絕緣層的材質與第二絕緣層的材質。
在本發明的一實施例中，上述的應力緩衝層的材質包括矽烷偶合劑聚合物（Silane adhesion promoter）、矽橡膠（silicone rubber）、環氧樹脂（Epoxy）或感光型介電材料（例如是PI、 PBO、 BCB或 PID），但不以此為限。
在本發明的一實施例中，上述的第一絕緣層包括一味之素增層膜或一封裝膠層。
在本發明的一實施例中，上述的第一絕緣層的材質與第二絕緣層的材質相同。
在本發明的一實施例中，上述的第一絕緣層的材質與第二絕緣層的材質不同。
在本發明的一實施例中，上述的晶片封裝結構的製作方法還包括：配置彼此分離的晶片於第一絕緣層上之前，提供一載板及位於載板上的一離型膜。離型膜位於第一絕緣層與載板之間。進行單體化程序之後，移除離型膜及載板，而暴露出第一絕緣層的一下表面。
基於上述，在本發明的晶片封裝結構中，應力緩衝層覆蓋晶片的主動面與周圍表面，而第一絕緣層覆蓋晶片的背面。意即，晶片被直接包覆在應力緩衝層及第一絕緣層之間。藉此，透過應力緩衝層來保護晶片的邊緣，而透過第一絕緣層及第二絕緣層的設置來強化整體晶片封裝結構的結構強度。因此，本發明的晶片封裝結構可具有較佳的結構可靠度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1G是依照本發明的一實施例的一種晶片封裝結構的製作方法的剖面示意圖。圖1H是依照本發明的一實施例的一種晶片封裝結構的剖面示意圖。
關於本實施例的晶片封裝結構的製作方法，首先，請參考圖1A，提供一載板10及位於載板10上的一離型膜20。離型膜20完全覆蓋載板10的表面，其中離型膜20例如是一種隔熱膜（thermal release film），但不以此為限。
緊接著，請再參考圖1A，形成一第一絕緣層132於離型膜20上，其中第一絕緣層132完全覆蓋離型膜20的表面，而離型膜20夾設於第一絕緣層132與載板10之間。此處，第一絕緣層例如是一味之素增層膜（ABF）或一封裝膠層，但不以此為限。
接著，請參考圖1B，配置彼此分離的多個晶片110於第一絕緣層132上。每一晶片110具有彼此相對的一主動面112與一背面114以及連接主動面112與背面114的一周圍表面116。此處，每一晶片110的背面114直接接觸第一絕緣層132。
接著，請參考圖1C，形成一應力緩衝層120於第一絕緣層132上。應力緩衝層120延伸覆蓋每一晶片110的主動面112與周圍表面116，且應力緩衝層120的一底面124切齊於晶片110的背面114。也就是說，本實施例的晶片110被直接包覆在應力緩衝層120與第一絕緣層132之間。
此處，應力緩衝層120的厚度T例如是大於0且小於等於1微米，其中形成應力緩層120的方法例如是蒸鍍或浸泡，但不以此為限。此外，在本實施例中，應力緩衝層120的材質不同於第一絕緣層132的材質，較佳地，應力緩衝層120的材質例如是矽烷偶合劑聚合物（Silane adhesion promoter）、矽橡膠（silicone rubber）、環氧樹脂（Epoxy）或感光型介電材料（例如是PI、 PBO、 BCB或 PID），但不以此為限。
接著，請參考圖1D，形成一第二絕緣層134以覆蓋應力緩衝層120。此處，第二絕緣層134的材質可與第一絕緣層132的材質相同，意即第二絕緣層134的材質是一味之素增層膜（ABF）或一封裝膠層。於另一實施例中，第二絕緣層134的材質可不同於第一絕緣層132的材質。換言之，本實施例的應力緩衝層120的材質不同於第一絕緣層132的材質與第二絕緣層134的材質。較佳地，第二絕緣層134的厚度大於第一絕緣層132的厚度，其中第二絕緣層134的厚度至少為150微米。
接著，請參考圖1E，形成一重配置線路層140於第二絕緣層134內。應力緩衝層120具有暴露出晶片110的部分主動面112的一開口121，而重配置線路層140透過開口121與晶片110電性連接。此處，重配置線路層140包括一線路層142與一導電通孔144，其中線路層142具體化為一圖案化線路層。導電通孔144位於線路層142與晶片110的主動面112之間，其中晶片110透過導電通孔144與線路層142電性連接。
接著，請再參考圖1E，形成彼此分離的多個盲孔B於第二絕緣層134內，其中盲孔B暴露出部分重配置線路層140。如圖1E所示，重配置線路層140的部分線路層142會被盲孔B暴露出來。緊接著，形成一表面處理層150於盲孔B內，其中表面處理層150配置於盲孔B所暴露出的重配置線路層140上。意即，表面處理層150配置於被盲孔B所暴露出的線路層142上。此處，表面處理層150例如是化鎳鈀浸金（ENEPIG）、有機保銲劑（organic solderability preservatives, OSP）層或無電鍍鎳浸金(Electroless Nickel Immersion Gold，ENIG)，但不以此為限。
接著，請參考圖1F，形成多個銲球160分別於盲孔B內，其中銲球160與盲孔B所暴露出的重配置線路層140電性連接。更具體來說，銲球160透過表面處理層150與重配置線路層140電性連接。此處，每一銲球160的一頂面162突出於第二絕緣層134的一上表面135，用以與外部電路電性連接。
之後，請同時參考圖1F與圖1G，進行一單體化程序，以切割第二絕緣層134、應力緩衝層120以及第一絕緣層132，而形成彼此分離的多個晶片封裝結構100。之後，移除離型膜20及載板10，而暴露出第一絕緣層132的一下表面133。至此，已完成晶片封裝結構100的製作。
簡言之，本實施例利用晶圓級封裝技術，將晶片110置放於載板10後，先塗佈應力緩衝層120，再進行重配置線路層140及表面處理層150的製作以及植球程序，最後進行切割及拆板而完成本實施例的晶片封裝結構100。
在結構上，請參考圖1H，晶片封裝結構100包括晶片110、應力緩衝層120、第一絕緣層132、重配置線路層140、第二絕緣層134以及銲球160。晶片110具有彼此相對的主動面112與背面114以及連接主動面112與背面114的周圍表面116。應力緩衝層120覆蓋晶片110的主動面112與周圍表面116，且具有暴露出晶片110的部分主動面112的開口121。此處，應力緩衝層120的厚度T例如是大於0且小於等於1微米。較佳地，應力緩衝層120的材質例如是矽烷偶合劑聚合物（Silane adhesion promoter）、矽橡膠（silicone rubber）、環氧樹脂（Epoxy）或感光型介電材料（例如是PI、 PBO、 BCB或 PID），但不以此為限。
再者，本實施例的第一絕緣層132配置於晶片110的背面114上。應力緩衝層120延伸配置於第一絕緣層132上，且應力緩衝層120的底面124切齊於晶片110的背面114。重配置線路層140配置於晶片110的主動面112上，且延伸至應力緩衝層120的開口121內，其中重配置線路層140透過開口121與晶片110電性連接。更進一步來說，重配置線路層140包括一線路層142與一導電通孔144。導電通孔144位於線路層142與晶片110的主動面112之間，而晶片110透過導電通孔144與線路層142電性連接。第二絕緣層134覆蓋應力緩衝層120以及重配置線路層140，且具有暴露出部分重配置線路層140的盲孔B。
更具體來說，第一絕緣層132具有一第一周圍表面S1，而第二絕緣層134具有一第二周圍表面S2，且應力緩衝層120具有一第三周圍表面S3。較佳地，第二周圍表面S2切齊於第三周圍表面S3與第一周圍表面S1。此處，第一絕緣層132的材質與第二絕緣層134的材質可相同或不同，其中第一絕緣層132例如是一味之素增層膜（ABF）或一封裝膠層。應力緩衝層120的材質不同於第一絕緣層132的材質與第二絕緣層134的材質。
此外，本實施例的銲球160配置於第二絕緣層134的盲孔B內，且與重配置線路層140電性連接，其中銲球160的頂面162突出於第二絕緣層134的上表面135，用以與外部電路電性連接。另外，本實施例的晶片封裝結構100還包括表面處理層150，配置於第二絕緣層134的盲孔B所暴露出的重配置線路層140上。銲球160透過表面處理層150與重配置線路層140電性連接。表面處理層150例如是化鎳鈀浸金（ENEPIG）、有機保銲劑（organic solderability preservatives, OSP）層或無電鍍鎳浸金 (Electroless Nickel Immersion Gold，ENIG)，但不以此為限。
簡言之，本實施例的晶片110被直接包覆在應力緩衝層120及第一絕緣層132之間。藉此，透過應力緩衝層120來保護晶片的邊緣，而透過第一絕緣層132及第二絕緣層134的設置來強化整體晶片封裝結構100的結構強度。因此，本實施例的晶片封裝結構100可具有較佳的結構可靠度。
綜上所述，在本發明的晶片封裝結構中，應力緩衝層覆蓋晶片的主動面與周圍表面，而第一絕緣層覆蓋晶片的背面。意即，晶片被直接包覆在應力緩衝層及第一絕緣層之間。藉此，透過應力緩衝層來保護晶片的邊緣，而透過第一絕緣層及第二絕緣層的設置來強化整體晶片封裝結構的結構強度。因此，本發明的晶片封裝結構可具有較佳的結構可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:載板 20:離型膜 100:晶片封裝結構 110:晶片 112:主動面 114:背面 116:周圍表面 120:應力緩衝層 121:開口 124:底面 132:第一絕緣層 133:下表面 134:第二絕緣層 135:上表面 140:重配置線路層 142:線路層 144:導電通孔 150:表面處理層 160:銲球 162:頂面 B:盲孔 S1:第一周圍表面 S2:第二周圍表面 S3:第三周圍表面 T:厚度
圖1A至圖1G是依照本發明的一實施例的一種晶片封裝結構的製作方法的剖面示意圖。 圖1H是依照本發明的一實施例的一種晶片封裝結構的剖面示意圖。
100:晶片封裝結構
110:晶片
112:主動面
114:背面
116:周圍表面
120:應力緩衝層
121:開口
124:底面
132:第一絕緣層
134:第二絕緣層
135:上表面
140:重配置線路層
142:線路層
144:導電通孔
150:表面處理層
160:銲球
162:頂面
B:盲孔
S1:第一周圍表面
S2:第二周圍表面
S3:第三周圍表面
T:厚度

Claims (21)

  1. 一種晶片封裝結構，包括：一晶片，具有彼此相對的一主動面與一背面以及連接該主動面與該背面的一周圍表面；一應力緩衝層，覆蓋該晶片的該主動面與該周圍表面，且具有暴露出該晶片的部分該主動面的一開口；一第一絕緣層，配置於該晶片的該背面上，其中該應力緩衝層延伸配置於該第一絕緣層上，且該應力緩衝層的一底面切齊於該晶片的該背面，而該晶片的該背面直接接觸該第一絕緣層；一重配置線路層，配置於該晶片的該主動面上，且延伸至該應力緩衝層的該開口內，該重配置線路層透過該開口與該晶片電性連接；一第二絕緣層，覆蓋該應力緩衝層以及該重配置線路層，且具有暴露出部分該重配置線路層的一盲孔；以及一銲球，配置於該第二絕緣層的該盲孔內，且與該重配置線路層電性連接，該銲球的一頂面突出於該第二絕緣層的一上表面。
  2. 如請求項1所述的晶片封裝結構，其中該重配置線路層包括一線路層與一導電通孔，該導電通孔位於該線路層與該晶片的該主動面之間，該晶片透過該導電通孔與該線路層電性連接。
  3. 如請求項1所述的晶片封裝結構，其中該第一絕緣層具有一第一周圍表面，該第二絕緣層具有一第二周圍表面，該應 力緩衝層具有一第三周圍表面，該第二周圍表面切齊於該第三周圍表面與該第一周圍表面。
  4. 如請求項1所述的晶片封裝結構，更包括：一表面處理層，配置於該第二絕緣層的該盲孔所暴露出的該重配置線路層上，其中該銲球透過該表面處理層與該重配置線路層電性連接。
  5. 如請求項1所述的晶片封裝結構，其中該應力緩衝層的厚度大於0且小於等於1微米。
  6. 如請求項1所述的晶片封裝結構，其中該應力緩衝層的材質不同於該第一絕緣層的材質與該第二絕緣層的材質。
  7. 如請求項6所述的晶片封裝結構，其中該應力緩衝層的材質包括矽烷偶合劑聚合物、矽橡膠、環氧樹脂或感光型介電材料。
  8. 如請求項1所述的晶片封裝結構，其中該第一絕緣層包括一味之素增層膜或一封裝膠層。
  9. 如請求項8所述的晶片封裝結構，其中該第一絕緣層的材質與該第二絕緣層的材質相同。
  10. 如請求項8所述的晶片封裝結構，其中該第一絕緣層的材質與該第二絕緣層的材質不同。
  11. 一種晶片封裝結構的製作方法，包括：配置彼此分離的多個晶片於一第一絕緣層上，其中各該晶片具有彼此相對的一主動面與一背面以及連接該主動面與該背面的 一周圍表面，各該晶片的該背面直接接觸該第一絕緣層；形成一應力緩衝層於該第一絕緣層上，該應力緩衝層延伸覆蓋各該晶片的該主動面與該周圍表面，且該應力緩衝層的一底面切齊於該晶片的該背面；形成一第二絕緣層以覆蓋該應力緩衝層；形成一重配置線路層於該第二絕緣層內，其中該應力緩衝層具有暴露出該晶片的部分該主動面的一開口，而該重配置線路層透過該開口與該晶片電性連接；形成彼此分離的多個盲孔於該第二絕緣層內，其中該些盲孔暴露出部分該重配置線路層；形成多個銲球分別於該些盲孔內，其中該些銲球與該些盲孔所暴露出的該重配置線路層電性連接，且各該銲球的一頂面突出於該第二絕緣層的一上表面；以及進行一單體化程序，以切割該第二絕緣層、該應力緩衝層以及該第一絕緣層，而形成彼此分離的多個晶片封裝結構。
  12. 如請求項11所述的晶片封裝結構的製作方法，其中該重配置線路層包括一線路層與一導電通孔，該導電通孔位於該線路層與該晶片的該主動面之間，該晶片透過該導電通孔與該線路層電性連接。
  13. 如請求項11所述的晶片封裝結構的製作方法，其中各該晶片封裝結構的該第一絕緣層具有一第一周圍表面，該第二 絕緣層具有一第二周圍表面，該應力緩衝層具有一第三周圍表面，且該第二周圍表面切齊於該第三周圍表面與該第一周圍表面。
  14. 如請求項11所述的晶片封裝結構的製作方法，更包括：形成該些銲球分別於該些盲孔內之前，形成一表面處理層於該些盲孔內，該表面處理層配置於該些盲孔所暴露出的該重配置線路層上，且該些銲球透過該表面處理層與該重配置線路層電性連接。
  15. 如請求項11所述的晶片封裝結構的製作方法，其中該應力緩衝層的厚度大於0且小於等於1微米。
  16. 如請求項11所述的晶片封裝結構的製作方法，其中該應力緩衝層的材質不同於該第一絕緣層的材質與該第二絕緣層的材質。
  17. 如請求項16所述的晶片封裝結構的製作方法，其中該應力緩衝層的材質包括矽烷偶合劑聚合物、矽橡膠、環氧樹脂或感光型介電材料。
  18. 如請求項11所述的晶片封裝結構的製作方法，其中該第一絕緣層包括一味之素增層膜或一封裝膠層。
  19. 如請求項18所述的晶片封裝結構的製作方法，其中該第一絕緣層的材質與該第二絕緣層的材質相同。
  20. 如請求項18所述的晶片封裝結構的製作方法，其中該第一絕緣層的材質與該第二絕緣層的材質不同。
  21. 如請求項11所述的晶片封裝結構的製作方法，更包括：配置彼此分離的該些晶片於該第一絕緣層上之前，提供一載板及位於該載板上的一離型膜，該離型膜位於該第一絕緣層與該載板之間；以及進行該單體化程序之後，移除該離型膜及該載板，而暴露出該第一絕緣層的一下表面。
TW109146419A 2020-12-28 2020-12-28 晶片封裝結構及其製作方法 TWI756000B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW109146419A TWI756000B (zh) 2020-12-28 2020-12-28 晶片封裝結構及其製作方法
US17/156,626 US11462452B2 (en) 2020-12-28 2021-01-24 Chip package structure and manufacturing method thereof
US17/875,443 US11637047B2 (en) 2020-12-28 2022-07-28 Manufacturing method of chip package structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109146419A TWI756000B (zh) 2020-12-28 2020-12-28 晶片封裝結構及其製作方法

Publications (2)

Publication Number Publication Date
TWI756000B true TWI756000B (zh) 2022-02-21
TW202226490A TW202226490A (zh) 2022-07-01

Family

ID=81329373

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109146419A TWI756000B (zh) 2020-12-28 2020-12-28 晶片封裝結構及其製作方法

Country Status (2)

Country Link
US (2) US11462452B2 (zh)
TW (1) TWI756000B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201013858A (en) * 2008-09-25 2010-04-01 Wen-Kun Yang Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
TW201015675A (en) * 2008-10-02 2010-04-16 Kuo-Ning Chiang An electronic packaging structure with enhanced design
US20110084382A1 (en) * 2009-10-07 2011-04-14 Wei-Ming Chen Chip package and fabrication method thereof
US20170084591A1 (en) * 2015-09-21 2017-03-23 Freescale Semiconductor, Inc. Localized redistribution layer structure for embedded component package and method
US20180182682A1 (en) * 2016-12-25 2018-06-28 Powertech Technology Inc. Semiconductor device package with stress relief layer
US20200365526A1 (en) * 2017-03-14 2020-11-19 Mediatek Inc. Semiconductor package structure

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080142946A1 (en) * 2006-12-13 2008-06-19 Advanced Chip Engineering Technology Inc. Wafer level package with good cte performance
US8110906B2 (en) * 2007-01-23 2012-02-07 Infineon Technologies Ag Semiconductor device including isolation layer
US20080217761A1 (en) * 2007-03-08 2008-09-11 Advanced Chip Engineering Technology Inc. Structure of semiconductor device package and method of the same
US8034661B2 (en) * 2009-11-25 2011-10-11 Stats Chippac, Ltd. Semiconductor device and method of forming compliant stress relief buffer around large array WLCSP
US8604600B2 (en) 2011-12-30 2013-12-10 Deca Technologies Inc. Fully molded fan-out
US8987057B2 (en) 2012-10-01 2015-03-24 Nxp B.V. Encapsulated wafer-level chip scale (WLSCP) pedestal packaging
US9466585B1 (en) 2015-03-21 2016-10-11 Nxp B.V. Reducing defects in wafer level chip scale package (WLCSP) devices
KR101843621B1 (ko) 2015-12-04 2018-03-29 앰코테크놀로지코리아(주) 반도체 패키지의 제조 방법 및 이를 이용한 반도체 패키지
KR102015335B1 (ko) 2016-03-15 2019-08-28 삼성전자주식회사 전자부품 패키지 및 그 제조방법
TWI636530B (zh) 2017-04-11 2018-09-21 財團法人工業技術研究院 晶片封裝結構及其製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201013858A (en) * 2008-09-25 2010-04-01 Wen-Kun Yang Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
TW201015675A (en) * 2008-10-02 2010-04-16 Kuo-Ning Chiang An electronic packaging structure with enhanced design
US20110084382A1 (en) * 2009-10-07 2011-04-14 Wei-Ming Chen Chip package and fabrication method thereof
TW201114009A (en) * 2009-10-07 2011-04-16 Xintec Inc Chip package and fabrication method thereof
US20170084591A1 (en) * 2015-09-21 2017-03-23 Freescale Semiconductor, Inc. Localized redistribution layer structure for embedded component package and method
US20180182682A1 (en) * 2016-12-25 2018-06-28 Powertech Technology Inc. Semiconductor device package with stress relief layer
US20200365526A1 (en) * 2017-03-14 2020-11-19 Mediatek Inc. Semiconductor package structure

Also Published As

Publication number Publication date
US20220367307A1 (en) 2022-11-17
TW202226490A (zh) 2022-07-01
US11462452B2 (en) 2022-10-04
US11637047B2 (en) 2023-04-25
US20220208631A1 (en) 2022-06-30

Similar Documents

Publication Publication Date Title
TWI700753B (zh) 晶片封裝體及其製造方法
TWI649845B (zh) 半導體封裝結構及其製造方法
TWI585910B (zh) 扇出型背對背晶片堆疊封裝構造及其製造方法
US8421226B2 (en) Device including an encapsulated semiconductor chip and manufacturing method thereof
TWI496254B (zh) 嵌埋半導體元件之封裝結構及其製法
TW202240719A (zh) 半導體裝置及其製造方法
JP5942823B2 (ja) 電子部品装置の製造方法、電子部品装置及び電子装置
TWI423355B (zh) 晶片尺寸封裝件及其製法
TWI628757B (zh) 終極薄扇出型晶片封裝構造及其製造方法
TW201349399A (zh) 中介基材及其製作方法
KR20200135758A (ko) 반도체 패키지 및 그 형성 방법
KR20130077939A (ko) 원 레이어 섭스트레이트를 갖는 반도체 패키지와, 이를 이용한 팬 아웃 타입 반도체 패키지 및 이의 제조 방법
KR101227735B1 (ko) 반도체 패키지 및 그 제조 방법
CN113314505A (zh) 半导体封装及其制造方法
CN114695283A (zh) 芯片封装结构及其制作方法
TWI756000B (zh) 晶片封裝結構及其製作方法
TWI720687B (zh) 晶片封裝結構及其製作方法
JP2006100666A (ja) 半導体装置及びその製造方法
CN113594105A (zh) 电子封装件及其制法
TWI730933B (zh) 晶片封裝結構及其製作方法
TW202029448A (zh) 電子封裝件及其封裝基板與製法
TWI834298B (zh) 電子封裝件及其製法
JP3825370B2 (ja) 半導体装置の製造方法
TWI804094B (zh) 晶片封裝結構及其製造方法
US20230268262A1 (en) Electronic package and manufacturing method thereof