JP2006100666A - 半導体装置及びその製造方法 - Google Patents

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semiconductor element
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Masahiro Sekiguchi
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Toshiba Corp
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Toshiba Corp
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Abstract

【課題】 半導体ウェハを一括して加工することが可能であり、半導体ウェハを配線用樹脂フィルムで挟み込むことにより基材として取り扱え、従って生産性の向上が可能な半導体装置及びその製造方法を提供する。
【解決手段】 半導体素子１を挟み込む第１及び第２の配線用樹脂フィルム３、３ａと、前記半導体素子を挟み込んだ第１及び第２の配線用樹脂フィルムの露出した表面にそれぞれ形成された配線パターン４、４ａと、前記第２の配線用樹脂フィルムの配線パターンの露出した表面に形成された外部接続端子８とを有する。第１の配線用樹脂フィルムに形成された配線パターン４は、半導体素子と接続配線５により電気的に接続されており、第２の配線用樹脂フィルムに形成された配線パターン４ａは、第１の配線用樹脂フィルムに形成された配線パターン４と接続配線６により電気的に接続されている。
【選択図】 図４

Description

本発明は、配線基板として用いられる配線用樹脂フィルムを使用し、半導体ウェハを一括して加工すること可能な半導体装置及びその製造方法に関するものである。
従来の配線基板に搭載された半導体素子からなる半導体装置の製造方法は、ダイシングを行ったシリコンなどの半導体ウェハから半導体素子を１素子毎にピックアップし、配線パターンが形成されたフィルム基板あるいはプリント配線基板等の配線基板に搭載するのが一般的である。例えば、フリップチップ接続を行う半導体装置（ＦＣ−ＢＧＡ）は、配線パターン形成が施された基材上に、スタッドバンプを形成した半導体素子を１素子毎にフィリップチップ接続を行う。このような従来の半導体パッケージの製造方法では、１素子毎に半導体を取り扱うため、生産性が低く、そのハンドリングにも問題を生じる。
また、従来のウェハレベルによる半導体パッケージの製造方法において、ウェハレベルのＣＳＰが挙げられるが、この時のパッケージの外形サイズは半導体素子の外形サイズに依存するため、配線プロセスの変更等により半導体素子の外形サイズが変わる度にパッケージサイズに影響を及ぼすという問題が生じる。
さらに、従来の半導体素子を搭載する配線基板には、ビルドアップ基板が知られている。ビルドアップ基板は、ガラス繊維不織布にエポキシ樹脂などの樹脂を含浸させてなる絶縁基板の表裏両面に少なくとも１層のビルドアップ層が施されている。ビルドアップ層には適宜配線パターンと接続配線が設けられていて、ビルドアップ基板に搭載された半導体素子とビルドアップ基板に取り付けられた外部接続端子とを電気的に接続している。ビルドアップ層には、例えば、ＡＢＦと略称される配線用樹脂フィルムを用いている。この従来の配線基板を半導体装置に用いると、半導体装置が厚くなり薄型化を追及する必要のある半導体装置にとっては解決すべき問題のある構造である。
特許文献１には、素子の形成された基板裏面に支持部材を粘着し、基板を素子毎に切断後支持基板を引っ張り素子間に隙間を設けた状態で一括して樹脂封止する。前記切断跡に沿って再度切断し素子毎に分離する。
特開２０００−２１９０６号公報
本発明は、このような事情によりなされたものであり、シリコンなどの半導体ウェハを一括して加工することが可能であり、また、半導体ウェハを配線用樹脂フィルムで挟み込むことにより基材として取り扱うことができ、したがって、生産性の向上が可能な半導体装置及びその製造方法を提供する。
本発明の半導体装置の一態様は、半導体素子と、前記半導体素子を挟み込む第１及び第２の配線用樹脂フィルムと、前記半導体素子を挟み込んだ第１及び第２の配線用樹脂フィルムの露出した表面にそれぞれ形成された配線パターンと、前記第２の配線用樹脂フィルムの配線パターンの露出した表面に形成された外部接続端子とを具備し、前記第１の配線用樹脂フィルムに形成された配線パターンは、前記半導体素子と電気的に接続されており、前記第２の配線用樹脂フィルムに形成された配線パターンは、前記第１の配線用樹脂フィルムに形成された配線パターンと電気的に接続されていることを特徴としている。
本発明の半導体装置の製造方法の一態様は、ダイシングされて複数の半導体素子に分離されている半導体ウェハをダイシング方向に対して垂直方向に伸縮が可能な粘着シート上に搭載する工程と、前記粘着シートにテンションを加えて前記半導体素子間にクリアランスを形成する工程と、前記粘着シート上の半導体ウェハに上面から第１の配線用樹脂フィルムを貼付け、これを硬化させる工程と、前記粘着シートを前記半導体ウェハから除去し、この粘着シートを除去した面に、第２の配線用樹脂フィルムを貼付けて、これを硬化させる工程と、前記第１及び第２の配線用樹脂フィルムの露出している表面に導電箔を貼付け、これをエッチング処理してそれぞれの表面に配線パターンを形成する工程と、前記第１の配線用樹脂フィルムの表面に形成された配線パターンを、前記第１の配線用樹脂フィルムに形成された貫通孔内に埋め込まれた接続配線により、前記半導体素子に電気的に接続する工程と、前記第２の配線用樹脂フィルムの表面に形成された配線パターンを、前記第１及び第２の配線用樹脂フィルムに形成された貫通孔内に埋め込まれた接続配線により、前記第１の配線用樹脂フィルムの表面に形成された配線パターンに電気的に接続する工程と、前記第２の配線用樹脂フィルムの配線パターンの表面に外部接続端子を接続する工程とを具備したことを特徴としている。
本発明は、配線用樹脂フィルムで半導体素子を挟み込むことにより新しい構造のパッケージが得られ、さらに半導体装置の薄型化が可能になる。また、半導体ウェハを一括して加工することが可能となり、また、配線用樹脂フィルムで挟み込むことにより基材として取り扱うことができ、その結果生産性の向上が可能になる。さらに、半導体ウェハを配線用樹脂フィルムで挟み込む際に、素子間にクリアランスを設けることができ、その結果、パッケージの外形形状が半導体素子の外形に依存することがない。
本発明は、半導体パッケージの製造方法において、シリコンウェハを一括加工することを特徴とし、シリコンウェハを上下から配線用樹脂フィルムで挟み込むことにより半導体素子埋め込み基材を形成することを特徴としている。また、本発明は、半導体ウェハを配線用樹脂フィルムで挟み込む際に半導体ウェハを搭載している粘着シートにテンションを加えることにより素子間にクリアランスを設け、導通を得るための貫通穴等を形成するエリア確保することを特徴とする。シリコンなどの半導体ウェハを配線用樹脂フィルムで挟み込むことにより通常のフィルム基材と相違ない状態で取り扱うことが可能となり、また、シリコンなどに対して上下対称構造となるため熱膨張等の見地から有利な構造となる。さらに、半導体ウェハを一括して取り扱うため、生産性の向上が可能となる。
以下、実施例を参照して発明の実施の形態を説明する。
まず、図１乃至図５を参照して実施例１を説明する。
図１は、ダイシングした半導体ウェハを搭載した粘着シートの斜視図及びこの粘着シートを延伸した状態の斜視図、図２乃至図４は、この実施例の半導体装置を製造する工程断面図、図５は、この工程により形成された半導体装置の断面図である。図５に示すように、例えば、シリコン半導体からなり、厚さが、例えば、６０μｍ程度のチップ状の半導体素子１は、第１及び第２の配線用樹脂フィルム３、３ａに挟まれ被覆されている。配線用樹脂フィルムは、ビルドアップ配線基板のコア基板の表面に設けられた配線パターンが形成されたビルドアップ層に用いられる材料であり、エポキシ系の熱硬化性樹脂フィルムがその一例である。第１及び第２の配線用樹脂フィルム表面にはそれぞれランドなどを含む配線パターン４、４ａが設けられている。
第１の配線用樹脂フィルム３の表面に設けられた配線パターン４は、半導体素子１表面に形成され、半導体素子１の内部回路（図示しない）と電気的に接続された接続電極（図示せず）とは第１の配線用樹脂フィルムに形成された貫通孔に埋め込まれたメッキ層などからなる接続配線６により電気的に接続されている。第１及び第２の配線用樹脂フィルム３、３ａに設けられた配線パターン４、４ａは、これら配線用樹脂フィルムを通して形成された貫通孔に埋め込まれたメッキ層などからなる接続配線６を介して電気的に接続されている。第２の配線用樹脂フィルム３ａの配線パターン４ａの接続電極部分には、半田ボールなどの外部接続端子８が形成されている。外部接続端子８は、配線パターン４、４ａを介して半導体素子１の内部回路に電気的に接続されている。外部接続端子８を除いて配線パターン４、４ａを被覆するように第１及び第２の配線用樹脂フィルム３、３ａ表面に、レジストなどの絶縁膜７、７ａが形成されている。
この実施例の半導体装置は、以上のように、配線用樹脂フィルムで半導体素子を挟み込むことにより新しい構造のパッケージが得られ、一層の半導体装置の薄型化が可能になる。
次に、この実施例の製造工程を説明する。
図１（ａ）は、素子形成プロセスを終了した、例えば、６〜８インチ径程度のシリコンウェハ（半導体ウェハ）を合成樹脂などの粘着シート１上に貼り付け、ダイシングラインに沿ってダイシングを行い個々の半導体素子（チップ）に分割した状態にある。粘着シート１は、半導体ウェハを半導体素子のダイシング方向に対して垂直方向に伸縮可能である。次に、図１（ｂ）に示すように、粘着シート１に矢印の方向に二次元的にテンションを加えて、半導体素子間にクリアランスを形成する。この時のクリアランスは、配線用樹脂フィルムによって半導体ウェハを挟み込んだ際に上下面が貫通孔によって導通がとれる程度のスペースを確保するように設ける。また、テンションを適宜コントロールすることによりクリアランス幅を調節することができる。
次に、図２を参照して、テンションを加えた粘着シート上に配線用樹脂フィルムを貼り付ける工程を説明する。図２は、図１（ｂ）のＡ−Ａ′線に沿う部分の断面図であり、半導体素子間にクリアランスが設けられている（図２（ａ））。粘着シート２の半導体素子１が貼り付けられている面に２０〜３０μｍ厚程度の第１の配線用樹脂フィルム３を貼り付ける。この状態で半導体素子１表面は、第１の配線用樹脂フィルム３により被覆されている。また配線用樹脂フィルムは、加熱されて硬化している（図２（ｂ））。したがって、半導体素子１は、第１の配線用樹脂フィルム３に支持されている。この状態で半導体ウェハから粘着シート２を剥離する（図２（ｃ））。その後、粘着シート２を剥離して半導体素子１が露出している第１の配線用樹脂フィルム３に第２の配線用樹脂フィルム３ａを貼り付け、その後加熱して第２の配線用樹脂フィルム３ａを硬化させる（図２ （ｄ））。第２の配線用樹脂フィルム３ａは、第１の配線用樹脂フィルム３と同じ材質の材料であっても良いし、異なっていても良い。
次に、図３及び図４を参照して配線用樹脂フィルムへの回路形成工程を説明する。図３及び図４は、回路形成を行い、外部接続端子を取り付けるまでの工程を説明する断面図である。まず、導電箔として、例えば、銅箔を第１及び第２の配線用樹脂フィルムの露出している表面に貼り付け、これをエッチングなどにより、パターニングして、第１の配線用樹脂フィルム３の表面上に配線パターン４を形成し、第２の配線用樹脂フィルム３ａの表面上に配線パターン４ａを形成する （図３（ａ））。その後、配線パターン４、第１の配線用樹脂フィルム３及び半導体素子１の表面に形成され半導体素子の内部回路と電気的に接続されたアルミニウムなどからなる接続電極（パッド）（図示せず）をレーザにより開口して、第１の配線用樹脂フィルム３に貫通孔を形成してパッドを露出させる。そして、この貫通孔内にメッキ処理を施して配線パターン４と半導体素子のパッドとを電気的に接続する接続配線５を形成する（図３（ｂ））。次に、配線パターン４、４ａが導通するように、例えば、ドリルなどにより、第１及び第２の配線用樹脂フィルム３、３ａを貫いて貫通孔を形成する。その後、この貫通孔内にメッキ処理を施して配線パターン４、４ａを電気的に接続する接続配線６を形成する（図３（ｃ））。
次に、外部接続端子形成領域を除いて配線パターン４、４ａを被覆するように第１及び第２の配線用樹脂フィルム３、３ａ表面に、レジストなどの絶縁膜７、７ａを形成する（図３（ｄ））。次に、第２の配線用樹脂フィルム３ａ上に設けられた配線パターン４ａの外部接続端子形成領域に半田ボールなどの外部接続端子８を接続する。このようにして、ウェハ形状のパッケージが形成された（図４）。図４において、完成された１つの半導体装置は、点線に囲まれた領域に示された部分である。このウェハ形状のパッケージを一半導体素子毎にパッケージダイシングして複数の半導体装置に分割する。図５は、分割後の半導体装置の断面図を示したものである。
以上、この実施例の方法によれば、シリコンなどの半導体ウェハを一括して加工すること可能であり、また、配線用樹脂フィルムにより挟み込むことによって基材として取り扱うことが可能になり、生産性の向上に資する。また、シリコンウェハを配線用樹脂フィルムで挟み込む際に、素子間にクリアランスを設けることにより、パッケージの外形形状が半導体素子の外形に依存することがない。
次に、図６を参照して実施例２を説明する。
この実施例の半導体装置では、半導体素子を収納したパッケージを複数積層した構造に特徴を備えている。図６は、この実施例で説明する半導体装置の断面図である。この実施例では２つの半導体素子が実装されたパッケージを積層した半導体装置を説明するが、パッケージの積層数は、３層以上でも可能である。この実施例では、パッケージＡの上にパッケージＢが積層されている。
図６に示すように、パッケージＡは、例えば、シリコン半導体からなり、厚さが、例えば、６０μｍ程度のチップ状の半導体素子１を有し、この半導体素子１は、第１及び第２の配線用樹脂フィルム３、３ａに挟まれ被覆されている。配線用樹脂フィルムは、ビルドアップ配線基板のコア基板の表面に設けられた配線パターンが形成されたビルドアップ層に用いられる材料であり、エポキシ系の熱硬化性樹脂フィルムがその一例である。第１及び第２の配線用樹脂フィルム表面にはそれぞれランドなどを含む配線パターン４、４ａが設けられている。
第１の配線用樹脂フィルム３の表面に設けられた配線パターン４は、半導体素子１表面に形成され、半導体素子１の内部回路（図示しない）と電気的に接続された接続電極（図示せず）とは第１の配線用樹脂フィルムに形成された貫通孔に埋め込まれたメッキ層などからなる接続配線６により電気的に接続されている。第１及び第２の配線用樹脂フィルム３、３ａに設けられた配線パターン４、４ａは、これら配線用樹脂フィルムを通して形成された貫通孔に埋め込まれたメッキ層などからなる接続配線６を介して電気的に接続されている。第２の配線用樹脂フィルム３ａの配線パターン４ａの接続電極部分には、半田ボールなどの外部接続端子８が形成されている。外部接続端子８は、配線パターン４、４ａを介して半導体素子１の内部回路に電気的に接続されている。外部接続端子８を除いて配線パターン４、４ａを被覆するように第１及び第２の配線用樹脂フィルム３、３ａ表面に、レジストなどの絶縁膜７、７ａが形成されている。
また、パッケージＡに積層されるパッケージＢは、パッケージＡと同じ構造・材料でも良いし、異なっていても良い。しかし、用いられる半導体素子１′が第１及び第２の配線用樹脂フィルム３′、３′ａにより挟まれている構造を有していることでは両者は、一致している。パッケージＢは、第２の配線用樹脂フィルム３′ａの絶縁膜７′ａで被覆された配線パターン４′ａに半田ボールなどの内部接続端子８ａが形成され、第１の配線用樹脂フィルム３の配線パターン４′に絶縁膜７′で被覆されないランド領域９が形成されている。
この実施例では、必要に応じて更に積層することができる。その際、３層目の内部接続端子は、２層目の配線パターン４′のランド領域９に接続される。
この実施例の半導体装置は、以上のように、配線用樹脂フィルムで半導体素子を挟み込むことにより新しい構造のパッケージが得られるので、一層の半導体装置の薄型化が可能になり、多層に積層することにより高密度化が可能になる。
次に、図７を参照して実施例３を説明する。
この実施例では複数の配線用樹脂フィルムと複数の配線用樹脂フィルムで半導体素子を挟む構造に特徴がある。図７は、この実施例で説明する半導体装置の断面図である。この配線用樹脂フィルムを用いたパッケージは、従来のビルドアップ配線基板のように多層に積層することが可能である。
図７に示すように、半導体装置は、例えば、シリコン半導体からなり、厚さが、例えば、６０μｍ程度のチップ状の半導体素子１を有し、この半導体素子１は、第１及び第２の配線用樹脂フィルム３、３ａに挟まれ被覆されている。配線用樹脂フィルムは、ビルドアップ配線基板のコア基板の表面に設けられた配線パターンが形成されたビルドアップ層に用いられる材料であり、エポキシ系の熱硬化性樹脂フィルムがその一例である。
第１の配線用樹脂フィルム３は、半導体素子１を直接被覆する第１層３ｂ及び第１層３ｂを被覆する第２層３ｃからなり、第２の配線用樹脂フィルム３ａは、半導体素子１を直接被覆する第１層３ｄ及び第１層３ｄを被覆する第２層３ｅからなる。これら配線用樹脂フィルムにはそれぞれ配線パターンが形成され、これらを介して半導体素子１の内部回路と外部接続端子８とが電気的に接続されている。第１の配線用樹脂フィルムの第１層３ｂ及び第２層３ｃ、第２の配線用樹脂フィルムの第１層３ｄ及び第２層３ｅには、それぞれ配線パターン４ｂ、４ｃ、４ｄ、４ｅが設けられている。
第１の配線用樹脂フィルム及び第２の配線用樹脂フィルムを貫いて形成された貫通孔に埋め込まれた接続配線６ａにより電気的に接続されている。配線パターン４ｃ及び配線パターン４ｂは、第１の配線用樹脂フィルムの第１層３ｂ及び第２の配線用樹脂フィルムの第１層３ｄを貫いて形成された貫通孔に埋め込まれた接続配線５ｂにより電気的に接続されている。配線パターン４ｄ及び配線パターン４ｅは、第２の配線用樹脂フィルムの第２層３ｅに形成された接続配線５ａにより電気的に接続される。
配線パターン４ｂ及び半導体素子１に形成された接続電極１０は、第１の配線用樹脂フィルムの第１層３ｂに形成された接続配線５ｃにより電気的に接続される。第１及び第２の配線用樹脂フィルム表面は、絶縁膜７、７ａにより被覆保護されている。第２の配線用樹脂フィルム３ａの配線パターン４ａの接続電極部分には、半田ボールなどの外部接続端子８が形成されている。外部接続端子８は、配線パターン４、４ａを介して半導体素子１の内部回路に電気的に接続されている。外部接続端子８を除いて配線パターンを被覆するように第１及び第２の配線用樹脂フィルム３、３ａ表面に、レジストなどの絶縁膜７、７ａが形成されている。
この実施例の半導体装置は、以上のように、配線用樹脂フィルムで半導体素子を挟み込むことにより新しい構造のパッケージが得られ、一層の半導体装置の薄型化が可能になる。また、この実施例の方法によれば、シリコンなどの半導体ウェハを一括して加工すること可能であり、また、配線用樹脂フィルムにより挟み込むことによって基材として取り扱うことが可能になり、生産性の向上に資する。また、シリコンウェハを配線用樹脂フィルムで挟み込む際に、素子間にクリアランスを設けることにより、パッケージの外形形状が半導体素子の外形に依存することがない。
本発明の一実施例である実施例１を説明するダイシングした半導体ウェハを搭載した粘着シートの斜視図及びこの粘着シートを延伸した状態の斜視図。 実施例１の半導体装置を製造する工程断面図。 実施例１の半導体装置を製造する工程断面図。 実施例１の半導体装置を製造する工程断面図。 実施例１の半導体装置の断面図。 本発明の一実施例である実施例２の半導体装置の断面図。 本発明の一実施例である実施例３の半導体装置の断面図。
符号の説明
１・・・半導体素子
２・・・粘着シート
３、３ａ、３′、３′ａ・・・配線用樹脂フィルム
４、４ａ、４′、４′ａ・・・配線パターン
５、６・・・接続配線
７、７ａ・・・絶縁膜
８・・・外部接続端子
８ａ・・・内部接続端子

Claims (5)

  1. 半導体素子と、
    前記半導体素子を挟み込む第１及び第２の配線用樹脂フィルムと、
    前記半導体素子を挟み込んだ第１及び第２の配線用樹脂フィルムの露出した表面にそれぞれ形成された配線パターンと、
    前記第２の配線用樹脂フィルムの配線パターンの露出した表面に形成された外部接続端子とを具備し、
    前記第１の配線用樹脂フィルムに形成された配線パターンは、前記半導体素子と電気的に接続されており、前記第２の配線用樹脂フィルムに形成された配線パターンは、前記第１の配線用樹脂フィルムに形成された配線パターンと電気的に接続されていることを特徴とする半導体装置。
  2. 前記第１の配線用樹脂フィルムに形成された配線パターンと前記第２の配線用樹脂フィルムの配線パターンの表面に形成された配線パターンとは、前記第１及び第２の配線用樹脂フィルムに形成された貫通孔に埋め込まれた接続配線により電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の配線用樹脂フィルム表面に形成された配線パターンは、前記第１の配線用樹脂フィルムに形成された貫通孔内に形成された接続配線により電気的に接続されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. ダイシングされて複数の半導体素子に分離されている半導体ウェハをダイシング方向に対して垂直方向に伸縮が可能な粘着シート上に搭載する工程と、
    前記粘着シートにテンションを加えて前記半導体素子間にクリアランスを形成する工程と、
    前記粘着シート上の半導体ウェハに上面から第１の配線用樹脂フィルムを貼付け、これを硬化させる工程と、
    前記粘着シートを前記半導体ウェハから除去し、この粘着シートを除去した面に、第２の配線用樹脂フィルムを貼付けて、これを硬化させる工程と、
    前記第１及び第２の配線用樹脂フィルムの露出している表面に導電箔を貼付け、これをエッチング処理してそれぞれの表面に配線パターンを形成する工程と、
    前記第１の配線用樹脂フィルムの表面に形成された配線パターンを、前記第１の配線用樹脂フィルムに形成された貫通孔内に埋め込まれた接続配線により、前記半導体素子に電気的に接続する工程と、
    前記第２の配線用樹脂フィルムの表面に形成された配線パターンを、前記第１及び第２の配線用樹脂フィルムに形成された貫通孔内に埋め込まれた接続配線により、前記第１の配線用樹脂フィルムの表面に形成された配線パターンに電気的に接続する工程と、
    前記第２の配線用樹脂フィルムの配線パターンの表面に外部接続端子を接続する工程とを具備したことを特徴とする半導体装置の製造方法。
  5. 前記貫通孔内に埋め込まれた接続配線は、メッキにより形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008522396A (ja) * 2004-11-26 2008-06-26 イムベラ エレクトロニクス オサケユキチュア 電子モジュールの製造方法
JP2008544510A (ja) * 2005-06-16 2008-12-04 イムベラ エレクトロニクス オサケユキチュア 回路基板構造および回路基板構造の製造方法
JP2009239147A (ja) * 2008-03-28 2009-10-15 Toshiba Corp 集積半導体装置及び集積３次元半導体装置
JP2013058545A (ja) * 2011-09-07 2013-03-28 Fujitsu Ltd 電子デバイス及びその製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100967642B1 (ko) * 2007-12-28 2010-07-07 주식회사 동부하이텍 반도체 칩 패키지
US20130119538A1 (en) * 2011-11-16 2013-05-16 Texas Instruments Incorporated Wafer level chip size package
EP2903021A1 (en) * 2014-01-29 2015-08-05 J-Devices Corporation Semiconductor device, semiconductor stacked module structure, stacked module structure and method of manufacturing same
CN111003682A (zh) * 2018-10-08 2020-04-14 凤凰先驱股份有限公司 电子封装件及其制法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000021906A (ja) * 1998-06-30 2000-01-21 Sony Corp 半導体チップの製造方法
US6428641B1 (en) * 1998-08-31 2002-08-06 Amkor Technology, Inc. Method for laminating circuit pattern tape on semiconductor wafer
JP3504543B2 (ja) * 1999-03-03 2004-03-08 株式会社日立製作所 半導体素子の分離方法およびその装置並びに半導体素子の搭載方法
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
TW451436B (en) * 2000-02-21 2001-08-21 Advanced Semiconductor Eng Manufacturing method for wafer-scale semiconductor packaging structure
KR100344833B1 (ko) * 2000-04-03 2002-07-20 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조방법
US6423570B1 (en) * 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
JP4126891B2 (ja) * 2001-08-03 2008-07-30 セイコーエプソン株式会社 半導体装置の製造方法
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
JP2003273145A (ja) * 2002-03-12 2003-09-26 Sharp Corp 半導体装置
JP3740469B2 (ja) * 2003-01-31 2006-02-01 株式会社東芝 半導体装置および半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008522396A (ja) * 2004-11-26 2008-06-26 イムベラ エレクトロニクス オサケユキチュア 電子モジュールの製造方法
JP2008544510A (ja) * 2005-06-16 2008-12-04 イムベラ エレクトロニクス オサケユキチュア 回路基板構造および回路基板構造の製造方法
JP2009239147A (ja) * 2008-03-28 2009-10-15 Toshiba Corp 集積半導体装置及び集積３次元半導体装置
JP4538058B2 (ja) * 2008-03-28 2010-09-08 株式会社東芝 集積半導体装置及び集積３次元半導体装置
JP2013058545A (ja) * 2011-09-07 2013-03-28 Fujitsu Ltd 電子デバイス及びその製造方法

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