TW201312713A - 半導體裝置、垂直堆疊有該半導體裝置之半導體模組構造及其製造方法 - Google Patents

半導體裝置、垂直堆疊有該半導體裝置之半導體模組構造及其製造方法 Download PDF

Info

Publication number
TW201312713A
TW201312713A TW101126752A TW101126752A TW201312713A TW 201312713 A TW201312713 A TW 201312713A TW 101126752 A TW101126752 A TW 101126752A TW 101126752 A TW101126752 A TW 101126752A TW 201312713 A TW201312713 A TW 201312713A
Authority
TW
Taiwan
Prior art keywords
semiconductor
semiconductor device
organic substrate
thin film
insulating material
Prior art date
Application number
TW101126752A
Other languages
English (en)
Inventor
Osamu Yamagata
Akio Katsumata
Hiroshi Inoue
Shigenori Sawachi
Satoru Itakura
Yasuhiro Yamaji
Original Assignee
J Devices Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by J Devices Corp filed Critical J Devices Corp
Publication of TW201312713A publication Critical patent/TW201312713A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/0951—Glass epoxy laminates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15798—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一種半導體裝置，係包括：一有機基板1；在其厚度方向穿透有機基板1的貫通孔4；設於有機基板1之正面及背面以及電性連接至該等貫通孔4的外部電極5b及內部電極5a；以其元件電路表面朝上地經由一接合層3安裝於有機基板1之一主要表面上的一半導體元件；用於密封該半導體元件及其周圍的一絕緣材料層6；設在該絕緣材料層中的一金屬薄膜佈線層7，以及此金屬薄膜佈線層之一部份係暴露於一外部表面上；設於該絕緣材料層以及電性連接至該金屬薄膜佈線層的金屬通孔10；以及形成於該金屬薄膜佈線層7上的外部電極9，其中，金屬薄膜佈線層7係構成為使配置於半導體元件2之元件電路表面上的該等電極、該等內部電極5a、該等金屬通孔10以及形成於該金屬薄膜佈線層上的該等外部電極9呈電性連接。

Description

半導體裝置、垂直堆疊有該半導體裝置之半導體模組構造及其製造方法
本發明係有關於半導體裝置、堆疊(stack)有該半導體裝置之半導體模組構造及其製造方法。
更特別的是，本發明係有關於一種面板級扇出封裝構造(Panel scale Fan-out package structure)，其中，係進行大面板級的薄膜佈線製程及組裝製程，且特別是，本發明可應用於有複數個封裝件垂直堆疊而成之構造的半導體堆疊模組。
近來對於機能更高及更輕薄小之電子設備的需求已推進電子組件的高密度整合甚至是高密度地裝配，而且也更甚於以往地推進用於前述電子設備之半導體裝置的小型化。
至於半導體裝置(例如，LSI單元或IC模組)的製造方法，有一種方法是首先以預定的排列配置及固定經電氣性質測試判定無缺陷的複數個半導體元件以元件電路表面(element circuit surface)朝下地於固位板(retention plate)上，之後一起樹脂密封該等複數個半導體元件，例如，藉由配置樹脂片於其上以及經由加熱及加壓來模造它，隨後剝離該固位板，將樹脂密封體切割及加工成預定的形狀(例如，圓形)，之後，在埋入樹脂密封體之半導體元件的元件電路表面上形成絕緣材料層，在該絕緣材料層中形成數個開口以便與半導體元件的電極墊對齊，之後， 在絕緣材料層上形成佈線層，在開口中形成傳導部(通孔部(via part))用以連接至半導體元件的電極墊，隨後，形成阻焊層(solder resist layer)，形成作為外部電極端子的焊球，之後，個別地切割半導體元件以完成半導體裝置(例如，參考日本專利申請案公開號：第2003-197662號)。
然而，用上述方式得到的習知半導體裝置，在一起樹脂密封複數個半導體元件時，由於樹脂硬化及收縮，以及收縮量不一定與設計的一樣，因此，有在樹脂硬化後位置偏離設計位置(取決於半導體元件的排列)的情形，以及在半導體元件有此種位置偏離(positional deviation)下，在形成於絕緣材料層之開口中的通孔部與半導體元件的電極墊之間會形成位置偏離，以及有連接可靠性會惡化的問題。
解決前述問題的半導體裝置係揭示於日本專利申請案公開號：第2010-219489號。
此半導體裝置的基本構造係顯示於第14圖。
半導體裝置30包括由樹脂硬化體或金屬組態成的平板(flat plate)31，元件電路表面朝上地配置半導體元件32於彼之一主要表面上，以及與元件電路表面相反的表面(背面)經由黏著劑33固定於平板31。此外，在平板31的整個主要表面上形成一絕緣材料層34以便覆蓋半導體元件32的元件電路表面。由導電金屬(例如，銅)製成的佈線層35形成於前述單一絕緣材料層34上，以及引出彼之一部份至半導體元件32的周圍區域。此外，在形成於半導體 元件32之元件電路表面上的絕緣材料層34中，形成數個通孔部36用於電性連接電極墊(未圖示)與半導體元件32的佈線層35。通孔部36與佈線層35一起及整體成形。此外，在佈線層35上的預定位置形成作為外部電極的複數個焊球37。此外，在絕緣材料層34及佈線層35(與焊球37接合的部份除外)上形成保護層，例如阻焊層38。
描述於日本專利申請案公開號：第2010-219489號的半導體裝置在半導體元件的電極與基於前述組態的佈線層之間有高連接可靠性，以及使得半導體裝置的生產(與電極的最小化相容)不昂貴而且有高生產良率。
然而，描述於日本專利申請案公開號：第2010-219489號的半導體裝置難以提供穿透封裝件之正面及背面的通孔，因此，對於堆疊其他半導體封裝件或電路板於半導體封裝件上以及近年來在迅速傳播的三維構造堆疊模組，有裝置無法滿足這種應用需求的問題。
最近的趨勢是要求小型化半導體封裝件的尺寸以及增加半導體元件的安裝數。為了滿足這些需求，已有以下提議及研發；亦即，具有POP(Package on Package；疊合封裝)構造的半導體裝置，其中，係堆疊其他半導體封裝件或電路板於半導體封裝件上(日本專利申請案公開號：第2008-218505號)，以及有TSV(Through Silicon Via；矽導通孔)構造的半導體裝置(日本專利申請案公開號：第2010-278334號)。
此時用第15圖解釋習知的POP構造半導體裝置。POP (疊合封裝)為一種封裝模式(package mode)，其中，係組裝複數個不同的LSI成為個別封裝件，加以測試，之後另外堆疊該等封裝件。
半導體裝置40的組態係藉由將另一半導體封裝件42堆疊於半導體封裝件41上。在下半導體封裝件41的基板43上設置半導體元件44，以及形成於半導體元件44周圍的電極墊(未圖示)與基板上的電極墊45經由配線46電性連接。半導體元件44的整個表面用密封構件47密封。此外，基於回焊，使半導體封裝件41與半導體封裝件42經由形成於半導體封裝件42之下表面上的外部連接端子48(焊球)而相互電性連接。
POP的優點是，由於以上述方式堆疊複數個封裝件，可增加在安裝裝置時的安裝面積，以及由於每個封裝件可個別測試，因此可降低生產良率損失。然而，以POP而言，由於是個別地組裝個別封裝件以及堆疊完成的封裝件，因此難以降低基於半導體元件尺寸之減少(縮小)的組裝成本，以及有堆疊模組之組裝成本極為昂貴的問題。
此時用第16圖解釋習知的TSV構造半導體裝置。如第16圖所示，半導體裝置50有以下構造：經由樹脂層53，堆疊彼此有相同功能及構造以及各自用同一製造遮罩及一中介基板(interposer substrate)52製備的複數個半導體元件51。每個半導體元件51為使用矽基板的半導體元件，而且經由穿透及矽基板的多個貫穿電極(TSV：矽導通孔)54電性連接至毗鄰的上、下半導體元件，以及用密封樹脂55 密封。同時，中介基板52是由樹脂製成的電路板，以及有複數個外部連接端子(焊球)56形成於背面上。
以習知TSV(矽導通孔)堆疊模組構造而言，由於每個個別半導體元件都設有穿孔(through-hole)，因此半導體元件將有可能受損，而且也有可能增加數個複雜昂貴的晶圓製程用以在穿孔中形成通孔電極(via electrode)。因此，這導致整體垂直堆疊模組的成本明顯增加。此外，用習知構造難以堆疊及安裝尺寸不同的晶片，以及在壓合與記憶體裝置相同的晶片上時，“為每一層提供不同的重新佈線層”是必要的，因此與普通記憶體模組相比，製造成本會大幅增加，以及有無法預期基於量產之成本降低的問題。
為了解決前述問題，已做成本發明，以及本發明的目標是要提供一種半導體裝置，係具有包含穿透正面及背面之電極的構造，其可採用包括POP型構造的垂直堆疊構造，而且可輕易垂直堆疊不同尺寸的LSI晶片。
經過達成前述目標的密集研究，本發明人完成本發明是發現可用以下組態達成前述目標：使用有機基板作為安裝半導體元件的支撐物，提供在厚度方向穿透有機基板的貫通孔(through via)，提供設於有機基板之正面及背面以及電性連接至該等貫通孔的外部電極及內部電極，以及經由設在絕緣材料層中的金屬薄膜佈線層來電性連接配置於半導體元件之元件電路表面上的電極、該等內部電極、該 絕緣材料層的金屬通孔(metal via)以及形成於金屬薄膜佈線層上的外部電極。
換言之，本發明為如以下所述者。
(1)一種半導體裝置，係包括：一有機基板；在其厚度方向穿透該有機基板的數個貫通孔；設於該有機基板之正面及背面以及電性連接至該等貫通孔的數個外部電極及數個內部電極；以其元件電路表面朝上地經由一接合層(bonding layer)安裝於該有機基板之一主要表面上的一半導體元件；用於密封該半導體元件及其周圍的一絕緣材料層；設在該絕緣材料層中的一金屬薄膜佈線層，且此金屬薄膜佈線層之一部份暴露於一外部表面上；設於該絕緣材料層以及電性連接至該金屬薄膜佈線層的數個金屬通孔；以及形成於該金屬薄膜佈線層上的數個外部電極，其中，該金屬薄膜佈線層係構成為使配置於該半導體元件之該元件電路表面上的該等電極、該等內部電極、該等金屬通孔以及形成於該金屬薄膜佈線層上的該等外部電極呈電性連接。
(2)如第(1)項所述的半導體裝置，其中，該絕緣材料層係由各自由不同絕緣材料製成的複數個絕緣材料層形成。
(3)如第(1)項或第(2)項所述的半導體裝置，其中，該金屬薄膜佈線層及與其連接的該等金屬通孔係以複數個層的方式設置。
(4)如第(1)項至第(3)項中之任一項所述的半導體裝置，其中，未電性連接至在該絕緣材料層中之該金屬薄膜佈線層的數個貫通孔係配置於該有機基板中面向該半導體元件的一區域中。
(5)如第(1)項至第(4)項中之任一項所述的半導體裝置，其中，在該有機基板上設置複數個半導體元件。
(6)一種模組構造，其係藉由連接形成於該等半導體裝置之其中一者之金屬薄膜佈線層上的該等外部電極與在另一半導體裝置之有機基板上露出的外部電極，沿著與該半導體裝置之一主平面垂直的方向而堆疊如第(1)項至第(5)項中之任一項所述的複數個半導體裝置。
(7)如第(6)項所述的模組構造，其中，該半導體裝置為如第(4)項所述的半導體裝置。
(8)一種半導體裝置之製造方法，係包括下列步驟：在一有機基板中形成在厚度方向穿透該有機基板的數個貫通孔；形成設於該有機基板之正面及背面以及電性連接至該等貫通孔的數個外部電極及數個內部電極；以元件電路表面朝上地定位及配置複數個半導體元件於該有機基板的一主要表面上，然後使該等半導體元件中與該等元件電路表面相反的表面固定於該有機基板上； 形成一絕緣材料層於該等半導體元件及其周圍上；在該絕緣材料層中形成數個開口；在該絕緣材料層上形成有一部份延伸至該半導體元件之一周圍區域的一金屬薄膜佈線層，以及在該絕緣材料層的該等開口中形成作為傳導部的數個金屬通孔，彼等係連接至配置於該等半導體元件之該等元件電路表面上的數個電極；在該金屬薄膜佈線層上形成數個外部電極；以及藉由在數個預定位置切割該有機基板及該絕緣材料層，分離包含一個或多個半導體晶片的該等半導體裝置。
(9)一種半導體堆疊模組之製造方法，其中，沿著與該半導體裝置之一主平面垂直的方向而堆疊如第(1)項至第(5)項中之任一項所述的複數個半導體裝置，使得形成於該等半導體裝置之其中一者之金屬薄膜佈線層上的該等外部電極係連接至在另一半導體裝置之該有機基板上露出的該等外部電極。
本發明的半導體裝置產生以下效果。
使得POP型構造等等的垂直堆疊構造成為有可能。可輕易地垂直堆疊無貫穿電極的LSI晶片。基於小型化半導體元件尺寸的大幅降低成本是用大面板級的組裝來實現。製造成本可明顯減少，因為不再需要為每一層提供不同的佈線層(這在壓合與記憶體裝置相同的晶片上時是必要的)。可防止在使用TSV方法時損壞裝置。這有助於薄晶片的處理。用導熱通孔(thermal via)可改善熱性質。
此時解釋實施本發明的具體實施例。應注意，儘管以下用附圖來解釋該等具體實施例，然而該等附圖係僅供圖解說明，而不是用任何方式來限定本發明。
具體實施例1
第1圖係顯示呈現根據本發明之半導體裝置之基本組態的具體實施例1的垂直橫截面圖。
半導體裝置20包括由樹脂硬化體構成的有機基板1，半導體元件2在一主要表面上配置有數個朝上電極(未圖示)的元件電路表面，以及與元件電路表面相反的表面(背面)經由黏著劑3固定於有機基板1。有機基板1設有在厚度方向穿透該有機基板的數個貫通孔4，以及有機基板1的正面及背面設有電性連接至該等貫通孔4的數個內部電極5a及數個外部電極5b。由於用以提供貫通孔4的穿孔形成於有機基板1中，有高加工強度的材料可用作有機基板材料。例如，可使用玻璃布浸漬樹脂的複合材料作為這種有機基板1。此外，用銅箔覆蓋有機基板的兩面。
此外，在有機基板1的整個主要表面上形成絕緣材料層6以便覆蓋半導體元件2的元件電路表面。在絕緣材料層6上，形成構成由導電金屬(例如，銅)製成之金屬佈線的金屬薄膜佈線層(以下也被稱作“佈線層”)7，以及引出彼之一部份至半導體元件2的周圍區域。在半導體元件2的電極表面上設置數個通孔部8，從而使佈線層7與半導體元件2的電極呈電性連接。在佈線層7上的預定位置形 成複數個外部電極9，例如焊球。在絕緣材料層6中設置金屬通孔10用於電性連接佈線層7與電性連接至貫通孔4的內部電極5a。在絕緣材料層6上及佈線層7(與外部電極9接合的部份除外)上形成佈線保護膜11。佈線保護膜11可由與絕緣材料層之絕緣材料相同或不同的材料形成。
以前述半導體裝置20而言，半導體元件2上的電極均經由金屬薄膜佈線層7電性連接至金屬通孔10，以及金屬通孔10電性連接至有機基板1上的內部電極5a和外部電極9。由於是用上述方式構成半導體裝置20，半導體元件2的端子(電極)變成電性連接至在半導體裝置之正面及背面上的外部電極(5b、9)，以及可堆疊及安裝構造相同的封裝件。
以下解釋具體實施例1之半導體裝置20的製造方法。
用以下所解釋的製造方法，使得有機基板1有明顯大於本發明之半導體元件2的尺寸，在有機基板1上間隔地安裝複數個半導體元件2，經由預定處理製程來同時製造複數個半導體裝置，最終把所得複數個半導體裝置分成個別的半導體裝置以便得到複數個半導體裝置。
因此，藉由同時製造複數個半導體裝置，有可能大幅抑制製造成本。
此外，儘管此具體實施例解釋有一半導體元件在有機基板上的半導體裝置，然而有機基板上有複數個半導體元件的情形也是本發明的具體實施例。
此時用第2圖至第4圖解釋半導體裝置的製造方法。
第2A圖係顯示在形成貫通孔之前的有機基板1的圖式。至於有機基板1，可使用以玻璃布為基材以及浸漬及硬化熱固性樹脂(thermosetting resin)(例如，環氧樹脂)的基板12。銅箔13附著及固定於基板12的正面及背面。
第2B圖係顯示有機基板1中已形成用以形成貫通孔之穿孔4’的狀態的圖式。穿孔4’是用微孔鑽機(micro-hole drill)形成。在附圖中，儘管銅箔13及基板12是用鑽機一起加工，藉由事先用化學物或其類似者清除在穿孔正上方的銅箔13，也有可能用雷射形成穿孔。
第2C圖係顯示用電解電鍍法或其類似者形成貫通孔以在穿孔4’側壁上形成鍍覆層14的狀態的圖式。在此，側壁上的鍍覆層14係處於與銅箔13導電的狀態。
第2D圖係顯示導電材料15填滿貫通孔4的狀態的圖式。導電材料15的形成可用鍍覆法或藉由在形成鍍覆層14後填入導電膠來形成。當鍍覆層14有足夠的厚度及良好的電性連接只用鍍覆層得到時，可省略填入導電材料的製程。此外，可填入填孔材料(hole-filling material)以取代填入導電材料以改善貫通孔的剛性以及促進金屬電極的形成。
第2E圖係顯示藉由把銅箔13加工成任意形狀來形成用於連接至佈線層之內部電極5a及外部電極5b以變成半導體裝置之連接部的狀態的圖式。經由使用化學物的蝕刻處理或其類似者，可完成銅箔的加工。
此外，在形成有機基板1的貫通孔4後，也有可能形 成佈線保護膜(例如，阻焊劑)於基板的一或兩面上以便保護配線。當設有佈線保護膜，為貫通孔4及佈線部(wiring part)設置用於連接至外部電極的開口。
第3F圖係顯示電氣性質測試判定無缺陷之半導體元件2固定於用前述製程、經由黏著劑3以及元件電路表面朝上所得到之有機基板上的狀態的圖式。半導體元件2的表面塗上光敏樹脂膜(photosensitive resin film)16，以及由於有形成於光敏樹脂膜16的開口17而暴露半導體元件2的電極(外部連接用的金屬電極端子)。有在不施加光敏樹脂膜16的狀態下將半導體元件2固定至基板的情形。在此，由於基板明顯大於半導體的尺寸，可安裝許多半導體元件2。
第3G圖係顯示供給絕緣樹脂至固定於基板上之半導體元件2的周圍以及藉此形成絕緣樹脂層6的狀態的圖式。熱固性樹脂用作絕緣樹脂，以及供給該絕緣樹脂以儘可能避免半導體元件2與光敏樹脂膜16之間的任何不平坦。該絕緣樹脂的供給可經由使用旋塗機的塗佈方法或使用刮刀的印刷方法。
光敏樹脂也可用作絕緣樹脂。此外，在事先不塗佈光敏樹脂膜16於半導體元件2之電路形成面的情形下，也有可能供給作為絕緣樹脂的光敏樹脂至半導體元件2的周圍及電路形成面。
在此，半導體元件2之電路形成面的電極部露出電極表面係經由個別曝光及顯影製程而打開的開口。
在此，也有可能同時形成用於樹脂部之金屬通孔的開口(參考第3H圖的18)。
第3H圖係顯示絕緣材料層6中形成用於形成金屬通孔之開口18的狀態的圖式。開口18用雷射或其類似者加工，以及開口18穿透有機基板的內部電極5a。有時用微孔鑽機加工及形成開口18，以及在絕緣材料層6由光敏樹脂製成時有時經由曝光及顯影來打開。
第31圖係顯示在絕緣材料層6上以及在半導體元件2上之表面層上形成有開口18形成於其中之金屬薄膜佈線層7的狀態的圖式。用氣相沉積法(濺鍍法)、無電鍍覆法或其類似者，在絕緣材料層6的整個上表面上形成底層(種子層)，以及隨後進行電解電鍍法。在此，如附圖所示，也在絕緣材料層6之開口18的側壁上，用鍍覆法形成導電金屬層，藉此形成金屬通孔19。隨後，用微影技術圖案化形成於整個表面上的導電金屬層以及形成金屬薄膜佈線層7。完成微影技術的圖案化可藉由形成光敏阻劑層於導電金屬層上，用有預定圖案的遮罩進行曝光及顯影，隨後蝕刻導電金屬層的預定部份。藉由微影技術的這種圖案化與電解電鍍法，有可能一起形成電性連接至半導體元件2之電極的金屬通孔19、佈線層7以及金屬薄膜佈線層7中在後續製程要形成由焊球或其類似者製成之外部電極9的預定部份。此外，在形成金屬薄膜佈線層7後，用蝕刻法移除前述底層(種子層)。
第4J圖係顯示佈線保護膜11(例如，阻焊劑)形成於 金屬薄膜佈線層7上的狀態的圖式。
在阻焊劑呈液狀時，用輥式塗佈機(roll coater)供給該阻焊劑，以及在阻焊劑呈膜狀時用層壓或黏合壓機(bonding press)供給。在形成佈線保護膜11後，形成開口用以提供至佈線保護膜的外部金屬電極。
第4K圖係顯示在金屬薄膜佈線層7之外部金屬電極端子部分上形成由導電材料製成之外部金屬電極9的狀態的圖式。至於該導電材料，係使用諸如焊球、導電膠、焊膏之類的導電材料。
在形成外部電極9後，藉由沿著A-A割線把依上述所得到的產品分成個別單位件，可得到本發明之具體實施例1的半導體裝置。
具體實施例2
第5圖係顯示本發明之具體實施例2的橫截面圖。
具體實施例2有只在貫通孔之壁面上形成具體實施例1之金屬導體以及其餘的中空部份填入填孔材料21(例如，樹脂)的構造。
由於填入填孔材料21，可提高貫通孔的剛性，以及促進形成金屬電極(導電膜)於貫通孔的上、下表面上。
具體實施例3
第6圖係顯示本發明之具體實施例3的橫截面圖。
具體實施例3在佈線層之下表面及上表面上使用不同類型的樹脂作為包圍具體實施例1之半導體元件的絕緣材料層6。例如，熱固性樹脂或光敏樹脂用來作為樹脂6a， 以及可讓外部電極之間絕緣的絕緣樹脂材料(例如，阻焊劑)作為樹脂6b。由樹脂6b製成之層係構成佈線保護層11。
由於採用前述組態，藉由使用作為樹脂6a的熱固性樹脂可預期半導體元件之密封可靠性的增強效果，藉由使用作為樹脂6a的光敏樹脂可預期圖案化性質的增強效果，以及藉由使用作為樹脂6b的阻焊劑可預期外部電極之間的短路保護效果。
此外，在圖示範例中，如同具體實施例2，用填孔材料填滿有機基板的貫通孔。
具體實施例4
第7圖係顯示本發明之具體實施例4的橫截面圖。
具體實施例4改善半導體元件2所產生之熱的放熱性質，此係藉由在有機基板1面向具體實施例3之半導體元件2的表面部份上留下銅箔以形成銅電極墊23，在位於銅電極墊23下方的有機基板1中配置虛擬貫通孔22(不電性連接至絕緣材料層6之金屬薄膜佈線層7)，以及使貫通孔成為導熱通孔。
由於堆疊模組中使用有前述構造之半導體裝置，熱將會在垂直方向有效率地流動，以及有助於放熱。
具體實施例5
第8圖係顯示本發明之具體實施例5的橫截面圖。
具體實施例5使具體實施例3之有機基板的下表面連接至配線24。由於採用前述構造，使得重新佈線由有機基板的貫通孔至不同焊墊位置(pad position)有可能。此 外，由於增加圖案化面積，可改善基於面內溫度分布(in-plane temperature distribution)之均勻性的放熱性質。
具體實施例6
第9圖係顯示本發明之具體實施例6的橫截面圖。
具體實施例6為具體實施例4的修改範例，以及有機基板1中面向半導體元件2之表面部份上的銅箔區留下大面積，以及用作接地層25。
此組態能改善放熱性質，以及基於接地層的增強可改善電氣性質。
具體實施例7
第10圖係顯示本發明之具體實施例7的橫截面圖。
具體實施例7的組態是，如同環繞具體實施例5之半導體元件的絕緣材料層6，熱固性樹脂層6c用作為最下層，光敏樹脂層6d用作為在其上方的層，以及阻焊層6e用作為最上層。由於採用前述構造，可預期半導體元件之密封可靠性用熱固性樹脂層6c增強的效果，圖案化性質用光敏樹脂層6d增強的效果，以及外部電極之間用阻焊層6e防止短路的效果。
具體實施例8
第11圖係顯示本發明之具體實施例8的橫截面圖。
具體實施例8提供金屬薄膜佈線層7以及在多層中要與其連接的金屬通孔10(在圖示範例中各有兩層)。
提供複數個金屬薄膜佈線層7以及要與其連接的金屬 通孔10增加電性連接半導體元件與外部金屬電極或金屬通孔之佈線的自由度，從而相較於外部尺寸相同的半導體裝置，可增加可安裝半導體元件尺寸的自由度，或可增加半導體元件表面可安裝電極端子數的自由度。
具體實施例9
第12圖係顯示本發明之具體實施例9的橫截面圖。
具體實施例9為半導體堆疊模組26，其係藉由連接形成於半導體裝置之金屬薄膜佈線層上的外部電極與在另一半導體裝置之該有機基板上露出的該等外部電極，沿著與半導體裝置之主平面垂直的方向，以堆疊半導體裝置的單元(U1至U4)來得到。
由於使用作為堆疊模組單元之本發明之半導體裝置，有可能實現有任意堆疊數的堆疊模組，甚至在個別半導體元件的尺寸不同時，而不必像TSV構造那樣提供貫穿電極給半導體元件。
具體實施例10
第13圖係顯示本發明之具體實施例10的橫截面圖。
具體實施例10為藉由配置半導體裝置U5而得到的半導體堆疊模組28，該半導體裝置U5有在半導體堆疊模組26(顯示於第12圖之具體實施例9)之最上層上的構造(顯示於第14圖)。
用顯示於第14圖的半導體裝置U5，高度導熱金屬板27用作為平板31，從而有可能實現有高度放熱效能的堆疊模組，其中，最上層上可安裝高耗電量之半導體元件。
1‧‧‧有機基板
2、32、44、51‧‧‧半導體元件
3‧‧‧黏著劑
4‧‧‧貫通孔
4’‧‧‧穿孔
5a、5b‧‧‧金屬電極
6、6a、6b‧‧‧絕緣材料層
6c‧‧‧熱固性樹脂層
6d‧‧‧光敏樹脂層
6e‧‧‧阻焊層
7‧‧‧金屬薄膜佈線層或佈線層
8‧‧‧通孔部
9‧‧‧外部電極
10‧‧‧金屬通孔
11‧‧‧佈線保護膜
12‧‧‧基板
13‧‧‧銅箔
14‧‧‧鍍覆層
15‧‧‧導電材料
16‧‧‧光敏樹脂膜
17、18‧‧‧開口
19‧‧‧金屬通孔
20、30、40‧‧‧半導體裝置
21‧‧‧填孔材料
23‧‧‧銅電極墊
24‧‧‧佈線
25‧‧‧接地層
26、28‧‧‧半導體堆疊模組
27‧‧‧高度導熱金屬板
31‧‧‧平板
33‧‧‧黏著劑
34‧‧‧絕緣材料層
35‧‧‧佈線層
36‧‧‧通孔部
37‧‧‧焊球
38‧‧‧阻焊層
41、42‧‧‧半導體封裝件
43‧‧‧基板
45‧‧‧電極墊
46‧‧‧配線
47‧‧‧密封構件
48‧‧‧外部連接端子
50‧‧‧半導體裝置
52‧‧‧中介基板
53‧‧‧樹脂層
54‧‧‧貫穿電極(TSV：矽導通孔)
55‧‧‧密封樹脂
56‧‧‧外部連接端子(焊球)
U1至U5‧‧‧半導體裝置的單元
第1圖係顯示根據本發明之半導體裝置之具體實施例1的橫截面圖；第2A圖至第2E圖顯示具體實施例1之半導體裝置的製造方法，以及係顯示彼之一部份製程的橫截面圖；第3F圖至第3I圖顯示具體實施例1之半導體裝置的製造方法，以及係顯示彼之一部份製程的橫截面圖；第4J圖與第4K圖顯示具體實施例1之半導體裝置的製造方法，以及係顯示彼之一部份製程的橫截面圖；第5圖係顯示根據本發明之半導體裝置之具體實施例2的橫截面圖；第6圖係顯示根據本發明之半導體裝置之具體實施例3的橫截面圖；第7圖係顯示根據本發明之半導體裝置之具體實施例4的橫截面圖；第8圖係顯示根據本發明之半導體裝置之具體實施例5的橫截面圖；第9圖係顯示根據本發明之半導體裝置之具體實施例6的橫截面圖；第10圖係顯示根據本發明之半導體裝置之具體實施例7的橫截面圖；第11圖係顯示根據本發明之半導體裝置之具體實施例8的橫截面圖；第12圖係顯示根據本發明之半導體裝置之具體實施 例9的橫截面圖；第13圖係顯示根據本發明之半導體裝置之具體實施例10的橫截面圖；第14圖係顯示習知半導體裝置之構造的橫截面圖；第15圖係顯示習知POP構造半導體裝置之構造的圖式；以及第16圖係顯示習知TSV構造半導體裝置之構造的圖式。
1‧‧‧有機基板
2‧‧‧半導體元件
3‧‧‧黏著劑
4‧‧‧貫通孔
5a、5b‧‧‧金屬電極
6‧‧‧絕緣材料層
7‧‧‧金屬薄膜佈線層或佈線層
8‧‧‧通孔部
9‧‧‧外部電極
10‧‧‧金屬通孔
11‧‧‧佈線保護膜
20‧‧‧半導體裝置

Claims (9)

  1. 一種半導體裝置，係包括：一有機基板；貫通孔，係在該有機基板之厚度方向穿透該有機基板；外部電極及內部電極，係設於該有機基板之正面及背面以及電性連接至該等貫通孔；一半導體元件，係以其元件電路表面朝上地經由一接合層安裝於該有機基板之一主要表面上；一絕緣材料層，係用於密封該半導體元件及其周圍；一金屬薄膜佈線層，係設在該絕緣材料層中，且此金屬薄膜佈線層之一部份係暴露於一外部表面上；金屬通孔，係設於該絕緣材料層中以及電性連接至該金屬薄膜佈線層；以及外部電極，係形成於該金屬薄膜佈線層上，其中，該金屬薄膜佈線層係構成為使配置於該半導體元件之該元件電路表面上的該等電極、該等內部電極、該等金屬通孔以及形成於該金屬薄膜佈線層上的該等外部電極呈電性連接。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，該絕緣材料層係由各自由不同絕緣材料製成的複數個絕緣材料層形成。
  3. 如申請專利範圍第1項或第2項所述之半導體裝置，其 中，該金屬薄膜佈線層及與其連接的該等金屬通孔係以複數個層的方式設置。
  4. 如申請專利範圍第1項至第3項中之任一項所述之半導體裝置，其中，未電性連接至在該絕緣材料層中之該金屬薄膜佈線層的貫通孔係配置於該有機基板中面向該半導體元件的一區域中。
  5. 如申請專利範圍第1項至第4項中之任一項所述之半導體裝置，其中，在該有機基板上設置複數個半導體元件。
  6. 一種模組構造，其中，係藉由連接形成於該等半導體裝置之其中一者之金屬薄膜佈線層上的該等外部電極與在另一半導體裝置之該有機基板上露出的該等外部電極，沿著與該半導體裝置之一主平面垂直的方向而堆疊如申請專利範圍第1項至第5項中之任一項所述之複數個半導體裝置。
  7. 如申請專利範圍第6項所述之模組構造，其中，該半導體裝置為如申請專利範圍第4項所述之半導體裝置。
  8. 一種半導體裝置之製造方法，係包括下列步驟：在一有機基板中形成在厚度方向穿透該有機基板的貫通孔；形成設於該有機基板之正面及背面以及電性連接至該等貫通孔的外部電極及內部電極；以元件電路表面朝上地定位及配置複數個半導體元件於該有機基板的一主要表面上，且然後使該等半導 體元件中與該等元件電路表面相反的表面固定於該有機基板上；形成一絕緣材料層於該等半導體元件及其周圍上；在該絕緣材料層中形成開口；在該絕緣材料層上形成有一部份延伸至該半導體元件之一周圍區域的一金屬薄膜佈線層，以及在該絕緣材料層的該等開口中形成作為傳導部的金屬通孔，該等金屬通孔係連接至配置於該等半導體元件之該等元件電路表面上的電極；在該金屬薄膜佈線層上形成外部電極；以及藉由在預定位置切割該有機基板及該絕緣材料層，分離包含一個或多個半導體晶片的該等半導體裝置。
  9. 一種半導體堆疊模組之製造方法，其中，沿著與該半導體裝置之一主平面垂直的方向而堆疊如申請專利範圍第1項至第5項中之任一項所述之複數個半導體裝置，使得形成於該等半導體裝置之其中一者之金屬薄膜佈線層上的該等外部電極連接至在另一半導體裝置之該有機基板上露出的該等外部電極。
TW101126752A 2011-07-28 2012-07-25 半導體裝置、垂直堆疊有該半導體裝置之半導體模組構造及其製造方法 TW201312713A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011165200A JP2013030593A (ja) 2011-07-28 2011-07-28 半導体装置、該半導体装置を垂直に積層した半導体モジュール構造及びその製造方法

Publications (1)

Publication Number Publication Date
TW201312713A true TW201312713A (zh) 2013-03-16

Family

ID=46800011

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101126752A TW201312713A (zh) 2011-07-28 2012-07-25 半導體裝置、垂直堆疊有該半導體裝置之半導體模組構造及其製造方法

Country Status (6)

Country Link
US (1) US20130026650A1 (zh)
EP (1) EP2551904A1 (zh)
JP (1) JP2013030593A (zh)
KR (1) KR20130014379A (zh)
CN (1) CN102903682A (zh)
TW (1) TW201312713A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI555105B (zh) * 2014-03-31 2016-10-21 英凡薩斯公司 具延伸通過密封連接器所耦接之堆疊端子的微電子組件的製造
TWI571961B (zh) * 2014-03-31 2017-02-21 英凡薩斯公司 層疊封裝微電子組件之批次處理製程
US10141272B2 (en) 2014-03-31 2018-11-27 Shin-Etsu Chemical Co., Ltd. Semiconductor apparatus, stacked semiconductor apparatus and encapsulated stacked-semiconductor apparatus each having photo-curable resin layer
TWI648439B (zh) * 2014-03-31 2019-01-21 日商信越化學工業股份有限公司 半導體裝置、層合型半導體裝置、密封後層合型半導體裝置、及此等之製造方法
TWI761123B (zh) * 2020-09-03 2022-04-11 台達電子工業股份有限公司 封裝結構

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104428912A (zh) * 2012-06-26 2015-03-18 株式会社村田制作所 安装基板和发光装置
JP2014082245A (ja) 2012-10-15 2014-05-08 J Devices:Kk 半導体記憶装置及びその製造方法
JP6377894B2 (ja) * 2013-09-03 2018-08-22 信越化学工業株式会社 半導体装置の製造方法、積層型半導体装置の製造方法、及び封止後積層型半導体装置の製造方法
DK3057993T3 (en) 2013-10-17 2020-11-16 Omeros Corp Method for Treating Conditions Associated with MASP-2 Dependent Complement
TWI544555B (zh) * 2014-02-11 2016-08-01 東琳精密股份有限公司 半導體封裝結構及其製造方法
JP6415365B2 (ja) * 2014-03-28 2018-10-31 株式会社ジェイデバイス 半導体パッケージ
TWI535346B (zh) * 2014-12-10 2016-05-21 上海兆芯集成電路有限公司 線路基板和封裝結構
CN104465642B (zh) * 2014-12-10 2017-05-24 华进半导体封装先导技术研发中心有限公司 基于有机基板的多层芯片的扇出型封装结构及封装方法
JP2016139752A (ja) * 2015-01-29 2016-08-04 日立化成株式会社 半導体装置の製造方法
JP6620989B2 (ja) * 2015-05-25 2019-12-18 パナソニックＩｐマネジメント株式会社 電子部品パッケージ
US9613942B2 (en) * 2015-06-08 2017-04-04 Qualcomm Incorporated Interposer for a package-on-package structure
JP6571585B2 (ja) 2015-06-08 2019-09-04 信越化学工業株式会社 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法
CN105448752B (zh) * 2015-12-01 2018-11-06 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装方法
CN105632943B (zh) * 2016-02-17 2018-05-18 上海伊诺尔信息技术有限公司 芯片的超薄嵌入式封装方法
JP6291094B2 (ja) * 2017-01-24 2018-03-14 信越化学工業株式会社 積層型半導体装置、及び封止後積層型半導体装置
WO2018193531A1 (ja) 2017-04-19 2018-10-25 オリンパス株式会社 内視鏡、撮像モジュール、および撮像モジュールの製造方法
WO2018198189A1 (ja) 2017-04-25 2018-11-01 オリンパス株式会社 内視鏡、および、撮像モジュール
WO2018216092A1 (ja) 2017-05-23 2018-11-29 オリンパス株式会社 撮像モジュールおよび内視鏡
WO2019138442A1 (ja) 2018-01-09 2019-07-18 オリンパス株式会社 撮像装置、内視鏡、および、撮像装置の製造方法
WO2019138440A1 (ja) 2018-01-09 2019-07-18 オリンパス株式会社 撮像装置、内視鏡、および、撮像装置の製造方法
KR102542573B1 (ko) * 2018-09-13 2023-06-13 삼성전자주식회사 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지
DE102019202721B4 (de) 2019-02-28 2021-03-25 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. 3d-flexfolien-package
DE102019202715A1 (de) 2019-02-28 2020-09-03 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Folienbasiertes package mit distanzausgleich
DE102019202718B4 (de) * 2019-02-28 2020-12-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Dünnes Dual-Folienpackage und Verfahren zum Herstellen desselben
JP2020150026A (ja) * 2019-03-11 2020-09-17 株式会社村田製作所 多層配線基板
JP7371882B2 (ja) 2019-04-12 2023-10-31 株式会社ライジングテクノロジーズ 電子回路装置および電子回路装置の製造方法
CN112640098A (zh) * 2020-01-14 2021-04-09 深圳市大疆创新科技有限公司 一种芯片封装结构及封装方法
CN112234026A (zh) * 2020-10-14 2021-01-15 天津津航计算技术研究所 一种3d芯片封装
JP2023071301A (ja) * 2021-11-11 2023-05-23 新光電気工業株式会社 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
JP2003197662A (ja) 2001-12-25 2003-07-11 Sony Corp 電子部品、電子部品の製造方法および装置
US7208825B2 (en) * 2003-01-22 2007-04-24 Siliconware Precision Industries Co., Ltd. Stacked semiconductor packages
JP4303563B2 (ja) * 2003-11-12 2009-07-29 大日本印刷株式会社 電子装置および電子装置の製造方法
JP2006041438A (ja) * 2004-07-30 2006-02-09 Shinko Electric Ind Co Ltd 半導体チップ内蔵基板及びその製造方法
US8101868B2 (en) * 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
JP2008210912A (ja) * 2007-02-26 2008-09-11 Cmk Corp 半導体装置及びその製造方法
JP5135828B2 (ja) 2007-02-28 2013-02-06 ソニー株式会社 基板およびその製造方法、半導体パッケージおよびその製造方法、並びに半導体装置およびその製造方法
US20080258293A1 (en) * 2007-04-17 2008-10-23 Advanced Chip Engineering Technology Inc. Semiconductor device package to improve functions of heat sink and ground shield
JP5496445B2 (ja) * 2007-06-08 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2008288607A (ja) * 2008-07-04 2008-11-27 Shinko Electric Ind Co Ltd 電子部品実装構造の製造方法
JP2010219489A (ja) 2009-02-20 2010-09-30 Toshiba Corp 半導体装置およびその製造方法
WO2010101163A1 (ja) * 2009-03-04 2010-09-10 日本電気株式会社 機能素子内蔵基板及びそれを用いた電子デバイス
JP2010238994A (ja) * 2009-03-31 2010-10-21 Sanyo Electric Co Ltd 半導体モジュールおよびその製造方法
JP2010278334A (ja) 2009-05-29 2010-12-09 Elpida Memory Inc 半導体装置
US8643164B2 (en) * 2009-06-11 2014-02-04 Broadcom Corporation Package-on-package technology for fan-out wafer-level packaging

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI555105B (zh) * 2014-03-31 2016-10-21 英凡薩斯公司 具延伸通過密封連接器所耦接之堆疊端子的微電子組件的製造
TWI571961B (zh) * 2014-03-31 2017-02-21 英凡薩斯公司 層疊封裝微電子組件之批次處理製程
US10141272B2 (en) 2014-03-31 2018-11-27 Shin-Etsu Chemical Co., Ltd. Semiconductor apparatus, stacked semiconductor apparatus and encapsulated stacked-semiconductor apparatus each having photo-curable resin layer
TWI648438B (zh) * 2014-03-31 2019-01-21 日商信越化學工業股份有限公司 Semiconductor device, laminated semiconductor device, packaged laminated semiconductor device, and manufacturing method therefor
TWI648439B (zh) * 2014-03-31 2019-01-21 日商信越化學工業股份有限公司 半導體裝置、層合型半導體裝置、密封後層合型半導體裝置、及此等之製造方法
US10319653B2 (en) 2014-03-31 2019-06-11 Shin-Etsu Chemical Co., Ltd. Semiconductor apparatus, stacked semiconductor apparatus, encapsulated stacked-semiconductor apparatus, and method for manufacturing the same
TWI761123B (zh) * 2020-09-03 2022-04-11 台達電子工業股份有限公司 封裝結構

Also Published As

Publication number Publication date
CN102903682A (zh) 2013-01-30
KR20130014379A (ko) 2013-02-07
EP2551904A1 (en) 2013-01-30
US20130026650A1 (en) 2013-01-31
JP2013030593A (ja) 2013-02-07

Similar Documents

Publication Publication Date Title
TW201312713A (zh) 半導體裝置、垂直堆疊有該半導體裝置之半導體模組構造及其製造方法
US10854551B2 (en) Semiconductor package and method of fabricating the same
TWI221664B (en) Structure of chip package and process thereof
TWI557868B (zh) 半導體裝置及其製造方法
TW201436130A (zh) 具有內建散熱座及增層電路之散熱增益型線路板
TWI402954B (zh) Assembly board and semiconductor module
JP2007123524A (ja) 電子部品内蔵基板
JP2008227348A (ja) 半導体装置及びその製造方法
TW201220446A (en) Package structure of embedded semiconductor component and manufacturing method thereof
JP2010219121A (ja) 半導体装置及び電子装置
US9425066B2 (en) Circuit substrate
US9196507B1 (en) Semiconductor device, semiconductor stacked module structure, stacked module structure and method of manufacturing same
JP2008210912A (ja) 半導体装置及びその製造方法
TWI611523B (zh) 半導體封裝件之製法
TWI685935B (zh) 半導體裝置及其製造方法
JP2009260165A (ja) 半導体装置
TWI392071B (zh) 封裝結構及其製法
CN107622953B (zh) 封装堆迭结构的制法
TWI576979B (zh) 封裝基板及其製造方法
TWI550792B (zh) 半導體裝置、半導體積層模組構造、積層模組構造及此等之製造方法
TWI834298B (zh) 電子封裝件及其製法
TWI773360B (zh) 電子封裝件及其承載結構與製法
TWI793821B (zh) 一種堆疊電子模塊及其製造方法
US20240096838A1 (en) Component-embedded packaging structure
EP2903021A1 (en) Semiconductor device, semiconductor stacked module structure, stacked module structure and method of manufacturing same