JP6620989B2 - 電子部品パッケージ - Google Patents

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Description

本開示は、電子部品パッケージおよびその製造方法に関する。
電子機器の進展に伴い、エレクトロニクス分野では様々な実装技術が開発されている。例えばＩＣおよびインダクタなどの電子部品の実装技術（即ち、パッケージング技術）としては、回路基板またはリードフレームを用いた実装技術が存在する。つまり、一般的な電子部品のパッケージ形態として「回路基板を用いたパッケージ」および「リードフレームを用いたパッケージ」などが存在する。
図１２Ａに示すように、「回路基板を用いたパッケージ」は、回路基板上に、インダクタ５００、コントロールＩＣ５０２、ＬＳＩ５０４、およびＭＬＣ５０６等の電子部品が実装された形態を有している。かかるパッケージの種類としては「ワイヤボンディング型（Ｗ／Ｂ型）」と「フリップチップ型（Ｆ／Ｃ型）」とが一般に存在する。一方、図１２Ｂに示すように、「リードフレーム・タイプ」は、リードおよびダイパッドなどから成るリードフレームを含んだ形態を有している。
米国特許第７９２７９２２号公報 米国特許第７２０２１０７号公報 特表２００８−５２２３９６号公報 特許第５５２１１３０号公報
本願発明者らは、鋭意検討の末、パッケージについて更なる改善点があることを今回見出した。具体的には、パッケージをプリント基板などの二次基板へと実装する場合、加熱特性の点で改善点があることを見出した。特にパッケージを二次基板へとはんだ接続する際には、パッケージに含まれる構成要素の熱容量特性などに起因してはんだ溶融に局所的な差が引き起こされ、はんだ接続が所望のものとならないことが懸念される。
そこで、本開示の主たる目的は、より好適な二次実装を可能とするパッケージング技術を提供することである。
本開示の一態様に係る電子部品パッケージは、第１主面と、前記第１主面と反対側の第２主面とを有する金属パターン層、前記第１主面上に配置され、前記金属パターン層と電気的に接続された電子部品、前記第１主面上に配置され、前記金属パターン層と電気的に接続された少なくとも１つの金属部材、前記第１主面、前記電子部品、および前記少なくとも１つの金属部材上に配置された封止樹脂層、並びに前記第２主面上に配置された絶縁層を備え、前記少なくとも１つの金属部材の厚みが前記電子部品の厚みよりも大きく、平面視において、前記少なくとも１つの金属部材が前記第１主面の端に接する位置にのみ設けられており、前記少なくとも１つの金属部材の下方の領域に位置する前記金属パターン層の少なくとも一部が、前記絶縁層から露出している。
本開示では、より好適な二次実装を可能とするパッケージング技術が実現される。具体的には、パッケージを二次基板へとはんだ接続する際、はんだ溶融に局所的な差が生じにくく、所望のはんだ接続を達成し易い。
本開示の電子部品パッケージの製造方法を模式的に示した工程断面図 本開示の電子部品パッケージの製造方法を模式的に示した工程断面図 本開示の電子部品パッケージの製造方法を模式的に示した工程断面図 本開示の電子部品パッケージの製造方法を模式的に示した工程断面図 本開示の電子部品パッケージの製造方法を模式的に示した工程断面図 本開示の電子部品パッケージの製造方法を模式的に示した工程断面図 本開示の電子部品パッケージの製造方法を模式的に示した工程断面図 本開示の電子部品パッケージの製造方法を模式的に示した工程断面図 本開示の電子部品パッケージの製造方法を模式的に示した工程断面図 本開示の電子部品パッケージの製造方法を模式的に示した工程断面図 枠状部材に一体的に連結された複数の金属部材の形態を有する金属部材を模式的に示した斜視図 図３に示す金属部材を用いた場合のダイシング処理の態様を説明するための模式的な平面図 図３に示す金属部材を用いた場合のダイシング処理の態様を説明するための模式的な断面図 一体化部材を模式的に示した斜視図 「半田部の形成態様」を模式的に示した工程断面図 「半田部の形成態様」を模式的に示した工程断面図 本開示の電子部品パッケージの構成を模式的に示した断面図 電子部品パッケージの断面図であって、乾式めっき層および湿式めっき層から成る２層構造の金属層をより具体的に説明するための断面図 “周縁部”にのみ設けられた金属部材の態様を説明するための模式的な斜視図 “周縁部”にのみ設けられた金属部材の態様を説明するための模式的な平面図 “周縁部”にのみ設けられた金属部材の態様を説明するための模式的な平面図 “周縁部”にのみ設けられた金属部材の態様を説明するための模式的な側面図 “周縁部”にのみ設けられた金属部材および半田部の態様を説明するための模式的な断面図 半田部を更に有し成る本開示の電子部品パッケージの構成を模式的に示した断面図 従来技術の回路基板を用いた電子部品パッケージの構成態様を模式的に示した断面図 従来技術のリードフレームを用いた電子部品パッケージの構成態様を模式的に示した断面図
（本開示の基礎となった知見）
本願発明者らは、パッケージ技術に関し、以下の如くの問題点・改善点があることを見出し、本開示に係る電子部品パッケージおよびその製造方法を案出した。
「背景技術」で言及したパッケージについていえば、「回路基板を用いたパッケージ」（図１２Ａ参照）は、高密度実装を実現できるものの、回路基板を用いているので放熱性の点では課題を残している。また、基板コスト自体も無視できず、コスト的には必ずしも満足のいくものとはいえない。更に、そもそもワイヤボンディングまたはフリップチップ実装を行うためのコストも無視できず、更なるコスト低減が望まれている。例えば、フリップチップ実装では高価なマウンターが必要である。一方、「リードフレーム・タイプ」（図１２Ｂ参照）は、リードフレームを用いることから微細な加工が困難であるため、高密度な実装には向かない。
また、パッケージの二次実装といった点に着目してみると、はんだ溶融の点で改善点があることも分かった。具体的には、パッケージをプリント基板などの二次基板へと実装する際に加熱特性の点で改善点がある。特にパッケージを二次基板へとはんだ接続する際、例えばリフローはんだ付けの際には、パッケージに含まれる構成要素の熱容量特性に起因してはんだ溶融に局所的な差がもたらされることがあり、はんだ接続が所望なものとならないことが懸念される。
例えば「電子部品などにダイレクトに金属層が形成されたパッケージ」を二次基板へと実装接続する場合、かかる金属層自体が有する熱容量特性に起因して、加熱時の熱が全体的に均一に拡散せず、パッケージ中央部付近のはんだが溶けにくいといった事項が懸念される。換言すれば、パッケージに、熱容量の大きな部品と小さな部品とが含まれる場合、二次基板への実装時のはんだ溶融に差が生じ得るといえ、それゆえ、はんだ接続部の信頼性の点では更なる改善が望まれる。
本開示は、以下の項目に記載の電子部品パッケージおよびその製造方法を含む。
［項目１］
第１主面と、前記第１主面と反対側の第２主面とを有する金属パターン層、
前記第１主面上に配置され、前記金属パターン層と電気的に接続された電子部品、
前記第１主面上に配置され、前記金属パターン層と電気的に接続された少なくとも１つの金属部材、
前記第１主面、前記電子部品、および前記少なくとも１つの金属部材上に配置された封止樹脂層、並びに
前記第２主面上に配置された絶縁層を備え、
前記少なくとも１つの金属部材の厚みが前記電子部品の厚みよりも大きく、
平面視において、前記少なくとも１つの金属部材が前記第１主面の端に接する位置にのみ設けられており、
前記少なくとも１つの金属部材の下方の領域に位置する前記金属パターン層の少なくとも一部が、前記絶縁層から露出している、電子部品パッケージ。
［項目２］
前記少なくとも１つの金属部材の厚みが、前記封止樹脂層の厚みの５０％以上９０％以下である、項目１に記載の電子部品パッケージ。
［項目３］
前記少なくとも１つの金属部材の側面が前記封止樹脂層の端面から露出している、項目１または２に記載の電子部品パッケージ。
［項目４］
前記少なくとも１つの金属部材の前記露出している前記側面と前記封止樹脂層の前記端面とが面一になっている、項目３に記載の電子部品パッケージ。
［項目５］
前記少なくとも１つの金属部材は複数の金属部材を備え、
平面視において、前記複数の金属部材が前記第１主面の端に接する位置にのみ設けられている、項目１から４のいずれかに記載の電子部品パッケージ。
［項目６］
平面視において、前記複数の金属部材が、互いに間隔を空けて前記第１主面の端に沿って配置されている、項目５に記載の電子部品パッケージ。
［項目７］
前記少なくとも１つの金属部材が直方体または立方体の形状を有する、項目１から４のいずれかに記載の電子部品パッケージ。
この場合に、前記直方体および前記立方体の辺および角が丸みを帯びていてもよい。
［項目８］
前記金属パターン層が第１金属層と第２金属層とを含む、項目１から７のいずれかに記載の電子部品パッケージ。
［項目９］
前記絶縁層がソルダーレジスト層である、項目１から８のいずれかに記載の電子部品パッケージ。
［項目１０］
（ｉ）電子部品および少なくとも１つの金属部材を粘着性キャリアに貼り付ける工程、
（ｉｉ）前記電子部品および前記少なくとも１つの金属部材を覆うように、前記粘着性キャリア上に封止樹脂層を形成し、電子部品パッケージ前駆体を得る工程、
（ｉｉｉ）前記電子部品パッケージ前駆体から前記粘着性キャリアを剥離し、前記封止樹脂層の表面から前記電子部品および前記少なくとも１つの金属部材を露出させる工程、
（ｉｖ）前記封止樹脂層の前記表面に金属層を形成する工程、並びに
（ｖ）前記少なくとも１つの金属部材が分割されるようにダイシング処理を行う工程
を含み、
前記少なくとも１つの金属部材の厚みが前記電子部品の厚みよりも大きい、電子部品パッケージの製造方法。
［項目１１］
前記工程（ｉ）において、前記電子部品が前記少なくとも１つの金属部材よりも相対的に内側に位置付けられるように、前記電子部品と前記少なくとも１つの金属部材とを前記粘着性キャリアに設ける、項目１０に記載の電子部品パッケージの製造方法。
［項目１２］
前記少なくとも１つの金属部材が複数の金属部材を備え、
前記工程（ｉ）において、前記複数の金属部材が枠状部材に連結されている、項目１０または１１に記載の電子部品パッケージの製造方法。
［項目１３］
前記複数の金属部材が前記枠状部材の外縁よりも内側に位置付けられるように、前記複数の金属部材と前記枠状部材とが互いに連結されている、項目１２に記載の電子部品パッケージの製造方法。
［項目１４］
前記複数の金属部材の各々が直方体または立方体の形状を有している、項目１２または１３に記載の電子部品パッケージの製造方法。
［項目１５］
前記ダイシング処理は、前記枠状部材の前記外縁の内側であって、前記複数の金属部材がそれぞれ分割される位置にて行われる、項目１３に記載の電子部品パッケージの製造方法。
［項目１６］
前記工程（ｉｖ）において、乾式めっき法を実施した後、湿式めっき法を実施することによって前記金属層を形成する、項目１０から１５のいずれかに記載の電子部品パッケージの製造方法。
［項目１７］
前記工程（ｉ）で用いられる前記少なくとも１つの金属部材の厚みが、前記工程（ｉｉ）で形成する前記封止樹脂層の厚みの５０％以上９０％以下である、項目９から１１のいずれかに記載の電子部品パッケージの製造方法。
上述した如くの本開示の一態様に従えば、望ましい放熱特性および高密度実装を達成できると共に、低廉な実装コストのパッケージングが実現され得る。また、パッケージの二次実装時における接続信頼性も向上し得る。
“放熱特性”についていえば、本開示の一態様ではワイヤボンディングまたはバンプを介した実装が為されておらず、即ち、パッケージがワイヤボンディングレス・バンプレスとなっており、金属めっきパターン層を介して効率よく放熱される。
また、本開示の一態様では、金属層／金属パターン層は、微細な加工が可能であり、高密度実装に資する。
更には、本開示の一態様に係るパッケージは“基板レス構造”となっている。“基板レス”ゆえ、基板を用いておらず、その分だけ低コスト製造に寄与する。また、ワイヤボンディングおよびフリップチップ実装などと比べて簡易なプロセスでパッケージングできるので、その点でも低コスト化を図ることができる。
そして、本開示の一態様は、より好適な二次実装を可能とするパッケージング技術にも資する。具体的には、パッケージを二次基板へとはんだ接続する際、例えばリフローはんだ付けの際、「パッケージに含まれる構成要素の熱容量特性などに起因したはんだ溶融の局所的な差」が引き起こされにくくなっており、はんだ接続が所望のものとなり易い。つまり、二次実装時にてより均一なはんだ溶融が可能となり、過渡熱特性および二次実装時のはんだ実装性の点で向上を図ることができる。１つ例示しておくと、比較的厚い金属パターン層を備えたパッケージであって、そのパッケージの周縁部ではんだ接続する二次実装の場合であっても、過渡熱（二次実装時の熱）がより均一に周縁部の半田部へと伝わることになり、所望のはんだ接続が可能となる。
以下では、本開示の一態様に係る電子部品パッケージおよびその製造方法を図面を参照しながら詳細に説明する。図面に示す各種の要素は、本開示の理解のために模式的に示したにすぎず、寸法比および外観などは実物と異なり得ることに留意されたい。
説明の便宜上、まず「電子部品パッケージの製造方法」について説明し、その後、「電子部品パッケージ」を説明する。
［本開示の製造方法］
まず、本開示に係る電子部品パッケージの製造方法について説明する。図１Ａから図１Ｇおよび図２Ａから図２Ｃは、本開示の製造方法に関連したプロセスを模式的に示している。本開示の製造方法では、まず工程（ｉ）を実施する。即ち、粘着性キャリア１０に貼り付けられるように電子部品２０および金属部材３０を粘着性キャリア１０に設ける（図１Ａおよび図１Ｂ参照）。
粘着性キャリア１０は、粘着性を有し、電子部品および金属部材を支持することができる部材である。“粘着性”を有し、後刻の剥離処理に資する部材であれば、いずれの粘着性キャリア１０を用いてもよい。例えば、粘着性キャリア１０は、基板と粘着層とから構成されたキャリアシートであってよい。つまり、図１Ａに示すように、支持基材１４上に粘着層１６が設けられた２層構造のキャリアシートを用いてよい。後に離型処理を行う点を考慮して、支持基材１４は可撓性を有していてもよい。
粘着性キャリア１０の支持基材１４としては、後刻で行われる“金属部材および電子部品の配置”ならびに“封止樹脂層の形成”などに支障をきたすものでなければ、いずれのシート状基材を用いてよい。例えば、支持基材１４の材質は、樹脂、金属および／またはセラミックなどであってよい。支持基材１４の樹脂としては、例えば、ポリエチレンテレフタレート、ポリエチレンナフタレート等のポリエステル樹脂、ポリメタクリル酸メチルなどのアクリル樹脂、ポリシクロオレフィン樹脂、ポリカーボネートなどを挙げることができる。支持基材１４の金属としては、例えば、鉄、銅、アルミニウムもしくはそれらの合金などを挙げることができる。支持基材１４の金属としては、１つ例示すると、ＳＵＳなどのステンレス材であってよい。また、支持基材１４のセラミックスとしては、例えば、アパタイト、アルミナ、シリカ、炭化ケイ素、窒化ケイ素、炭化ホウ素等を挙げることができる。支持基材自体の厚さは、０．１ｍｍ〜２．０ｍｍであってもよく、０．２ｍｍ〜１．０ｍｍ（例えば、０．２ｍｍ）であってもよい。一方、粘着性キャリア１０の粘着層１６は、金属部材および電子部品に対して粘着性を呈するものであれば特に制限はない。例えば、粘着層自体は、アクリル樹脂系接着剤、ウレタン樹脂系接着剤、シリコーン樹脂系粘着剤およびエポキシ樹脂系接着剤から成る群から選択される少なくとも１種以上の接着性材料を含んで成るものであってよい。粘着層１６の厚さは、２μｍ〜５０μｍであってもよく、５μｍ〜２０μｍ（例えば約１０μｍ）であってもよい。尚、粘着層１６として粘着両面テープを用いてもよい。粘着両面テープとして、例えばＰＥＴフィルムなどの樹脂薄層の両主面に接着剤層が形成されたテープを用いてよい。
電子部品２０は、金属部材３０と重ならない範囲で粘着性キャリア１０に貼り付けられる。粘着性キャリア１０に設けられる電子部品２０は、エレクトロニクス実装分野で用いられる回路部品・回路素子であれば、いずれの種類のものを用いてよい。あくまでも例示にすぎないが、かかる電子部品の種類としては、ＩＣ（例えばコントロールＩＣ）、インダクタ、半導体素子（例えば、ＭＯＳＦＥＴ（金属酸化物半導体電界効果型トランジスタ））、コンデンサ、パワー素子、発光素子（例えばＬＥＤ）、チップ抵抗、チップコンデンサ、チップバリスタ、チップサーミスタ、その他チップ状の積層フィルター、接続端子などを挙げることができる。
電子部品２０は、その電極２５が粘着性キャリア１０と接するように配置されてもよい。後刻の剥離操作において電子部品２０の電極２５を露出させることができるからである。
粘着性キャリア１０に対して設けられる金属部材３０は電子部品よりも厚さが大きい部材である。つまり、図１Ｂに示すように、全体として“金属ブロック”の形態を有するような金属部材３０を粘着性キャリア１０に貼り付ける。
ここで、本明細書でいう「肉厚な金属部材」は、層形態に代表されるような厚さが比較的小さいものではなく、ブロック形態のように厚さが比較的大きい部材のことを指している。この点、「肉厚な金属部材」は、パターニングされた層形態を有しておらず、電子部品パッケージで比較的大きな体積を占めることになる塊状／ブロック形態を有している。更にいえば、本開示における「肉厚な金属部材」は、本質的には、二次実装時における過渡熱特性およびはんだ実装性を向上させるべく設けられるものであり、即ち、二次実装時にはんだ溶融がより均一となるように設けられるものであって、そのような観点に鑑みて厚い形態を有している。
肉厚な金属部材３０は比較的容易に作製することができる。例えば、金型を用いて金属材を打ち抜くことによって肉厚な金属部材３０が得られる。
かかる金属部材３０は、略直方体または略立方体などの形状を有するものであってよい。つまり、全体として“ブロック”の形態を有する金属部材であってよい。また、後述するが、金属部材３０は「枠状部材に一体的に連結された複数の金属部材」から得られたものであってもよく、それゆえ、複数の金属部材３０が枠状に整列した配置形態を有するものであってよい。
金属部材３０の材質は、過渡熱特性の向上に寄与するものであれば、いずれの材質であってもよい。例えば、金属部材３０の金属材質は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）およびニッケル（Ｎｉ）から成る群から選択される少なくとも１種であってよい。
金属部材３０は、上述した如く電子部品２０よりも厚さが大きい部材であるが、他の部材との対比においても相応の厚さを有していてもよい。例えば、工程（ｉ）で用いられる金属部材３０の厚みは、後刻の工程（ｉｉ）で形成する封止樹脂層４０の厚みの５０％〜９０％となっていてもよい。金属部材３０の厚みが封止樹脂層４０の厚みの６０％〜９０％となっていてもよい。、金属部材３０の厚みが封止樹脂層４０の厚みの７０％〜９０％となる金属部材３０を工程（ｉ）で用いてもよい。また、別の切り口で捉えると、金属部材３０の厚みがパッケージ厚みの半分以上となってもよく、例えば、金属部材３０の厚みがパッケージ厚みの５５％〜８５％程度となってもよい。金属部材３０の厚みがパッケージ厚みの６５％〜８５％程度となるような金属部材３０を工程（ｉ）で用いてもよい。具体的な金属部材３０の厚みは、製造されるパッケージによって異なるので一般化できるものではないが、例えば、１ｍｍ〜６ｍｍ程度であってもよく、１．５ｍｍ〜５．５ｍｍ程度であってもよい。つまり、金属部材３０はｍｍオーダーの厚さを有していてもよい。
上述した如く、金属部材３０は、二次実装時の過渡熱特性に特に寄与することを意図して設けられるものであるので、工程（ｉ）では、電子部品２０が金属部材３０よりも相対的に内側に位置付けられてもよい（図１Ｂ参照）。つまり、粘着性キャリア１０上において金属部材３０が電子部品２０よりも外側に位置するように配置されてもよい。
金属部材３０は後刻のダイシング処理におけるダイシングライン上に位置するように粘着性キャリア１０上に配置されてもよい。これは、最終的に得られる電子部品パッケージ１００にて金属部材３０が電子部品パッケージの周縁部にのみ位置付けられることを意味しており、そのような“周縁部にのみ位置付け”に資するように金属部材３０を配置することになる。
工程（ｉ）に引き続いて、工程（ｉｉ）を実施する。即ち、図１Ｃに示すように、電子部品２０および金属部材３０を覆うように粘着性キャリア１０上に封止樹脂層４０を形成し、電子部品パッケージ前駆体１１０を得る。
封止樹脂層４０は、樹脂原料をスピンコート法またはドクターブレード法などにより粘着性キャリア１０の粘着面に塗布した後で熱処理または光照射などに付すことによって設けることができる。即ち、塗布した樹脂原料を熱硬化または光硬化させることによって封止樹脂層４０を設けることができる。あるいは、別法にて粘着性キャリア１０の粘着面に対して樹脂フィルムなどを貼り合わせることによって封止樹脂層４０を設けてもよい。さらには、未硬化状態の粉体状もしくは液状の封止樹脂を金型に充填し、加熱硬化により封止樹脂層４０を設けることができる。
封止樹脂層４０の材質は、絶縁性を供するものであればいずれの種類の材質であってもよい。例えば、封止樹脂層４０の材質がエポキシ系樹脂またはシリコーン系樹脂などであってよい。封止樹脂層４０の厚さは、電子部品２０および金属部材３０の厚さよりも大きいことが一般に求められる。例えば、上述したように金属部材３０の厚さが封止樹脂層４０の厚みの５０％〜９０％となるように封止樹脂層４０を金属部材３０より厚く形成してもよい。金属部材３０の厚さが封止樹脂層４０の厚みの６０％〜９０％となるように封止樹脂層４０を金属部材３０より厚く形成してもよい。金属部材３０の厚さが封止樹脂層４０の厚みの７０％〜９０％となるように封止樹脂層４０を金属部材３０より厚く形成してもよい。
工程（ｉｉ）に引き続いて、工程（ｉｉｉ）を実施する。即ち、図１Ｄに示すように、電子部品パッケージ前駆体１１０から粘着性キャリア１０を剥離し、それによって、封止樹脂層４０の表面から電子部品２０および金属部材３０を露出させる。つまり、図示するように、粘着性キャリア１０と封止樹脂層４０とが互いに離隔するように粘着性キャリア１０を除去する。このような処理によって、電子部品２０および金属部材３０をそれぞれ封止樹脂層４０に対して面一状態で露出させることができる。
工程（ｉｉｉ）では、電子部品パッケージ前駆体１１０から粘着性キャリア１０を剥離し、それによって、封止樹脂層４０の表面から電子部品２０の電極２５を露出させると共に、その外側領域にて金属部材３０の面（図示する態様でいうと“下面”）を露出させてもよい。
工程（ｉｉｉ）に引き続いて、工程（ｉｖ）を実施する。即ち、封止樹脂層４０の表面に対して金属層５０を形成する（図１Ｅおよび図１Ｆ参照）。具体的には、電子部品２０および金属部材３０のそれぞれの露出面（封止樹脂層４０からの露出面）と接するように金属層５０を形成する。
金属層５０の形成は、乾式めっき法および湿式めっき法によって実施してよい。より具体的には、工程（ｉｖ）では、乾式めっき法を実施した後で、湿式めっき法を実施することによって金属層５０を形成してもよい。つまり、図１Ｅに示すように、乾式めっき法で乾式めっき層５１を形成し、その後、図１Ｆに示す湿式めっき法で湿式めっき層５２を形成し、それによって、乾式めっき層５１と湿式めっき層５２とから成る２層構造の金属層５０を形成してもよい。
乾式めっき法には、真空めっき法（ＰＶＤ法）および化学気相めっき法（ＣＶＤ法）が含まれる。真空めっき法（ＰＶＤ法）にはスパッタリング、真空蒸着およびイオンプレーディングなどが含まれる。一方、湿式めっき法には、電気めっき法（例えば電解めっき）、化学めっき法および溶融めっき法などが含まれる。一態様として、本開示の製造方法では、乾式めっき法としてスパッタリングを実施する一方、湿式めっき法として電気めっき法（例えば電解めっき）を実施してよい。
尚、乾式めっき法を実施した後で、湿式めっき法を実施することによって、「相対的に小さい平均結晶粒径から成る乾式めっき層５１」および「相対的に大きい平均結晶粒径から成る湿式めっき層５２」を形成できる。つまり、乾式めっき法で“相対的に小さい平均結晶粒径から成る下地層を形成し、その後、湿式めっき法で“相対的に大きい平均結晶粒径から成る肉厚の層を形成することができ、平均結晶粒径が互いに異なる２層構造の金属層５０を形成することができる。尚、本明細書にいう「結晶粒径」とは、“金属層の厚さ方向に沿って切断した断面画像”に基づいて算出された結晶粒径値を指している。例えば、「結晶粒径」は、そのような断面画像から得られる結晶粒の面積と同一面積を有する円の直径サイズを意味しており、「平均結晶粒径」は、そのような結晶粒径を数平均（例えば５０個の数平均）として算出した値を意味している。
このように乾式めっき法と湿式めっき法とを利用する製造方法は、「金属部材の露出面および電子部品の電極露出面に対してダイレクトに金属層を形成する」といったプロセス的特徴を有している。「厚い湿式めっき層５２の下地となる乾式めっき層５１」は非常に薄く設けることができ、かかる厚い湿式めっき層５２が電子部品２０の電極露出面および金属部材３０の露出面に対してダイレクトに面接触していると捉えることができるからである。厚い湿式めっき層５２に起因して金属層５０は厚く設けることができ、それゆえ、金属層５０は「放熱部材」などとして利用され得る。特に製造プロセスの点に着目してみると、乾式めっき法を実施するからこそ、後刻の湿式めっき法で湿式めっき層５２を厚くかつ密着力良く形成できるといえる。
乾式めっき法を実施して１００ｎｍ〜３０００ｎｍ厚さの乾式めっき層５１を形成し（図１Ｅ参照）、次いで、湿式めっき法を実施して１８μｍ〜５００μｍ厚さの湿式めっき層５２を形成してもよい（図１Ｆ参照）。このように乾式めっき層５１は非常に薄いのに対して、湿式めっき層５２は厚くでき、その結果、全体として金属層５０を厚く設けることができる。
乾式めっき法によって形成される乾式めっき層５１は、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）およびＮｉ（ニッケル）から成る群から選択される少なくとも１種類の金属材料を含んでいてもよい。一方、湿式めっき法によって形成される湿式めっき層５２は、Ｃｕ（銅）、Ｎｉ（ニッケル）およびＡｌ（アルミニウム）から成る群から選択される少なくとも１種類の金属材料を含んでいてもよい。
尚、あくまでも一例にすぎないが、乾式めっき層５１は、単一層として形成することに限らず、複数の層として形成してもよい。例えば、乾式めっき層５１として、スパッタリングによりＴｉ薄膜層とＣｕ薄膜層とを形成してよい。より具体的には、Ｔｉ薄膜層を形成した後にＣｕ薄膜層を形成してよい。この場合、かかる２層構造のスパッタ層上に湿式めっき層５２として厚いＣｕめっき層を電解めっきにより形成してもよい。
金属層５０はパターニング処理に付してもよい。つまり、乾式めっき層５１と湿式めっき層５２とから成る２層構造の金属層５０をパターニング処理に付して、金属パターン層５４を形成してもよい（図１Ｇ参照）。具体的には、金属層５０をパターニング処理することによって、図１Ｇに示すように、例えば「電子部品２０の電極露出面と接する金属パターン層」および「金属部材３０の露出面と接する金属パターン層」を形成する。これは、パターニング処理によって所望の配線形成（例えば、取り出し電極を含む所望の配線パターン形成）を行うことができることを意味している。ある態様では、電子部品パッケージの周縁部（例えば封止樹脂層の周縁部、１つ例示するとそのような周縁部にのみ）に金属パターン層５４が設けられるように金属層５０のパターニング処理を行う。パターニング処理自体は、エレクトロニクス実装分野で用いられている処理であれば特に制限はない。例えば、レジスト形成、露光・現像、およびエッチングなどを実施するフォトリソグラフィーを利用することによって所望のパターニング処理を実施してよい。
金属層のパターニング処理後においては、かかるパターン化された金属パターン層５４に対して、絶縁膜であるレジスト層６０を形成してもよい。例えば、図２Ａに示すように、金属パターン層５４を少なくとも部分的に覆うように封止樹脂層の表面（粘着性キャリアの剥離によって露出した表面）上にてソルダーレジスト層であるレジスト層６０を形成してもよい。かかるレジスト層６０の形成は、エレクトロニクス実装分野で一般に用いられているソルダーレジスト形成と同様であってよい。
金属層の形成後であって、例えば、金属パターン層５４の形成後またはレジスト層６０の形成後、ダイシング処理を実施する。つまり、所望の電子部品パッケージが得られるように切断処理を実施する。
本開示の製造方法では、金属部材３０が二分割されるようにダイシング処理を行う（図２Ｂ参照）。例えば、金属部材３０が半分割されるようにダイシング処理を行う。このようなダイシング処理によって、金属部材３０が周縁部にのみ設けられた電子部品パッケージ１００を最終的に得ることができる（図２Ｃ参照）。つまり、「電子部品２０よりも厚い形態を有し、封止樹脂層４０の周縁部にのみ設けられた金属部材３０」を備えた電子部品パッケージ１００を得ることができる。
特に、金属部材が二分割されるようにダイシング処理を行うことから、金属部材３０の側面３０Ａが封止樹脂層４０の端面４０Ａから露出する電子部品パッケージ１００を得ることができる。かかる場合、例えば、金属部材３０の露出している側面３０Ａと封止樹脂層４０の端面４０Ａとが互いに面一になった電子部品パッケージ１００を得ることができる。
ダイシング処理に用いる手段は、常套的なものであればよい。特にいえば、ダイシング手段は、金属部材を二分割することができるものであれば、特に制限はない。あくまでも例示にすぎないが、ダイシングブレード、ダイシングソーまたはレーザーなどを用いてダイシング処理してもよい。
尚、工程（ｉ）で金属部材３０が複数用いられた場合では、かかる複数の金属部材３０の全てが個々に二分割されるようにダイシング処理を行ってもよい。
本開示の製造方法は、種々のプロセス態様で実施することができる。以下それについて説明する。
（複数の金属部材を備えた電子部品パッケージの製造態様）
本開示では、複数の金属部材３０を備えた電子部品パッケージ１００を製造してよい。特に「複数の金属部材３０が封止樹脂層４０の周縁部にのみ位置付けられた電子部品パッケージ１００」を製造してよい。
かかる製造態様では、工程（ｉ）にて複数の金属部材３０を粘着性キャリア１０に配置し、工程（ｉｖ）後に行うダイシング処理でその複数の金属部材３０の全てを個々に二分割する。より具体的には、工程（ｉ）では複数の金属部材３０が全て電子部品１０の外側に位置するように配置し、ダイシング処理ではそのように配置された複数の金属部材３０の全てが個々に二分割されるように切断処理を行う。例えば、工程（ｉ）で全体として枠状を成すように複数の金属部材３０が配置された場合、そのように枠状に配置された複数の金属部材３０の全てが個々に二分割されるようにダイシング処理を行う。このような処理を行うと「複数の金属部材が全体として枠状を成すように整列した電子部品パッケージ」を最終的に得ることができる。
複数の金属部材３０としては、図３に示すような金属部材３００を用いてもよい。つまり、図示するように枠状部材３１に一体的に連結された複数の金属部材３０の形態を有する金属部材３００を工程（ｉ）で用いてもよい。かかる金属部材３００を工程（ｉ）で粘着性キャリア１０に配置し、工程（ｉｖ）後に行うダイシング処理において、ダイシングライン３２０に沿って、その複数の金属部材３０の全てを個々に二分割する（図４Ａ、４Ｂ参照）。これにより「複数の金属部材が全体として枠状を成すように整列した電子部品パッケージ」を最終的に得ることができる。
尚、かかる金属部材３００は、金型を用いて金属材を打ち抜くことによって比較的簡易に得ることができる。また、かかる金属部材３００であっても、金属部材３０自体は、上述と同様の形態を有していてもよい。つまり、金属部材３００に設けられた複数の金属部材３０の各々は略直方体または略立方体の形状を有していてもよい。工程（ｉ）では、金属部材３００の内側の領域に位置するように電子部品２０を粘着性キャリア１０に配置することになる。つまり、図３の領域３２に電子部品２０が位置付けられる。
枠状部材３１は、全体として矩形状または正方形状を有していてよい。また、あくまでも“枠状”ゆえ、その内側の領域３２は中空となっている。かかる中空の領域３２に電子部品が位置付けられるので、金属部材３００は電子部品を設置する領域３２を有する部材といえる。枠状部材３１においては、“矩形状”または“正方形状”の各辺に相当する部分に金属部材３０が連結されている。図示する態様から分かるように、金属部材３００では、複数の金属部材３０が全体として対称的な位置関係・配置関係を有していてもよい。
図３に示すような金属部材３００を用いると、工程（ｉ）において複数の金属部材３０を互いに位置ずれない状態で粘着性キャリア１０上に配置できる。また、それ以降の工程（ｉｉ）〜（ｉｖ）およびダイシング処理などにおいても位置ずれを防止できる。具体的には、粘着性キャリア１０上に配置された後で金属部材３０に偶発的な意図しない力が加えられたとしても、複数の金属部材３０が互いに位置ずれを起こすことなく初期の位置を維持することができる。例えば、封止樹脂層の形成時の硬化などに起因して樹脂内部に応力が生じる場合であっても、複数の金属部材３０の位置が保持され得る。
図３に示す態様から分かるように、金属部材３００では、複数の金属部材３０が枠状部材３１よりも内側に位置付けられるように複数の金属部材３０と枠状部材３１とが互いに連結されていてもよい。かかる場合、ダイシング処理は、枠状部材３１の内側であって、かつ、複数の金属部材３０がそれぞれ二分割される位置で行われることになる。このようなダイシング処理によって、枠状部材３１が除去されることになり、複数の金属部材３０を備えた所望の電子部品パッケージ１００を得ることができる。
（複数の電子部品パッケージの一括製造態様）
本開示の製造方法に従えば、複数の電子部品パッケージを一括して製造することができる。具体的には、同時に複数個の電子部品パッケージを得るために、工程（ｉ）の金属部材３０として、複数個の電子部品パッケージに相当する個数を備えた一体化部材を用いる。
例えば、図５に示すような一体化部材３１０を用いてよい。図示されるように、一体化部材３１０は、図３の金属部材３００が複数一体的に組み合わされた形態を有している。かかる一体化部材３１０を工程（ｉ）で粘着性キャリア１０に配置し、工程（ｉｖ）後に行うダイシング処理で、その複数の金属部材３０の全てを個々に二分割する。これによって、「金属部材を複数備えた電子部品パッケージ」を複数一括して製造できる。
尚、かかる一体化部材３１０であっても、金型を用いて金属材を打ち抜くことによって得ることができる。また、工程（ｉ）では、金属部材３０の内側の領域３２に位置するように電子部品２０を粘着性キャリア１０に配置することになり、ダイシングラインは、枠状部材３１の内側であって、かつ、複数の金属部材３０がそれぞれ二分割される位置となる。このようなダイシング処理によって、枠状部材３１が除去され、「金属部材を複数備えた電子部品パッケージ」を複数一括して得ることができる。
より具体的に述べておくと、工程（ｉ）では、一体化部材３１０を粘着性キャリア１０に配置するが、その個々の枠状部材の内側の領域に相当する複数の電子部品設置領域の各々に位置付けられるように「複数の電子部品パッケージにそれぞれ用いられる電子部品２０」を各々配置する。これにより、工程（ｉｉ）の後で「複数の電子部品パッケージ前駆体１１０が一体化した電子部品パッケージ前駆体」を一括して得ることができる。従って、最終的には、剥離処理後にてダイシング処理を行うと、複数個の電子部品パッケージが得られることになる。つまり、工程（ｖ）の後において、別個に分かれるようにダイシング処理することによって、同時に複数個の電子部品パッケージを得ることができる。
（半田部の形成態様）
本開示の製造方法では、半田部の形成を付加的に実施してもよい。具体的には、図６Ａおよび６Ｂに示すように、「電子部品パッケージが実装される基板との接続に用いられる半田部７０」をダイシング処理後に形成してよい。ここでいう、「基板」とは、二次基板のことを指しており、例えばプリント基板（プリント配線板）などである。
半田部７０は、例えば金属パターン層５４と少なくとも接するように形成されてもよい。ここで、本開示の製造方法では、半田部７０を、電子部品パッケージの主面の周縁領域にのみ形成してもよい。つまり、電子部品パッケージの主面（図示する態様でいうとパッケージの下側面）の周縁領域ないしはエッジ近傍領域に半田部７０を形成するものの、それよりも内側のパッケージ主面領域には半田部７０を敢えて形成しない。
これは、本開示では金属部材３０によって二次実装時の過渡熱特性を調整できることに関係している。電子部品パッケージの主面の周縁領域ないしはエッジ近傍領域にのみ設けられた半田部７０は、二次実装後においてはんだ接続状態を外部から容易に確認できる。本開示では、金属部材３０の存在に起因して二次実装時の過渡熱特性を好適なものにできるので、より具体的には、二次実装時の熱がパッケージ横方向／外側方向に伝わるので、電子部品パッケージの主面の周縁領域ないしはエッジ近傍領域にのみ半田部７０を設けたとしても所望のはんだ溶融を実現できる。
［本開示の電子部品パッケージ］
次に、本開示の電子部品パッケージについて説明する。本開示の電子部品パッケージは、上記の本開示の製造方法で得られるパッケージである。
図７に、本開示の電子部品パッケージの構成を模式的に示す。図示されるように、電子部品パッケージ１００は、少なくとも１つの電子部品２０、金属部材３０および封止樹脂層４０を備えている。
電子部品２０および金属部材３０は、封止樹脂層４０に埋設されている。図示される態様から分かるように、本開示の一態様では、電子部品２０および金属部材３０が封止樹脂層４０と面一状態で埋設されていてもよい。つまり、「電子部品２０の表面」と「封止樹脂層４０の表面」とが実質的に同一平面上にあると共に、「金属部材３０の表面」と「封止樹脂層４０の表面」とが実質的に同一平面上にあってもよい。電子部品２０についていえば、電子部品の電極２５が封止樹脂層４０と面一状態となっていてもよい。つまり、電子部品の電極２５の表面と封止樹脂層４０の表面とが実質的に同一平面上にあってもよい。
本開示の電子部品パッケージ１００では、金属部材３０の厚みが電子部品２０の厚みよりも大きい。また、金属部材３０が電子部品パッケージ１００の周縁部にのみ設けられている。つまり、図７に示されるように、電子部品２０よりも厚い金属部材３０が封止樹脂層４０の周縁部にのみ設けられている。
かかる金属部材３０は、電子部品２０よりも厚さが大きい部材であるが、他の部材との対比において相応の厚さを有していてもよい。例えば、金属部材３０の厚みＴ３０は、封止樹脂層４０の厚みＴ４０の５０％〜９０％であってもよい（図７参照）。金属部材３０の厚みＴ３０は封止樹脂層４０の厚みＴ４０の６０％〜９０％となっていてもよく、金属部材３０の厚みＴ３０が封止樹脂層４０の厚みＴ４０の７０％〜９０％となっていてもよい。また、別の切り口で捉えると、金属部材３０の厚みはパッケージ厚みの半分以上となっている。例えば、金属部材３０の厚みはパッケージ厚みの５５％〜８５％となっていてもよく、金属部材３０の厚みがパッケージ厚みの６５％〜８５％となっていてもよい。具体的な金属部材３０の厚みは、パッケージの具体的な用途などによって異なるので一般化できるものではないが、例えば、１ｍｍ〜６ｍｍ程度であってもよく、１．５ｍｍ〜５．５ｍｍ程度であってもよい。つまり、金属部材３０はｍｍオーダーの厚さであってもよい。
図示するように、本開示の電子部品パッケージ１００は、電子部品２０および金属部材３０と電気的に接続された金属パターン層５４を更に有していてもよい。また、ある態様では、金属パターン層５４は、電子部品パッケージの周縁部（例えば封止樹脂層の周縁部）にも設けられている。
金属パターン層５４は乾式めっき層５１と湿式めっき層５２とから成る２層構造を少なくとも有していてもよい。乾式めっき層５１は「相対的に小さい平均結晶粒径から成る層」に相当し得る一方、湿式めっき層５２は「相対的に大きい平均結晶粒径から成る層」に相当し得る（図８参照）。この２層構造においては、乾式めっき層５１が相対的に内側に位置付けられている一方、湿式めっき層５２が相対的に外側に位置付けられている。
より具体的には、電子部品（特にその電極２５）と直接的に接合するように乾式めっき層５１が設けられており、その層上に湿式めっき層５２が設けられていてもよい。同様にして、金属部材３０に直接的に接合するように乾式めっき層５１が設けられており、その層上に湿式めっき層５２が設けられていてもよい。これから分かるように、本明細書にいう「相対的に内側に位置付けられた」といった表現は「金属部材の露出面」／「電子部品の電極露出面」に対してより近位に位置していることを実質的に意味する一方、「相対的に外側に位置付けられた」といった表現は「金属部材の露出面」または「電子部品の電極露出面」に対してより遠位に位置していることを実質的に意味している。
乾式めっき層５１および湿式めっき層５２の具体的な結晶粒径についていえば、「乾式めっき層５１における平均結晶粒径」が０より大きく（０を除く）２μｍ以下となっている一方、「湿式めっき層５２における平均結晶粒径」が５μｍ〜２０μｍとなっている。尚、本開示の電子部品パッケージでは、図７に示すように、金属パターン層５４を少なくとも部分的に覆うようなレジスト層６０であるソルダーレジスト層が設けられていてもよい。かかるレジスト層６０は、エレクトロニクス実装分野で一般に用いられているソルダーレジストと同様であってよい。
本開示の電子部品パッケージ１００では、少なくとも１つの電子部品２０が封止樹脂層４０に埋設されている。そのような電子部品としては、例えば、ＩＣ（例えばコントロールＩＣ）、インダクタ、半導体素子（例えば、ＭＯＳＦＥＴ（金属酸化物半導体電界効果型トランジスタ））、コンデンサ、パワー素子、発光素子（例えばＬＥＤ）チップ抵抗、チップコンデンサ、チップバリスタ、チップサーミスタ、その他チップ状の積層フィルター、接続端子などを挙げることができる。本開示では、電子部品の電極２５が封止樹脂層４０の表面から露出していてもよく、その露出している電極２５と接合するように金属パターン層５４が設けられていてもよい。
封止樹脂層４０に埋設されている金属部材３０は電子部品２０よりも厚さが大きい部材である。つまり、図７に示すように、金属部材３０は，全体として“金属ブロック”の形態を有している。上述したように、「金属部材３０」は、層形態に代表されるような厚さが比較的小さいものではなく、ブロック形態のように厚さが比較的大きい部材であることを意味している。つまり、「金属部材」は、パターニングされた層形態を有しておらず、電子部品パッケージで比較的大きな体積を占めることになる塊状／ブロック形態を有している。
かかる金属部材３０は、二次実装時の過渡熱特性およびはんだ実装性の向上に寄与するものであり、その結果、二次実装時のより均一なはんだ溶融に寄与し得る。
封止樹脂層４０に埋設されている金属部材３０は、略直方体または略立方体の形状を有するものであってよい（図９Ａ参照）。つまり、全体として“ブロック”の形態を有する金属部材であってよい。尚、金属部材３０は、幅寸法Ｗに対する高さ寸法Ｈの比Ｒ（＝Ｈ／Ｗ）、即ち、アスペクト比が、１より大きくてもよく、１．２〜１０程度、または１．２〜７程度、例えば１．５〜５程度となっていてもよい（図９Ａ参照）。尚、ここでいう「高さ寸法Ｈ」は、厚み方向（電子パッケージの厚み方向、即ち、絶縁樹脂層および電子部品などの厚み方向）における寸法のうち最大寸法を指しており、「幅寸法Ｗ」は、かかる厚み方向と直交する方向における寸法のうち最小寸法を指している。
金属部材３０は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）およびニッケル（Ｎｉ）から成る群から選択される少なくとも１種の材料を含む。これにより、金属部材３０が二次実装時の過渡熱特性の向上に寄与することになる。
上述した如く、金属部材３０は、特に二次実装時の過渡熱特性に寄与することを意図して設けられるものであるので、封止樹脂層４０の周縁部にのみ設けられている。ここで「周縁部にのみ設けられている」とは、金属部材３０が電子部品パッケージのエッジ近傍領域に設けられているものの、その内側領域には設けられていないことを意味している。尚、本明細書にいう「周縁部４２０」は、例えば、図９Ｂに示すように、電子部品パッケージのエッジ４１０を含むように位置する領域であって、例えば電子部品パッケージの縦寸法Ｍまたは横寸法Ｎ（即ち、封止樹脂層の縦寸法Ｍまたは横寸法Ｎ）の１０％分の幅を有する領域に相当する。
金属部材３０の側面３０Ａが封止樹脂層４０の端面４０Ａから露出していてもよい（図９Ａ、９Ｂおよび図１０Ａ、１０Ｂ参照）。図９Ａ、９Ｂおよび図１０Ａ、１０Ｂに示すように、金属部材３０の露出している側面３０Ａと封止樹脂層４０の端面４０Ａとは互いに面一になっていてもよい。
本開示の電子部品パッケージ１００では、金属部材３０が複数設けられていてもよい。かかる場合、その複数の金属部材３０が電子部品パッケージの周縁部にのみ位置付けられていてもよい。つまり、図９Ａ、９Ｂおよび図１０Ａ、１０Ｂに示すように、複数の金属部材３０の各々の側面３０Ａが封止樹脂層４０の端面４０Ａから露出していてもよい。かかる場合であっても、複数の金属部材３０の各々の露出している側面３０Ａと封止樹脂層４０の端面４０Ａと互い面一になっていてもよい。
図９Ｂおよび図１０Ａに示す形態から分かるように、複数の金属部材３０は、全体として枠状を成すように整列していてよい。そのような場合、例えばある一方向に整列する複数の金属部材のピッチは一定であってよい。複数の金属部材３０が全体として枠状を成すように整列していると、二次実装時の過渡熱特性がより好適なものとなり得、より均一なはんだ溶融が可能となり得る。
図１１に示すように、電子部品パッケージ１００は、それが実装される基板との接続に用いられる半田部７０を更に備えていてもよい。つまり、例えばプリント基板（プリント配線板）などの二次基板との接続に用いられる半田部７０を更に備えていてもよい。
かかる半田部７０は、金属パターン層５４と少なくとも接するように設けられていてもよい。本開示のある態様では、かかる半田部７０が電子部品パッケージの主面の周縁領域にのみ設けられている。つまり、電子部品パッケージの主面の周縁領域ないしはエッジ近傍領域に半田部７０が設けられているものの、それよりも内側のパッケージ主面領域には半田部７０が設けられていない。本開示では、金属部材３０の存在に起因して二次実装時の過渡熱特性を好適なものにできるので、電子部品パッケージの主面の周縁領域ないしはエッジ近傍領域にのみ半田部７０を設けたとしてもはんだ溶融を実現できる。
例えば、かかる半田部７０は、図１０Ｃに示すような形態で設けることができる。つまり、半田部７０が封止樹脂層４０の端面側にも位置付けられるように設けられていてもよい。より具体的には、図１０Ｃに示す半田部７０は、封止樹脂層４０の端面４０Ａから露出する金属部材３０の側面３０Ａと接するような形態で封止樹脂層４０の端面側にも位置付けられている。このような半田部７０では、二次実装時の過渡熱特性がより好適なものになり得る。具体的には、二次実装時の熱、即ち、過渡熱がパッケージ横方向／外側方向により伝わるようになる。
以上の構成によれば、金属部材の下部における、レジスト層から露出した金属パターン層の一部から、より多くの熱を放熱することができる。したがって、放熱性をより高めることができる。
また、以上の構成によれば、金属部材が設けられることで、金属部材の下部の熱の分布が均一となる。このため、金属部材の下部においては、電子部品パッケージに含まれる構成要素の熱容量特性などに起因した「はんだ溶融の局所的な差」が、より引き起こされにくくなる。したがって、レジスト層から露出した金属パターン層の一部と、二次基板とのはんだ接続において、「はんだ溶融の局所的な差」をより低減し、所望のはんだ接続が可能となる。
以上、本開示の実施形態について説明してきたが、あくまでも典型例を例示したに過ぎない。従って、本開示はこれに限定されず、種々の態様が考えられることを当業者は容易に理解されよう。
図７に示す態様などから分かるように、本開示における金属部材３０は、封止樹脂層の周縁部に設けられ、その樹脂層端面などから露出したものであるので、外部端子と捉えることができる。かかる場合、熱容量の大きな外部端子たる金属部材の存在によって、二次実装時の過渡熱特性をより好適なものにできる。
また、本開示の製造方法では、例えば、剥離した粘着性キャリアを再利用してもよい。つまり、本開示では、後刻に行われる別の電子部品パッケージ製造にて「一旦使用した粘着性キャリア」を用いることができる。
本開示の一態様に係る電子部品パッケージは、エレクトロニクス実装が利用される各種用途（例えば車載用途など）に好適に用いることができる。より具体的には、本開示の一態様に係る電子部品パッケージは、電源パッケージ（ＰＯＬコンバータ、例えば降圧型ＤＣ−ＤＣコンバータ）または部品内蔵モジュールなどに好適に適用することができる。
１０ 粘着性キャリア
１４ 支持基材
１６ 粘着層
２０ 電子部品
３０ 金属部材
３１０ 一体化部材
３０Ａ 側面
３１ 枠状部材
３２ 領域
４０ 封止樹脂層
４０Ａ 端面
５０ 金属層
５１ 乾式めっき層
５２ 湿式めっき層
５４ 金属パターン層
６０ レジスト層
７０ 半田部
１００ 電子部品パッケージ
１１０ 電子部品パッケージ前駆体
３２０ ダイシングライン
４２０ 周縁部

Claims (9)

  1. 第１主面と、前記第１主面と反対側の第２主面とを有する金属パターン層、
    前記第１主面上に配置され、前記金属パターン層と電気的に接続された電子部品、
    前記第１主面上に配置され、前記金属パターン層と電気的に接続された少なくとも１つの金属部材、
    前記第１主面、前記電子部品、および前記少なくとも１つの金属部材上に配置された封止樹脂層、並びに
    前記第２主面上に配置された絶縁層を備え、
    前記少なくとも１つの金属部材の厚みが前記電子部品の厚みよりも大きく、
    平面視において、前記少なくとも１つの金属部材が前記第１主面の端に接する位置にのみ設けられており、
    前記少なくとも１つの金属部材の下方の領域に位置する前記金属パターン層の少なくとも一部が、前記絶縁層から露出している、電子部品パッケージ。
  2. 前記少なくとも１つの金属部材の厚みが、前記封止樹脂層の厚みの５０％以上９０％以下である、請求項１に記載の電子部品パッケージ。
  3. 前記少なくとも１つの金属部材の側面が前記封止樹脂層の端面から露出している、請求項１または２に記載の電子部品パッケージ。
  4. 前記少なくとも１つの金属部材の前記露出している前記側面と前記封止樹脂層の前記端面とが面一になっている、請求項３に記載の電子部品パッケージ。
  5. 前記少なくとも１つの金属部材は複数の金属部材を備え、
    平面視において、前記複数の金属部材が前記第１主面の端に接する位置にのみ設けられている、請求項１から４のいずれかに記載の電子部品パッケージ。
  6. 平面視において、前記複数の金属部材が、互いに間隔を空けて前記第１主面の端に沿って配置されている、請求項５に記載の電子部品パッケージ。
  7. 前記少なくとも１つの金属部材が直方体または立方体の形状を有する、請求項１から４のいずれかに記載の電子部品パッケージ。
  8. 前記金属パターン層が第１金属層と第２金属層とを含む、請求項１から７のいずれかに記載の電子部品パッケージ。
  9. 前記絶縁層がソルダーレジスト層である、請求項１から８のいずれかに記載の電子部品パッケージ。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106684057B (zh) * 2016-12-30 2019-10-22 华为技术有限公司 芯片封装结构及其制造方法
WO2018199254A1 (ja) * 2017-04-28 2018-11-01 日立化成株式会社 中空封止構造体
US11608947B2 (en) * 2019-09-19 2023-03-21 Beijing Boe Optoelectronics Technology Co., Ltd. Light bar, backlight assembly and display device
JP7326115B2 (ja) * 2019-09-26 2023-08-15 ローム株式会社 端子、半導体装置、およびこれらの製造方法
JP7388911B2 (ja) 2019-12-23 2023-11-29 ローム株式会社 半導体装置及びその製造方法
CN116420226A (zh) * 2021-01-05 2023-07-11 株式会社村田制作所 端子、电子部件封装以及端子的制造方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0922960A (ja) * 1995-07-07 1997-01-21 Sony Corp マルチチップモジュール装置とその製造方法
TW565728B (en) * 1997-10-15 2003-12-11 Sharp Kk Tape-carrier-package semiconductor device and a liquid crystal panel display using such a device as well as a method for testing the disconnection thereof
JP2002134653A (ja) 2000-10-23 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
US20020079572A1 (en) * 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
JP3784319B2 (ja) * 2001-12-21 2006-06-07 株式会社サイネックス 半導体装置、半導体積層ユニット、およびその製造方法
WO2004080134A2 (en) * 2003-02-25 2004-09-16 Tessera, Inc. High frequency chip packages with connecting elements
JP3951966B2 (ja) * 2003-05-30 2007-08-01 セイコーエプソン株式会社 半導体装置
DE10334576B4 (de) 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
JP3809168B2 (ja) * 2004-02-03 2006-08-16 株式会社東芝 半導体モジュール
WO2006035528A1 (ja) * 2004-09-29 2006-04-06 Murata Manufacturing Co., Ltd. スタックモジュール及びその製造方法
FI117369B (fi) 2004-11-26 2006-09-15 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
JP5280014B2 (ja) * 2007-04-27 2013-09-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
CN101803189B (zh) * 2007-10-30 2014-01-08 京瓷株式会社 弹性波装置
TWI364801B (en) 2007-12-20 2012-05-21 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
US8618669B2 (en) * 2008-01-09 2013-12-31 Ibiden Co., Ltd. Combination substrate
JP2009277954A (ja) 2008-05-16 2009-11-26 Murata Mfg Co Ltd 回路モジュールの製造方法及び回路モジュール
WO2010024233A1 (ja) * 2008-08-27 2010-03-04 日本電気株式会社 機能素子を内蔵可能な配線基板及びその製造方法
JP5185062B2 (ja) * 2008-10-21 2013-04-17 パナソニック株式会社 積層型半導体装置及び電子機器
JP2010262992A (ja) * 2009-04-30 2010-11-18 Sanyo Electric Co Ltd 半導体モジュールおよび携帯機器
JP5214554B2 (ja) * 2009-07-30 2013-06-19 ラピスセミコンダクタ株式会社 半導体チップ内蔵パッケージ及びその製造方法、並びに、パッケージ・オン・パッケージ型半導体装置及びその製造方法
JP5460388B2 (ja) * 2010-03-10 2014-04-02 新光電気工業株式会社 半導体装置及びその製造方法
JP5803014B2 (ja) * 2011-06-28 2015-11-04 新光電気工業株式会社 半導体装置の製造方法
JP2013030593A (ja) * 2011-07-28 2013-02-07 J Devices:Kk 半導体装置、該半導体装置を垂直に積層した半導体モジュール構造及びその製造方法
JP5864180B2 (ja) * 2011-09-21 2016-02-17 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP5895467B2 (ja) 2011-11-18 2016-03-30 富士通株式会社 電子装置及びその製造方法
JP5558595B2 (ja) 2012-03-14 2014-07-23 株式会社東芝 半導体装置及び半導体装置の製造方法
WO2014034024A1 (ja) 2012-08-30 2014-03-06 パナソニック株式会社 電子部品パッケージおよびその製造方法
CN103855142B (zh) * 2012-12-04 2017-12-29 东芝照明技术株式会社 发光装置及照明装置
CN104584210B (zh) 2012-12-21 2017-09-26 松下知识产权经营株式会社 电子部件封装件及其制造方法
US20150206819A1 (en) 2012-12-21 2015-07-23 Panasonic Intellectual Property Management Co., Ltd. Electronic component package and method for manufacturing the same
US9425122B2 (en) * 2012-12-21 2016-08-23 Panasonic Intellectual Property Management Co., Ltd. Electronic component package and method for manufacturing the same
US9595651B2 (en) 2012-12-21 2017-03-14 Panasonic Intellectual Property Management Co., Ltd. Electronic component package and method for manufacturing same
US9825209B2 (en) 2012-12-21 2017-11-21 Panasonic Intellectual Property Management Co., Ltd. Electronic component package and method for manufacturing the same
CN103413766B (zh) * 2013-08-06 2016-08-10 江阴芯智联电子科技有限公司 先蚀后封芯片正装三维系统级金属线路板结构及工艺方法
CN103400771B (zh) * 2013-08-06 2016-06-29 江阴芯智联电子科技有限公司 先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法
CN103489792B (zh) * 2013-08-06 2016-02-03 江苏长电科技股份有限公司 先封后蚀三维系统级芯片倒装封装结构及工艺方法
JP6199724B2 (ja) * 2013-12-13 2017-09-20 東芝メモリ株式会社 半導体装置の製造方法
JP6415365B2 (ja) * 2014-03-28 2018-10-31 株式会社ジェイデバイス 半導体パッケージ

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