CN103400771B - 先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法 - Google Patents

先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法 Download PDF

Info

Publication number
CN103400771B
CN103400771B CN201310340428.6A CN201310340428A CN103400771B CN 103400771 B CN103400771 B CN 103400771B CN 201310340428 A CN201310340428 A CN 201310340428A CN 103400771 B CN103400771 B CN 103400771B
Authority
CN
China
Prior art keywords
photoresistance film
basal board
metal basal
metal
board front
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310340428.6A
Other languages
English (en)
Other versions
CN103400771A (zh
Inventor
张友海
张凯
廖小景
王亚琴
王孙艳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JCET Group Co Ltd
Original Assignee
Jiangyin Xinzhilian Electronics Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangyin Xinzhilian Electronics Technology Co ltd filed Critical Jiangyin Xinzhilian Electronics Technology Co ltd
Priority to CN201310340428.6A priority Critical patent/CN103400771B/zh
Publication of CN103400771A publication Critical patent/CN103400771A/zh
Priority to DE112013007308.0T priority patent/DE112013007308B4/de
Priority to US14/901,451 priority patent/US9627303B2/en
Priority to PCT/CN2013/088298 priority patent/WO2015018143A1/zh
Application granted granted Critical
Publication of CN103400771B publication Critical patent/CN103400771B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

本发明涉及一种先蚀后封芯片倒装三维系统级金属线路板结构及其工艺方法，所述结构包括金属基板框，在所述金属基板框内设置有基岛和引脚，在所述基岛和引脚的正面倒装有芯片，在所述引脚正面设置有导电柱子，所述基岛外围的区域、基岛和引脚之间的区域、引脚与引脚之间的区域、基岛和引脚上部的区域、基岛和引脚下部的区域以及芯片和导电柱子外均包封有塑封料，在所述金属基板框、引脚和导电柱子露出塑封料的表面镀有抗氧化层。本发明能够解决传统金属引线框无法埋入物件而限制金属引线框的功能性和应用性能。

Description

先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法
技术领域
本发明涉及一种先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法。属于半导体封装技术领域。
背景技术
传统金属引线框架的基本制作工艺方法有以下方式:
1)取一金属片利用机械上下刀具冲切的技术使得以纵向方式由上而下或是由下而上进行冲切，促使引线框架能在金属片内形成有承载芯片的基岛以及信号传输用的内引脚与外界PCB连接的外引脚，之后再进行内引脚及(或)基岛的某些区域进行金属电镀层被覆而形成真正可以使用的引线框架（参见图70~图72）。
2)取一金属片利用化学蚀刻的技术进行曝光、显影、开窗、化学蚀刻，促使引线框架能在金属片内形成有承载芯片的基岛以及信号传输用的内引脚与外界PCB连接的外引脚，之后再进行内引脚及(或)基岛的某些区域进行金属电镀层被覆而形成真正可以使用的引线框架（参见图73~图74）。
3)另一种方式就是以方法一或是方法二为基础，在已经附有芯片承载的基岛、信号传输的内引脚、与外界PCB连接的外引脚以及在内引脚及(或)基岛的某些区域进行金属电镀层被覆形成的引线框背面再贴上一层可抗260摄氏度的高温胶膜，成为可以使用在四面无引脚封装以及缩小塑封体积的封装用的引线框（参见图75）。
4.)另一种方式就是以方法一或是方法二，将附有芯片承载的基岛、信号传输的内引脚、与外界PCB连接的外引脚以及在内引脚及(或)基岛的某些区域进行金属电镀层被覆所形成的引线框进行预包封，在金属片被冲切或是被化学蚀刻的区域填充热固型环氧树脂填充，使其成为可以使用在四面无引脚封装、缩小塑封体积以及铜线键合能力封装用的预填料型引线框（参见图76）。
二、传统工艺方法的缺点:
1.)机械冲切式引线框:
a.)机械冲切是利用上下刀具由上而下或是由下而上进行冲切形成垂直断面，所以完全无法在引线框内部再进行其它功能或物件埋入的利用如系统对象集成在金属引线框本身
b.)机械冲压是利用上下刀具将金属片边缘进行相互挤压而沿伸出金属区域，而被挤压所沿伸出的金属区域长度最多只能是引线框厚度的80%。如果超过引线框厚度80%以上时，其被挤压所延伸出的金属区域很容易发生翘曲、隐裂、断裂、不规则形状以及表面孔洞等问题，而超薄引线框更是容易产生以上问题（参见图77~图78）。
c.)机械冲压所沿伸出的金属区域长度如果比引线框厚度少于80%以下或是刚刚好80%又会造成因为沿伸的长度不足而无法在所延伸的金属区域内再放入相关对象(尤其是厚度需要超薄的引线框更是无法做到)（参见图79~图80）。
2.)化学蚀刻技术方式引线框:
a.)减法蚀刻可以采用半蚀刻技术将需要埋入物件的空间蚀刻出来，但是最大的缺点就是蚀刻深度尺寸与蚀刻后平面的平整度较难控制。
b.)金属板完成很多需要埋入物件的半蚀刻区域后，引线框的结构强度会变得相当的软，会直接影响到后续再埋入对象所需要工作条件(如取放、运输、高温、高压以及热应力收缩)的难度。
c.)化学蚀刻技术方式的引线框顶多只能呈现出引线框正面与背面的外脚或是内脚型态,完全无法承现出多层三维金属线路的系统级金属引线框。
发明内容
本发明的目的在于克服上述不足，提供一种先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法，它能够解决传统金属引线框无法埋入物件而限制金属引线框的功能性和应用性能。
本发明的目的是这样实现的：一种先蚀后封芯片倒装三维系统级金属线路板的工艺方法，所述方法包括如下步骤：
步骤一、取金属基板
步骤二、金属基板表面预镀微铜层
步骤三、贴光阻膜作业
在完成预镀微铜层的金属基板正面及背面分别贴上可进行曝光显影的光阻膜；
步骤四、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤五、电镀金属线路层
在步骤四中金属基板背面去除部分光阻膜的区域内电镀上金属线路层；
步骤六、贴光阻膜作业
在步骤五中金属基板背面贴上可进行曝光显影的光阻膜；
步骤七、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤六完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤八、电镀高导电金属线路层
在步骤七中金属基板背面去除部分光阻膜的区域内电镀上高导电金属线路层；
步骤九、去除光阻膜
去除金属基板表面的光阻膜；
步骤十、环氧树脂塑封
在金属基板背面的金属线路层表面利用环氧树脂材料进行塑封保护；
步骤十一、环氧树脂表面研磨
在完成环氧树脂塑封后进行环氧树脂表面研磨；
步骤十二、贴光阻膜作业
在完成步骤十一的金属基板正面和背面贴上可进行曝光显影的光阻膜；
步骤十三、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤十二完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行蚀刻的区域图形；
步骤十四、化学蚀刻
将步骤十三中金属基板正面完成曝光显影的区域进行化学蚀刻；
步骤十五、贴光阻膜作业
在完成步骤十四的金属基板正面和背面贴上可进行曝光显影的光阻膜；
步骤十六、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤十五完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形；
步骤十七、电镀金属柱子
在步骤十六中金属基板正面去除部分光阻膜的区域内电镀上金属柱子；
步骤十八、去除光阻膜
去除金属基板表面的光阻膜；
步骤十九、装片
在完成步骤十八后的基岛和引脚上部通过底部填充胶倒装芯片；
步骤二十、包封
将步骤十九中的金属基板正面采用塑封料进行塑封；
步骤二十一、环氧树脂表面研磨
在完成步骤二十的环氧树脂塑封后进行环氧树脂表面研磨；
步骤二十二、电镀抗氧化金属层或批覆抗氧化剂(OSP)
在完成步骤二十一后的金属基板表面裸露在外的金属进行电镀抗氧化金属层或批覆抗氧化剂(OSP)。
所述步骤十五移动至步骤四和步骤五之间进行。
一种先蚀后封芯片倒装三维系统级金属线路板结构，它包括金属基板框，在所述金属基板框内设置有基岛和引脚，在所述基岛和引脚的正面或背面通过底部填充胶倒装有芯片，在所述引脚正面或背面设置有导电柱子，所述基岛外围的区域、基岛和引脚之间的区域、引脚与引脚之间的区域、基岛和引脚上部的区域、基岛和引脚下部的区域以及芯片和导电柱子外均包封有塑封料，所述塑封料与导电柱子的顶部齐平，在所述金属基板框、引脚和导电柱子露出塑封料的表面镀有抗氧化层或被覆抗氧化剂。
一种先蚀后封芯片倒装三维系统级金属线路板结构，它包括金属基板框和芯片，在所述金属基板框内设置内设置有引脚，所述芯片通过底部填充胶倒装于引脚正面或背面，在所述引脚正面或背面设置有导电柱子，所述引脚与引脚之间的区域、引脚上部的区域、引脚下部的区域以及芯片和导电柱子外均包封有塑封料，所述塑封料与导电柱子的顶部齐平，在所述金属基板、引脚和导电柱子露出塑封料的表面镀有抗氧化层或批覆抗氧化剂(OSP)。
所述引脚与引脚之间通过导电粘结物质跨接无源器件，所述无源器件可以跨接于引脚正面与引脚正面之间，或跨接于引脚正面与静电释放圈的正面之间，或跨接于静电释放圈的正面与基岛的正面之间，在所述基岛与引脚的之间设置有静电释放圈，所述芯片正面与静电释放圈正面之间通过金属线相连。
所述导电柱子有多圈。
在所述芯片正面通过导电或不导电粘结物质设置有第二芯片，所述第二芯片正面与引脚之间通过金属线相连。
在所述引脚正面或背面设置有第二导电柱子，在所述第二导电柱子通过导电物质上倒装有第二芯片，所述第二导电柱子和第二芯片处于塑封料的内部。
在所述引脚正面或背面设置有第二导电柱子，在所述第二导电柱子上装有无源器件，所述第二导电柱子和无源器件处于塑封料的内部。
一种先蚀后封芯片倒装三维系统级金属线路板的工艺方法，所述方法包括如下步骤：
步骤一、取金属基板
步骤二、金属基板表面预镀微铜层
步骤三、贴光阻膜作业
在完成预镀微铜层的金属基板正面及背面分别贴上可进行曝光显影的光阻膜；
步骤四、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤三完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形；
步骤五、电镀第一金属线路层
在步骤四中金属基板正面去除部分光阻膜的区域内电镀上第一金属线路层；
步骤六、贴光阻膜作业
在步骤五中金属基板正面贴上可进行曝光显影的光阻膜；
步骤七、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤六完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形；
步骤八、电镀第二金属线路层
在步骤七中金属基板正面去除部分光阻膜的区域内电镀上第二金属线路层作为用以连接第一金属线路层与第三金属线路层的导电柱子；
步骤九、去除光阻膜
去除金属基板表面的光阻膜；
步骤十、贴压不导电胶膜作业
在金属基板正面贴压一层不导电胶膜；
步骤十一、研磨不导电胶膜表面
在完成不导电胶膜贴压后进行表面研磨；
步骤十二、不导电胶膜表面金属化预处理
对不导电胶膜表面进行金属化预处理；
步骤十三、贴光阻膜作业
在步骤十二中金属基板正面和背面贴上可进行曝光显影的光阻膜；
步骤十四、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤十三完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行蚀刻的区域图形；步骤十五、蚀刻作业
在步骤十四完成光阻膜开窗后的区域进行蚀刻作业；
步骤十六、金属基板正面去除光阻膜
去除金属基板正面的光阻膜，以露出后续需要进行被电镀的金属区域图形；
步骤十七、电镀第三金属线路层
在步骤十六的金属基板正面进行第三金属线路层的电镀工作；
步骤十八、贴光阻膜作业
在步骤十七的金属基板正面贴上可进行曝光显影的光阻膜；
步骤十九、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤十八完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形；
步骤二十、电镀第四金属线路层
在步骤十九中金属基板正面去除部分光阻膜的区域内电镀上第四金属线路层作为用以连接第三金属线路层与第五金属线路层的导电柱子；
步骤二十一、去除光阻膜
去除金属基板表面的光阻膜；
步骤二十二、贴压不导电胶膜作业
在金属基板正面贴压一层不导电胶膜；
步骤二十三、研磨不导电胶膜表面
在完成不导电胶膜贴压后进行表面研磨；
步骤二十四、不导电胶膜表面金属化预处理
对不导电胶膜表面进行金属化预处理；
步骤二十五、贴光阻膜作业
在步骤二十四中金属基板正面和背面贴上可进行曝光显影的光阻膜；
步骤二十六、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤二十五完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行蚀刻的区域图形；步骤二十七、蚀刻作业
在步骤二十六完成光阻膜开窗后的区域进行蚀刻作业；
步骤二十八、金属基板正面去除光阻膜
去除金属基板正面的光阻膜；
步骤二十九、电镀第五金属线路层
在步骤二十八的金属基板正面进行第五金属线路层的电镀工作，第五金属线路层电镀完成后即在金属基板上形成相应的基岛和引脚；
步骤三十、贴光阻膜作业
在步骤二十九中金属基板正面贴上可进行曝光显影的光阻膜；
步骤三十一、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤三十完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行蚀刻的区域图形；
步骤三十二、化学蚀刻
将步骤三十一中金属基板背面完成曝光显影的区域进行化学蚀刻，化学蚀刻直至金属线路层为止；
步骤三十三、贴光阻膜作业
在步骤三十二中完成化学蚀刻的金属基板背面贴上可进行曝光显影的光阻膜；
步骤三十四、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤三十三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤三十五、电镀金属柱子
在步骤三十四中金属基板背面去除部分光阻膜的区域内电镀上金属柱子；
步骤三十六、去除光阻膜
去除金属基板表面的光阻膜；
步骤三十七、装片
在完成步骤三十六的基岛和引脚上通过底部填充胶倒装芯片；
步骤三十八、包封
将步骤三十七中的金属基板背面采用环氧树脂(俗称塑封料)进行塑封；
步骤三十九、环氧树脂表面研磨
在完成步骤三十八的环氧树脂塑封后进行环氧树脂表面研磨；
步骤四十、电镀抗氧化金属层或批覆抗氧化剂(OSP)
在完成步骤三十九后的金属基板表面裸露在外的金属进行电镀抗氧化金属层或批覆抗氧化剂(OSP)。
所述步骤六到步骤十七可重复操作，形成更多层的金属线路层。
与现有技术相比，本发明具有以下有益效果：
1）目前金属引线框均采用机械冲切或是化学蚀刻方式，无法制做出多层金属线路层，而冲切式金属引线框中间的夹层中无法埋入任何的对象，而本发明的三维金属线路复合式基板可以在基板中间的夹层中埋入对象。
2）三维金属线路复合式基板中的夹层可以因为导热或是散热需要而在需要的位置或是区域内埋入导热或是散热对象，成为一个热性能系统级的金属引线框。（参见图81）
3）三维金属线路复合式基板中的夹层可以因为系统与功能的需要而在需要的位置或是区域内埋入主动元件或是组件或是被动的组件，成为一个系统级的金属引线框。
4）从三维金属线路复合式基板成品的外观完全看不出来内部夹层已埋入了因系统或是功能需要的对象，尤其是硅材的芯片埋入连X光都无法检视，充分达到系统与功能的隐密性及保护性。
5）三维金属线路复合式基板成品本身就富含了各种的组件，如果不再进行后续第二次封装的其况下，只要将三维金属线路复合式基板依照每一格单元切开，本身就可成为一个超薄的封装体。
6）三维金属线路复合式基板除了本身内含对象的埋入功能之外还可以进行二次封装，充分的达到系统功能的整合。
7）三维金属线路复合式基板除了本身内含对象的埋入功能之外还可以在封装体外围再叠加不同的单元封装或是系统级封装，充分达到双系统或是多系统级的封装技术能力。
8)三维金属线路基板可以应用于多芯片模组（MCM）封装（参见图82和图83），且三维金属线路基板比常规的MCM基板底材成本低、韧性大。
附图说明
图1~图22为本发明先蚀后封芯片倒装三维系统级金属线路板工艺方法的各工序示意图。
图23为本发明先蚀后封芯片倒装三维系统级金属线路板结构实施例1的示意图。
图24为本发明先蚀后封芯片倒装三维系统级金属线路板结构实施例2的示意图。
图25为本发明先蚀后封芯片倒装三维系统级金属线路板结构实施例3的示意图。
图26为本发明先蚀后封芯片倒装三维系统级金属线路板结构实施例4的示意图。
图27为本发明先蚀后封芯片倒装三维系统级金属线路板结构实施例5的示意图。
图28为本发明先蚀后封芯片倒装三维系统级金属线路板结构实施例6的示意图。
图29~图68为本发明先蚀后封芯片倒装三维系统级金属线路板结构实施例7的工艺流程图。
图69为本发明先蚀后封芯片倒装三维系统级金属线路板结构实施例7的示意图。
图70为传统金属引线框架的基本制作工艺方法中的冲切示意图。
图71为传统金属引线框架的基本制作工艺方法中条型金属片的示意图。
图72为传统金属引线框架的基本制作工艺方法中正面引线框的示意图。
图73为传统金属引线框架经过曝光、显影、开窗、蚀刻等的基本制作工艺方法中剖面的示意图。
图74为传统金属引线框架的基本制作工艺方法中正面引线框的示意图。
图75为传统金属引线框架的基本制作工艺方法中QFN的剖面结构示意图。
图76为传统金属引线框架的基本制作工艺方法中预填料型引线框的示意图。
图77为传统金属引线框架的基本制作工艺方法中上下刀具挤压形成延伸金属区域的示意图。
图78为传统金属引线框架的基本制作工艺方法中上下刀具挤压形成延伸金属区域所产生的隐裂、断裂、翘曲的示意图。
图79为传统金属引线框架的基本制作工艺方法中上下刀具挤压形成沿伸金属区域长度不足引线框厚度80%的示意图。
图80为传统金属引线框架的基本制作工艺方法中上下刀具挤压形成沿伸金属区域长度不足引线框厚度的80%所产生埋入对象困难的示意图。
图81为三维金属线路复合式基板中的夹层可以因为导热或是散热需要而在需要的位置或是区域内埋入导热或是散热对象的示意图。
图82为三维金属线路基板应用于多芯片模组（MCM）封装的示意图。
图83为图82的俯视图。
其中：
金属基板框1
基岛2
引脚3
底部填充胶4
芯片5
金属线6
导电柱子7
塑封料8
抗氧化层或批覆抗氧化剂9
无源器件10
静电释放圈11
第二芯片12
第二导电柱子13
导电物质14
导电或不导电粘结物质15。
具体实施方式
本发明一种先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法如下：
实施例1、单层线路单芯片倒装单圈引脚
参见图23，为本发明先蚀后封芯片倒装三维系统级金属线路板结构实施例1的结构示意图，它包括金属基板框1，在所述金属基板框1内设置有基岛2和引脚3，所述基岛2和引脚3正面通过底部填充胶4倒装有芯片5，在所述引脚3正面设置有导电柱子7，所述基岛2外围的区域、基岛2和引脚3之间的区域、引脚3与引脚3之间的区域、基岛2和引脚3上部的区域、基岛2和引脚3下部的区域以及芯片5和导电柱子7外均包封有塑封料8，所述塑封料8与导电柱子7的顶部齐平，在所述金属基板1、基岛2、引脚3和导电柱子7露出塑封料8的表面镀有抗氧化层或批覆抗氧化剂(OSP)9。
其工艺方法如下：
步骤一、取金属基板
参见图1，取一片厚度合适的金属基板，此板材使用的目的只是为线路制作与后续封装支撑线路层结构所使用的过渡性材料，此板材的材质主要是以金属材料为主,而金属材料的材质可以是铜材﹑铁材﹑镀锌材﹑不锈钢材﹑铝材或可以达到导电功能的金属物质或非全金属物质等。
步骤二、金属基板表面预镀微铜层
参见图2，在金属基板表面预镀微铜层，微铜层厚度在2~10微米,依据功能需要也可以减薄或是增厚,主要是为了后续线路制作时使线路层与金属基板能够紧密接合,电镀的方式可以采用化学沉积或是电解电镀。
步骤三、贴光阻膜作业
参见图3，在完成预镀微铜层的金属基板正面及背面分别贴上可进行曝光显影的光阻膜，以保护后续的电镀金属层工艺作业，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤四、金属基板背面去除部分光阻膜
参见图4，利用曝光显影设备将步骤三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形。
步骤五、电镀金属线路层
参见图5，在步骤四中金属基板背面去除部分光阻膜的区域内电镀上金属线路层，金属线路层材料可以是铜、铝、镍、银、金、铜银、镍金、镍钯金(通常5~20微米，可以根据不同特性变换电镀的厚度)等材料，当然其它可以导电的金属物质都可以使用，并不局限铜、铝、镍、银、金、铜银、镍金、镍钯金等金属材料，电镀方式可以是化学沉积或是电解电镀方式。
步骤六、贴光阻膜作业
参见图6，在步骤五中金属基板背面贴上可进行曝光显影的光阻膜，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤七、金属基板背面去除部分光阻膜
参见图7，利用曝光显影设备将步骤六完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形。
步骤八、电镀高导电金属线路层
参见图8，在步骤七中金属基板背面去除部分光阻膜的区域内电镀高导电金属线路层，高导电金属线路层的材料可以是铜、铝、镍、银、金、铜银、镍金、镍钯金等材料，当然其它可以导电的金属物质都可以使用，并不局限铜、铝、镍、银、金、铜银、镍金、镍钯金等金属材料，电镀方式可以使化学沉积或是电解电镀方式。
步骤九、去除光阻膜
参见图9，去除金属基板表面的光阻膜，去除光阻膜的方法可采用化学药水软化并采用高压水冲洗的方式去除光阻膜。
步骤十、环氧树脂塑封
参见图10，在金属基板背面的金属线路层和高导电金属线路层表面利用环氧树脂材料进行塑封保护，环氧树脂材料可以依据产品特性选择有填料或是没有填料的种类，塑封方式可以采用模具灌胶方式、喷涂设备喷涂方式、贴膜方式或是刷胶的方式。
步骤十一、环氧树脂表面研磨
参见图11，在完成环氧树脂塑封后进行环氧树脂表面研磨,目的是使外脚功能用的高导电金属线路层露出塑封体表面以及控制环氧树脂的厚度。
步骤十二、贴光阻膜作业
参见图12，在完成步骤十一的金属基板正面和背面贴上可进行曝光显影的光阻膜，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤十三、金属基板正面去除部分光阻膜
参见图13，利用曝光显影设备将步骤十二完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行蚀刻的区域图形。
步骤十四、化学蚀刻
参见图14，将步骤十三中金属基板正面完成曝光显影的区域进行化学蚀刻，化学蚀刻直至金属线路层为止，蚀刻药水可以采用氯化铜或是氯化铁或是可以进行化学蚀刻的药水。
步骤十五、贴光阻膜作业
参见图15，在完成步骤十四的金属基板正面和背面贴上可进行曝光显影的光阻膜，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤十六、金属基板正面去除部分光阻膜
参见图16，利用曝光显影设备将步骤十五完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形。
步骤十七、电镀金属柱子
参见图17，在步骤十六中金属基板正面去除部分光阻膜的区域内电镀上金属柱子，金属柱子的材料可以是铜、铝、镍、银、金、铜银、镍金、镍钯金等材料，当然其它可以导电的金属物质都可以使用，并不局限铜、铝、镍、银、金、铜银、镍金、镍钯金等金属材料，电镀方式可以使化学沉积或是电解电镀方式。
步骤十八、去除光阻膜
参见图18，去除金属基板表面的光阻膜，去除光阻膜的方法可采用化学药水软化并采用高压水冲洗的方式去除光阻膜。
步骤十九、装片
参见图19，在步骤十八的基岛和引脚上通过底部填充胶倒装芯片，倒装的方式可以将底部填充胶涂覆在基岛和引脚上再倒装上芯片或是将底部充胶涂覆在芯片正面后倒装于基岛和引脚正面。
步骤二十、包封
参见图20，将步骤十九中的金属基板正面采用塑封料进行塑封，塑封方式可以采用模具灌胶方式、喷涂设备喷涂方式或是用贴膜方式，所述塑封料可以采用有填料物质或是无填料物质的环氧树脂。
步骤二十一、环氧树脂表面研磨
参见图21，在完成步骤二十的环氧树脂塑封后进行环氧树脂表面研磨,目的是使金属柱子露出塑封体表面以及控制环氧树脂的厚度。
步骤二十二、电镀抗氧化金属层或是被覆抗氧化剂(OSP)
参见图22，在完成步骤二十一后的金属基板表面裸露在外的金属进行电镀抗氧化金属层，防止金属氧化，如金、镍金、镍钯金、锡或是被覆抗氧化剂(OSP)。
实施例2、多圈单芯片倒装+无源器件+静电释放圈
参见图24，为本发明先蚀后封芯片倒装三维系统级金属线路板结构实施例2的结构示意图，实施例2与实施例1的不同之处在于：所述引脚3有多圈，所述引脚3与引脚3之间通过导电粘结物质跨接无源器件10，在所述基岛2与引脚3之间设置有静电释放圈11，所述无源器件10可以跨接于引脚3正面与引脚3正面之间。
实施例3、单圈多基岛平铺多芯片倒装
参见图25，为本发明先蚀后封芯片倒装三维系统级金属线路板结构实施例3的结构示意图，实施例3与实施例1的不同之处在于：在所述基岛2和引脚3正面通过底部填充胶4倒装有多个芯片5。
实施例4、单圈堆叠多芯片倒正装
参见图26，为本发明先蚀后封芯片倒装三维系统级金属线路板结构实施例4的结构示意图，实施例4与实施例1的不同之处在于：在所述芯片5背面通过导电或不导电粘结物质15设置有第二芯片12，所述第二芯片12正面与引脚3之间通过金属线6相连。
实施例5、单圈堆叠多芯片倒倒装
参见图27，为本发明先蚀后封芯片倒装三维系统级金属线路板结构实施例5的结构示意图，实施例5与实施例1的不同之处在于：在所述引脚3正面设置有第二导电柱子13，在所述第二导电柱子13上通过导电物质14倒装有第二芯片12，所述第二导电柱子13和第二芯片12处于塑封料8的内部。
实施例6、无基岛单芯片倒装
参见图28，为本发明先蚀后封芯片倒装三维系统级金属线路板结构实施例6的结构示意图，实施例6与实施例1的不同之处在于：所述金属线路板结构没有基岛2，所述芯片5通过底部填充胶4倒装于引脚3正面与引脚3正面之间。
实施例7、多层线路单芯片倒装单圈引脚
参见图69，为本发明先蚀后封芯片倒装三维系统级金属线路板结构实施例7的结构示意图，实施例7与实施例1的不同之处在于：所述基岛2或引脚3包括多层金属线路层，相邻两层金属线路层之间通过导电柱子相连接，所述基岛2和引脚3背面通过底部填充胶4倒装有芯片5，在所述引脚3背面设置有导电柱子7。
其工艺方法如下：
步骤一、取金属基板
参见图29，取一片厚度合适的金属基板，此板材使用的目的只是为线路制作与后续封装支撑线路层结构所使用的过渡性材料，此板材的材质主要是以金属材料为主,而金属材料的材质可以是铜材﹑铁材﹑镀锌材﹑不锈钢材﹑铝材或可以达到导电功能的金属物质或非金属物质等。
步骤二、金属基板表面预镀微铜层
参见图30，在金属基板表面预镀微铜层，微铜层厚度在2~10微米,依据功能需要也可以减薄或是增厚,主要是为了后续线路制作时使线路层与金属基板能够紧密接合,电镀的方式可以采用化学沉积或是电解电镀。
步骤三、贴光阻膜作业
参见图31，在完成预镀微铜层的金属基板正面及背面分别贴上可进行曝光显影的光阻膜，以保护后续的电镀金属层工艺作业，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤四、金属基板正面去除部分光阻膜
参见图32，利用曝光显影设备将步骤三完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形。
步骤五、电镀第一金属线路层
参见图33，在步骤四中金属基板正面去除部分光阻膜的区域内电镀上第一金属线路层，第一金属线路层材料可以是铜、铝、镍、银、金、铜银、镍金、镍钯金(通常5~20微米，可以根据不同特性变换电镀的厚度)等材料，当然其它可以导电的金属物质都可以使用，并不局限铜、铝、镍、银、金、铜银、镍金、镍钯金等金属材料，电镀方式可以是化学沉积或是电解电镀方式。
步骤六、贴光阻膜作业
参见图34，在步骤五中金属基板正面贴上可进行曝光显影的光阻膜，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤七、金属基板正面去除部分光阻膜
参见图35，利用曝光显影设备将步骤六完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形。
步骤八、电镀第二金属线路层
参见图36，在步骤七中金属基板正面去除部分光阻膜的区域内电镀上第二金属线路层作为用以连接第一金属线路层与第三金属线路层的导电柱子，金属线路层的材质可采用铜、镍金、镍钯金、银、金或是锡金属，电镀方式可以使化学沉积或是电解电镀方式。
步骤九、去除光阻膜
参见图37，去除金属基板表面的光阻膜，目的是为后续进行不导电胶膜作业，去除光阻膜的方法可采用化学药水软化并采用高压水冲洗的方式去除光阻膜。
步骤十、贴压不导电胶膜作业
参见图38，在金属基板正面（有线路层的区域）贴压一层不导电胶膜，目的是要为第一金属线路层与第三金属线路层进行绝缘，贴压不导电胶膜的方式可以采用常规的滚压设备,或在真空的环境下进行贴压，以防止贴压过程产生空气的残留，不导电胶膜主要是热固型环氧树脂，而环氧树脂可以依据产品特性采用没有填料或是有填料的不导电胶膜，环氧树脂的颜色可以依据产品特性进行染色处理。
步骤十一、研磨不导电胶膜表面
参见图39，在完成不导电胶膜贴压后进行表面研磨,目的是要露出第二金属线路层，维持不导电胶膜与第二金属线路层的平整度以及控制不导电胶膜的厚度。
步骤十二、不导电胶膜表面金属化预处理
参见图40，对不导电胶膜表面进行金属化预处理，使其表面附着上一层金属化高分子材料，目的是作为后续金属材料能够镀上去的触媒转换，附着金属化高分子材料可以采用喷涂、等离子震荡、表面粗化等再行烘干即可；
步骤十三、贴光阻膜作业
参见图41，在步骤十二中金属基板正面和背面贴上可进行曝光显影的光阻膜，以保护后续的第三金属线路层的电镀工艺作业，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤十四、金属基板正面去除部分光阻膜
参见图42，利用曝光显影设备将步骤十三完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行蚀刻的区域图形。
步骤十五、蚀刻作业
参见图43，在步骤十四完成光阻膜开窗后的区域进行蚀刻作业，其目的是将要保留的金属线路以外的金属区域腐蚀干净，进行蚀刻的方法可以是氯化铜或是氯化铁或是可以进行化学蚀刻的药水的工艺方式。
步骤十六、金属基板正面去除光阻膜
参见图44，去除金属基板正面的光阻膜，以露出后续需要进行被电镀的金属区域图形。
步骤十七、电镀第三金属线路层
参见图45，在步骤十六的金属基板正面进行第三金属线路层的电镀工作，第三金属线路层的材质可以是铜、镍金、镍钯金、银、金或是锡金属，电镀方式可以是化学沉积加电解电镀或是全部使用化学沉积方式镀出需要的厚度。
步骤十八、贴光阻膜作业
参见图46，在步骤十七的金属基板正面贴上可进行曝光显影的光阻膜，目的是为后续金属线路层的制作，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤十九、金属基板正面去除部分光阻膜
参见图47，利用曝光显影设备将步骤十八完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形。
步骤二十、电镀第四金属线路层
参见图48，在步骤十九中金属基板正面去除部分光阻膜的区域内电镀上第四金属线路层作为用以连接第三金属线路层与第五金属线路层的导电柱子，金属线路层的材质可采用铜、镍金、镍钯金、银、金或是锡金属，电镀方式可以使化学沉积或是电解电镀方式。
步骤二十一、去除光阻膜
参见图49，去除金属基板表面的光阻膜，目的是为后续进行不导电胶膜作业，去除光阻膜的方法可采用化学药水软化并采用高压水冲洗的方式去除光阻膜。
步骤二十二、贴压不导电胶膜作业
参见图50，在金属基板正面（有线路层的区域）贴压一层不导电胶膜，目的是要为第三金属线路层与第五金属线路层进行绝缘，贴压不导电胶膜的方式可以采用常规的滚压设备,或在真空的环境下进行贴压，以防止贴压过程产生空气的残留，不导电胶膜主要是热固型环氧树脂，而环氧树脂可以依据产品特性采用没有填料或是有填料的不导电胶膜，环氧树脂的颜色可以依据产品特性进行染色处理。
步骤二十三、研磨不导电胶膜表面
参见图51，在完成不导电胶膜贴压后进行表面研磨,目的是要露出第四金属线路层，维持不导电胶膜与第四金属线路层的平整度以及控制不导电胶膜的厚度。
步骤二十四、不导电胶膜表面金属化预处理
参见图52，对不导电胶膜表面进行金属化预处理，使其表面附着上一层金属化高分子材料，目的是作为后续金属材料能够镀上去的触媒转换，附着金属化高分子材料可以采用喷涂、等离子震荡、表面粗化等再行烘干即可；
步骤二十五、贴光阻膜作业
参见图53，在步骤二十四中金属基板正面和背面贴上可进行曝光显影的光阻膜，以保护后续的第五金属线路层的电镀工艺作业，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤二十六、金属基板正面去除部分光阻膜
参见图54，利用曝光显影设备将步骤二十五完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行蚀刻的区域图形。
步骤二十七、蚀刻作业
参见图55，在步骤二十六完成光阻膜开窗后的区域进行蚀刻作业，其目的是将要保留的金属线路以外的金属区域腐蚀干净，进行蚀刻的方法可以是氯化铜或是氯化铁或是可以进行化学蚀刻的药水的工艺方式。
步骤二十八、金属基板正面去除光阻膜
参见图56，去除金属基板正面的光阻膜，以露出后续需要进行被电镀的金属区域图形。
步骤二十九、电镀第五金属线路层
参见图57，在步骤二十八的金属基板正面进行第五金属线路层的电镀工作，第五金属线路层电镀完成后即在金属基板上形成相应的基岛和引脚，第五金属线路层的材质可以是铜、镍金、镍钯金、银、金或是锡金属，电镀方式可以是化学沉积加电解电镀或是全部使用化学沉积方式镀出需要的厚度。
步骤三十、贴光阻膜作业
参见图58，在步骤二十九中金属基板正面贴上可进行曝光显影的光阻膜，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤三十一、金属基板背面去除部分光阻膜
参见图59，利用曝光显影设备将步骤三十完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行蚀刻的区域图形。
步骤三十二、化学蚀刻
参见图60，将步骤三十一中金属基板背面完成曝光显影的区域进行化学蚀刻，化学蚀刻直至金属线路层为止，蚀刻药水可以采用氯化铜或是氯化铁或是可以进行化学蚀刻的药水。
步骤三十三、贴光阻膜作业
参见图61，在步骤三十二中完成化学蚀刻的金属基板背面贴上可进行曝光显影的光阻膜，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤三十四、金属基板背面去除部分光阻膜
参见图62，利用曝光显影设备将步骤三十三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形。
步骤三十五、电镀金属柱子
参见图63，在步骤三十四中金属基板背面去除部分光阻膜的区域内电镀上金属柱子，金属柱子的材料可以是铜、铝、镍、银、金、铜银、镍金、镍钯金等材料，当然其它可以导电的金属物质都可以使用，并不局限铜、铝、镍、银、金、铜银、镍金、镍钯金等金属材料，电镀方式可以使化学沉积或是电解电镀方式。
步骤三十六、去除光阻膜
参见图64，去除金属基板表面的光阻膜，可采用化学药水软化并采用高压水喷除的方式去除光阻膜。
步骤三十七、装片
参见图65，在步骤三十六的基岛和引脚背面通过底部填充胶倒装芯片。
步骤三十八、包封
参见图66，将步骤三十七中的金属基板背面采用塑封料进行塑封，塑封方式可以采用模具灌胶方式、喷涂设备喷涂方式、用贴膜方式或是刷胶的方式，所述塑封料可以采用有填料物质或是无填料物质的环氧树脂。
步骤三十九、环氧树脂表面研磨
参见图67，在完成步骤四十的环氧树脂塑封后进行环氧树脂表面研磨，目的是使金属柱子露出塑封体表面以及控制环氧树脂的厚度。
步骤四十、电镀抗氧化金属层或是被覆抗氧化剂(OSP)
参见图68，在完成步骤四十一后的金属基板表面裸露在外的金属进行电镀抗氧化金属层，防止金属氧化，如金、镍金、镍钯金、锡或是被覆抗氧化剂(OSP)。

Claims (3)

1.一种先蚀后封芯片倒装三维系统级金属线路板的工艺方法，所述方法包括如下步骤：
步骤一、取金属基板
步骤二、金属基板表面预镀微铜层
步骤三、贴光阻膜作业
在完成预镀微铜层的金属基板正面及背面分别贴上可进行曝光显影的光阻膜；
步骤四、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤五、电镀金属线路层
在步骤四中金属基板背面去除部分光阻膜的区域内电镀上金属线路层；
步骤六、贴光阻膜作业
在步骤五中金属基板背面贴上可进行曝光显影的光阻膜；
步骤七、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤六完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤八、电镀导电金属线路层
在步骤七中金属基板背面去除部分光阻膜的区域内电镀上导电金属线路层；
步骤九、去除光阻膜
去除金属基板表面的光阻膜；
步骤十、环氧树脂塑封
在金属基板背面的金属线路层表面利用环氧树脂材料进行塑封保护；
步骤十一、环氧树脂表面研磨
在完成环氧树脂塑封后进行环氧树脂表面研磨；
步骤十二、贴光阻膜作业
在完成步骤十一的金属基板正面和背面贴上可进行曝光显影的光阻膜；
步骤十三、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤十二完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行蚀刻的区域图形；
步骤十四、化学蚀刻
将步骤十三中金属基板正面完成曝光显影的区域进行化学蚀刻；
步骤十五、贴光阻膜作业
在完成步骤十四的金属基板正面和背面贴上可进行曝光显影的光阻膜；
步骤十六、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤十五完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形；
步骤十七、电镀金属柱子
在步骤十六中金属基板正面去除部分光阻膜的区域内电镀上金属柱子；
步骤十八、去除光阻膜
去除金属基板表面的光阻膜；
步骤十九、装片
在完成步骤十八的基岛和引脚上通过底部填充胶倒装芯片；
步骤二十、包封
将步骤十九中的金属基板正面采用塑封料进行塑封；
步骤二十一、环氧树脂表面研磨
在完成步骤二十的环氧树脂塑封后进行环氧树脂表面研磨；
步骤二十二、被覆抗氧化剂
在完成步骤二十一后的金属基板表面裸露在外的金属进行被覆抗氧化剂。
2.一种先蚀后封芯片倒装三维系统级金属线路板的工艺方法，其特征在于所述方法包括如下步骤：
步骤一、取金属基板
步骤二、金属基板表面预镀微铜层
步骤三、贴光阻膜作业
在完成预镀微铜层的金属基板正面及背面分别贴上可进行曝光显影的光阻膜；
步骤四、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤三完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形；
步骤五、电镀第一金属线路层
在步骤四中金属基板正面去除部分光阻膜的区域内电镀上第一金属线路层；
步骤六、贴光阻膜作业
在步骤五中金属基板正面贴上可进行曝光显影的光阻膜；
步骤七、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤六完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形；
步骤八、电镀第二金属线路层
在步骤七中金属基板正面去除部分光阻膜的区域内电镀上第二金属线路层作为用以连接第一金属线路层与第三金属线路层的导电柱子；
步骤九、去除光阻膜
去除金属基板表面的光阻膜；
步骤十、贴压不导电胶膜作业
在金属基板正面贴压一层不导电胶膜；
步骤十一、研磨不导电胶膜表面
在完成不导电胶膜贴压后进行表面研磨；
步骤十二、不导电胶膜表面金属化预处理
对不导电胶膜表面进行金属化预处理；
步骤十三、贴光阻膜作业
在步骤十二中金属基板正面和背面贴上可进行曝光显影的光阻膜；
步骤十四、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤十三完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行蚀刻的区域图形；
步骤十五、蚀刻作业
在步骤十四完成光阻膜开窗后的区域进行蚀刻作业；
步骤十六、金属基板正面去除光阻膜
去除金属基板正面的光阻膜，以露出后续需要进行被电镀的金属区域图形；
步骤十七、电镀第三金属线路层
在步骤十六的金属基板正面进行第三金属线路层的电镀工作；
步骤十八、贴光阻膜作业
在步骤十七的金属基板正面贴上可进行曝光显影的光阻膜；
步骤十九、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤十八完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形；
步骤二十、电镀第四金属线路层
在步骤十九中金属基板正面去除部分光阻膜的区域内电镀上第四金属线路层作为用以连接第三金属线路层与第五金属线路层的导电柱子；
步骤二十一、去除光阻膜
去除金属基板表面的光阻膜；
步骤二十二、贴压不导电胶膜作业
在金属基板正面贴压一层不导电胶膜；
步骤二十三、研磨不导电胶膜表面
在完成不导电胶膜贴压后进行表面研磨；
步骤二十四、不导电胶膜表面金属化预处理
对不导电胶膜表面进行金属化预处理；
步骤二十五、贴光阻膜作业
在步骤二十四中金属基板正面和背面贴上可进行曝光显影的光阻膜；
步骤二十六、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤二十五完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行蚀刻的区域图形；
步骤二十七、蚀刻作业
在步骤二十六完成光阻膜开窗后的区域进行蚀刻作业；
步骤二十八、金属基板正面去除光阻膜
去除金属基板正面的光阻膜；
步骤二十九、电镀第五金属线路层
在步骤二十八的金属基板正面进行第五金属线路层的电镀工作，第五金属线路层电镀完成后即在金属基板上形成相应的基岛和引脚；
步骤三十、贴光阻膜作业
在步骤二十九中金属基板正面贴上可进行曝光显影的光阻膜；
步骤三十一、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤三十完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行蚀刻的区域图形；
步骤三十二、化学蚀刻
将步骤三十一中金属基板背面完成曝光显影的区域进行化学蚀刻，化学蚀刻直至金属线路层为止；
步骤三十三、贴光阻膜作业
在步骤三十二中完成化学蚀刻的金属基板背面贴上可进行曝光显影的光阻膜；
步骤三十四、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤三十三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤三十五、电镀金属柱子
在步骤三十四中金属基板背面去除部分光阻膜的区域内电镀上金属柱子；
步骤三十六、去除光阻膜
去除金属基板表面的光阻膜；
步骤三十七、装片
在完成步骤三十六的基岛和引脚背面倒装芯片；
步骤三十八、包封
将步骤三十七中的金属基板背面采用塑封料进行塑封；
步骤三十九、环氧树脂表面研磨
在完成步骤三十八的环氧树脂塑封后进行环氧树脂表面研磨；
步骤四十、被覆抗氧化剂
在完成步骤三十九后的金属基板表面裸露在外的金属进行被覆抗氧化剂。
3.根据权利要求2所述的一种先蚀后封芯片倒装三维系统级金属线路板的工艺方法，其特征在于所述步骤六到步骤十七可重复操作，形成更多层的金属线路层。
CN201310340428.6A 2013-08-06 2013-08-06 先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法 Active CN103400771B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201310340428.6A CN103400771B (zh) 2013-08-06 2013-08-06 先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法
DE112013007308.0T DE112013007308B4 (de) 2013-08-06 2013-12-02 Durch Ätzen vor dem Einhausen hergestellter dreidimensionaler metallischer Leiterplattenaufbau mit umgekehrt aufgesetztem Chip auf Systemebene und technologisches Verfahren
US14/901,451 US9627303B2 (en) 2013-08-06 2013-12-02 Etching-before-packaging three-dimensional system-level metal circuit board structure inversely provided with chip, and technological method
PCT/CN2013/088298 WO2015018143A1 (zh) 2013-08-06 2013-12-02 先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310340428.6A CN103400771B (zh) 2013-08-06 2013-08-06 先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法

Publications (2)

Publication Number Publication Date
CN103400771A CN103400771A (zh) 2013-11-20
CN103400771B true CN103400771B (zh) 2016-06-29

Family

ID=49564371

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310340428.6A Active CN103400771B (zh) 2013-08-06 2013-08-06 先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法

Country Status (4)

Country Link
US (1) US9627303B2 (zh)
CN (1) CN103400771B (zh)
DE (1) DE112013007308B4 (zh)
WO (1) WO2015018143A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103400771B (zh) * 2013-08-06 2016-06-29 江阴芯智联电子科技有限公司 先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法
CN103646933B (zh) * 2013-12-05 2016-03-30 江苏长电科技股份有限公司 二次先蚀后镀金属框减法埋芯片正装凸点结构及工艺方法
CN103646930B (zh) * 2013-12-05 2016-02-24 江苏长电科技股份有限公司 二次先蚀后镀金属框减法埋芯片倒装平脚结构及工艺方法
CN103646932B (zh) * 2013-12-05 2016-03-30 江苏长电科技股份有限公司 一次先镀后蚀金属框减法埋芯片正装凸点结构及工艺方法
CN103646937B (zh) * 2013-12-05 2016-02-24 江苏长电科技股份有限公司 二次先蚀后镀金属框减法埋芯片倒装凸点结构及工艺方法
CN103646931B (zh) * 2013-12-05 2016-06-29 江苏长电科技股份有限公司 一次先镀后蚀金属框减法埋芯片倒装平脚结构及工艺方法
CN103646938B (zh) * 2013-12-05 2016-02-24 江苏长电科技股份有限公司 一次先镀后蚀金属框减法埋芯片倒装凸点结构及工艺方法
JP6620989B2 (ja) * 2015-05-25 2019-12-18 パナソニックＩｐマネジメント株式会社 電子部品パッケージ
US10595417B2 (en) * 2016-07-18 2020-03-17 Verily Life Sciences Llc Method of manufacturing flexible electronic circuits having conformal material coatings
CN108601209B (zh) * 2018-06-27 2024-03-22 宁波华远电子科技有限公司 一种高导热高绝缘软硬结合封装基板及其制备方法
KR102525164B1 (ko) * 2018-08-13 2023-04-24 삼성전자주식회사 인쇄회로기판 및 이를 포함하는 반도체 패키지
TWI672711B (zh) * 2019-01-10 2019-09-21 健策精密工業股份有限公司 絕緣金屬基板及其製造方法
DE102019115369A1 (de) 2019-06-06 2020-12-10 Infineon Technologies Ag Verfahren zur herstellung eines halbleiter-flip-chip-package
KR20210011276A (ko) 2019-07-22 2021-02-01 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN112133695B (zh) * 2020-09-07 2022-07-01 矽磐微电子(重庆)有限公司 系统级封装结构及其制作方法
CN113725094B (zh) * 2021-11-01 2022-02-08 深圳中科四合科技有限公司 一种多芯片混合封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2664198Y (zh) * 2003-08-18 2004-12-15 威盛电子股份有限公司 多芯片封装结构
CN102456677A (zh) * 2010-10-27 2012-05-16 三星半导体(中国)研究开发有限公司 球栅阵列封装结构及其制造方法
CN102723293A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片倒装单面三维线路先蚀后封制造方法及其封装结构
CN102723282A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片正装双面三维线路先蚀后封制造方法及其封装结构

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3403306B2 (ja) * 1997-01-17 2003-05-06 古河電気工業株式会社 光モジュール
US6498099B1 (en) * 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
TW412851B (en) * 1999-05-31 2000-11-21 Siliconware Precision Industries Co Ltd Method for manufacturing BGA package having encapsulation for encapsulating a die
KR100298827B1 (ko) * 1999-07-09 2001-11-01 윤종용 재배선 기판을 사용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
JP3386029B2 (ja) * 2000-02-09 2003-03-10 日本電気株式会社 フリップチップ型半導体装置及びその製造方法
US6686652B1 (en) * 2000-03-20 2004-02-03 National Semiconductor Locking lead tips and die attach pad for a leadless package apparatus and method
US6956283B1 (en) * 2000-05-16 2005-10-18 Peterson Kenneth A Encapsulants for protecting MEMS devices during post-packaging release etch
US6787388B1 (en) * 2000-09-07 2004-09-07 Stmicroelectronics, Inc. Surface mount package with integral electro-static charge dissipating ring using lead frame as ESD device
ES2383874T3 (es) * 2001-07-09 2012-06-27 Sumitomo Metal Mining Company Limited Procedimiento para la fabricación de un soporte de conexión
SG111935A1 (en) * 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
JP2003332508A (ja) * 2002-05-16 2003-11-21 Renesas Technology Corp 半導体装置及びその製造方法
US6987031B2 (en) * 2002-08-27 2006-01-17 Micron Technology, Inc. Multiple chip semiconductor package and method of fabricating same
TWI241000B (en) * 2003-01-21 2005-10-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabricating method thereof
US6991961B2 (en) * 2003-06-18 2006-01-31 Medtronic, Inc. Method of forming a high-voltage/high-power die package
CN2636411Y (zh) 2003-08-01 2004-08-25 威盛电子股份有限公司 多芯片封装结构
TWI226119B (en) * 2004-03-11 2005-01-01 Advanced Semiconductor Eng Semiconductor package
US7235877B2 (en) 2004-09-23 2007-06-26 International Rectifier Corporation Redistributed solder pads using etched lead frame
WO2006070807A1 (ja) * 2004-12-28 2006-07-06 Ngk Spark Plug Co., Ltd. 配線基板及び配線基板の製造方法
KR100653249B1 (ko) * 2005-12-07 2006-12-04 삼성전기주식회사 메탈코어, 패키지 기판 및 그 제작방법
EP2084744A2 (en) * 2006-10-27 2009-08-05 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
TWI316749B (en) * 2006-11-17 2009-11-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
US8063470B1 (en) * 2008-05-22 2011-11-22 Utac Thai Limited Method and apparatus for no lead semiconductor package
JP5532570B2 (ja) * 2008-09-29 2014-06-25 凸版印刷株式会社 リードフレーム型基板とその製造方法ならびに半導体装置
KR101064755B1 (ko) * 2008-12-24 2011-09-15 엘지이노텍 주식회사 다열 리드형 리드프레임 및 이를 이용한 반도체 패키지의 제조방법
JP5407474B2 (ja) * 2009-03-25 2014-02-05 凸版印刷株式会社 半導体素子基板の製造方法
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US20110115069A1 (en) * 2009-11-13 2011-05-19 Serene Seoh Hian Teh Electronic device including a packaging substrate and an electrical conductor within a via and a process of forming the same
US8735224B2 (en) * 2011-02-14 2014-05-27 Stats Chippac Ltd. Integrated circuit packaging system with routed circuit lead array and method of manufacture thereof
KR101346420B1 (ko) * 2011-12-29 2014-01-10 주식회사 네패스 반도체 패키지 및 그 제조 방법
CN102723284B (zh) 2012-06-09 2014-02-26 江苏长电科技股份有限公司 芯片正装单面三维线路先蚀后封制造方法及其封装结构
CN102723292B (zh) 2012-06-09 2014-09-17 江苏长电科技股份有限公司 芯片倒装双面三维线路先蚀后封制造方法及其封装结构
CN103400772B (zh) * 2013-08-06 2016-08-17 江阴芯智联电子科技有限公司 先封后蚀芯片正装三维系统级金属线路板结构及工艺方法
CN103400771B (zh) 2013-08-06 2016-06-29 江阴芯智联电子科技有限公司 先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法
CN103489792B (zh) * 2013-08-06 2016-02-03 江苏长电科技股份有限公司 先封后蚀三维系统级芯片倒装封装结构及工艺方法
CN103390563B (zh) * 2013-08-06 2016-03-30 江苏长电科技股份有限公司 先封后蚀芯片倒装三维系统级金属线路板结构及工艺方法
US9281258B1 (en) * 2014-10-30 2016-03-08 Semiconductor Components Industries, Llc Chip scale packages and related methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2664198Y (zh) * 2003-08-18 2004-12-15 威盛电子股份有限公司 多芯片封装结构
CN102456677A (zh) * 2010-10-27 2012-05-16 三星半导体(中国)研究开发有限公司 球栅阵列封装结构及其制造方法
CN102723293A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片倒装单面三维线路先蚀后封制造方法及其封装结构
CN102723282A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片正装双面三维线路先蚀后封制造方法及其封装结构

Also Published As

Publication number Publication date
CN103400771A (zh) 2013-11-20
DE112013007308T5 (de) 2016-05-19
DE112013007308B4 (de) 2019-10-10
WO2015018143A1 (zh) 2015-02-12
US9627303B2 (en) 2017-04-18
US20160351482A1 (en) 2016-12-01

Similar Documents

Publication Publication Date Title
CN103400771B (zh) 先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法
CN103413766B (zh) 先蚀后封芯片正装三维系统级金属线路板结构及工艺方法
CN103390563B (zh) 先封后蚀芯片倒装三维系统级金属线路板结构及工艺方法
CN103400772B (zh) 先封后蚀芯片正装三维系统级金属线路板结构及工艺方法
CN103400767B (zh) 先蚀后封芯片倒装凸点三维系统级金属线路板及工艺方法
CN103400773B (zh) 先封后蚀无源器件三维系统级金属线路板结构及工艺方法
CN103400778B (zh) 先蚀后封无源器件三维系统级金属线路板结构及工艺方法
CN103400777B (zh) 先蚀后封芯片正装凸点三维系统级金属线路板及工艺方法
CN103400770B (zh) 先封后蚀芯片倒装凸点三维系统级金属线路板及工艺方法
CN103400775B (zh) 先封后蚀三维系统级芯片倒装凸点封装结构及工艺方法
CN103400769B (zh) 先蚀后封三维系统级芯片倒装凸点封装结构及工艺方法
CN103400774B (zh) 先封后蚀芯片正装凸点三维系统级金属线路板及工艺方法
CN103400776B (zh) 先蚀后封三维系统级芯片倒装封装结构及工艺方法
CN103400768B (zh) 先蚀后封三维系统级芯片正装封装结构及工艺方法
CN102856291B (zh) 多芯片正装先蚀刻后封装无基岛封装结构及其制造方法
CN103646931B (zh) 一次先镀后蚀金属框减法埋芯片倒装平脚结构及工艺方法
CN103681583A (zh) 一次先蚀后镀金属框减法埋芯片正装平脚结构及工艺方法
CN103390567B (zh) 先蚀后封三维系统级芯片正装凸点封装结构及工艺方法
CN102881671B (zh) 单芯片正装先蚀刻后封装基岛露出封装结构及其制造方法
CN102856286B (zh) 单芯片正装先封装后蚀刻无基岛封装结构及其制造方法
CN102867791A (zh) 多芯片倒装先蚀刻后封装基岛埋入封装结构及其制造方法
CN102856287A (zh) 多芯片正装先封装后蚀刻基岛露出封装结构及其制造方法
CN103646929A (zh) 一次先镀后蚀金属框减法埋芯片正装平脚结构及工艺方法
CN103646932A (zh) 一次先镀后蚀金属框减法埋芯片正装凸点结构及工艺方法
CN102867789A (zh) 单芯片正装先封装后蚀刻基岛露出封装结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20160429

Address after: 214434 Jiangyin, Jiangsu, Chengjiang city street, Long Hill Road, No. 78

Applicant after: Jiangsu Changjiang Electronics Technology Co., Ltd.

Address before: 214434 Jiangyin, Jiangsu Province, the development of mountain road, No. 78, No.

Applicant before: Jiangsu Changjiang Electronics Technology Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant