CN102856291B - 多芯片正装先蚀刻后封装无基岛封装结构及其制造方法 - Google Patents

多芯片正装先蚀刻后封装无基岛封装结构及其制造方法 Download PDF

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Abstract

本发明涉及一种多芯片正装先蚀刻后封装基岛埋入封装结构及其制造方法,所述结构包括基岛(1)和引脚(2),所述基岛(1)正面设置有芯片(4),所述芯片(4)正面与引脚(2)正面之间用金属线(5)相连接,所述基岛(1)和引脚(2)周围区域以及芯片(4)和金属线(5)外均包封有塑封料(6),所述引脚(2)下部的塑封料(6)表面上开设有小孔(7),所述小孔(7)与引脚(2)背面相连通,所述小孔(7)内设置有金属球(9),所述金属球(9)与引脚(2)背面相接触。本发明的有益效果是:降低了制造成本,提高了封装体的安全性和可靠性,减少了环境污染,能够真正做到高密度线路的设计和制造。

Description

多芯片正装先蚀刻后封装无基岛封装结构及其制造方法
技术领域
本发明涉及一种多芯片正装先蚀刻后封装无基岛封装结构及其制造方法。属于半导体封装技术领域。
背景技术
传统的高密度基板封装结构的制造工艺流程如下所示:
步骤一、参见图26,取一玻璃纤维材料制成的基板,
步骤二、参见图27,在玻璃纤维基板上所需的位置上开孔,
步骤三、参见图28,在玻璃纤维基板的背面披覆一层铜箔,
步骤四、参见图29,在玻璃纤维基板打孔的位置填入导电物质,
步骤五、参见图30,在玻璃纤维基板的正面披覆一层铜箔,
步骤六、参见图31,在玻璃纤维基板表面披覆光阻膜,
步骤七、参见图32,将光阻膜在需要的位置进行曝光显影开窗,
步骤八、参见图33,将完成开窗的部分进行蚀刻,
步骤九、参见图34,将基板表面的光阻膜剥除,
步骤十、参见图35,在铜箔线路层的表面进行防焊漆(俗称绿漆)的披覆,
步骤十一、参见图36,在防焊漆需要进行后工序的装片以及打线键合的区域进行开窗,
步骤十二、参见图37,在步骤十一进行开窗的区域进行电镀,相对形成基岛和引脚,
步骤十三、完成后续的装片、打线、包封、切割等相关工序。
上述传统高密度基板封装结构存在以下不足和缺陷:
1、多了一层的玻璃纤维材料,同样的也多了一层玻璃纤维的成本;
2、因为必须要用到玻璃纤维,所以就多了一层玻璃纤维厚度约100~150μm的厚度空间;
3、玻璃纤维本身就是一种发泡物质,所以容易因为放置的时间与环境吸入水分以及湿气,直接影响到可靠性的安全能力或是可靠性等级;
4、玻璃纤维表面被覆了一层约50~100μm的铜箔金属层厚度,而金属层线路与线路的蚀刻距离也因为蚀刻因子的特性只能做到50~100μm的蚀刻间隙(蚀刻因子: 最好制做的能力是蚀刻间隙约等同于被蚀刻物体的厚度,参见图38),所以无法真正的做到高密度线路的设计与制造;
5、因为必须要使用到铜箔金属层,而铜箔金属层是采用高压粘贴的方式,所以铜箔的厚度很难低于50μm的厚度,否则就很难操作如不平整或是铜箔破损或是铜箔延展移位等等;
6、也因为整个基板材料是采用玻璃纤维材料,所以明显的增加了玻璃纤维层的厚度100~150μm,无法真正的做到超薄的封装;
7、传统玻璃纤维加贴铜箔的工艺技术因为材质特性差异很大(膨胀系数),在恶劣环境的工序中容易造成应力变形,直接的影响到元件装载的精度以及元件与基板粘着性与可靠性。
发明内容
本发明的目的在于克服上述不足,提供一种多芯片正装先蚀刻后封装无基岛封装结构及其制作方法,其工艺简单,不需使用玻璃纤维层,减少了制作成本,提高了封装体的安全性和可靠性,减少了玻璃纤维材料带来的环境污染,而且金属基板线路层采用的是电镀方法,能够真正做到高密度线路的设计和制造。
本发明的目的是这样实现的:一种多芯片正装先蚀刻后封装无基岛封装结构,它包括引脚,所述引脚正面通过导电或不导电粘结物质设置有多个芯片,所述多个芯片正面与引脚正面之间用金属线相连接,所述引脚与引脚之间的区域、引脚上部的区域、引脚下部的区域以及芯片和金属线外均包封有塑封料,所述引脚背面的塑封料上开设有小孔,所述小孔与引脚背面相连通,所述小孔内设置有金属球,所述金属球与引脚背面相接触。
本发明一种多芯片正装先蚀刻后封装无基岛封装结构的制作方法,所述方法包括以下工艺步骤:
步骤一、取金属基板
步骤二、金属基板表面预镀铜
在金属基板表面镀一层铜材薄膜;
步骤三、贴光阻膜作业
在完成预镀铜材薄膜的金属基板的正面及背面分别贴上可进行曝光显影的光阻膜;
步骤四、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜,以露出金属基板背面后续需要进行电镀的区域图形;
步骤五、电镀惰性金属线路层
在步骤四中金属基板背面去除部分光阻膜的区域内电镀上惰性金属线路层;
步骤六、电镀金属线路层
在步骤五中的惰性金属线路层表面镀上多层或是单层金属线路层;
步骤七、去除光阻膜
去除金属基板表面的光阻膜;
步骤八、包封
将步骤七中的金属基板背面采用塑封料进行塑封;
步骤九、塑封料表面开孔
在金属基板背面预包封塑封料的表面进行需要后续植金属球的区域进行开孔;
步骤十、贴光阻膜作业
在完成开孔的金属基板的正面以及背面分别贴上可进行曝光显影的光阻膜;
步骤十一、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤十完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜,以露出金属基板正面后续需要进行化学蚀刻的区域图形。
步骤十二、化学蚀刻
将步骤十一中完成曝光显影的区域进行化学蚀刻;
步骤十三、电镀金属线路层
在惰性金属线路层表面镀上单层或是多层的金属线路层,金属电镀完成后即在金属基板上形成相应的引脚;
步骤十四、去除光阻膜
去除金属基板表面的光阻膜;
步骤十五、涂覆粘结物质
在步骤十三形成的引脚表面涂覆导电或是不导电的粘结物质;
步骤十六、装片
在步骤十五的引脚上植入多个芯片;
步骤十七、金属线键合
在芯片正面与引脚正面之间进行键合金属线作业;
步骤十八、包封
将完成装片打线后的金属基板正面进行塑封料包封工序;
步骤十九、清洗
在金属基板背面塑封料开孔处进行氧化物质、油脂物质的清洗;
步骤二十、植球
在金属基板背面塑封体开孔处内植入金属球,使金属球与引脚背面相接触;
步骤二十一、切割成品
将步骤二十完成植球的半成品进行切割作业,使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来,制得多芯片正装先蚀刻后封装基岛埋入封装结构,可采用常规的钻石刀片以及常规的切割设备即可。
所述步骤十七中芯片正面与芯片正面之间也可以进行键合金属线作业。
所述步骤十九中对金属基板背面塑封料开孔处进行清洗同时进行金属保护层被覆。
所述引脚与引脚之间跨接有无源器件,所述无源器件跨接于引脚正面与引脚正面之间或跨接于引脚背面与引脚背面之间。
所述引脚有多圈。
所述引脚包括引脚上部、引脚下部和中间阻挡层,所述引脚上部和引脚下部均由单层或多层金属电镀而成,所述中间阻挡层为镍层或钛层或铜层。
与现有技术相比,本发明具有以下有益效果:
1、本发明不需要使用玻璃纤维层,所以可以减少玻璃纤维层所带来的成本;
2、本发明没有使用玻璃纤维层的发泡物质,所以可靠性的等级可以再提高,相对对封装体的安全性就会提高;
3、本发明不需要使用玻璃纤维层物质,所以就可以减少玻璃纤维材料所带来的环境污染;
4、本发明的二维金属基板线路层所采用的是电镀方法,而电镀层的总厚度约在10~15μm,而线路与线路之间的间隙可以轻松的达到25μm以下的间隙,所以可以真正地做到高密度內引腳線路平铺的技术能力;
5、本发明的二维金属基板因采用的是金属层电镀法,所以比玻璃纤维高压铜箔金属层的工艺来得简单,且不会有金属层因为高压产生金属层不平整、金属层破损以及金属层延展移位的不良或困惑;
6、本发明的二维金属基板线路层是在金属基材的表面进行金属电镀,所以材质特性基本相同,所以镀层线路与金属基材的内应力基本相同,可以轻松的进行恶劣环境的后工程(如高温共晶装片、高温锡材焊料装片以及高温被动元件的表面贴装工作)而不容易产生应力变形。
附图说明
图1~图21为本发明多芯片正装先蚀刻后封装无基岛封装结构实施例1制作方法的各工序示意图。
图22(A)为本发明多芯片正装先蚀刻后封装无基岛封装结构实施例1的结构示意图。
图22(B)为图22(A)的俯视图。
图23(A)为本发明多芯片正装先蚀刻后封装无基岛封装结构实施例2的结构示意图。
图23(B)为图23(A)的俯视图。
图24(A)为本发明多芯片正装先蚀刻后封装无基岛封装结构实施例3的结构示意图。
图24(B)为图24(A)的俯视图。
图25(A)为本发明多芯片正装先蚀刻后封装基岛埋入封装结构实施例4的结构示意图。
图25(B)为图25(A)的俯视图。
图26~图37为传统的高密度基板封结构的制造工艺流程图。
图38为玻璃纤维表面铜箔金属层的蚀刻状况示意图。
其中: 
引脚1
导电或不导电粘结物质2
芯片3
金属线4
塑封料5
小孔6
金属保护层7
金属球8
无源器件9
金属基板10
铜材薄膜11
光阻膜12
惰性金属线路层13
金属线路层14。
具体实施方式
本发明一种多芯片正装先蚀刻后封装无基岛封装结构及其制造方法如下:
实施例1:无基岛单圈引脚
参见图22(A)和图22(B),图22(A)本发明多芯片正装先蚀刻后封装无基岛封装结构实施例1的结构示意图。图22(B)为图22(A)的俯视图。由图22(A)和图22(B)可以看出,本发明多芯片正装先蚀刻后封装无基岛封装结构,它包括引脚1,所述引脚1正面通过导电或不导电粘结物质2设置有多个芯片3,所述多个芯片3正面与引脚1正面之间以及芯片3正面与芯片3正面之间用金属线4相连接,所述引脚1与引脚1之间的区域、引脚1上部的区域、引脚1下部的区域以及芯片3和金属线4外均包封有塑封料5,所述引脚1背面的塑封料5上开设有小孔6,所述小孔6与引脚1背面相连通,所述小孔6内设置有金属球8,所述金属球8与引脚1背面之间设置有金属保护层7,所述金属球8采用锡或锡合金材料,所述引脚2由引脚上部、中间阻挡层和引脚下部组成,引脚上部和引脚下部均由单层或多层金属电镀而成,中间阻挡层为镍层或钛层或铜层。
其制造方法如下:
步骤一、取金属基板
参见图1,取一片厚度合适的金属基板,金属基板的材质可以依据芯片的功能与特性进行变换,例如:铜材、铁材、镍铁材、锌铁材等。
步骤二、金属基板表面预镀铜
参见图2,在金属基板表面镀一层铜材薄膜, 目的是为后续电镀做基础。(电镀的方式可以采用化学镀或是电解电镀)。
步骤三、贴光阻膜作业
参见图3,在完成预镀铜材薄膜的金属基板的正面及背面分别贴上可进行曝光显影的光阻膜,以保护后续的电镀金属层工艺作业,光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤四、金属基板背面去除部分光阻膜
参见图4,利用曝光显影设备将步骤三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜,以露出金属基板背面后续需要进行电镀的区域图形。
步骤五、电镀惰性金属线路层
参见图5,在步骤四中金属基板背面去除部分光阻膜的区域内电镀上惰性金属线路层, 作为后续蚀刻工作的阻挡层,惰性金属可采用镍或钛或铜,电镀方式可以使化学电镀或是电解电镀方式。
步骤六、电镀金属线路层
参见图6,在步骤五中的惰性金属线路层表面镀上多层或是单层金属线路层,金属电镀完成后即在金属基板上形成相应的引脚下部,所述金属线路层可采用金镍、铜镍金、铜镍钯金、钯金、铜材中的一种或者多种,电镀方式可以是化学电镀也可以是电解电镀的方式。
步骤七、去除光阻膜
参见图7,去除金属基板表面的光阻膜,采用化学药水软化并采用高压水喷除的方式去除光阻膜。
步骤八、包封
参见图8,将步骤七中的金属基板背面采用塑封料进行塑封,塑封方式可以采用模具灌胶方式、喷涂设备的喷涂方式或是用贴膜方式。所述塑封料可以采用有填料物质或是无填料物质的环氧树脂。
步骤九、塑封料表面开孔
参见图9,在金属基板背面预包封塑封料的表面进行后续要植金属球的区域进行开孔作业,可以采用干式激光烧结或是湿式化学腐蚀的方法进行开孔。
步骤十、贴光阻膜作业
参见图10,在完成开孔的金属基板的正面以及背面分别贴上可进行曝光显影的光阻膜,光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤十一、金属基板正面去除部分光阻膜
参见图11,利用曝光显影设备将步骤十完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜,以露出金属基板正面后续需要进行化学蚀刻的区域图形。
步骤十二、化学蚀刻
参见图12,将步骤十一中完成曝光显影的区域进行化学蚀刻,化学蚀刻直至惰性金属线路层为止,蚀刻药水可以采用氯化铜或是氯化铁。
步骤十三、电镀金属线路层
参见图13,在惰性金属线路层表面镀上单层或是多层的金属线路层,金属电镀完成后即在金属基板上形成相应的引脚上部,镀层种类可以是铜镍金、铜镍银、钯金、金或铜等,电镀方法可以是化学电镀或是电解电镀。
步骤十四、去除光阻膜
参见图14,去除金属基板表面的光阻膜,采用化学药水软化并采用高压水喷除的方式去除光阻膜。
步骤十五、涂覆粘结物质
参见图15,在步骤十三形成的引脚表面涂覆导电或是不导电的粘结物质,目的是为后续芯片植入后与引脚的接合。
步骤十六、装片
参见图16,在步骤十五的引脚上植入多个芯片。
步骤十七、金属线键合
参见图17,在芯片正面与引脚正面之间以及芯片正面与芯片正面之间进行键合金属线作业,所述金属线的材料采用金、银、铜、铝或是合金的材料,金属线的形状可以是丝状也可以是带状;
步骤十八、包封
参见图18,将完成装片打线后的金属基板正面进行塑封料包封工序 , 目的是利用环氧树脂将芯片以及金属线进行固定与保护,包封方法采用模具灌胶、喷涂设备的喷涂方式或刷膠方式进行,塑封料可以采用有填料或是无填料的环氧树脂。
步骤十九、清洗
参见图19,在金属基板背面塑封料开孔处进行氧化物质、油脂物质的清洗,同时可进行金属保护层的被覆,金属保护层采用抗氧化材料。
步骤二十、植球
参见图20,在金属基板背面塑封体开孔处内植入金属球,使金属球与引脚背面相接触,可以采用常规的植球机或是采用金属膏印刷再经高温溶解之后即可形成球状体,金属球的材料可以是纯锡或锡合金。
步骤二十一、切割成品
参见图21,将步骤二十完成植球的半成品进行切割作业,使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来,制得多芯片正装先蚀刻后封装无基岛封装结构,可采用常规的钻石刀片以及常规的切割设备即可。
实施例2:无基岛单圈引脚无源器件
参见图23(A)和图23(B),图23(A)本发明多芯片正装先蚀刻后封装无基岛封装结构实施例2的结构示意图。图23(B)为图23(A)的俯视图。由图23(A)和图23(B)可以看出,实施例2与实施例1的不同之处仅在于:所述引脚1与引脚1之间通过导电粘结物质跨接无源器件9,所述无源器件9可以跨接于引脚1正面与引脚1正面之间,也可以跨接于引脚1背面与引脚1背面之间。
实施例3:无基岛多圈引脚
参见图24(A)和图24(B),图24(A)本发明多芯片正装先蚀刻后封装无基岛封装结构实施例3的结构示意图。图24(B)为图24(A)的俯视图。由图24(A)和图24(B)可以看出,实施例3与实施例1的不同之处仅在于:所述引脚1有多圈。
实施例4:无基岛多圈引脚无源器件
参见图25(A)和图25(B),图25(A)本发明多芯片正装先蚀刻后封装无基岛封装结构实施例4的结构示意图。图25(B)为图25(A)的俯视图。由图25(A)和图25(B)可以看出,实施例4与实施例2的不同之处仅在于:所述引脚1有多圈。

Claims (5)

1.一种多芯片正装先蚀刻后封装无基岛封装结构的制作方法,其特征在于所述方法包括以下步骤:
步骤一、取金属基板
步骤二、金属基板表面预镀铜
在金属基板表面镀一层铜材薄膜;
步骤三、贴光阻膜作业
在完成预镀铜材薄膜的金属基板的正面及背面分别贴上可进行曝光显影的光阻膜;
步骤四、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜,以露出金属基板背面后续需要进行电镀的区域图形;
步骤五、电镀惰性金属线路层
在步骤四中金属基板背面去除部分光阻膜的区域内电镀上惰性金属线路层;
步骤六、电镀金属线路层
在步骤五中的惰性金属线路层表面镀上多层或是单层金属线路层;
步骤七、去除光阻膜
去除金属基板表面的光阻膜;
步骤八、包封
将步骤七中的金属基板背面采用塑封料进行塑封;
步骤九、塑封料表面开孔
在金属基板背面预包封塑封料的表面进行需要后续植金属球的区域进行开孔;
步骤十、贴光阻膜作业
在完成开孔的金属基板的正面以及背面分别贴上可进行曝光显影的光阻膜;
步骤十一、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤十完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜,以露出金属基板正面后续需要进行化学蚀刻的区域图形。
步骤十二、化学蚀刻
将步骤十一中完成曝光显影的区域进行化学蚀刻;
步骤十三、电镀金属线路层
在惰性金属线路层表面镀上单层或是多层的金属线路层,金属电镀完成后即在金属基板上形成相应的引脚;
步骤十四、去除光阻膜
去除金属基板表面的光阻膜;
步骤十五、涂覆粘结物质
在步骤十三形成的引脚表面涂覆导电或是不导电的粘结物质;
步骤十六、装片
在步骤十五的引脚上植入芯片;
步骤十七、金属线键合
在芯片正面与引脚正面之间进行键合金属线作业;
步骤十八、包封
将完成装片打线后的金属基板正面进行塑封料包封工序;
步骤十九、清洗
在金属基板背面塑封料开孔处进行氧化物质、油脂物质的清洗;
步骤二十、植球
在金属基板背面塑封体开孔处内植入金属球,使金属球与引脚背面相接触;
步骤二十一、切割成品
将步骤二十完成植球的半成品进行切割作业,使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来,制得多芯片正装先蚀刻后封装无基岛封装结构。
2.根据权利要求1所述的一种多芯片正装先蚀刻后封装无基岛封装结构的制作方法,其特征在于:所述引脚(1)与引脚(1)之间跨接有无源器件(9),所述无源器件(9)跨接于引脚(1)正面与引脚(1)正面之间或跨接于引脚(1)背面与引脚(1)背面之间。
3.根据权利要求1~2其中之一所述的一种多芯片正装先蚀刻后封装无基岛封装结构的制作方法,其特征在于所述引脚(1)有多圈。
4.根据权利要求1所述的一种多芯片正装先蚀刻后封装无基岛封装结构的制作方法,其特征在于:所述步骤十七中在芯片(3)正面与芯片(3)正面之间进行键合金属线作业。
5.根据权利要求1所述的一种多芯片正装先蚀刻后封装无基岛封装结构的制作方法,其特征在于:所述步骤十九对金属基板背面塑封料开孔处进行清洗同时进行金属保护层被覆。
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Citations (1)

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