CN102376672A - 无基岛球栅阵列封装结构及其制造方法 - Google Patents

无基岛球栅阵列封装结构及其制造方法 Download PDF

Info

Publication number
CN102376672A
CN102376672A CN2011103897000A CN201110389700A CN102376672A CN 102376672 A CN102376672 A CN 102376672A CN 2011103897000 A CN2011103897000 A CN 2011103897000A CN 201110389700 A CN201110389700 A CN 201110389700A CN 102376672 A CN102376672 A CN 102376672A
Authority
CN
China
Prior art keywords
pin
metal substrate
chip
back side
basic island
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011103897000A
Other languages
English (en)
Other versions
CN102376672B (zh
Inventor
王新潮
梁志忠
谢洁人
吴昊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JCET Group Co Ltd
Original Assignee
Jiangsu Changjiang Electronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Changjiang Electronics Technology Co Ltd filed Critical Jiangsu Changjiang Electronics Technology Co Ltd
Priority to CN201110389700.0A priority Critical patent/CN102376672B/zh
Priority to PCT/CN2012/000020 priority patent/WO2013078751A1/en
Priority to JP2014542678A priority patent/JP2014533892A/ja
Publication of CN102376672A publication Critical patent/CN102376672A/zh
Priority to US14/259,139 priority patent/US9252113B2/en
Application granted granted Critical
Publication of CN102376672B publication Critical patent/CN102376672B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49589—Capacitor integral with or on the leadframe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Abstract

本发明涉及一种无基岛球栅阵列封装结构及其制造方法，所述结构包括外引脚（1），所述外引脚（1）正面通过多层电镀方式形成内引脚（3），所述内引脚（3）与内引脚（3）之间设置有一个芯片（4），所述内引脚（3）正面延伸到芯片（4）旁边，所述芯片（4）正面与内引脚（3）正面之间用金属线（5）连接，所述内引脚（3）、芯片（4）和金属线（5）外包封有塑封料（6），所述外引脚（1）的背面设置有锡球（8）。本发明的有益效果是：它省去了金属基板双面蚀刻的作业工序，降低了工序作业的成本，而且由于内引脚采用多层电镀方式形成，因此实现了内引脚的高密度能力。

Description

无基岛球栅阵列封装结构及其制造方法
技术领域
本发明涉及一种无基岛球栅封装结构及其制造方法，属于半导体封装技术领域。
背景技术
传统的引线框结构主要有两种：
第一种：采用金属基板进行化学蚀刻及电镀后，在金属基板的背面贴上一层耐高温的胶膜形成可以进行封装过程的引线框载体（如图49所示）；
第二种：采用金属基板首先在金属基板的背面进行化学半蚀刻，再将前述已经过化学半蚀刻的区域进行塑封料包封，之后将金属基板的正面进行内引脚的化学半蚀刻，完成后再进行引线框内引脚表面的电镀工作，即完成引线框的制作（如图51所示）。
而上述两种引线框在封装过程中存在了以下不足点：
第一种：
1）、此种的引线框架因背面必须要贴上一层昂贵可抗高温的胶膜，所以直接增加了高昂的成本；
2）、也因为此种的引线框架的背面必须要贴上一层可抗高温的胶膜，所以在封装过程中的装片工艺只能使用导电或是不导电粘结物质，而完全不能采用共晶工艺以及软焊料的工艺进行装片，所以可选择的产品种类就有较大的局限性；
3）、又因为此种的引线框架的背面必须要贴上一层可抗高温的胶膜，而在封装过程中的金属线键合工艺中，因为此可抗高温的胶膜是软性材质，所以造成了金属线键合参数的不稳定，严重的影响了金属线键合的质量及产品可靠度的稳定性；
4）、再因为此种的引线框架的背面必须要贴上一层可抗高温的胶膜，而在封装过程中的塑封工艺过程，因为塑封时的注胶压力很容易造成引线框架与胶膜之间渗入塑封料，而将原本应属金属脚是导电的型态因为渗入了塑封料反而变成了绝缘脚（如图50所示）。
第二种：
1）、因为分别进行了二次的蚀刻作业，所以多增加了工序作业的成本；
2）、引线框的组成是金属物质加环氧树脂物质（塑封料）所以在高温与低温的工作环境下容易因为不同物质的膨胀与收缩应力的不相同，产生引线框翘曲问题；
3）、也因为引线框的翘曲直接影响到封装工序中的装置芯片的精准度与引线框传送过程的顺畅从而影响生产良率；
4）、也因为引线框的翘曲直接影响到封装工序中的金属线键合的对位精度与引线框传送过程的顺畅从而影响生产良率；
5）、因为引线框正面的内引脚是采用蚀刻的技术，所以蚀刻内引脚的脚宽必须要大于100μm，而内引脚与内引脚的间隙也必须大于100μm，所以较难做到内引脚的高密度能力。
为了解决上述问题，本申请人在先申请了一件名称为《有基岛引线框结构及其生产方法》的发明专利，其申请号为20101027029.9，它具有以下有益效果：
1）、此种引线框的背面不需贴上一层昂贵的可抗高温的胶膜，所以直接降低了高昂的成本；
2）、也因为此种引线框的背面不需要贴上一层可抗高温的胶膜，所以在封装过程中的工艺除了能使用导电或是不导电的树脂工艺外，还能采用共晶工艺以及软焊料的工艺进行装片，所以可选择的种类较广；
3）、又因为此种的引线框的背面不需要贴上一层可抗高温的胶膜，确保了球焊键合参数的稳定性，保证了球焊的质量和产品的可靠度的稳定性；
4）、再因为此种的引线框的背面不需要贴上一层可抗高温的胶膜，因而在封装的工艺过程中完全不会造成引线框与胶膜之间渗入塑封料；
5）、在所述金属脚（引脚）与金属脚（引脚）间的区域嵌置塑封料，该塑封料与塑封过程中塑封料一起包覆住整个金属脚的高度，所以塑封体与金属脚的束缚能力就变大了，不会再有产生掉脚的问题；
6）、由于应用了正面内引脚的电镀方式与背面蚀刻技术，所以能够将引线框正面的引脚尽可能的延伸到基岛的旁边，促使芯片与引脚距离大幅的缩短，如此金属线的成本也可以大幅的降低（尤其是昂贵的纯金质的金属线）；
7）、也因为金属线的缩短使得芯片的信号输出速度也大幅的增速（尤其存储类的产品以及需要大量数据的计算更为突出），由于金属线的长度变短了，所以在金属线所存在的寄生电阻、寄生电容与寄生电感对信号的干扰也大幅度的降低；
8）、因运用了内引脚的电镀延伸技术，所以可以容易的制作出高脚数与高密度的脚与脚之间的距离，使得封装的体积与面积可以大幅度的缩小；
9）、因为将封装后的体积大幅度的缩小，更直接的体现出材料成本大幅度的下降，由于材料用量的减少，也大幅度地减少了废弃物等环保问题困扰。
但是，还是存在有以下的不足：首先金属基板进行双面蚀刻作业后，后续还要进行第二次蚀刻作业，因此增加了工序作业的成本，对环境的污染也较严重；另外引线框正面的内引脚采用的是蚀刻技术，所以蚀刻内引脚的脚宽必须大于100μm，而内引脚与内引脚之间的间隙也大于100μm，所以较难做到内引脚的高密度能力。
发明内容
本发明的目的在于克服上述不足，提供一种无基岛球栅阵列封装结构及其制造方法，它省去了金属基板双面蚀刻的作业工序，降低了工序作业的成本，而且由于内引脚采用多层电镀方式形成，因此实现了内引脚的高密度能力。 
本发明的目的是这样实现的：一种无基球栅阵列封装结构，其特点是：它包括外引脚，所述外引脚正面通过多层电镀方式形成内引脚，所述内引脚与内引脚之间通过导电或不导电粘结物质设置有一个芯片，所述内引脚正面延伸到芯片旁边，所述芯片正面与内引脚正面之间用金属线连接，所述内引脚、芯片和金属线外包封有塑封料，所述外引脚外围的区域以及外引脚与外引脚之间的区域嵌置有填缝剂，且外引脚的背面露出填缝剂外，在露出填缝剂外的外引脚的背面设置有锡球。 
本发明无基岛球栅阵列封装结构的制造方法，所述方法包括以下工艺步骤：
步骤一、取金属基板
步骤二、贴膜作业
利用贴膜设备在金属基板的正面及背面分别贴上可进行曝光显影的光刻胶膜，
步骤三、金属基板正面去除部分图形的光刻胶膜
利用曝光显影设备将步骤二完成贴膜作业的金属基板正面进行图形的曝光、显影与去除部分图形的光刻胶膜，以露出金属基板正面后续需要进行电镀的区域图形，
步骤四、电镀第一金属层
对步骤三中金属基板正面去除部分图形的光刻胶膜的区域内通过多层电镀方式形成第一金属层，
步骤五、金属基板正面及背面去膜作业
将金属基板正面及背面余下的光刻胶膜去除，在金属基板正面相对形成内引脚，
步骤六、装片打线
在步骤五形成的内引脚之间的金属基板正面通过导电或不导电粘结物质进行芯片的植入，以及在芯片正面与内引脚正面之间进行键合金属线作业，
步骤七、包封
利用塑封料注入设备，将已完成芯片植入以及键合金属线作业的金属基板进行包封塑封料作业，并进行塑封料包封后固化作业，
步骤八、贴膜作业
利用贴膜设备在完成包封以及固化作业的金属基板在正面及背面分别贴上可进行曝光显影的光刻胶膜，
步骤九、金属基板背面去除部分图形的光刻胶膜
利用曝光显影设备将步骤八完成贴膜作业的金属基板背面进行图形的曝光、显影与去除部分图形的光刻胶膜，以露出金属基板背面后续需要进行蚀刻的区域图形，
步骤十、金属基板背面进行全蚀刻或半蚀刻作业
对步骤九中金属基板背面去除部分光刻胶膜的图形区域同时进行全蚀刻或半蚀刻，在金属基板背面形成凹陷的蚀刻区域，同时相对形成外引脚，
步骤十一、金属基板正面及背面去膜作业
将金属基板正面及背面余下的光刻胶膜去除，
步骤十二、金属基板背面蚀刻区域填充填缝剂
在所述金属基板背面的蚀刻区域内利用填充的设备进行充填填缝剂，并进行填缝剂充填或包封后的固化作业，
步骤十三、外引脚背面进行微蚀刻
对外引脚背面区域进行微蚀刻，在金属基板背面形成凹陷的微蚀刻区域。
步骤十四、形成锡球
在金属基板背面微蚀刻区域内填入锡胶后再进行回流焊，在外引脚背面形成锡球。
步骤十五、切割成品
将步骤十四完成形成锡球的半成品进行切割作业，使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来，制得无基岛球栅阵列封装结构成品。
与现有技术相比，本发明的有益效果是：
1、它省去了金属基板双面且分别二次的蚀刻作业工序，降低了工序作业的成本、时间、人员、动力、材料，同时也减少了蚀刻工序中可能产生的有害物质对环境的污染；
2、由于正面采用了细线电镀的方法，所以正面的引脚宽度最小可以达到25μm，内引脚与内引脚之间的距离最小达到25μm，充分地体现出引线框内引脚的高密度能力。
3、装片打线时只有引线框一种材料，在使用超高温380以及420摄氏度的制程过程中，因没有多种材料膨胀系数的不同所带来的膨胀与收缩冲击，确保了引线框的耐超高温（一般是200℃以下）性能，不会因高温热应变形而产生引线框的翘曲问题。
4、在塑封体贴片到PCB板上时，因在塑封体引脚和基岛的部位植入或涂布有锡球，塑封体背面与PCB板之间的间距变大，尤其是塑封体的内圈引脚或是基岛区域不会因热风吹不进去而造成锡熔解困难的问题。
5、如果塑封体贴片到PCB板上不是很好时，需要再进行返工重贴，由于锡膏处有足够的高度，清洁剂容易清洁，焊上锡球后容易维修，如锡球没焊好拿掉锡球后重新再焊一个球即可。
附图说明
图1~图16为本发明无基岛球栅阵列封装结构实施例1制造方法的各工序示意图。
图17（A）为本发明无基岛球栅阵列封装结构实施例1的结构示意图。
图17（B）为图17（A）的俯视图。
图18（A）为本发明无基岛球栅阵列封装结构实施例2的结构示意图。
图18（B）为图18（A）的俯视图。
图19（A）为本发明无基岛球栅阵列封装结构实施例3的结构示意图。
图19（B）为图19（A）的俯视图。
图20（A）为本发明无基岛球栅阵列封装结构实施例4的结构示意图。
图20（B）为图21（A）的俯视图。
图21（A）为本发明无基岛球栅阵列封装结构实施例5的结构示意图。
图21（B）为图21（A）的俯视图。
图22（A）为本发明无基岛球栅阵列封装结构实施例6的结构示意图。
图22（B）为图22（A）的俯视图。
图23（A）为本发明无基岛球栅阵列封装结构实施例7的结构示意图。
图23（B）为图23（A）的俯视图。
图24（A）为本发明无基岛球栅阵列封装结构实施例8的结构示意图。
图24（B）为图24（A）的俯视图。
图25（A）为本发明无基岛球栅阵列封装结构实施例9的结构示意图。
图25（B）为图25（A）的俯视图。
图26（A）为本发明无基岛球栅阵列封装结构实施例10的结构示意图。
图26（B）为图26（A）的俯视图。
图27（A）为本发明无基岛球栅阵列封装结构实施例11的结构示意图。
图27（B）为图27（A）的俯视图。
图28（A）为本发明无基岛球栅阵列封装结构实施例12的结构示意图。
图28（B）为图28（A）的俯视图。
图29（A）为本发明无基岛球栅阵列封装结构实施例13的结构示意图。
图29（B）为图29（A）的俯视图。
图30（A）为本发明无基岛球栅阵列封装结构实施例14的结构示意图。
图30（B）为图30（A）的俯视图。
图31（A）为本发明无基岛球栅阵列封装结构实施例15的结构示意图。
图31（B）为图31（A）的俯视图。
图32（A）为本发明无基岛球栅阵列封装结构实施例16的结构示意图。
图32（B）为图32（A）的俯视图。
图33（A）为本发明无基岛球栅阵列封装结构实施例17的结构示意图。
图33（B）为图33（A）的俯视图。
图34（A）为本发明无基岛球栅阵列封装结构实施例18的结构示意图。
图34（B）为图34（A）的俯视图。
图35（A）为本发明无基岛球栅阵列封装结构实施例19的结构示意图。
图35（B）为图35（A）的俯视图。
图36（A）为本发明无基岛球栅阵列封装结构实施例20的结构示意图。
图36（B）为图36（A）的俯视图。
图37（A）为本发明无基岛球栅阵列封装结构实施例21的结构示意图。
图37（B）为图37（A）的俯视图。
图38（A）为本发明无基岛球栅阵列封装结构实施例22的结构示意图。
图38（B）为图38（A）的俯视图。
图39（A）为本发明无基岛球栅阵列封装结构实施例23的结构示意图。
图39（B）为图39（A）的俯视图。
图40（A）为本发明无基岛球栅阵列封装结构实施例24的结构示意图。
图40（B）为图40（A）的俯视图。
图41（A）为本发明无基岛球栅阵列封装结构实施例25的结构示意图。
图41（B）为图41（A）的俯视图。
图42（A）为本发明无基岛球栅阵列封装结构实施例26的结构示意图。
图42（B）为图42（A）的俯视图。
图43（A）为本发明无基岛球栅阵列封装结构实施例27的结构示意图。
图43（B）为图43（A）的俯视图。
图44（A）为本发明无基岛球栅阵列封装结构实施例28的结构示意图。
图44（B）为图44（A）的俯视图。
图45（A）为本发明无基岛球栅阵列封装结构实施例29的结构示意图。
图45（B）为图45（A）的俯视图。
图46（A）为本发明无基岛球栅阵列封装结构实施例30的结构示意图。
图46（B）为图46（A）的俯视图。
图47（A）为本发明无基岛球栅阵列封装结构实施例31的结构示意图。
图47（B）为图47（A）的俯视图。
图48（A）为本发明无基岛球栅阵列封装结构实施例32的结构示意图。
图48（B）为图48（A）的俯视图。
图49为以往四面无引脚引线框背面贴上耐高温胶膜的示意图。
图50为以往背面贴上耐高温胶膜的四面无引脚引线框封装时溢料的示意图。
图51为以往预包封双面蚀刻引线框的结构示意图。
其中：
外引脚1、内基岛2、内引脚3、芯片4、金属线5、塑封料6、导电或不导电粘结物质7、锡球8、填缝剂9、金属基板10、光刻胶膜11或12、第一金属层13、无源器件14、外静电释放圈15、内静电释放圈16。
具体实施方式
本发明无基岛球栅阵列封装结构及其制造方法如下：
实施例1：无基岛单芯片单圈引脚（无内基岛）
参见图17（A）和图17（B），图17（A）本发明无基岛球栅阵列封装结构实施例1的结构示意图。图17（B）为图17（A）的俯视图。由图17（A）和图17（B）可以看出，本发明无基岛球栅阵列封装结构，它包括外引脚1，所述外引脚1正面通过多层电镀方式形成内引脚3，所述内引脚3统称为第一金属层13，所述内引脚3与内引脚3之间通过导电或不导电粘结物质7设置有一个芯片4，所述内引脚3正面延伸到芯片4旁边，所述芯片4正面与内引脚3正面之间用金属线5连接，所述内引脚3、芯片4和金属线5外包封有塑封料6，所述外引脚1外围的区域以及外引脚1与外引脚1之间的区域嵌置有填缝剂9，且外引脚1的背面露出填缝剂9外，在露出填缝剂9外的外引脚1的背面设置有锡球8。
其制造方法如下：
步骤一、取金属基板
参见图1，取一片厚度合适的金属基板10，金属基板10的材质可以依据芯片的功能与特性进行变换，例如：铜、铝、铁、铜合金、不锈钢或镍铁合金等。
步骤二、贴膜作业
参见图2，利用贴膜设备在金属基板10的正面及背面分别贴上可进行曝光显影的光刻胶膜11和12，以保护后续的电镀金属层工艺作业，因此光刻胶膜可以是干式光刻胶膜也可以是湿式光刻胶膜。
步骤三、金属基板正面去除部分图形的光刻胶膜
参见图3，利用曝光显影设备将步骤二完成贴膜作业的金属基板10正面进行图形的曝光、显影与去除部分图形光刻胶膜，以露出金属基板10正面后续需要进行电镀的区域图形。
步骤四、电镀第一金属层
参见图4，在步骤三中金属基板10正面去除部分图形的光刻胶膜的区域内通过多层电镀方式形成第一金属层13，所述第一金属层13可以采用自下而上依次为镍、铜、镍、钯、金五层金属层或镍、铜、银三层金属层，或者其他类似结构。以镍、铜、镍、鈀、金五层金属层为例，其中第一层镍层主要起到抗蚀刻阻挡层的作用，而中间的铜层、镍层和鈀层主要起结合增高的作用，最外层的金层主要起到与金属丝键合的作用。
步骤五、金属基板正面及背面去膜作业
参见图5，将金属基板10正面及背面余下的光刻胶膜去除，在金属基板10正面相对形成内引脚3。
步骤六、装片打线
参见图6~图7，在步骤五形成的内引脚3之间的金属基板10正面通过导电或不导电粘结物质7进行芯片4的植入，以及在芯片4正面与内引脚3正面之间进行键合金属线5作业。
步骤七、包封
参见图8，利用塑封料注入设备，将已完成芯片植入以及键合金属线作业的金属基板10进行包封塑封料作业，并进行塑封料包封后固化作业。
步骤八、贴膜作业
参见图9，利用贴膜设备在完成包封以及固化作业的金属基板10在正面及背面分别贴上可进行曝光显影的光刻胶膜11和12，以保护后续的蚀刻工艺作业，因此光刻胶膜可以是干式光刻胶膜也可以是湿式光刻胶膜。
步骤九、金属基板背面去除部分图形的光刻胶膜
参见图10，利用曝光显影设备将步骤八完成贴膜作业的金属基板10背面进行图形的曝光、显影与去除部分图形光刻胶膜，以露出金属基板10背面后续需要进行蚀刻的区域图形。
步骤十、金属基板背面进行全蚀刻或半蚀刻作业
参见图11、对步骤九中金属基板背面去除部分图形的光刻胶膜的区域同时进行全蚀刻或半蚀刻，在金属基板背面形成凹陷的蚀刻区域，同时相对形成外引脚1。
步骤十一、金属基板正面及背面去膜作业
参见图12，将金属基板正面及背面余下的光刻胶膜去除。
步骤十二、金属基板背面蚀刻区域填充填缝剂
参见图13，在所述金属基板背面的蚀刻区域内利用填充设备进行充填填缝剂9，并进行填缝剂9充填或包封后的固化作业，所述填缝剂可以是有填料或无填料的填缝剂。
步骤十三、外引脚背面进行微蚀刻
参见图14，对外引脚背面区域进行微蚀刻，在金属基板背面形成凹陷的微蚀刻区域。
步骤十四、形成锡球
参见图15，在金属基板背面微蚀刻区域内填入锡胶后再进行回流焊，在外引脚背面形成锡球8。
步骤十五、切割成品
参见图16，将步骤十四完成形成锡球的半成品进行切割作业，使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来，制得无基岛球栅阵列封装结构成品。
实施例2：无基岛单芯片单圈引脚（有内基岛）
参见图18（A）和图18（B），图18（A）本发明无基岛四面无引脚封装结构实施例2的结构示意图。图18（B）为图18（A）的俯视图。由图18（A）和图18（B）可以看出，实施例2与实施例1的不同之处仅在于：所述芯片4底部通过多层电镀方式形成内基岛2，此时芯片4通过导电或不导电粘结物质7设置于内基岛2正面。
实施例3：无基岛单芯片单圈引脚无源器件（无内基岛）
参见图19（A）和图19（B），图19（A）本发明无基岛四面无引脚封装结构实施例3的结构示意图。图19（B）为图19（A）的俯视图。由图19（A）和图19（B）可以看出，实施例3与实施例1的不同之处仅在于：所述内引脚3与内引脚3之间通过导电或不导电粘结物质7跨接有无源器件14。
实施例4：无基岛单芯片单圈引脚无源器件（有内基岛）
参见图20（A）和图20（B），图20（A）本发明无基岛四面无引脚封装结构实施例4的结构示意图。图20（B）为图20（A）的俯视图。由图20（A）和图20（B）可以看出，实施例4与实施例3的不同之处仅在于：所述芯片4底部通过多层电镀方式形成内基岛2，此时芯片4通过导电或不导电粘结物质7设置于内基岛2正面。
实施例5：无基岛单芯片单圈引脚静电释放圈（无内基岛）
参见图21（A）和图21（B），图21（A）本发明无基岛四面无引脚封装结构实施例5的结构示意图。图21（B）为图21（A）的俯视图。由图21（A）和图21（B）可以看出，实施例5与实施例1的不同之处仅在于：所述外引脚1与外引脚1之间设置有外静电释放圈15，所述外静电释放圈15正面通过多层电镀方式形成内静电释放圈16，所述内静电释放圈16正面与芯片4正面之间通过金属线5连接。
实施例6：无基岛单芯片单圈引脚静电释放圈（有内基岛）
参见图22（A）和图22（B），图22（A）本发明无基岛四面无引脚封装结构实施例6的结构示意图。图22（B）为图22（A）的俯视图。由图22（A）和图22（B）可以看出，实施例6与实施例1的不同之处仅在于：所述芯片4底部通过多层电镀方式形成内基岛2，此时芯片4通过导电或不导电粘结物质7设置于内基岛2正面。
实施例7：无基岛单芯片单圈引脚静电释放圈无源器件（无内基岛）
参见图23（A）和图23（B），图23（A）本发明无基岛四面无引脚封装结构实施例7的结构示意图。图23（B）为图23（A）的俯视图。由图23（A）和图23（B）可以看出，实施例7与实施例5的不同之处仅在于：所述内引脚3与内引脚3之间通过导电或不导电粘结物质7跨接有无源器件14。
实施例8：无基岛单芯片单圈引脚静电释放圈无源器件（有内基岛）
参见图24（A）和图24（B），图24（A）本发明无基岛四面无引脚封装结构实施例8的结构示意图。图24（B）为图24（A）的俯视图。由图24（A）和图24（B）可以看出，实施例8与实施例7的不同之处仅在于：所述芯片4底部通过多层电镀方式形成内基岛2，此时芯片4通过导电或不导电粘结物质7设置于内基岛2正面。
实施例9：无基岛单芯片多圈引脚（无内基岛）
参见图25（A）和图25（B），图25（A）本发明无基岛四面无引脚封装结构实施例9的结构示意图。图25（B）为图25（A）的俯视图。由图25（A）和图25（B）可以看出，实施例9与实施例1的不同之处仅在于：所述外引脚1有多圈，所述多圈外引脚1正面通过多层电镀方式形成内引脚3。
实施例10：无基岛单芯片多圈引脚（有内基岛）
参见图26（A）和图26（B），图26（A）本发明无基岛四面无引脚封装结构实施例10的结构示意图。图26（B）为图26（A）的俯视图。由图26（A）和图26（B）可以看出，实施例10与实施例9的不同之处仅在于：所述芯片4底部通过多层电镀方式形成内基岛2，此时芯片4通过导电或不导电粘结物质7设置于内基岛2正面。
实施例11：无基岛单芯片多圈引脚无源器件（无内基岛）
参见图27（A）和图27（B），图27（A）本发明无基岛四面无引脚封装结构实施例11的结构示意图。图27（B）为图27（A）的俯视图。由图27（A）和图27（B）可以看出，实施例11与实施例9的不同之处仅在于：所述内引脚3与内引脚3之间通过导电或不导电粘结物质7跨接有无源器件14。
实施例12：无基岛单芯片多圈引脚无源器件（有内基岛）
参见图28（A）和图28（B），图28（A）本发明无基岛四面无引脚封装结构实施例12的结构示意图。图28（B）为图28（A）的俯视图。由图28（A）和图28（B）可以看出，实施例12与实施例11的不同之处仅在于：所述芯片4底部通过多层电镀方式形成内基岛2，此时芯片4通过导电或不导电粘结物质7设置于内基岛2正面。
实施例13：无基岛单芯片多圈引脚静电释放圈（无内基岛）
参见图29（A）和图29（B），图29（A）本发明无基岛四面无引脚封装结构实施例13的结构示意图。图29（B）为图29（A）的俯视图。由图29（A）和图29（B）可以看出，实施例13与实施例9的不同之处仅在于：所述外引脚1与外引脚1之间设置有外静电释放圈15，所述外静电释放圈15正面通过多层电镀方式形成内静电释放圈16，所述内静电释放圈16正面与芯片4正面之间通过金属线5连接。
实施例14：无基岛单芯片多圈引脚静电释放圈（有内基岛）
参见图30（A）和图30（B），图30（A）本发明无基岛四面无引脚封装结构实施例14的结构示意图。图30（B）为图30（A）的俯视图。由图30（A）和图30（B）可以看出，实施例14与实施例13的不同之处仅在于：所述芯片4底部通过多层电镀方式形成内基岛2，此时芯片4通过导电或不导电粘结物质7设置于内基岛2正面。
实施例15：无基岛单芯片多圈引脚静电释放圈无源器件（无内基岛）
参见图31（A）和图31（B），图31（A）本发明无基岛四面无引脚封装结构实施例15的结构示意图。图31（B）为图31（A）的俯视图。由图31（A）和图31（B）可以看出，实施例15与实施例13的不同之处仅在于：所述内引脚3与内引脚3之间通过导电或不导电粘结物质7跨接有无源器件14。
实施例16：无基岛单芯片多圈引脚静电释放圈无源器件（有内基岛）
参见图32（A）和图32（B），图32（A）本发明无基岛四面无引脚封装结构实施例16的结构示意图。图32（B）为图32（A）的俯视图。由图32（A）和图32（B）可以看出，实施例16与实施例15的不同之处仅在于：所述芯片4底部通过多层电镀方式形成内基岛2，此时芯片4通过导电或不导电粘结物质7设置于内基岛2正面。
实施例17：无基岛多芯片单圈引脚（无内基岛）
参见图33（A）和图33（B），图33（A）本发明无基岛四面无引脚封装结构实施例18的结构示意图。图33（B）为图33（A）的俯视图。由图33（A）和图33（B）可以看出，实施例17与实施例1的不同之处仅在于：所述芯片4有多个，所述芯片4正面与芯片4正面之间通过金属线5相连接。
实施例18：无基岛多芯片单圈引脚（有内基岛）
参见图34（A）和图34（B），图34（A）本发明无基岛四面无引脚封装结构实施例18的结构示意图。图34（B）为图34（A）的俯视图。由图34（A）和图34（B）可以看出，实施例18与实施例17的不同之处仅在于：所述芯片4底部通过多层电镀方式形成内基岛2，此时芯片4通过导电或不导电粘结物质7设置于内基岛2正面。
实施例19：无基岛多芯片单圈引脚无源器件（无内基岛）
参见图35（A）和图35（B），图35（A）本发明无基岛四面无引脚封装结构实施例19的结构示意图。图35（B）为图35（A）的俯视图。由图35（A）和图35（B）可以看出，实施例19与实施例3的不同之处仅在于：所述芯片4有多个，所述芯片4正面与芯片4正面之间通过金属线5相连接。
实施例20：无基岛多芯片单圈引脚无源器件（有内基岛）
参见图36（A）和图36（B），图36（A）本发明无基岛四面无引脚封装结构实施例20的结构示意图。图36（B）为图36（A）的俯视图。由图36（A）和图36（B）可以看出，实施例20与实施例19的不同之处仅在于：所述芯片4底部通过多层电镀方式形成内基岛2，此时芯片4通过导电或不导电粘结物质7设置于内基岛2正面。
实施例21：无基岛多芯片单圈引脚静电释放圈（无内基岛）
参见图37（A）和图37（B），图37（A）本发明无基岛四面无引脚封装结构实施例21的结构示意图。图37（B）为图37（A）的俯视图。由图37（A）和图37（B）可以看出，实施例21与实施例5的不同之处仅在于：所述芯片4有多个，所述芯片4正面与芯片4正面之间通过金属线5相连接。
实施例22：无基岛多芯片单圈引脚静电释放圈（有内基岛）
参见图38（A）和图38（B），图38（A）本发明无基岛四面无引脚封装结构实施例22的结构示意图。图38（B）为图38（A）的俯视图。由图38（A）和图38（B）可以看出，实施例22与实施例21的不同之处在于：所述芯片4底部通过多层电镀方式形成内基岛2，此时芯片4通过导电或不导电粘结物质7设置于内基岛2正面。
实施例23：无基岛多芯片单圈引脚静电释放圈无源器件（无内基岛）
参见图39（A）和图39（B），图39（A）本发明无基岛四面无引脚封装结构实施例23的结构示意图。图39（B）为图39（A）的俯视图。由图39（A）和图39（B）可以看出，实施例23与实施例7的不同之处仅在于：所述芯片4有多个，所述芯片4正面与芯片4正面之间通过金属线5相连接。
实施例24：无基岛多芯片单圈引脚静电释放圈无源器件（有内基岛）
参见图40（A）和图40（B），图40（A）本发明无基岛四面无引脚封装结构实施例24的结构示意图。图40（B）为图40（A）的俯视图。由图40（A）和图40（B）可以看出，实施例24与实施例23的不同之处仅在于：所述芯片4底部通过多层电镀方式形成内基岛2，此时芯片4通过导电或不导电粘结物质7设置于内基岛2正面。
实施例25：无基岛多芯片多圈引脚（无内基岛）
参见图41（A）和图41（B），图41（A）本发明无基岛四面无引脚封装结构实施例25的结构示意图。图41（B）为图41（A）的俯视图。由图41（A）和图41（B）可以看出，实施例25与实施例17的不同之处仅在于：所述外引脚1有多圈，所述多圈外引脚1正面通过多层电镀方式形成内引脚3。
实施例26：无基岛多芯片多圈引脚（有内基岛）
参见图42（A）和图42（B），图42（A）本发明无基岛四面无引脚封装结构实施例26的结构示意图。图42（B）为图42（A）的俯视图。由图42（A）和图42（B）可以看出，实施例26与实施例25的不同之处仅在于：所述芯片4底部通过多层电镀方式形成内基岛2，此时芯片4通过导电或不导电粘结物质7设置于内基岛2正面。
实施例27：无基岛多芯片多圈引脚无源器件（无内基岛）
参见图43（A）和图43（B），图43（A）本发明无基岛四面无引脚封装结构实施例27的结构示意图。图43（B）为图43（A）的俯视图。由图43（A）和图43（B）可以看出，实施例27与实施例19的不同之处仅在于：所述外引脚1有多圈，所述多圈外引脚1正面通过多层电镀方式形成内引脚3。
实施例28：无基岛多芯片多圈引脚无源器件（有内基岛）
参见图44（A）和图44（B），图44（A）本发明无基岛四面无引脚封装结构实施例28的结构示意图。图44（B）为图44（A）的俯视图。由图44（A）和图44（B）可以看出，实施例28与实施例27的不同之处仅在于：所述芯片4底部通过多层电镀方式形成内基岛2，此时芯片4通过导电或不导电粘结物质7设置于内基岛2正面。
实施例29：无基岛多芯片多圈引脚静电释放圈（无内基岛）
参见图44（A）和图44（B），图44（A）本发明无基岛四面无引脚封装结构实施例29的结构示意图。实施例29与实施例21的不同之处在于：所述外引脚1有多圈，所述多圈外引脚1正面通过多层电镀方式形成内引脚3。
实施例30：无基岛多芯片多圈引脚静电释放圈（有内基岛）
参见图46（A）和图46（B），图46（A）本发明无基岛四面无引脚封装结构实施例30的结构示意图。图46（B）为图46（A）的俯视图。由图46（A）和图46（B）可以看出，实施例30与实施例29的不同之处在于：所述芯片4底部通过多层电镀方式形成内基岛2，此时芯片4通过导电或不导电粘结物质7设置于内基岛2正面。
实施例31：无基岛多芯片多圈引脚静电释放圈无源器件（无内基岛）
参见图47（A）和图47（B），图47（A）本发明无基岛四面无引脚封装结构实施例31的结构示意图。图47（B）为图47（A）的俯视图。由图47（A）和图47（B）可以看出，实施例31与实施例23的不同之处在于：所述外引脚1有多圈，所述多圈外引脚1正面通过多层电镀方式形成内引脚3。
实施例32：无基岛多芯片多圈引脚静电释放圈无源器件（有内基岛）
参见图48（A）和图48（B），图48（A）本发明无基岛四面无引脚封装结构实施例32的结构示意图。图48（B）为图48（A）的俯视图。由图48（A）和图48（B）可以看出，实施例32与实施例31的不同之处在于：所述芯片4底部通过多层电镀方式形成内基岛2，此时芯片4通过导电或不导电粘结物质7设置于内基岛2正面。

Claims (9)

1.一种无基岛球栅阵列封装结构，其特征在于：它包括外引脚（1），所述外引脚（1）正面通过多层电镀方式形成内引脚（3），所述内引脚（3）与内引脚（3）之间通过导电或不导电粘结物质（7）设置有一个芯片（4），所述内引脚（3）正面延伸到芯片（4）旁边，所述芯片（4）正面与内引脚（3）正面之间用金属线（5）连接，所述内引脚（3）、芯片（4）和金属线（5）外包封有塑封料（6），所述外引脚（1）外围的区域以及外引脚（1）与外引脚（1）之间的区域嵌置有填缝剂（9），且外引脚（1）的背面露出填缝剂（9）外，在露出填缝剂（9）外的外引脚（1）的背面设置有锡球（8）。
2.根据权利要求1所述的一种无基岛球栅阵列封装结构，其特征在于：所述填缝剂（9）采用有填料填充物质和无填料填充物质。
3.一种如权利要求1所述的无基岛球栅阵列封装结构的制造方法，其特征在于所述方法包括以下工艺步骤：
步骤一、取金属基板
步骤二、贴膜作业
利用贴膜设备在金属基板的正面及背面分别贴上可进行曝光显影的光刻胶膜，
步骤三、金属基板正面去除部分图形的光刻胶膜
利用曝光显影设备将步骤二完成贴膜作业的金属基板正面进行图形的曝光、显影与去除部分图形光刻胶膜，以露出金属基板正面后续需要进行电镀的区域图形，
步骤四、电镀第一金属层
对步骤三中金属基板正面去除部分图形的光刻胶膜的区域内通过多层电镀方式形成第一金属层，
步骤五、金属基板正面及背面去膜作业
将金属基板正面及背面余下的光刻胶膜去除，在金属基板正面相对形成内引脚，
步骤六、装片打线
在步骤五形成的内引脚之间的金属基板正面通过导电或不导电粘结物质进行芯片的植入，以及在芯片正面与内引脚正面之间进行键合金属线作业，
步骤七、包封
利用塑封料注入设备，将已完成芯片植入以及键合金属线作业的金属基板进行包封塑封料作业，并进行塑封料包封后固化作业，
步骤八、贴膜作业
利用贴膜设备在完成包封以及固化作业的金属基板在正面及背面分别贴上可进行曝光显影的光刻胶膜，
步骤九、金属基板背面去除部分图形的光刻胶膜
利用曝光显影设备将步骤八完成贴膜作业的金属基板背面进行图形的曝光、显影与去除部分图形光刻胶膜，以露出金属基板背面后续需要进行蚀刻的区域图形，
步骤十、金属基板背面进行全蚀刻或半蚀刻作业
对步骤九中金属基板背面去除部分光刻胶膜的图形区域同时进行全蚀刻或半蚀刻，在金属基板背面形成凹陷的蚀刻区域，同时相对形成外引脚，
步骤十一、金属基板正面及背面去膜作业
将金属基板正面及背面余下的光刻胶膜去除，
步骤十二、金属基板背面蚀刻区域填充填缝剂
在所述金属基板背面的蚀刻区域内利用填充的设备进行充填填缝剂，并进行填缝剂充填或包封后的固化作业，
步骤十三、外引脚背面进行微蚀刻
对外引脚背面区域进行微蚀刻，在金属基板背面形成凹陷的微蚀刻区域，
步骤十四、形成锡球
在金属基板背面微蚀刻区域内填入锡胶后再进行回流焊，在外引脚背面形成锡球，
步骤十五、切割成品
将步骤十四完成形成锡球的半成品进行切割作业，使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来，制得无基岛球栅阵列封装结构成品。
4.根据权利要求3所述的无基岛球栅阵列封装结构的制造方法，其特征在于：所述芯片（4）底部通过多层电镀方式形成内基岛（3），此时芯片（4）通过导电或不导电粘结物质（7）设置于内基岛（3）正面。
5.根据权利要求3所述的无基岛球栅阵列封装结构的制造方法，其特征在于：所述内引脚（3）与内引脚（3）之间通过导电或不导电粘结物质（7）跨接有无源器件（14）。
6.根据权利要求3所述的无基岛球栅阵列封装结构的制造方法，其特征在于：所述外引脚（1）与外引脚（1）之间设置有外静电释放圈（15），所述外静电释放圈（15）正面通过多层电镀方式形成内静电释放圈（16），所述内静电释放圈（16）正面与芯片（4）正面之间通过金属线（5）连接。
7.根据权利要求3~6其中之一所述的无基岛球栅阵列封装结构的制造方法，其特征在于：所述芯片（4）有单个，所述外引脚（1）有多圈。
8.根据权利要求3~6其中之一所述的无基岛球栅阵列封装结构的制造方法，其特征在于：所述芯片（4）有多个，所述外引脚（1）有单圈。
9.根据权利要求3~6其中之一所述的无基岛球栅阵列封装结构的制造方法，其特征在于：所述芯片（4）有多个，所述外引脚（1）有多圈。
CN201110389700.0A 2011-11-30 2011-11-30 无基岛球栅阵列封装结构及其制造方法 Active CN102376672B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201110389700.0A CN102376672B (zh) 2011-11-30 2011-11-30 无基岛球栅阵列封装结构及其制造方法
PCT/CN2012/000020 WO2013078751A1 (en) 2011-11-30 2012-01-06 No-exposed-pad ball grid array (bga) packaging structures and method for manufacturing the same
JP2014542678A JP2014533892A (ja) 2011-11-30 2012-01-06 非露出パッドボールグリッドアレイパッケージ構造及びその製造方法
US14/259,139 US9252113B2 (en) 2011-11-30 2014-04-22 No-exposed-pad ball grid array (BGA) packaging structures and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110389700.0A CN102376672B (zh) 2011-11-30 2011-11-30 无基岛球栅阵列封装结构及其制造方法

Publications (2)

Publication Number Publication Date
CN102376672A true CN102376672A (zh) 2012-03-14
CN102376672B CN102376672B (zh) 2014-10-29

Family

ID=45795048

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110389700.0A Active CN102376672B (zh) 2011-11-30 2011-11-30 无基岛球栅阵列封装结构及其制造方法

Country Status (4)

Country Link
US (1) US9252113B2 (zh)
JP (1) JP2014533892A (zh)
CN (1) CN102376672B (zh)
WO (1) WO2013078751A1 (zh)

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102856285A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片倒装先封装后蚀刻基岛埋入封装结构及其制造方法
CN102856283A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片正装先封装后蚀刻基岛埋入封装结构及其制造方法
CN102856267A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 多芯片倒装先封装后蚀刻基岛埋入封装结构及其制造方法
CN102856288A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 多芯片正装先蚀刻后封装基岛埋入封装结构及其制造方法
CN102856270A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片倒装先封装后蚀刻无基岛封装结构及其制造方法
CN102856292A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片倒装先蚀刻后封装无基岛封装结构及其制造方法
CN102856293A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片正装先蚀刻后封装无基岛封装结构及其制造方法
CN102856289A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片倒装先蚀刻后封装基岛露出封装结构及其制造方法
CN102856291A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 多芯片正装先蚀刻后封装无基岛封装结构及其制造方法
CN102856290A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片倒装先蚀刻后封装基岛埋入封装结构及其制造方法
CN102856271A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 多芯片倒装先蚀刻后封装无基岛封装结构及其制造方法
CN102856287A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 多芯片正装先封装后蚀刻基岛露出封装结构及其制造方法
CN102856268A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 多芯片正装先封装后蚀刻无基岛封装结构及其制造方法
CN102856294A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片正装先蚀刻后封装基岛埋入封装结构及其制造方法
CN102856284A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 多芯片倒装先封装后蚀刻基岛露出封装结构及其制造方法
CN102856286A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片正装先封装后蚀刻无基岛封装结构及其制造方法
CN102867790A (zh) * 2012-05-09 2013-01-09 江苏长电科技股份有限公司 多芯片正装先蚀刻后封装基岛露出封装结构及其制造方法
CN102867802A (zh) * 2012-05-09 2013-01-09 江苏长电科技股份有限公司 多芯片倒装先蚀刻后封装基岛露出封装结构及其制造方法
CN102867791A (zh) * 2012-05-09 2013-01-09 江苏长电科技股份有限公司 多芯片倒装先蚀刻后封装基岛埋入封装结构及其制造方法
CN102867789A (zh) * 2012-05-09 2013-01-09 江苏长电科技股份有限公司 单芯片正装先封装后蚀刻基岛露出封装结构及其制造方法
CN102881671A (zh) * 2012-05-09 2013-01-16 江苏长电科技股份有限公司 单芯片正装先蚀刻后封装基岛露出封装结构及其制造方法
CN102881664A (zh) * 2012-05-09 2013-01-16 江苏长电科技股份有限公司 多芯片倒装先封装后蚀刻无基岛封装结构及其制造方法
CN102881670A (zh) * 2012-05-09 2013-01-16 江苏长电科技股份有限公司 多芯片正装先封装后蚀刻基岛埋入封装结构及其制造方法
CN105161451A (zh) * 2015-07-30 2015-12-16 南通富士通微电子股份有限公司 半导体叠层封装方法
CN113611753A (zh) * 2021-07-20 2021-11-05 东莞先导先进科技有限公司 一种红外探测器封装结构及封装方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160218021A1 (en) * 2015-01-27 2016-07-28 Advanced Semiconductor Engineering, Inc. Semiconductor package and method of manufacturing the same
DE102017104276B4 (de) * 2017-03-01 2020-01-16 Osram Opto Semiconductors Gmbh Verfahren zum Befestigen eines Halbleiterchips auf einem Leiterrahmen und elektronisches Bauelement
US10593563B2 (en) 2017-04-13 2020-03-17 Invensas Corporation Fan-out wafer level package with resist vias
US11729915B1 (en) * 2022-03-22 2023-08-15 Tactotek Oy Method for manufacturing a number of electrical nodes, electrical node module, electrical node, and multilayer structure

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200737433A (en) * 2006-03-24 2007-10-01 Chipmos Technologies Inc Fabricating process of leadframe-based BGA packages and leadless leadframe utilized in the process
US20070296067A1 (en) * 2006-06-22 2007-12-27 Samsung Electronics Co., Ltd. Bga semiconductor package and method of fabricating the same
US20100052141A1 (en) * 2008-09-01 2010-03-04 Cambridge Silicon Radio Ltd. Qfn package
CN101814481A (zh) * 2010-04-30 2010-08-25 江苏长电科技股份有限公司 无基岛引线框结构及其生产方法
CN201681936U (zh) * 2010-04-30 2010-12-22 江苏长电科技股份有限公司 无基岛无源器件封装结构
CN102376656A (zh) * 2011-11-28 2012-03-14 江苏长电科技股份有限公司 无基岛四面无引脚封装结构及其制造方法
CN202394869U (zh) * 2011-11-25 2012-08-22 江苏长电科技股份有限公司 无基岛芯片直放球栅阵列封装结构

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2781018B2 (ja) * 1989-09-06 1998-07-30 新光電気工業株式会社 半導体装置およびその製造方法
US5173766A (en) * 1990-06-25 1992-12-22 Lsi Logic Corporation Semiconductor device package and method of making such a package
KR100437436B1 (ko) * 1994-03-18 2004-07-16 히다치 가세고교 가부시끼가이샤 반도체패키지의제조법및반도체패키지
JP3522403B2 (ja) * 1994-08-24 2004-04-26 富士通株式会社 半導体装置
JP3732266B2 (ja) * 1996-01-10 2006-01-05 旭化成エレクトロニクス株式会社 微細厚膜接続基板とその製造方法
US6451627B1 (en) * 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
JP2001156212A (ja) * 1999-09-16 2001-06-08 Nec Corp 樹脂封止型半導体装置及びその製造方法
JP3767398B2 (ja) * 2001-03-19 2006-04-19 カシオ計算機株式会社 半導体装置およびその製造方法
JP3650970B2 (ja) * 2001-08-21 2005-05-25 沖電気工業株式会社 半導体装置の製造方法
JP4159431B2 (ja) * 2002-11-15 2008-10-01 株式会社ルネサステクノロジ 半導体装置の製造方法
US7157791B1 (en) * 2004-06-11 2007-01-02 Bridge Semiconductor Corporation Semiconductor chip assembly with press-fit ground plane
KR101064755B1 (ko) * 2008-12-24 2011-09-15 엘지이노텍 주식회사 다열 리드형 리드프레임 및 이를 이용한 반도체 패키지의 제조방법
US8929090B2 (en) * 2010-01-22 2015-01-06 Nec Corporation Functional element built-in substrate and wiring substrate
CN201681935U (zh) * 2010-04-30 2010-12-22 江苏长电科技股份有限公司 无基岛多圈脚静电释放圈无源器件封装结构
CN201752011U (zh) * 2010-04-30 2011-02-23 江苏长电科技股份有限公司 无基岛多圈脚封装结构
CN201681897U (zh) * 2010-04-30 2010-12-22 江苏长电科技股份有限公司 无基岛多圈脚静电释放圈封装结构
CN101950726B (zh) * 2010-09-04 2012-05-23 江苏长电科技股份有限公司 双面图形芯片正装先镀后刻单颗封装方法
CN101969032B (zh) * 2010-09-04 2012-04-11 江苏长电科技股份有限公司 双面图形芯片正装先镀后刻模组封装方法
US8735224B2 (en) * 2011-02-14 2014-05-27 Stats Chippac Ltd. Integrated circuit packaging system with routed circuit lead array and method of manufacture thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200737433A (en) * 2006-03-24 2007-10-01 Chipmos Technologies Inc Fabricating process of leadframe-based BGA packages and leadless leadframe utilized in the process
US20070296067A1 (en) * 2006-06-22 2007-12-27 Samsung Electronics Co., Ltd. Bga semiconductor package and method of fabricating the same
US20100052141A1 (en) * 2008-09-01 2010-03-04 Cambridge Silicon Radio Ltd. Qfn package
CN101814481A (zh) * 2010-04-30 2010-08-25 江苏长电科技股份有限公司 无基岛引线框结构及其生产方法
CN201681936U (zh) * 2010-04-30 2010-12-22 江苏长电科技股份有限公司 无基岛无源器件封装结构
CN202394869U (zh) * 2011-11-25 2012-08-22 江苏长电科技股份有限公司 无基岛芯片直放球栅阵列封装结构
CN102376656A (zh) * 2011-11-28 2012-03-14 江苏长电科技股份有限公司 无基岛四面无引脚封装结构及其制造方法

Cited By (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102856285A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片倒装先封装后蚀刻基岛埋入封装结构及其制造方法
CN102856283A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片正装先封装后蚀刻基岛埋入封装结构及其制造方法
CN102856267A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 多芯片倒装先封装后蚀刻基岛埋入封装结构及其制造方法
CN102856288A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 多芯片正装先蚀刻后封装基岛埋入封装结构及其制造方法
CN102856270A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片倒装先封装后蚀刻无基岛封装结构及其制造方法
CN102856292A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片倒装先蚀刻后封装无基岛封装结构及其制造方法
CN102856293A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片正装先蚀刻后封装无基岛封装结构及其制造方法
CN102856289A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片倒装先蚀刻后封装基岛露出封装结构及其制造方法
CN102856291A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 多芯片正装先蚀刻后封装无基岛封装结构及其制造方法
CN102856290A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片倒装先蚀刻后封装基岛埋入封装结构及其制造方法
CN102856271A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 多芯片倒装先蚀刻后封装无基岛封装结构及其制造方法
CN102856287A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 多芯片正装先封装后蚀刻基岛露出封装结构及其制造方法
CN102856268A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 多芯片正装先封装后蚀刻无基岛封装结构及其制造方法
CN102856294A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片正装先蚀刻后封装基岛埋入封装结构及其制造方法
CN102856284A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 多芯片倒装先封装后蚀刻基岛露出封装结构及其制造方法
CN102856286A (zh) * 2012-05-09 2013-01-02 江苏长电科技股份有限公司 单芯片正装先封装后蚀刻无基岛封装结构及其制造方法
CN102867790A (zh) * 2012-05-09 2013-01-09 江苏长电科技股份有限公司 多芯片正装先蚀刻后封装基岛露出封装结构及其制造方法
CN102867802A (zh) * 2012-05-09 2013-01-09 江苏长电科技股份有限公司 多芯片倒装先蚀刻后封装基岛露出封装结构及其制造方法
CN102867791A (zh) * 2012-05-09 2013-01-09 江苏长电科技股份有限公司 多芯片倒装先蚀刻后封装基岛埋入封装结构及其制造方法
CN102867789A (zh) * 2012-05-09 2013-01-09 江苏长电科技股份有限公司 单芯片正装先封装后蚀刻基岛露出封装结构及其制造方法
CN102881671A (zh) * 2012-05-09 2013-01-16 江苏长电科技股份有限公司 单芯片正装先蚀刻后封装基岛露出封装结构及其制造方法
CN102881664A (zh) * 2012-05-09 2013-01-16 江苏长电科技股份有限公司 多芯片倒装先封装后蚀刻无基岛封装结构及其制造方法
CN102881670A (zh) * 2012-05-09 2013-01-16 江苏长电科技股份有限公司 多芯片正装先封装后蚀刻基岛埋入封装结构及其制造方法
CN102856286B (zh) * 2012-05-09 2014-09-17 江苏长电科技股份有限公司 单芯片正装先封装后蚀刻无基岛封装结构及其制造方法
CN102856271B (zh) * 2012-05-09 2014-10-29 江苏长电科技股份有限公司 多芯片倒装先蚀刻后封装无基岛封装结构及其制造方法
CN102856291B (zh) * 2012-05-09 2014-10-29 江苏长电科技股份有限公司 多芯片正装先蚀刻后封装无基岛封装结构及其制造方法
CN102856285B (zh) * 2012-05-09 2014-10-29 江苏长电科技股份有限公司 单芯片倒装先封装后蚀刻基岛埋入封装结构及其制造方法
CN102856284B (zh) * 2012-05-09 2014-10-29 江苏长电科技股份有限公司 多芯片倒装先封装后蚀刻基岛露出封装结构及其制造方法
CN102856293B (zh) * 2012-05-09 2014-10-29 江苏长电科技股份有限公司 单芯片正装先蚀刻后封装无基岛封装结构及其制造方法
CN102881671B (zh) * 2012-05-09 2014-10-29 江苏长电科技股份有限公司 单芯片正装先蚀刻后封装基岛露出封装结构及其制造方法
CN102856289B (zh) * 2012-05-09 2014-10-29 江苏长电科技股份有限公司 单芯片倒装先蚀刻后封装基岛露出封装结构及其制造方法
CN102856292B (zh) * 2012-05-09 2014-10-29 江苏长电科技股份有限公司 单芯片倒装先蚀刻后封装无基岛封装结构及其制造方法
CN102856268B (zh) * 2012-05-09 2014-10-29 江苏长电科技股份有限公司 多芯片正装先封装后蚀刻无基岛封装结构及其制造方法
CN102856294B (zh) * 2012-05-09 2015-01-14 江苏长电科技股份有限公司 单芯片正装先蚀刻后封装基岛埋入封装结构及其制造方法
CN102856288B (zh) * 2012-05-09 2015-02-11 江苏长电科技股份有限公司 多芯片正装先蚀刻后封装基岛埋入封装结构及其制造方法
CN102856290B (zh) * 2012-05-09 2015-02-11 江苏长电科技股份有限公司 单芯片倒装先蚀刻后封装基岛埋入封装结构及其制造方法
CN102867789B (zh) * 2012-05-09 2015-03-04 江苏长电科技股份有限公司 单芯片正装先封装后蚀刻基岛露出封装结构及其制造方法
CN102867802B (zh) * 2012-05-09 2015-03-04 江苏长电科技股份有限公司 多芯片倒装先蚀刻后封装基岛露出封装结构及其制造方法
CN102881670B (zh) * 2012-05-09 2015-03-04 江苏长电科技股份有限公司 多芯片正装先封装后蚀刻基岛埋入封装结构及其制造方法
CN102856283B (zh) * 2012-05-09 2015-04-29 江苏长电科技股份有限公司 单芯片正装先封装后蚀刻基岛埋入封装结构及其制造方法
CN102867790B (zh) * 2012-05-09 2015-04-29 江苏长电科技股份有限公司 多芯片正装先蚀刻后封装基岛露出封装结构及其制造方法
CN102856287B (zh) * 2012-05-09 2015-04-29 江苏长电科技股份有限公司 多芯片正装先封装后蚀刻基岛露出封装结构及其制造方法
CN102856270B (zh) * 2012-05-09 2015-04-29 江苏长电科技股份有限公司 单芯片倒装先封装后蚀刻无基岛封装结构及其制造方法
CN102881664B (zh) * 2012-05-09 2015-06-03 江苏长电科技股份有限公司 多芯片倒装先封装后蚀刻无基岛封装结构及其制造方法
CN102856267B (zh) * 2012-05-09 2015-06-03 江苏长电科技股份有限公司 多芯片倒装先封装后蚀刻基岛埋入封装结构及其制造方法
CN102867791B (zh) * 2012-05-09 2015-06-03 江苏长电科技股份有限公司 多芯片倒装先蚀刻后封装基岛埋入封装结构及其制造方法
CN105161451A (zh) * 2015-07-30 2015-12-16 南通富士通微电子股份有限公司 半导体叠层封装方法
CN105161451B (zh) * 2015-07-30 2017-11-07 通富微电子股份有限公司 半导体叠层封装方法
CN113611753A (zh) * 2021-07-20 2021-11-05 东莞先导先进科技有限公司 一种红外探测器封装结构及封装方法

Also Published As

Publication number Publication date
JP2014533892A (ja) 2014-12-15
WO2013078751A1 (en) 2013-06-06
CN102376672B (zh) 2014-10-29
US9252113B2 (en) 2016-02-02
US20140312476A1 (en) 2014-10-23

Similar Documents

Publication Publication Date Title
CN102376672B (zh) 无基岛球栅阵列封装结构及其制造方法
CN102403283B (zh) 有基岛球栅阵列封装结构及其制造方法
CN102376656B (zh) 无基岛四面无引脚封装结构及其制造方法
CN102403282B (zh) 有基岛四面无引脚封装结构及其制造方法
CN102420206B (zh) 先镀后刻四面无引脚封装结构及其制造方法
CN202394869U (zh) 无基岛芯片直放球栅阵列封装结构
CN202394868U (zh) 单基岛露出多圈脚静电释放圈无源器件封装结构
CN102683315A (zh) 滚镀四面无引脚封装结构及其制造方法
CN202394873U (zh) 单基岛露出型单圈引脚球栅阵列封装结构
CN202394914U (zh) 多基岛露出型单圈引脚球栅阵列封装结构
CN202394910U (zh) 无基岛芯片倒装球栅阵列封装结构
CN202394904U (zh) 单基岛露出单圈脚静电释放圈无源器件封装结构
CN202443966U (zh) 多基岛露出多圈脚静电释放圈无源器件球栅阵列封装结构
CN202394872U (zh) 单基岛露出型单圈引脚静电释放圈球栅阵列封装结构
CN202394918U (zh) 单基岛露出单圈脚静电释放圈无源器件球栅阵列封装结构
CN202394878U (zh) 多基岛埋入多圈引脚静电释放圈球栅阵列封装结构
CN202394911U (zh) 多基岛露出型单圈引脚静电释放圈球栅阵列封装结构
CN202394916U (zh) 多基岛露出单圈脚静电释放圈无源器件球栅阵列封装结构
CN202394946U (zh) 单基岛埋入单圈引脚无源器件球栅阵列封装结构
CN202394915U (zh) 单基岛露出型单圈引脚无源器件球栅阵列封装结构
CN202394944U (zh) 多基岛埋入单圈引脚无源器件球栅阵列封装结构
CN202394919U (zh) 单基岛露出型多圈引脚静电释放圈球栅阵列封装结构
CN202394920U (zh) 多基岛露出型单圈引脚无源器件球栅阵列封装结构
CN202394938U (zh) 单基岛埋入多圈引脚球栅阵列封装结构
CN202394870U (zh) 无基岛芯片直放无源器件球栅阵列封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170323

Address after: The 200127 Tianjin FTA test area (Dongjiang Bonded Port) No. 6865 North Road, 1-1-1802-7 financial and trade center of Asia

Patentee after: Xin Xin finance leasing (Tianjin) Co., Ltd.

Address before: 214434 Binjiang Middle Road, Jiangyin Development Zone, Jiangsu, China, No. 275, No.

Patentee before: Jiangsu Changjiang Electronics Technology Co., Ltd.

EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20120314

Assignee: Jiangsu Changjiang Electronics Technology Co., Ltd.

Assignor: Xin Xin finance leasing (Tianjin) Co., Ltd.

Contract record no.: 2017320010028

Denomination of invention: Foundation island-free ball grid array packaging structure and manufacturing method thereof

Granted publication date: 20141029

License type: Exclusive License

Record date: 20170508

EE01 Entry into force of recordation of patent licensing contract
EC01 Cancellation of recordation of patent licensing contract

Assignee: JIANGSU CHANGJIANG ELECTRONICS TECHNOLOGY Co.,Ltd.

Assignor: Xin Xin finance leasing (Tianjin) Co., Ltd.

Contract record no.: 2017320010028

Date of cancellation: 20200515

EC01 Cancellation of recordation of patent licensing contract
TR01 Transfer of patent right

Effective date of registration: 20200604

Address after: 214434, No. 78, mayor road, Chengjiang, Jiangsu, Jiangyin, Wuxi

Patentee after: JIANGSU CHANGJIANG ELECTRONICS TECHNOLOGY Co.,Ltd.

Address before: 1-1-1802-7, North Zone, financial and Trade Center, No. 6865, Asia Road, Tianjin pilot free trade zone (Dongjiang Free Trade Port)

Patentee before: Xin Xin finance leasing (Tianjin) Co.,Ltd.

TR01 Transfer of patent right