JP3767398B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、柱状電極の上面を封止膜の上面よりも低くした半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
例えばCSP(chip size package)と呼ばれる半導体装置には、一例として、図6に示すようなものがある。この半導体装置では、シリコン等からなる半導体基板1の上面に接続パッド2が形成され、その上面の接続パッド2の中央部を除く部分に絶縁膜3が形成され、絶縁膜3に形成された開口部4を介して露出された接続パッド2の上面から絶縁膜3の上面の所定の箇所にかけて再配線5が形成され、再配線5の先端のパッド部上面に柱状電極6が形成され、柱状電極6を除く上面全体に封止膜7がその上面が柱状電極6の上面よりも高くなるように形成され、封止膜7に形成された開口部8内およびその上側に半田ボール9が柱状電極6に導電接続されて形成された構造となっている。
【0003】
この場合、柱状電極6の上面を封止膜7の上面よりも低くし、封止膜7に形成された開口部8内およびその上側に半田ボール9を柱状電極6に導電接続させて形成しているのは、この半導体装置を回路基板(図示せず)上に実装した後において、温度サイクル試験等を行ったとき、半導体基板1と回路基板との間の熱膨張係数差に起因して発生する応力により、柱状電極6と半田ボール9との界面にクラックが発生しにくいようにするためである。
【0004】
次に、この半導体装置の製造方法の一例について、図7〜図10を順に参照して説明する。まず、図7に示すように、ウエハ状態の半導体基板1の上面に接続パッド2が形成され、その上面の接続パッド2の中央部を除く部分に絶縁膜3が形成され、絶縁膜3に形成された開口部4を介して露出された接続パッド2の上面から絶縁膜3の上面の所定の箇所にかけて再配線5が形成され、再配線5の先端のパッド部上面に一例として高さ約120μm程度の柱状電極6が形成されたものを用意する。
【0005】
次に、図8に示すように、柱状電極6および再配線5を含む絶縁膜3の上面全体にエポキシ系樹脂からなる封止膜7をトランスファモールド法、ディスペンサ法、ディッピング法、印刷法等により厚さが柱状電極6の高さよりもやや厚くなるように形成する。したがって、この状態では、柱状電極6の上面は封止膜7によって覆われている。
【0006】
次に、図9に示すように、封止膜7の上面側および柱状電極6の上面側を研磨することにより、柱状電極6の上面を露出させるとともに、この露出された柱状電極6の上面を封止膜7の上面と面一とする。この場合の研磨は、柱状電極6の上面を露出させるだけでなく、封止膜7の表面(上面)仕上げを兼ねているので、柱状電極6の上面側を約30μm程度研磨する。したがって、この状態における柱状電極6の高さは約90μm程度となる。
【0007】
次に、図10に示すように、ハーフエッチング処理により柱状電極6の上面側を約30μm程度エッチングし、封止膜7に開口部8を形成する。したがって、この状態における柱状電極6の高さは約60μm程度となる。次に、図6に示すように、封止膜7に形成された開口部8内およびその上側に半田ボール9を柱状電極6に導電接続させて形成する。次に、ダイシング工程を経ると、個々のチップからなる半導体装置が得られる。
【0008】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置では、柱状電極6の当初の高さが約120μm程度と比較的高いが、表面仕上げを兼ねた研磨処理およびハーフエッチング処理を経ると、柱状電極6の高さが当初の半分の約60μm程度と低くなり、柱状電極6自体による応力の緩和が低下するという問題があった。また、ハーフエッチング処理により柱状電極6の高さにばらつきが生じ、ひいては半田ボール9の高さにばらつきが生じ、回路基板との導電接続に支障を来すことがあるという問題があった。さらに、ハーフエッチング処理により柱状電極6の上面側をエッチングし、封止膜7に開口部8を形成しているので、製造工程が複雑になるという問題もあった。
この発明の課題は、柱状電極の上面を封止膜の上面よりも低くした半導体装置において、柱状電極の高さを高くし且つ均一にすることである。
この発明の他の課題は、柱状電極の上面を封止膜の上面よりも低くした半導体装置の製造工程を容易とすることである。
【0009】
【課題を解決するための手段】
請求項1に記載の発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された柱状電極と、前記柱状電極を除く前記半導体基板上に形成され、上面が前記柱状電極の上面と面一である第1の封止膜と、前記第1の封止膜上に形成され、前記柱状電極の上面に対応する位置に開口部を有する第2の封止膜とを具備し、前記第2の封止膜に形成された開口部内およびその上側に半田ボールが前記柱状電極に導電接続されて形成された構造となっていることを特徴とするものである。請求項2に記載の発明に係る半導体装置の製造方法は、半導体基板上に柱状電極を形成し、前記柱状電極を含む前記半導体基板上に第1の封止膜を形成し、前記第1の封止膜の上面側および前記柱状電極の上面側を研磨することにより、前記柱状電極の上面を露出させるとともに、この露出された柱状電極の上面を前記第1の封止膜の上面と面一とし、前記第1の封止膜上に第2の封止膜を前記柱状電極の上面に対応する位置に開口部を有するように形成することを特徴とするものである。請求項3に記載の発明に係る半導体装置の製造方法は、請求項2に記載の発明において、前記柱状電極の上面側を5〜20μm程度研磨することを特徴とするものである。請求項4に記載の発明に係る半導体装置の製造方法は、請求項2または3に記載の発明において、前記第2の封止膜をスクリーン印刷法あるいはフォトリソグラフィ法により形成することを特徴とするものである。請求項5に記載の発明に係る半導体装置の製造方法は、請求項2〜4のいずれかに記載の発明において、前記第2の封止膜の開口部内およびその上側に低融点金属層を形成することを特徴とするものである。そして、請求項1に記載の発明によれば、上面が柱状電極の上面と面一となるように形成された第1の封止膜上に第2の封止膜を柱状電極の上面に対応する位置に開口部を有するように形成しているので、柱状電極の高さが第1の封止膜の厚さと同じとなり、したがって柱状電極の高さを高くし且つ均一にすることができる。また、請求項2に記載の発明によれば、第1の封止膜の上面側を研磨することにより、柱状電極の上面を露出させるとともに、この露出され柱状電極の上面を第1の封止膜の上面と面一とし、第1の封止膜上に第2の封止膜を柱状電極の上面に対応する位置に開口部を有するように形成しているので、従来のハーフエッチング処理の代わりに、第2の封止膜を形成すればよく、したがって製造工程を容易とすることができる。
【0010】
【発明の実施の形態】
図1はこの発明の一実施形態における半導体装置の断面図を示したものである。この半導体装置では、シリコン等からなる半導体基板11の上面に接続パッド12が形成され、その上面の接続パッド12の中央部を除く部分に絶縁膜13が形成され、絶縁膜13に形成された開口部14を介して露出された接続パッド12の上面から絶縁膜13の上面の所定の箇所にかけて再配線15が形成され、再配線15の先端のパッド部上面に柱状電極16が形成され、柱状電極16を除く上面全体に第1の封止膜17がその上面が柱状電極16の上面と実質的に面一となるように形成され、柱状電極16を除く第1の封止膜17の上面に第2の封止膜18が形成され、第2の封止膜18に形成された開口部19内およびその上側に半田ボール(低融点金属層)20が柱状電極16に導電接続されて形成された構造となっている。
【0011】
この場合、柱状電極16の上面を第1の封止膜17の上面と面一とし、第1の封止膜17上に形成された第2の封止膜18に形成された開口部19内およびその上側に半田ボール20を柱状電極16に導電接続させて形成しているのは、この半導体装置を回路基板(図示せず)上に実装した後において、温度サイクル試験等を行ったとき、半導体基板11と回路基板との間の熱膨張係数差に起因して発生する応力により、柱状電極16と半田ボール20との界面にクラックが発生しにくいようにするためである。
【0012】
次に、この半導体装置の製造方法の一例について、図2〜図5を順に参照して説明する。まず、図2に示すように、ウエハ状態の半導体基板11の上面に接続パッド12が形成され、その上面の接続パッド12の中央部を除く部分に絶縁膜13が形成され、絶縁膜13に形成された開口部14を介して露出された接続パッド12の上面から絶縁膜13の上面の所定の箇所にかけて再配線15が形成され、再配線15の先端のパッド部上面に一例として高さ約120μm程度の柱状電極16が形成されたものを用意する。
【0013】
次に、図3に示すように、柱状電極16および再配線15を含む絶縁膜13の上面全体にエポキシ系樹脂からなる第1の封止膜17をトランスファモールド法、ディスペンサ法、ディッピング法、印刷法等により厚さが柱状電極16の高さよりもやや厚くなるように形成する。したがって、この状態では、柱状電極16の上面は第1の封止膜17によって覆われている。
【0014】
次に、図4に示すように、第1の封止膜17の上面側および柱状電極16の上面側を研磨することにより、柱状電極16の上面を露出させるとともに、この露出された柱状電極6の上面を封止膜7の上面と面一とする。この場合の研磨は、後述する第2の封止膜18の形成により第1の封止膜17の表面(上面)仕上げを行う必要がないので、柱状電極16の上面を露出させるとともに、この露出された柱状電極6の上面を封止膜7の上面と面一とするだけでよい。そこで、柱状電極16の上面側を従来(約30μm程度)よりも少なく例えば約5〜20μm程度研磨する。したがって、この状態における柱状電極16の高さは約100〜115μm程度となる。
【0015】
次に、図5に示すように、柱状電極16を除く第1の封止膜17の上面にエポキシ系樹脂からなる第2の封止膜18をスクリーン印刷法、フォトリソグラフィ法等により厚さ約30μm程度(従来のハーフエッチング処理による柱状電極6の上面側のエッチング量と同じ。)に形成する。この状態では、第2の封止膜18の柱状電極16の上面に対応する部分には開口部19が形成されている。次に、図1に示すように、第2の封止膜18に形成された開口部19内およびその上側に半田ボール20を柱状電極16に導電接続させて形成する。次に、ダイシング工程を経ると、個々のチップからなる半導体装置が得られる。
【0016】
このようにして得られた半導体装置では、研磨により上面が柱状電極16の上面と面一となるように形成された第1の封止膜17上に第2の封止膜18を柱状電極16の上面に対応する位置に開口部19を有するように形成しているので、柱状電極16の上面を第2の封止膜18の上面よりも低くすることができる上、柱状電極16の高さが第1の封止膜17の厚さと同じとなり、したがって柱状電極16の高さを高くし且つ均一にすることができる。
【0017】
すなわち、上記実施形態では、柱状電極16の当初の高さが約120μm程度であるのに対し、最終的な高さが約100〜115μm程度であるので、当初の高さよりもやや低いだけであり、従来の最終的な高さ約60μm程度と比較すると、かなり高くすることができる。この結果、柱状電極16自体による応力の緩和を向上することができる。また、柱状電極16の高さを均一にすることができるので、半田ボール20の高さも均一になり、回路基板との導電接続に支障を来さないようにすることができる。
【0018】
また、第1の封止膜17の上面側を研磨することにより、柱状電極16の上面を第1の封止膜17の上面と面一とし、第1の封止膜17上に第2の封止膜18を柱状電極16の上面に対応する位置に開口部19を有するように形成しているので、従来のハーフエッチング処理の代わりに、第2の封止膜18をスクリーン印刷法、フォトリソグラフィ法等により形成すればよく、したがって製造工程を容易とすることができる。
【0019】
なお、上記実施形態において、半田ボール20を形成せず、その代わりに、回路基板の接続端子上に半田ボールあるいは半田層を形成するようにしてもよい。また、上記実施形態では、第1の封止膜17上に、柱状電極16の上面に対応する部分に開口部19が形成された第2の封止膜18を形成した後、直ちに開口部19内およびその上側に半田ボール20を形成しているが、柱状電極19の上面が酸化しているような場合には、ウエットエッチングまたはドライエッチングをして柱状電極19の上面の酸化膜除去処理をした後、半田ボール20を形成してもよい。このような処理を行った場合には、柱状電極16は、高さが多少低くなるとしてもその量は僅かであり、第1の封止膜17と実質的には面一であるので同様な効果が得られる。また、第2の封止膜18の開口部19の平面形状は、柱状電極16の上面形状と一致させる必要はなく、柱状電極16の上面形状より一回り小さくしてもよい。また、上記実施形態において、半田ボール20を形成せず、その代わりに、異方性導電接着剤を介して回路基板の接続端子と導電接続するようにしてもよい。
【0020】
【発明の効果】
以上説明したように、請求項1に記載の発明によれば、上面が柱状電極の上面と面一となるように形成された第1の封止膜上に第2の封止膜を柱状電極の上面に対応する位置に開口部を有するように形成しているので、柱状電極の高さが第1の封止膜の厚さと同じとなり、したがって柱状電極の高さを高くし且つ均一にすることができ、ひいては柱状電極自体による応力の緩和を向上することができ、また回路基板との導電接続に支障を来さないようにすることができる。また、請求項2に記載の発明によれば、第1の封止膜の上面側を研磨することにより、柱状電極の上面を第1の封止膜の上面と面一とし、第1の封止膜上に第2の封止膜を柱状電極の上面に対応する位置に開口部を有するように形成しているので、従来のハーフエッチング処理の代わりに、第2の封止膜を形成すればよく、したがって製造工程を容易とすることができる。
【図面の簡単な説明】
【図1】この発明の一実施形態における半導体装置の断面図。
【図2】図1に示す半導体装置の製造に際し、当初用意したものの断面図。
【図3】図2に続く製造工程の断面図。
【図4】図3に続く製造工程の断面図。
【図5】図4に続く製造工程の断面図。
【図6】従来の半導体装置の一例の断面図。
【図7】図6に示す半導体装置の製造に際し、当初用意したものの断面図。
【図8】図7に続く製造工程の断面図。
【図9】図8に続く製造工程の断面図。
【図10】図9に続く製造工程の断面図。
【符号の説明】
11 半導体基板
12 接続パッド
13 絶縁膜
15 再配線
16 柱状電極
17 第1の封止膜
18 第2の封止膜
19 開口部
20 半田ボール
Claims (5)
- 半導体基板と、前記半導体基板上に形成された柱状電極と、前記柱状電極を除く前記半導体基板上に形成され、上面が前記柱状電極の上面と面一である第1の封止膜と、前記第1の封止膜上に形成され、前記柱状電極の上面に対応する位置に開口部を有する第2の封止膜とを具備し、前記第2の封止膜に形成された開口部内およびその上側に半田ボールが前記柱状電極に導電接続されて形成された構造となっていることを特徴とする半導体装置。
- 半導体基板上に柱状電極を形成し、前記柱状電極を含む前記半導体基板上に第1の封止膜を形成し、前記第1の封止膜の上面側および前記柱状電極の上面側を研磨することにより、前記柱状電極の上面を露出させるとともに、この露出された柱状電極の上面を前記第1の封止膜の上面と面一とし、前記第1の封止膜上に第2の封止膜を前記柱状電極の上面に対応する位置に開口部を有するように形成することを特徴とする半導体装置の製造方法。
- 請求項2に記載の発明において、前記柱状電極の上面側を5〜20μm程度研磨することを特徴とする半導体装置の製造方法。
- 請求項2または3に記載の発明において、前記第2の封止膜をスクリーン印刷法あるいはフォトリソグラフィ法により形成することを特徴とする半導体装置の製造方法。
- 請求項2〜4のいずれかに記載の発明において、前記第2の封止膜の開口部内およびその上側に低融点金属層を形成することを特徴とする半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001077772A JP3767398B2 (ja) | 2001-03-19 | 2001-03-19 | 半導体装置およびその製造方法 |
TW091104800A TW554453B (en) | 2001-03-19 | 2002-03-14 | Semiconductor device and method of manufacturing the same |
US10/099,306 US20020132461A1 (en) | 2001-03-19 | 2002-03-14 | Semiconductor device having bump electrodes with a stress dissipating structure and method of manufacturing the same |
KR10-2002-0014400A KR100455404B1 (ko) | 2001-03-19 | 2002-03-18 | 반도체장치 및 그 제조방법 |
CNB021074569A CN1189939C (zh) | 2001-03-19 | 2002-03-19 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001077772A JP3767398B2 (ja) | 2001-03-19 | 2001-03-19 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002280485A JP2002280485A (ja) | 2002-09-27 |
JP3767398B2 true JP3767398B2 (ja) | 2006-04-19 |
Family
ID=18934472
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001077772A Expired - Fee Related JP3767398B2 (ja) | 2001-03-19 | 2001-03-19 | 半導体装置およびその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20020132461A1 (ja) |
JP (1) | JP3767398B2 (ja) |
KR (1) | KR100455404B1 (ja) |
CN (1) | CN1189939C (ja) |
TW (1) | TW554453B (ja) |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3829325B2 (ja) * | 2002-02-07 | 2006-10-04 | 日本電気株式会社 | 半導体素子およびその製造方法並びに半導体装置の製造方法 |
JP4126389B2 (ja) * | 2002-09-20 | 2008-07-30 | カシオ計算機株式会社 | 半導体パッケージの製造方法 |
EP1636842B1 (en) * | 2003-06-03 | 2011-08-17 | Casio Computer Co., Ltd. | Stackable semiconductor device and method of manufacturing the same |
JP4360873B2 (ja) * | 2003-09-18 | 2009-11-11 | ミナミ株式会社 | ウエハレベルcspの製造方法 |
JP3757971B2 (ja) * | 2003-10-15 | 2006-03-22 | カシオ計算機株式会社 | 半導体装置の製造方法 |
TWI278048B (en) | 2003-11-10 | 2007-04-01 | Casio Computer Co Ltd | Semiconductor device and its manufacturing method |
JP3925809B2 (ja) | 2004-03-31 | 2007-06-06 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
JP2006086378A (ja) * | 2004-09-16 | 2006-03-30 | Denso Corp | 半導体装置及びその製造方法 |
US7390688B2 (en) | 2005-02-21 | 2008-06-24 | Casio Computer Co.,Ltd. | Semiconductor device and manufacturing method thereof |
JP4458029B2 (ja) * | 2005-11-30 | 2010-04-28 | カシオ計算機株式会社 | 半導体装置の製造方法 |
KR100837269B1 (ko) * | 2006-05-22 | 2008-06-11 | 삼성전자주식회사 | 웨이퍼 레벨 패키지 및 그 제조 방법 |
JP5118982B2 (ja) * | 2007-01-31 | 2013-01-16 | 三洋電機株式会社 | 半導体モジュールおよびその製造方法 |
US7855452B2 (en) * | 2007-01-31 | 2010-12-21 | Sanyo Electric Co., Ltd. | Semiconductor module, method of manufacturing semiconductor module, and mobile device |
JP4902558B2 (ja) * | 2007-01-31 | 2012-03-21 | 三洋電機株式会社 | 半導体モジュールの製造方法 |
JP4506767B2 (ja) * | 2007-02-28 | 2010-07-21 | カシオ計算機株式会社 | 半導体装置の製造方法 |
JP2008294323A (ja) * | 2007-05-28 | 2008-12-04 | Nec Electronics Corp | 半導体素子および半導体素子の製造方法 |
US7820543B2 (en) * | 2007-05-29 | 2010-10-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Enhanced copper posts for wafer level chip scale packaging |
JP4708399B2 (ja) * | 2007-06-21 | 2011-06-22 | 新光電気工業株式会社 | 電子装置の製造方法及び電子装置 |
US8492263B2 (en) * | 2007-11-16 | 2013-07-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protected solder ball joints in wafer level chip-scale packaging |
US7982311B2 (en) * | 2008-12-19 | 2011-07-19 | Intel Corporation | Solder limiting layer for integrated circuit die copper bumps |
US8299616B2 (en) * | 2010-01-29 | 2012-10-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | T-shaped post for semiconductor devices |
US8803319B2 (en) | 2010-02-11 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pillar structure having a non-planar surface for semiconductor devices |
US8318596B2 (en) | 2010-02-11 | 2012-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pillar structure having a non-planar surface for semiconductor devices |
US8264089B2 (en) | 2010-03-17 | 2012-09-11 | Maxim Integrated Products, Inc. | Enhanced WLP for superior temp cycling, drop test and high current applications |
US8241963B2 (en) | 2010-07-13 | 2012-08-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Recessed pillar structure |
JP5752964B2 (ja) * | 2011-03-23 | 2015-07-22 | 株式会社テラプローブ | 半導体装置、その実装構造及びその製造方法 |
CN102376672B (zh) * | 2011-11-30 | 2014-10-29 | 江苏长电科技股份有限公司 | 无基岛球栅阵列封装结构及其制造方法 |
US9230932B2 (en) | 2012-02-09 | 2016-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect crack arrestor structure and methods |
US9515036B2 (en) | 2012-04-20 | 2016-12-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for solder connections |
CN102738073B (zh) * | 2012-05-24 | 2015-07-29 | 日月光半导体制造股份有限公司 | 间隔件及其制造方法 |
JP5692314B2 (ja) * | 2013-09-03 | 2015-04-01 | 千住金属工業株式会社 | バンプ電極、バンプ電極基板及びその製造方法 |
CN106252315B (zh) * | 2015-06-13 | 2019-07-02 | 中芯国际集成电路制造(上海)有限公司 | 封装结构及其制造方法 |
KR20180074308A (ko) | 2016-12-23 | 2018-07-03 | 삼성전자주식회사 | 전자 소자 및 그 제조 방법 |
WO2019082343A1 (ja) * | 2017-10-26 | 2019-05-02 | 新電元工業株式会社 | 半導体装置 |
JP7402176B2 (ja) * | 2018-11-27 | 2023-12-20 | リンテック株式会社 | 半導体装置の製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5883435A (en) * | 1996-07-25 | 1999-03-16 | International Business Machines Corporation | Personalization structure for semiconductor devices |
US6054376A (en) * | 1997-12-31 | 2000-04-25 | Intel Corporation | Method of sealing a semiconductor substrate |
US6261944B1 (en) * | 1998-11-24 | 2001-07-17 | Vantis Corporation | Method for forming a semiconductor device having high reliability passivation overlying a multi-level interconnect |
JP3756689B2 (ja) * | 1999-02-08 | 2006-03-15 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
US6495916B1 (en) * | 1999-04-06 | 2002-12-17 | Oki Electric Industry Co., Ltd. | Resin-encapsulated semiconductor device |
JP3446825B2 (ja) * | 1999-04-06 | 2003-09-16 | 沖電気工業株式会社 | 半導体装置およびその製造方法 |
-
2001
- 2001-03-19 JP JP2001077772A patent/JP3767398B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-14 TW TW091104800A patent/TW554453B/zh not_active IP Right Cessation
- 2002-03-14 US US10/099,306 patent/US20020132461A1/en not_active Abandoned
- 2002-03-18 KR KR10-2002-0014400A patent/KR100455404B1/ko not_active IP Right Cessation
- 2002-03-19 CN CNB021074569A patent/CN1189939C/zh not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
CN1189939C (zh) | 2005-02-16 |
CN1375869A (zh) | 2002-10-23 |
US20020132461A1 (en) | 2002-09-19 |
KR100455404B1 (ko) | 2004-11-06 |
JP2002280485A (ja) | 2002-09-27 |
TW554453B (en) | 2003-09-21 |
KR20020074400A (ko) | 2002-09-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050621 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050901 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051025 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051202 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060110 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060123 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |