KR100347135B1 - 웨이퍼 레벨의 멀티칩 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 웨이퍼 레벨의 멀티칩 패키지 및 그 제조방법에 관한 것으로서, 본 발명은 복수개의 제 1칩패드(53)가 형성된 최하층 제 1반도체칩(51)과, 상기 제 1반도체칩(51)의 상측에 설치되고 복수개의 제 2칩패드(59)가 형성된 제 2반도체칩(57)과, 상기 제 1반도체칩(51)과 제 2반도체칩(57)의 상측에 형성된 버퍼층(61)과, 상기 제 1칩패드(53)와 제 2칩패드(59)에 대응되어 위치되도록 상기 버퍼층(61)에 형성된 복수개의 범프(67)와, 상기 제 1칩패드(53) 및 제 2칩패드(59)와 각각의 범프(67)를 서로 대응되게 연결하도록 상기 버퍼층(61)에 형성되어 상기 제 1칩패드(53) 및 제 2칩패드(59)와 각각의 범프(67)를 전기적으로 연결하는 제 1배선(63) 및 제 2배선(65)과, 상기한 각각의 범프(67)에 부착되어 외부단자의 역할을 수행하는 솔더볼(69)로 구성된 웨이퍼 레벨의 멀티칩 패키지 및 그 제조방법을 제공함으로써 반도체칩의 크기 및 칩패드의 좌표 변경에 따른 대응이 용이하고 패키지 제작을 위한 제조공정이 단순화되는 동시에 제조비용이 절감되며, 패키지의 외곽 크기 및 두께가 줄어들어 경박 단소화되고 전기적 경로가 단축되는 동시에 반도체칩의 배면이 노출되어 패키지의 전기적 특성 및 열적 특성이 개선되도록 한 것이다.

Description

웨이퍼 레벨의 멀티칩 패키지 및 그 제조방법{WAFER LEVEL MULTI-CHIP PACKAGE AND THE MANUFACTURING METHOD}
본 발명은 통상적으로 셀룰러 폰에 많이 적용되는 에스램(SRAM)과 플래시메모리(Flash Memory)를 적층한 멀티칩 패키지 및 그 제조방법에 관한 것이다.
도 1은 종래 기술에 따른 멀티칩 패키지의 구조가 도시된 정단면도로서, 이를 참조하면, 상기한 종래의 멀티칩 패키지는, 기판(1)과, 상기 기판(1)의 상측에 설치되고 복수개의 제 1칩패드(5)가 형성된 제 1반도체칩(3)과, 상기 제 1반도체칩(3)의 상측에 설치되고 복수개의 제 2칩패드(11)가 형성된 제 2반도체칩(9)과, 상기 기판(1)에 형성된 내측 기판패드와 제 1칩패드(5) 및 제 2칩패드(11)를 각각 전기적으로 연결하는 제 1 및 제 2골드 와이어(15)(16)와, 상기 내측 기판패드와 연결되도록 형성된 기판(1)의 외측 기판패드에 부착되어 외부단자의 역할을 하는 복수개의 솔더볼(17)을 포함하여 구성된다.
여기서, 상기 제 1반도체칩(3)과 제 2반도체칩(9)은 각각 상기 기판(1)과 제 1반도체칩(3)의 상측에 접착제(7)(13)에 의해서 접착되어 있다.
또한, 상기 제 1반도체칩(3) 및 제 2반도체칩(9)의 상측과 상기 제 1, 2골드 와이어(15)(16)의 본딩 부위는 밀봉제(17)에 의해 밀봉되어 있으며, 상기 밀봉제(17)는 제 1, 2반도체칩(3)(9)과 제 1, 2골드 와이어(15)(16)를 외부의 충격으로부터 보호하는 역할을 한다.
상기와 같이 구성된 종래의 멀티칩 패키지를 제조하기 위해서는, 먼저,기판(1)의 상측에 제 1반도체칩(3)을 설치한 후 상기 제 1반도체칩(3)의 제 1칩패드(5)와 내측 기판패드에 각각 와이어 본딩을 실시하여 상기 제 1칩패드(5)와 내측 기판패드가 제 1골드와이어(15)에 의해 전기적으로 연결되도록 한다.
상기와 같이 기판(1)에 제 1반도체칩(3)이 설치되면 이와 동일한 방식으로 제 1반도체칩(3)의 상측에 제 2반도체칩(9)을 설치한 후 상기 제 2반도체칩(9)의 제 2칩패드(11)와 내측 기판패드에 각각 와이어 본딩을 실시하여 상기 제 2칩패드(11)와 내측 기판패드가 제 2골드와이어(16)에 의해 전기적으로 연결되도록 한다.
이때, 상기 제 1반도체칩(3)과 제 2반도체칩(9)은 각각 상기 기판(1)과 제 1반도체칩(3)에 접착제(7)(13)에 의해 접착되게 된다.
상기와 같이 제 1반도체칩(3)과 제 2반도체칩(9)이 상기 제 1, 2골드와이어(15)(16)에 의해 기판(1)에 전기적으로 연결되면 상기 제 1반도체칩(3) 및 제 2반도체칩(9)의 상측과 상기 제 1, 2골드 와이어(15)(16)의 본딩 부위를 밀봉제(17)로 밀봉한다.
이때, 상기 밀봉제(17)는 외부의 충격으로부터 상기 제 1, 2반도체칩(3)(9)과 제 1, 2골드 와이어(15)(16)를 보호하는 역할을 한다.
이후, 상기 기판(1)의 외측 기판패드에 각각 솔더볼(19)을 부착하면 종래의 멀티칩 패키지가 완성된다.
그러나, 상기와 같은 종래의 멀티칩 패키지는 두 개의 반도체칩(3)(9) 외에 상기한 각각의 반도체칩(3)(9)과의 상호 연결을 위해 회로패턴이 형성된 별도의 기판(1)이 필요하고 반도체칩(3)(9)의 크기 변경에 따른 기판(1)의 호환이 불가능한문제점이 있었다.
따라서, 종래의 멀티칩 패키지는 반도체칩(3)(9)의 크기 및 칩패드(5)(11)의 좌표가 변경되면 와이어 본딩을 고려한 별도의 기판(1)이 추가로 필요하고, 상기 반도체칩(3)(9)의 크기 변경에 대응하기 위한 별도의 패키지 제작 공정에 따른 장비 투자가 요구되며, 상기 솔더볼(19)의 배치를 변경하기가 용이하지 않는 문제점이 있었다.
또한, 종래의 멀티칩 패키지는 패키지의 열방출을 위한 히트 싱크의 장착이 곤란하여 패키지의 열적 특성이 좋지 않은 문제점이 있었다.
상기한 바와 같은 문제점을 감안하여 안출한 본 발명의 목적은, 웨이퍼 레벨의 시에스피(CSP; Chip Size Package) 제조공정을 적용하여 반도체칩의 크기 및 칩패드의 좌표 변경에 따른 대응이 용이하고 패키지 제작을 위한 제조공정이 단순화되는 동시에 제조비용이 절감되며, 패키지의 외곽 크기 및 두께가 줄어들어 경박 단소화되고 전기적 경로가 단축되는 동시에 반도체칩의 배면이 노출되어 패키지의 전기적 특성 및 열적 특성이 개선되도록 하는 웨이퍼 레벨의 멀티칩 패키지 및 그 제조방법을 제공함에 있다.
도 1은 종래 기술에 따른 멀티칩 패키지의 구조가 도시된 정단면도,
도 2는 본 발명에 따른 웨이퍼 레벨의 멀티칩 패키지의 요부 단면이 드러나도록 일부분이 절개되어 도시된 사시도,
도 3a 내지 도 3g는 본 발명에 따른 웨이퍼 레벨의 멀티칩 패키지를 제조하는 과정이 차례로 도시된 정단면도 및 그 평면도,
도 4는 본 발명에 의한 웨이퍼 레벨의 멀티칩 패키지를 인쇄회로기판에 실장한 상태가 도시된 정단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
51 : 제 1반도체칩 53 : 제 1칩패드
55 : 접착제 57 : 제 2반도체칩
59 : 제 2칩패드 61 : 버퍼층
63 : 제 1배선 65 : 제 2배선
67 : 범프 69 : 솔더볼
상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 복수개의 제 1칩패드가 형성된 최하층의 제 1반도체칩과, 상기 제 1반도체칩의 상측에 설치되고 복수개의 제 2칩패드가 형성된 제 2반도체칩과, 상기 제 1반도체칩과 제 2반도체칩의 상측에 형성된 버퍼층과, 상기 제 1칩패드와 제 2칩패드에 대응되어 위치되도록 상기 버퍼층에 형성된 복수개의 범프와, 상기 제 1칩패드 및 제 2칩패드와 각각의 범프를 서로 대응되게 연결하도록 상기 버퍼층에 형성되어 상기 제 1칩패드 및 제 2칩패드와 각각의 범프를 전기적으로 연결하는 제 1배선 및 제 2배선과, 상기한 각각의 범프에 부착되어 외부단자의 역할을 수행하는 솔더볼을 포함한 것을 특징으로 하는 웨이퍼 레벨의 멀티칩 패키지가 제공된다.
또한, 본 발명에 의하면, 복수개의 제 1칩패드가 형성된 최하층의 제 1반도체칩의 상측에 복수개의 제 2칩패드가 형성된 제 2반도체칩을 설치하는 제 1과정과, 상기 제 1반도체칩과 제 2반도체칩의 상측에 버퍼층을 형성하는 동시에 상기 버퍼층에 상기 제 1칩패드와 제 2칩패드의 재배치를 위한 배선을 형성하는 제 2과정과, 상기 버퍼층의 상면에 상기 배선을 통해 상기 제 1칩패드와 제 2칩패드에 각각 전기적으로 연결되는 복수개의 범프를 형성한 후 상기한 각각의 범프에 외부단자의 역할을 수행하는 솔더볼을 부착하는 제 3과정으로 이루어진 것을 특징으로 하는 웨이퍼 레벨의 멀티칩 패키지 제조방법이 제공된다.
이하, 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
도 2는 본 발명에 따른 웨이퍼 레벨의 멀티칩 패키지의 요부 단면이 드러나도록 일부분이 절개되어 도시된 사시도이고, 도 3a 내지 도 3g는 본 발명에 따른 웨이퍼 레벨의 멀티칩 패키지를 제조하는 과정이 차례로 도시된 정단면도 및 그 평면도이고, 도 4는 본 발명에 의한 웨이퍼 레벨의 멀티칩 패키지를 인쇄회로기판에 실장한 상태가 도시된 정단면도이다.
상기한 도 2 내지 도 4를 참조하면, 본 발명에 따른 웨이퍼 레벨의 멀티칩 패키지는, 복수개의 제 1칩패드(53)가 형성된 최하층의 제 1반도체칩(51)과, 상기 제 1반도체칩(51)의 상측에 설치되고 복수개의 제 2칩패드(59)가 형성된 제 2반도체칩(57)과, 상기 제 1반도체칩(51)과 제 2반도체칩(57)의 상측에 형성된 버퍼층(61)과, 상기 제 1칩패드(53)와 제 2칩패드(59)에 대응되어 위치되도록 상기 버퍼층(61)에 형성된 금속 재질을 갖는 복수개의 범프(UBM: Under Bump Metallurgy)(67)와, 상기 제 1칩패드(53) 및 제 2칩패드(59)와 각각의 범프(67)를 서로 대응되게 연결하도록 상기 버퍼층(61)에 형성되어 상기 제 1칩패드(53) 및 제 2칩패드(59)와 각각의 범프(67)를 전기적으로 연결하는 금속 재질의 제 1배선(63) 및 제 2배선(65)과, 상기한 각각의 범프(67)에 부착되어 외부단자의 역할을 수행하는 솔더볼(69)로 구성된다.
여기서, 상기 제 2반도체칩(57)은 제 1반도체칩(51)의 상측에 접착제(55)에 의하여 접착되고, 상기한 접착제(55)에는 LOC 테이프와 같은 드라이 타입의 필름이나 액상의 페이스트가 사용된다.
또한, 상기 버퍼층(61)은 제 1배선(63) 및 제 2배선(65)들간의 전기적인 간섭이 방지되도록 절연성을 갖는 재료에 의해 형성된 것으로서, 상기 제 1배선(63) 및 제 2배선(65)의 형성을 위한 기지재료의 역할을 수행하는 동시에 외부 충격으로부터 상기 제 1반도체칩(51)과 제 2반도체칩(57)을 보호하는 역할을 수행한다.
또한, 상기 버퍼층(61)은 패키지가 인쇄회로기판(70)에 실장된 경우 상기 제 1반도체칩(51)과 제 2반도체칩(57)의 열팽창계수 차이로 인해 발생되는 열응력을 완화시키는 기능도 함께 수행한다.
상기와 같이 구성된 멀티칩 패키지를 제조하기 위한 본 발명에 따른 웨이퍼 레벨의 멀티칩 패키지 제조방법에 대해 도 3a 내지 도 3g를 참조하여 설명하면 다음과 같다.
먼저, 복수개의 제 1칩패드(53)가 형성된 제 1반도체칩(51)의 상면에 접착제(55)를 도포한 후 상기 접착제(55) 상측에 복수개의 제 2칩패드(59)가 형성된 제 2반도체칩(57)을 부착하여 상기 제 1반도체칩(51)의 상측에 상기 제 2반도체칩(57)이 접착되도록 한다.
이때, 상기 접착제(55)로는 통상적으로 LOC 테이프와 같은 드라이 타입의 필름이나 액상의 페이스트가 사용되며, 상기한 액상의 페이스트를 사용하는 경우에는 페이스트를 경화시키기 위한 경화 공정이 추가된다.
이후, 상기 제 1반도체칩(51)과 제 2반도체칩(57)의 상측에 버퍼층(61)을 형성하는 동시에 상기 버퍼층(61)에 상기 제 1칩패드(53)와 제 2칩패드(59)의 재배치를 위한 제 1배선(63)과 제 2배선(65)을 형성한다.
상기한 버퍼층(61)과 제 1 및 제 2배선(63)(65)의 형성 과정을 더 상세히 설명하면, 먼저 제 1반도체칩(51)의 상면에 상기 제 2반도체칩(57)과 동일한 높이로 1차 버퍼층(61a)을 형성한 후 포토레지스트를 이용한 리쏘그라피 공정을 통해 상기 1차 버퍼층(61a) 중 제 1칩패드(53)의 상측에 위치된 부분을 제거하여 상기 제 1칩패드(53)의 상면이 노출되도록 한다.
이후, 상기 제 1칩패드(53)와 1차 버퍼층(61a)의 상면에 금속 재질의 1차 배선층을 균일한 두께로 형성한 후 리쏘그라피 공정을 통해 상기 차 배선층을 소정 패턴에 따라 부분적으로 제거하여 일단은 제 1칩패드(53)에 연결되고 타단은 상기 1차 버퍼층(61a)의 상면에 위치되는 복수개의 1차 배선(63a)이 각각 형성되도록 한다.
이후, 상기 제 2반도체칩(57)과 1차 버퍼층(61a)의 상면에 다시 2차 버퍼층(61b)을 형성한 후 상기 2차 버퍼층(61b) 중 1차 배선(63a)의 타단과 제 2칩패드(59)의 상측 부분을 제거하여 상기 1차 배선(63a)의 타단과 제 2칩패드(59)의 상면이 노출되도록 한다.
이후, 상기 1차 배선(63a)의 타단, 제 2칩패드(59), 2차 버퍼층(61b)의 상면에 다시 금속 재질의 2차 배선층을 균일한 두께로 형성한 후 리쏘그라피 공정을 통해 상기 2차 배선층을 소정 패턴에 따라 부분적으로 제거하여 일단은 1차 배선(63a)의 타단 또는 제 2칩패드(59)에 연결되고 타단은 상기 2차 버퍼층(61b)의 상면에 위치되는 복수개의 2차 배선(63b)(65a)이 각각 형성되도록 한다.
마지막으로, 상기 2차 버퍼층(61b)의 상면에 다시 3차 버퍼층(61c)을 형성한 후 상기 3차 버퍼층(61c) 중 2차 배선(63b)(65a)의 타단 상측에 위치된 부분을 제거하여 상기 2차 배선(63b)(65a)의 타단 상면이 노출되도록 한다.
이로써, 상기한 각각의 1, 2, 3차 버퍼층(61a)(61b)(61c)으로 이루어진 버퍼층(61)과, 상기 제 1반도체칩(51)의 제 1칩패드(53)와 이에 대응되는 범프(67)를 각각 연결하기 위한 1차 배선(63a) 및 일부의 2차 배선(63b)으로 이루어진 제 1배선(63)과, 상기 제 2반도체칩(57)의 제 2칩패드(59)와 이에 대응되는 범프(67)를 각각 연결하기 위한 나머지 2차 배선(65a)으로 이루어진 제 2배선(65)이 형성된다.
이때, 상기 버퍼층(61)과 제 1, 2배선(63)(65)의 형성 작업을 여러 차례에 걸쳐 나누어 하는 것은 제 1반도체칩(51)과 제 2반도체칩(57) 사이의 단차를 해결하기 위함이며, 이러한 과정에서 상기 버퍼층(61)의 두께를 균일하게 유지하기 위해서는 상기 제 2반도체칩(57)의 두께가 얇을수록 좋다.
또한, 상기 버퍼층(61)은 제 1배선(63) 및 제 2배선(65)들간의 전기적인 간섭이 방지되도록 절연성을 갖는 재료에 의해 형성된 것으로서, 상기 제 1배선(63) 및 제 2배선(65)의 형성을 위한 기지재료의 역할을 수행하는 동시에 외부 충격으로부터 상기 제 1반도체칩(51)과 제 2반도체칩(57)을 보호하는 역할과 패키지가 인쇄회로기판(70)에 실장된 경우 상기 제 1반도체칩(51)과 제 2반도체칩(57)의 열팽창계수 차이로 인해 발생되는 열응력을 완화시키는 역할도 함께 수행한다.
상기와 같이 버퍼층(61), 제 1배선(63), 제 2배선(65)이 각각 형성되면 상기 버퍼층(61)의 상면에 상기 제 1, 2배선(63)(65)을 통해 상기 제 1, 2칩패드(53)(59)에 각각 연결되는 복수개의 범프(67)를 형성한다.
즉, 상기 제 1배선(63)과 제 2배선(65)의 끝단 상면에 각각 범프(67)를 형성시켜 상기 범프(67)가 제 1배선(63)과 제 2배선(65)을 통해 상기 제 1칩패드(53)와 제 2칩패드(59)에 각각 전기적으로 연결되도록 한다.
이때, 상기 범프(67)는 패키지가 실장될 인쇄회로기판(70)의 풋 프린트(Foot Print)와 동일한 피치와 직경을 갖도록 형성된다.
이후, 상기한 각각의 범프(67)에 외부단자의 역할을 수행하는 솔더볼(69)을 부착하면 패키지가 완성된다.
상기한 바와 같이 패키지가 완성되면 도 4에 도시된 바와 같이, 상기 솔더볼(69)을 이에 대응되는 인쇄회로기판(70)의 랜드(71)에 접합시킴으로써 상기 인쇄회로기판(70)에 패키지를 실장한다.
한편, 상기한 본 발명의 멀티칩 패키지를 대량적으로 양산하기 위해서는, 다이싱(Dicing)하지 않은 웨이퍼의 표면에 적층을 위한 다른 종류의 반도체칩을 접착시키고 버퍼층(61), 제 1배선(63), 제 2배선(65), 범프(67), 솔더볼(69)을 차례로 형성시킨 다음, 상기한 웨이퍼를 적정 크기로 다이싱하면 된다. 이때, 다이싱된 웨이퍼가 제 1반도체칩(51)이 되고, 웨이퍼 위에 접착된 이종의 반도체칩이 제 2반도체칩(57)이 된다.
이상에서 설명한 바와 같이 본 발명에 따른 웨이퍼 레벨의 멀티칩 패키지는, 웨이퍼 레벨의 시에스피(CSP; Chip Size Package) 제조공정을 적용함으로써 반도체칩(51)(57)의 크기 및 칩패드(53)(59)의 좌표 변경에 따른 대응이 용이함은 물론, 인쇄회로기판의 풋 프린트에 따른 솔더볼(69)의 피치 및 직경 조절이 용이하여 상기 인쇄회로기판에의 실장이 쉽고 그 적용범위가 확대되며, 특히, 미세 피치의 반도체칩 적층을 위한 패키지에 용이하게 대응할 수 있는 이점이 있다.
또한, 본 발명은 반도체칩(51)(57)을 지지하기 위한 별도의 기판과 와이어 본딩, 몰딩 공정 등과 같은 제작 공정이 불필요하므로 패키지의 제조 공정이 단순화되는 동시에 패키지의 외곽 크기 및 두께가 줄어들어 경박 단소화되고, 기존에 원재료비의 대부분을 차지하던 기판의 삭제로 재료비가 대폭 절감되는 이점이 있다.
또한, 본 발명은 칩패드(53)(59)의 재배치를 위한 배선(63)(65) 형성으로 전기적 경로가 단순화되는 동시에 반도체칩(51)의 배면이 대기중에 노출되어 상기 반도체칩(51)(57)의 동작시 열방출이 용이하므로 패키지의 전기적 특성 및 열적 특성이 개선되어 패키지에 대한 신뢰성이 향상되는 이점이 있다.
또한, 본 발명은 제조단위에 에프에이비 공정(FAB Process)을 적용하여 기존의 패키지 제작에 비해 공정 기간이 단축되고, 특히 웨이퍼 상태에서의 반도체칩의 적층이 가능하여 현재까지는 불가능했던 웨이퍼 레벨에서의 멀티칩 패키지 구현을 가능하게 하는 이점이 있다.

Claims (5)

  1. 복수개의 제 1칩패드가 형성된 최하층의 제 1반도체칩과, 상기 제 1반도체칩의 상측에 설치되고 복수개의 제 2칩패드가 형성된 제 2반도체칩과, 상기 제 1반도체칩과 제 2반도체칩의 상측에 형성된 버퍼층과, 상기 제 1칩패드와 제 2칩패드에 대응되어 위치되도록 상기 버퍼층에 형성된 복수개의 범프와, 상기 제 1칩패드 및 제 2칩패드와 각각의 범프를 서로 대응되게 연결하도록 상기 버퍼층에 형성되어 상기 제 1칩패드 및 제 2칩패드와 각각의 범프를 전기적으로 연결하는 제 1배선 및 제 2배선과, 상기한 각각의 범프에 부착되어 외부단자의 역할을 수행하는 솔더볼을 포함한 것을 특징으로 하는 웨이퍼 레벨의 멀티칩 패키지.
  2. 제 1항에 있어서, 상기 제 2반도체칩은 제 1반도체칩의 상측에 접착제에 의하여 접착된 것을 특징으로 하는 웨이퍼 레벨의 멀티칩 패키지.
  3. 복수개의 제 1칩패드가 형성된 최하층의 제 1반도체칩의 상측에 복수개의 제 2칩패드가 형성된 제 2반도체칩을 설치하는 제 1과정과, 상기 제 1반도체칩과 제 2반도체칩의 상측에 버퍼층을 형성하는 동시에 상기 버퍼층에 상기 제 1칩패드와 제 2칩패드의 재배치를 위한 배선을 형성하는 제 2과정과, 상기 버퍼층의 상면에 상기 배선을 통해 상기 제 1칩패드와 제 2칩패드에 각각 전기적으로 연결되는 복수개의 범프를 형성한 후 상기한 각각의 범프에 외부단자의 역할을 수행하는 솔더볼을 부착하는 제 3과정으로 이루어진 것을 특징으로 하는 웨이퍼 레벨의 멀티칩 패키지 제조방법.
  4. 제 3항에 있어서, 상기 제 1과정에서 제 2반도체칩은 상기 제 1반도체칩의 상측에 접착제에 의해서 접착되는 것을 특징으로 하는 웨이퍼 레벨의 멀티칩 패키지 제조방법.
  5. 제 3항에 있어서, 상기 제 2과정은 제 1반도체칩의 상면에 상기 제 2반도체칩과 동일한 높이로 1차 버퍼층을 형성한 후 상기 제 1칩패드의 상면이 노출되도록 상기 1차 버퍼층 중 제 1칩패드의 상측 부분을 제거하는 제 1단계와, 상기 제 1단계에서 상면이 노출된 제 1칩패드에 일단이 연결되고 타단은 상기 1차 버퍼층의 상면에 위치되도록 복수개의 1차 배선을 각각 형성하는 제 2단계와, 상기 제 2반도체칩과 1차 버퍼층의 상면에 다시 2차 버퍼층을 형성한 후 상기 1차 배선의 타단과 제 2칩패드의 상면이 노출되도록 상기 2차 버퍼층 중 1차 배선의 타단과 제 2칩패드의 상측 부분을 제거하는 제 3단계와, 상기 제 3단계에서 상면이 노출된 1차 배선의 타단과 제 2칩패드에 일단이 연결되고 타단은 상기 2차 버퍼층의 상면에 위치되도록 복수개의 2차 배선을 각각 형성하는 제 4단계와, 상기 2차 버퍼층의 상면에 다시 3차 버퍼층을 형성한 후 상기 2차 배선의 타단 상면이 노출되도록 상기 3차 버퍼층 중 2차 배선의 타단 상측 부분을 제거하는 제 5단계로 이루어진 것을 특징으로 하는 웨이퍼 레벨의 멀티칩 패키지 제조방법.
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