JP3651346B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP3651346B2 JP3651346B2 JP2000060121A JP2000060121A JP3651346B2 JP 3651346 B2 JP3651346 B2 JP 3651346B2 JP 2000060121 A JP2000060121 A JP 2000060121A JP 2000060121 A JP2000060121 A JP 2000060121A JP 3651346 B2 JP3651346 B2 JP 3651346B2
- Authority
- JP
- Japan
- Prior art keywords
- csp
- wiring
- post
- resin sealing
- sealing layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【発明の属する技術分野】
この発明は半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
携帯電話、ノートパソコン等の普及に見られる通り、今日電子機器は小型・高精度化の方向を向いており、こうした機器に使用される電子デバイスは、より一層の小型・高密度化が求められている。この中で、半導体装置に関しては、高集積化された半導体チップをマザーボードに実装する方式として、従来のクオードフラットパッケージ(QFP)からチップサイズパッケージ(CSP)へのシフトが急速に広がっている。CSPとは、一主面にバンプといわれる外部接続電極(バンプ電極)が形成されたウエハをダイシングしてベアサイズの半導体チップ(ベアチップ)とし、このベアチップをパッケージしたものであり、このようにすれば、半導体チップをベアサイズのままマザーボードに搭載可能となるので、回路基板モジュールを小型化することができる。
【0003】
ところで、ベアチップに形成されるバンプ電極は、通常、集積回路が形成された領域を避けた周辺領域に形成されるため、高集積化に伴い各バンプ電極間のピッチは小さくなり、ボンディングが困難となる。このため、CSPとしては、ベアチップのバンプ電極との接続用端子およびマザーボード接続用端子を有する中継基板を用いたものが多い。中継基板を用いることにより、マザーボード接続用端子をベアチップの集積回路の形成領域に対応する中央部分にマトリクス上に配列できることが可能となるので、各端子間のピッチを充分大きくすることができる。このため、各端子上に大径の半田ボールを搭載して、基板とマザーボードの線熱膨張係数の差による応力を吸収することが可能となり信頼性が向上する。この場合、中継基板上に複数の半導体チップを搭載するマルチチップモジュールといわれる実装方式もあるが、中継基板のサイズによっては、ベアチップサイズとは大きく異なるサイズとなり、このようなものはCSPとは区別される。
【0004】
しかして、中継基板を有するCSPは構造が複雑であり、工数も多いため、最近では、ウエハレベルCSPといわれる実装方式が検討されている。この方式は、ウエハ状態で、ウエハの主面上に絶縁膜を形成し、この絶縁膜上に集積回路の形成領域に延出される多数の再配線を施し、この各再配線の一端上にバンプ電極を形成する方式であり、要するに、中継基板を無くして、中継基板に形成されるべき配線を、直接、ウエハ上に再配線として形成するものである。この方式によれば、部材およびボンディング工程の削減に伴う生産性の向上が期待される。
【0005】
【発明が解決しようとする課題】
上述した如く、従来のQFP実装、ベアチップ実装、CSP実装等の半導体装置実装はすべて、マザーボード上に、各半導体チップを平面的に配置することを基本としている。つまり、従来の半導体パッケージといわれる半導体装置は、いずれも、1個の半導体チップを有するにすぎないかまたは半導体チップが中継基板上に平面的に配置されるにすぎない。このため、電子機器内に半導体装置を複数段に収納するには、半導体チップが搭載された中継基板またはマザーボードを、積層しなければならず、部材が重複し、機器を厚くする。
この発明の課題は、半導体チップが積層された半導体装置の薄型化を図ることである。
【0006】
【課題を解決するための手段】
請求項1に記載の発明に係る半導体装置は、シリコン基板上に形成された複数の接続パッドと、該接続パッドの中央部を露出する開口部を有し前記シリコン基板の上面に形成された絶縁膜と、該絶縁膜上に形成され前記開口部を介して前記接続パッドに接続された配線と、配線のパッド部上に形成された電極ポストと、前記電極ポストの周囲に設けられた樹脂封止層とを有する下部CSPと、該下部CSPの上面に形成され、前記下部CSPの電極ポストに接続された第1の中継配線と、前記第1の中継配線上に配置され、前記下部CSPのシリコン基板よりも小さいサイズのシリコン基板と、シリコン基板上に形成された複数の接続パッドと、該接続パッドの中央部を露出する開口部を有し前記シリコン基板の上面に形成された絶縁膜と、該絶縁膜上に形成され前記開口部を介して前記接続パッドに接続された配線と、配線のパッド部上に形成された電極ポストと、前記電極ポストの周囲およびに設けられた樹脂封止層とを有する上部CSPと、該上部CSPの上面に形成され、前記上部CSPの電極ポストに接続された第2の中継配線と、前記第1の中継配線と前記第2の中継配線を接続する層間配線ポストとを具備するものである。
請求項3に記載の発明に係る半導体装置は、基板上に該基板よりもサイズの小さいCSPが1段または複数段設けられ、前記CSPの周囲における前記基板上に樹脂封止層が設けられ、前記CSP下に中継配線が設けられ、前記CSPのうち最上段のCSP上に再配線が設けられ、前記樹脂封止層中に前記中継配線と前記再配線とを接続する層間配線ポストが設けられている半導体装置であって、前記CSPはその電極ポストを下側とされて配置され、前記CSPの電極ポストは当該CSP下の前記中継配線に接続されていることを特徴とするものである。
請求項4に記載の発明に係る半導体装置の製造方法は、大型基板のダイシングストリートによって囲まれた各デバイス領域上に該デバイス領域よりもサイズの小さいCSPを1段または複数段設ける工程と、前記CSPの周囲における前記大型基板上に樹脂封止層を形成する工程と、前記CSP下に中継配線を形成する工程と、前記CSPのうち最上段のCSP上に再配線を形成する工程と、前記樹脂封止層の形成領域に該樹脂封止層を形成する前にまたは形成した後に前記中継配線と前記再配線とを接続する層間配線ポストを形成する工程と、上記各工程の後、ダイシングして、それぞれが、デバイス領域上に該デバイス領域よりもサイズ小さいCSPが1段または複数段積層された複数の半導体装置を得る工程とを具備したものである。
この発明によれば、基板上に該基板よりもサイズの小さいCSPを1段または複数段設けているので、配線基板上に立体的に搭載することができ、ひいては実装密度を高くすることができる。
【0007】
【発明の実施の形態】
図1はこの発明の第1実施形態における半導体装置の断面図を示したものである。この半導体装置は下部CSP1を備えている。下部CSP1は、図2に示すように、平面方形状のシリコン基板2の上面外周部に複数の接続パッド3が設けられ、接続パッド3の中央部を除くシリコン基板2の上面に絶縁膜4が設けられ、絶縁膜4に設けられた開口部5を介して露出された接続パッド3の上面から絶縁膜4の上面の所定の箇所にかけて配線6が設けられ、配線6の先端パット部上に電極ポスト(バンプ電極)7が設けられ、電極ポスト7の周囲において配線6を含む絶縁膜4の上面に樹脂封止層8が設けられた構造となっている。この場合、配線6はベタ状ではないが、図1においては、図示の都合上、ベタ状としている。なお、この第1実施形態において後述するCSP13、23も、基本的には、上記と同様な構造となっている。
【0008】
下部CSP1の上面には第1の中継配線11が設けられている。この場合も、第1の中継配線11はベタ状ではないが、図1においては、図示の都合上、ベタ状としている。そして、第1の中継配線11は下部CSP1の電極ポスト7に接続されている。また、第1の中継配線11は下部CSP1の上面周辺部まで延出され、この延出端部によって延出端パット部11aが形成されている。
【0009】
第1の中継配線11の延出端パット部11aの内側において第1の中継配線11を含む下部CSP1の上面には接着剤12を介して平面方形状の第1のCSP13が設けられている。この場合、第1のCSP13のサイズは下部CSP1のサイズよりも小さくなっている。第1のCSP13は、簡単に説明すると、シリコン基板14の上面に設けられた絶縁膜15の上面に配線16が設けられ、配線16の先端パット部上に電極ポスト17が設けられ、電極ポスト17の周囲に樹脂封止層18が設けられた構造となっている。第1のCSP13の周囲において第1の中継配線11を含む下部CSP1の上面には第1の樹脂封止層19が設けられている。第1の樹脂封止層19中において第1の中継配線11の延出端パット部11a上には第1の層間配線ポスト20がその上面を露出されて設けられている。
【0010】
第1のCSP13および第1の樹脂封止層19の上面には第2の中継配線21が設けられている。この場合も、第2の中継配線21はベタ状ではないが、図1においては、図示の都合上、ベタ状としている。そして、第2の中継配線21は第1のCSP13の電極ポスト17に接続されている。また、第2の中継配線21は第1のCSP13の周囲まで延出され、この延出端部によって一の延出端パット部21aおよび他の延出端パット部21b(図示せず)が形成されている。そして、一の延出端パット部21aは第1の層間配線ポスト20に接続されている。
【0011】
第2の中継配線21の延出端パット部21a、21bの内側において第2の中継配線21を含む第1のCSP13の上面には接着剤22を介して平面方形状の第2のCSP23が設けられている。この場合、第2のCSP23のサイズは第1のCSP13のサイズと同じとなっている。第2のCSP23は、この場合も簡単に説明すると、シリコン基板24の上面に設けられた絶縁膜25の上面に配線26が設けられ、配線26の先端パット部上に電極ポスト27が設けられ、電極ポスト27の周囲に樹脂封止層28が設けられた構造となっている。第2のCSP23の周囲において第2の中継配線21を含む第1の樹脂封止層19の上面には第2の樹脂封止層29が設けられている。第2の樹脂封止層29中において第2の中継配線21の延出端パット部21a、21b上には第2の層間配線ポスト30a、30b(ただし、30bは図示せず)がその上面を露出されて設けられている。
【0012】
第2のCSP23および第2の樹脂封止層29の上面には再配線31が設けられている。この場合も、再配線31はベタ状ではないが、図1においては、図示の都合上、ベタ状としている。そして、再配線31は第2のCSP23の電極ポスト27および第2の層間配線ポスト30a、30bに接続されている。再配線31の先端パッド部上には電極ポスト32が設けられている。電極ポスト32の周囲において再配線31を含む第2のCSP23および第2の樹脂封止層29の上面には上層樹脂封止層33が設けられている。電極ポスト32の露出面上には半田ボール(低融点金属ボール)34が設けられている。
【0013】
このように構成された半導体装置では、下部CSP1の電極ポスト7は、第1の中継配線11、第1の層間配線ポスト20、第2の中継配線21の延出端パット部21a、第2の層間配線ポスト30a、再配線31および対応する電極ポスト32を介して対応する半田ボール34に接続されている。第1のCSP13の電極ポスト17は、第2の中継配線21、第2の層間配線ポスト30b、再配線31および対応する電極ポスト32を介して対応する半田ボール34に接続されている。第2のCSP23の電極ポスト27は、再配線31および対応する電極ポスト32を介して対応する半田ボール34に接続されている。なお、第2の中継配線21の延出端パット部21aは、単なる中継用のものである場合には、第2の中継配線21の主要部から独立したものであってもよく、また第2の層間配線ポスト30aを第1の層間配線ポスト20に直接接続する場合には、無くてもよい。
【0014】
そして、この半導体装置では、下部CSP1上に第1および第2のCSP13、23を順次積層しているので、図示しない配線基板上に立体的に搭載することができ、ひいては実装密度を高くすることができる。
【0015】
次に、この半導体装置の製造方法の一例について、図3〜図6を順に参照して説明する。まず、図3に示すように、シリコン基板2上に絶縁膜4、配線6を設け、配線6の先端パット部上に電極ポスト7を設ける。この電極ポスト7が形成されたシリコン基板2の全面に樹脂封止層8を塗布し、この樹脂封止層8および電極ポスト7の上面を研磨する。、この場合、シリコン基板2は下部CSP1となる領域を包含するものであり、樹脂封止層8は、隣接する下部CSP1間において連続したものとなっている。ここで、図3において符合41で示す領域はダイシングストリートであリ、このダイシングストリート41によって囲まれた領域が下部CSP1となる領域である。なお、図3の状態でダイシングストリート41に沿ってダイシングするとベアチップがパッケージされたCSPが形成されることになるが、以下の説明では、このようにウエハ状態でパッケージした後、個々の半導体チップに分離して形成されたCSPを、ウエハレベルCSPと称することとする。
【0016】
次に、図4に示すように、下部CSP1の上面に第1の中継配線11を下部CSP1の電極ポスト7に接続させて形成する。次に、第1の中継配線11の延出端パッド部11a上に第1の層間配線ポスト20を周知のフォトリソグラフィを用いた方法により形成する。この方法は、図示はしないが、フォトレジストを塗布し、露光・現像により層間配線ポスト20が形成される部分に開口部を形成し、この各開口部内に電解メッキにより層間配線ポスト20を形成する。この場合、第1の中継配線11を形成する際、各第1の中継配線11をダイシングストリート41に対応する領域まで延出しておき、このダイシングストリート41の領域内で各第1の中継配線11を接続しておけば、各第1の中継配線11を層間配線ポスト20を電解メッキにより形成する時の電極とすることができるので、下地処理や無電解メッキが不要となり、効率的である。各第1の中継配線11を接続する配線は、後述するシリコン基板2のダイシング時に切断される。
【0017】
次に、各フォトレジストを剥離して、第1の中継配線11を含む下部CSP1の上面の所定の箇所に第1のCSP13を接着剤12を介して貼り付ける。第1のCSP13は、予めウエハレベルでパッケージして形成しておいたもの、すなわち、ウエハレベルCSPである。ここで、第1の層間配線ポスト20の高さは、第1のCSP13の高さとほぼ同じとなるようにする。次に、上面全体に第1の樹脂封止層19をディスペンサ等により厚さが第1のCSP13および第1の層間配線ポスト20の高さよりもやや厚くなるように形成する。次に、第1の樹脂封止層19の上面側を適宜に研磨し、第1のCSP13の電極ポスト17および第1の層間配線ポスト20の上面を露出させる(図5参照)。
【0018】
次に、図5に示すように、第1のCSP13および第1の樹脂封止層19の上面に第2の中継配線21を第1のCSP13の電極ポスト17および第1の層間配線ポスト20に接続させて形成する。次に、第2の中継配線21の延出端パッド部21a(21b)上に第2の層間配線ポスト30a(30b)を図示しないメッキレジストを用いた電解メッキにより形成する。この方法は、前述の層間配線ポスト20と同様である。次に、第2の中継配線21を含む第1のCSP13の上面の所定の箇所に第2のCSP23を接着剤22を介して貼り付ける。第2のCSP23もウエハレベルCSPである。ここで、第2の層間配線ポスト30a(30b)の高さも、第2のCSP23の高さとほぼ同じとなるようにする。
【0019】
次に、上面全体に第2の樹脂封止層29をディスペンサ等により厚さが第2のCSP23および第2の層間配線ポスト30a(30b)の高さよりもやや厚くなるように形成する。次に、第2の樹脂封止層29の上面側を適宜に研磨し、第2のCSP23の電極ポスト27および第2の層間配線ポスト30a(30b)の上面を露出させる(図6参照)。
【0020】
次に、図6に示すように、第2のCSP23および第2の樹脂封止層29の上面に再配線31を第2のCSP23の電極ポスト27および第2の層間配線ポスト30a(30b)に接続させて形成する。次に、再配線31の先端パッド部上に電極ポスト32を図示しないメッキレジストを用いた電解メッキにより形成する。次に、上面全体に上層樹脂封止層33をディスペンサ等により厚さが電極ポスト32の高さよりもやや厚くなるように形成し、次いで上層樹脂封止層33の上面側を適宜に研磨し、電極ポスト32の上面を露出させる。次に、電極ポスト32の露出面上に半田ボール34を形成する。次に、ダイシングストリート41に沿ってダイシングすると、図1に示す半導体装置が得られる。
【0021】
ところで、上記第1実施形態において、図3に示すウエハレベルCSPの状態における品質検査により、いずれかの下部CSP1が不良品と判定された場合、その上に積層される第1および第2のCSP13、23としては不良品またはダミーを用いる。
【0022】
また、第1および第2のCSP13、23のシリコン基板14、24の厚さは、そのウエハレベルCSPの状態において研磨することにより、100μm程度となるようにした方が望ましい。また、第1および第2のCSP13、23の樹脂封止層18、28の厚さは、研磨が可能なように、50μm程度以上となるようにした方が望ましい。さらに、下部CSP1のシリコン基板2の厚さを薄くする場合には、ダイシング直前に研磨する方が望ましい。
【0023】
さらに、ウエハレベルCSPの状態において、上層樹脂封止層33や下部CSP1のシリコン基板2を研磨する前に、全体の反りを防止するために、ダイシングストリート41に対応する部分における上層樹脂封止層33、第2の樹脂封止層29、第1の樹脂封止層19および下部CSP1の樹脂封止層8をレーザドリルやダイシング等の機械的処理あるいはエッチングにより除去しておくようにしてもよい。
【0024】
なお、上記第1実施形態では、第1および第2の層間配線ポスト20、30a(30b)をメッキレジストを用いた電解メッキにより形成する場合について説明したが、これに限定されるものではない。そこで、次に、代表として、第1の層間配線ポスト20の他の形成方法について説明する。
【0025】
図7は第1の他の方法を説明するための図である。まず、第1のCSP13を組み込んだ後に、上面全体に第1の樹脂封止層19をディスペンサ等により厚さが第1のCSP13の高さよりもやや厚くなるように形成する。次に、第1の中継配線11の延出端パッド部11aに対応する部分における第1の樹脂封止層19にビアホール42を形成する。ビアホール42は、第1の樹脂封止層19が非感光性樹脂の場合には、レーザドリルやプラズマドリル等により形成し、感光性樹脂の場合には、フォトリソグラフィにより形成する。
【0026】
次に、電解メッキや金属ペーストの塗布等により、ビアホール42内に第1の層間配線ポスト20を形成するとともに、第1の樹脂封止層19の上面に導電層43を形成する。次に、導電層43をすべて研磨し、次いで第1の樹脂封止層19の上面側および第1の層間配線ポスト20の上面側を適宜に研磨し、第1のCSP13の電極ポスト17の上面を露出させる。かくして、図5に示す場合と同様に、第1の層間配線ポスト20が形成される。
【0027】
図8および図9は第2の他の方法を説明するための図である。図8に示すように、第1の中継配線11を形成した後に、第1の中継配線11の延出端パッド部11a上に第1の下部層間配線ポスト20Aをメッキレジストを用いた電解メッキにより形成し、次いで第1のCSP13を組み込む。この場合、第1の下部層間配線ポスト20Aの高さは、第1のCSP13の高さよりもある程度低くなるようにする。次に、第1のCSP13間において第1の中継配線11を含む下部CSP1の上面に第1の下部樹脂封止層19Aをディスペンサ等により厚さが第1の下部層間配線ポスト20Aの高さよりもやや薄くなるように形成する。
【0028】
次に、図9に示すように、上面全体に第1の上部樹脂封止層19Bをディスペンサ等により厚さが第1のCSP13の高さよりもやや厚くなるように形成する。次に、第1の下部層間配線ポスト20Aに対応する部分における第1の上部樹脂封止層19Bにビアホール44を形成する。この場合も、ビアホール44は、第1の上部樹脂封止層19Bが非感光性樹脂の場合には、レーザドリルやプラズマドリル等により形成し、感光性樹脂の場合には、フォトリソグラフィにより形成する。
【0029】
次に、電解メッキや金属ペーストの塗布等により、ビアホール44内に第1の上部層間配線ポスト20Bを形成するとともに、第1の上部樹脂封止層19Bの上面に導電層45を形成する。次に、導電層45をすべて研磨し、次いで第2の上部樹脂封止層19Bの上面側および第1の上部層間配線ポスト20Bの上面側を適宜に研磨し、第1のCSP13の電極ポスト17の上面を露出させる。かくして、第1の下部層間配線ポスト20Aと第1の上部層間配線ポスト20Bとにより、図5に示す場合と同様に、第1の層間配線ポスト20が形成される。
【0030】
また、上記第1実施形態では、第1および第2の樹脂封止層19、29の上面側を適宜に研磨することにより、第1および第2のCSP13、23の電極ポスト17、27等の上面を露出させる場合について説明したが、これに限定されるものではない。そこで、次に、代表として、第1の樹脂封止層19および第2の中継配線21等を形成する場合の他の例について説明する。
【0031】
図10および図11は第3の他の方法を説明するための図である。図10に示すように、第1のCSP13を組み込んだ後に、上面全体に第1の樹脂封止層19をダイコータ等により厚さが第1のCSP13の高さよりもやや厚くなるように、且つ、上面が平坦となるように形成する。この場合、第1の樹脂封止層19をディスペンサ等により形成し、その上面側を適宜に研磨して平坦化するようにしてもよい。
【0032】
次に、第1の中継配線11の延出端パッド部11aに対応する部分における第1の樹脂封止層19にビアホール51を形成するとともに、第1のCSP13の電極ポスト17に対応する部分における第1の樹脂封止層19にコンタクトホール52を形成する。この場合も、ビアホール51およびコンタクトホール52は、第1の樹脂封止層19が非感光性樹脂の場合には、レーザドリルやプラズマドリル等により形成し、感光性樹脂の場合には、フォトリソグラフィにより形成する。なお、コンタクトホール52の大きさはビアホール51の大きさと同じとしてもよい。
【0033】
次に、電解メッキや金属ペーストの塗布等により、ビアホール51内に第1の層間配線ポスト20を形成するとともに、コンタクトホール52内に接続ポスト53を形成し、さらに第1の樹脂封止層19の上面に導電層54を形成する。次に、導電層54の不要な部分をエッチングして除去し、図11に示すように、第2の中継配線21を形成する。この場合、第2の中継配線21は接続ポスト53を介して第1のCSP13の電極ポスト17に接続されている。
【0034】
また、上記第1実施形態では、第1および第2のCSP13、23として電極ポスト17、27および樹脂封止層18、28を備えたものを用いた場合について説明したが、これに限定されるものではない。そこで、次に、代表として、第1のCSP13として、電極ポスト17および樹脂封止層18を備えていないもの、つまり最上層が配線16とされたものを用いる場合の一例について説明する。
【0035】
図12および図13は第4の他の方法を説明するための図である。図12に示すように、最上層が配線16とされた第1のCSP13を組み込んだ後に、上面全体に第1の樹脂封止層19をダイコータ等により厚さが第1のCSP13の高さよりもやや厚くなるように、且つ、上面が平坦となるように形成する。この場合も、第1の樹脂封止層19をディスペンサ等により形成し、その上面側を適宜に研磨して平坦化するようにしてもよい。
【0036】
次に、第1の中継配線11の延出端パッド部11aに対応する部分における第1の樹脂封止層19にビアホール55を形成するとともに、第1のCSP13の配線16の先端パッド部に対応する部分における第1の樹脂封止層19にコンタクトホール56を形成する。この場合も、ビアホール55およびコンタクトホール56は、第1の樹脂封止層19が非感光性樹脂の場合には、レーザドリルやプラズマドリル等により形成し、感光性樹脂の場合には、フォトリソグラフィにより形成する。なお、コンタクトホール56の大きさはビアホール55の大きさと同じとしてもよい。
【0037】
次に、電解メッキや金属ペーストの塗布等により、ビアホール55内に第1の層間配線ポスト20を形成するとともに、コンタクトホール56内に電極ポスト17Aを形成し、さらに第1の樹脂封止層19の上面に導電層57を形成する。次に、導電層57の不要な部分をエッチングして除去し、図13に示すように、第2の中継配線21を形成する。
【0038】
また、上記第1実施形態では、図1に示すように、第2のCSP23のサイズを第1のCSP13のサイズと同じとした場合について説明したが、これに限定されるものではない。例えば、第5の変形例である図14に示すように、第2のCSP23のサイズを第1のCSP13のサイズよりも小さくなるようにしてもよい。このようにした場合には、第2のCSP23の周囲において第1のCSP13上における第2の中継配線21上に第2の層間配線ポスト30bを設けるようにしてもよい。
【0039】
さらに、上記第1実施形態では、図1に示すように、再配線31上に電極ポスト32および上層樹脂封止層33を設け、電極ポスト32上に半田ボール34を設けた場合について説明したが、これに限定されるものではない。例えば、第6の変形例である図15に示すように、再配線31上に電極ポスト32および上層樹脂封止層33を設け、半田ボール34を設けないようにしてもよい。また、第7の変形例である図16に示すように、再配線31の先端パッド部上に半田ボール34を直接設けるようにしてもよい。さらに、第8の変形例である図17に示すように、再配線31のみを設けるようにしてもよい。
【0040】
ところで、上記第1実施形態では、第1および第2のCSP13、23を接着剤12、22を介して貼り付けているので、第1および第2のCSP13、23の配置位置を一定としがたく、このため第2の中継配線21および再配線31を形成するとき、例えば、再配線31のパターニングのアライメントを第2のCSP23の電極ポスト27との第2の層間配線ポスト30a(30b)と双方に対して行うことはできない。
【0041】
そこで、次に、このような不都合を解消することができるこの発明の第2実施形態について、図18を参照して説明する。まず、例えば、第2のCSP23の電極ポスト27の断面積は比較的大きいので、この断面積に対して、第2の層間配線ポスト30a(30b)の断面積を小さくする。そして、第2のCSP23および第2の樹脂封止層29の上面に第2のアライメント調整用の絶縁膜61を形成し、第2の層間配線ポスト30a(30b)に対してアライメントを取ることにより、絶縁膜61にコンタクトホール62a、62bを形成する。すると、第2の層間配線ポスト30a(30b)に対応するコンタクトホール62aは第2の層間配線ポスト30a(30b)の上面に対応する位置に形成される。一方、第2のCSP23の電極ポスト27に対応するコンタクトホール62bは、電極ポスト27の上面の中心からずれても、電極ポスト27の上面内に形成される。
【0042】
そして、絶縁膜61のコンタクトホール62a、62bに対してアライメントを取ることにより、再配線31を形成すると、この再配線31をコンタクトホール62a、62bを介して第2の層間配線ポスト30a(30b)および第2のCSP23の電極ポスト27に確実に接続することができる。また、この場合、第2のCSP23と第2の樹脂封止層29との界面は絶縁膜61によって覆われるので、この界面でのストレスに起因する再配線31の断線を防止することができる。なお、上記と同様の理由から、第1のCSP13および第1の樹脂封止層19の上面には第1のアライメント調整用の絶縁膜63が形成されている。
【0043】
また、上記第1実施形態では、図1に示すように、第1および第2のCSP13、23をその電極ポスト17、27を上側として配置した場合について説明したが、これに限定されるものではない。例えば、図19に示すこの発明の第3実施形態における半導体装置のように、第1および第2のCSP13、23をその電極ポスト17、27を下側として配置するようにしてもよい。この場合、電極ポスト17、27の下面は、同下面に予め設けられた半田ボール17a、27aを介して第1および第2の中継配線11、21の先端パッド部に接続されている。したがって、この場合、図1に示す接着剤12、22は設けられていない。
【0044】
このように構成された半導体装置では、下部CSP1の電極ポスト7および第1のCSP13の電極ポスト17下の半田ボール17aは、第1の中継配線11、第1の層間配線ポスト20、第2の中継配線21の延出端パット部21a、第2の層間配線ポスト30a、再配線31および対応する電極ポスト32を介して対応する半田ボール34に接続されている。第2のCSP23の電極ポスト27下の半田ボール27aは、第2の中継配線21、第2の層間配線ポスト30b、再配線31および対応する電極ポスト32を介して対応する半田ボール34に接続されている。
【0045】
次に、図19に示す半導体装置の製造方法の一例について説明するに、まず、この場合も、図3に示すもの(ウエハレベルCSP)を用意する。次に、図20に示すように、下部CSP1の上面に第1の中継配線11を下部CSP1の電極ポスト7に接続させて形成する。次に、第1の中継配線11の延出端パッド部11a上に第1の層間配線ポスト20を図示しないメッキレジストを用いた電解メッキにより形成する。次に、第1のCSP13の電極ポスト17下に設けられた半田ボール17aを第1の中継配線11の先端パッド部に接合する。この場合、半田ボール17aのセルフアライメント機能により、第1のCSP13の第1の中継配線11に対する配置位置はセルフアライメントされる。ここで、第1の層間配線ポスト20の高さは、第1のCSP13の高さよりもある程度低くなるようにする。
【0046】
次に、上面全体に第1の樹脂封止層19をディスペンサ等により厚さが第1のCSP13の高さよりもやや厚くなるように形成する。この場合、第1の中継配線11を含む下部CSP1と第1のCSP13との間も第1の樹脂封止層19で封止される。次に、第1の樹脂封止層19の上面側および第1のCSP13のシリコン基板14の上面側を適宜に研磨し、第1の層間配線ポスト20の上面を露出させる(図21参照)。
【0047】
次に、図21に示すように、第1のCSP13および第1の樹脂封止層19の上面に第2の中継配線21を第1の層間配線ポスト20に接続させて形成する。次に、第2の中継配線21の延出端パッド部21a(21b)上に第2の層間配線ポスト30a(30b)を図示しないメッキレジストを用いた電解メッキにより形成する。次に、第2のCSP23の電極ポスト27下に設けられた半田ボール27aを第2の中継配線21の先端パッド部に接合する。この場合も、半田ボール27aのセルフアライメント機能により、第2のCSP23の第2の中継配線21に対する配置位置はセルフアライメントされる。ここで、第2の層間配線ポスト30a(30b)の高さも、第2のCSP23の高さよりもある程度低くなるようにする。
【0048】
次に、上面全体に第2の樹脂封止層29をディスペンサ等により厚さが第2のCSP23の高さよりもやや厚くなるように形成する。この場合も、第2の中継配線21を含む第1のCSP13と第2のCSP23との間も第2の樹脂封止層29で封止される。次に、第2の樹脂封止層29の上面側および第2のCSP23のシリコン基板24の上面側を適宜に研磨し、第2の層間配線ポスト30a(30b)の上面を露出させる(図22参照)。
【0049】
次に、図22に示すように、第2のCSP23および第2の樹脂封止層29の上面に再配線31を第2の層間配線ポスト30a(30b)に接続させて形成する。次に、再配線31の先端パッド部上に電極ポスト32を図示しないメッキレジストを用いた電解メッキにより形成する。次に、上面全体に上層樹脂封止層33をディスペンサ等により厚さが電極ポスト32の高さよりもやや厚くなるように形成し、次いで上層樹脂封止層33の上面側を適宜に研磨し、電極ポスト32の上面を露出させる。次に、電極ポスト32の露出面上に半田ボール34を形成する。次に、ダイシングストリート41に沿ってダイシングすると、図19に示す半導体装置が得られる。
【0050】
ところで、上記各実施形態では、下部CSP1上に第1のCSP13を1つ積層し、その上に第2のCSP23を1つ積層した場合について説明したが、これに限定されるものではない。例えば、図23および図24に示すこの発明の第4実施形態における半導体装置のように、平面正方形状の下部CSP1上に平面長方形状の2つの第1のCSP13を図24において一点鎖線で示すように左右に配置して積層し、その上に平面長方形状の2つの第2のCSP23を図24において二点鎖線で示すように上下に配置して積層するようにしてもよい。
【0051】
この場合、2つの第1のCSP13間における第1の樹脂封止層19中にも第1の層間配線ポスト20を設けるようにしてもよく、また2つの第2のCSP23間における第2の樹脂封止層29中にも第2の層間配線ポスト(図示せず)を設けるようにしてもよい。また、この場合、下段側の2つの第1のCSP13の配置と上段側の2つの第2のCSP23の配置とは90°ずれているので、各CSP13、23のストレスを均等化して緩和することができる。
【0052】
また、上記各実施形態では、下部CSP1上に第1および第2のCSP13、23を順次積層した場合について説明したが、これに限定されるものではない。例えば、図25に示すこの発明の第5実施形態のように、ガラス基板、セラミック基板、金属基板、シリコン基板等からなる大型回路基板71上に第1および第2のCSP13、23を順次積層するようにしてもよい。ここで、大型回路基板71とは、上述したウエハレベルCSPに対応するもので、ダイシングストリート41に沿ってダイシングすると、複数の個片の回路基板71Aを得ることができるものである。
【0053】
そして、この場合、回路基板71Aの上面に設けられた配線72は、第1の中継配線11としての機能をも有する。したがって、この場合には、この配線42上に第1の層間配線ポスト20が設けられている。なお、回路基板71Aの上面に配線72のほかに、図示していないが、薄膜抵抗、薄膜キャパシタ、薄膜トランジスタ等を設けるようにしてもよい。また、ダイシング直前にウェットエッチングにより大型回路基板71の厚さを薄くするようにしてもよい。
【0054】
また、例えば、図26に示すこの発明の第6実施形態のように、第1および第2の樹脂封止層19、29の外周面全体に第1および第2の金属シールド層73、74を設けるようにしてもよい。次に、この場合の製造方法の一例の一部について、図27を参照して説明する。まず、感光性樹脂からなる第1の樹脂封止層19に第1の層間配線ポスト20を形成するためのビアホールを形成するとき、ダイシングストリート41よりもやや幅広の領域に対応する部分における第1の樹脂封止層19に溝75を形成する。次に、ビアホール内に第1の層間配線ポスト20を形成するとき、溝75内に第1の金属シールド層73を形成する。また、上記と同様にして、第2の樹脂封止層29に形成した溝76内に第2の金属シールド層74を形成する。そして、ダイシングストリート41に沿ってダイシングすると、図26に示す半導体装置が得られる。
【0055】
このようにして得られた半導体装置では、第1および第2の樹脂封止層19、29が感光性樹脂からなるものであっても、その外周面全体に第1および第2の金属シールド層73、74を設けているので、外部光が第1および第2の金属シールド層73、74の内側に進入するのを防止することができる。なお、第1および第2の金属シールド層73、74を装置内の接地電極に接続し、電気的シールド機能を発揮するようにしてもよい。
【0056】
ところで、上記各実施形態では、第1および第2の層間配線ポスト20、30a(30b)を電解メッキや金属ペーストの塗布等により形成した場合について説明したが、これに限定されるものではない。例えば、金、アルミニウム、銅等からなるワイヤをワイヤボンディングして層間配線ポストを形成するようにしてもよい。この場合、ワイヤからなる層間配線ポストの表面にニッケルメッキ等を施して剛性を高めるようにしてもよい。また、印刷により銀等からなる円錐状の層間配線ポストを形成するようにしてもよい。さらに、シリコン膜上に金属の触媒層を形成し、アニールして選択的にシリコンウイスカを成長させて針状の柱を形成し、その表面に金属メッキを施して層間配線ポストを形成するようにしてもよい。
【0057】
ところで、金、アルミニウム、銅等のワイヤからなる層間配線ポストの場合には、他の形成方法により形成された層間配線ポストの高さが数100μm程度が限界であるのに対し、mm単位の高さとすることができる。そこで、次に、ワイヤからなる高い層間配線ポストを備えた、この発明の第7実施形態について、図28を参照して説明する。
【0058】
まず、ガラス基板等からなる大型回路基板81の上面に設けられた配線82の所定の先端パッド部上にワイヤからなる高さが1mm程度の層間配線ポスト83をワイヤボンディングにより形成する。次に、CSP84の電極ポスト85下に設けられた半田ボール86を配線82の他の所定の先端パッド部に接合する。この場合、ダイシングストリート87によって囲まれた各デバイス領域上に複数のCSP84を設ける。また、層間配線ポスト83の高さは、CSP84の高さよりもかなり高くなっている。
【0059】
次に、上面全体に低収縮樹脂からなる下部樹脂封止層88をディスペンサ等により厚さがCSP84の高さとほぼ同じ厚さとなるように形成する。この場合、配線82を含む大型回路基板81とCSP84との間も下部樹脂封止層88で封止される。次に、上面全体に感光性樹脂からなる上部樹脂封止層89をダイコータ等により厚さが層間配線ポスト83の高さよりもやや厚くなるように、且つ、上面が平坦となるように形成する。
【0060】
次に、フォトリソグラフィにより、上部樹脂封止層89の上面側の各所定の箇所にコンタクトホール90を形成し、層間配線ポスト83の上部を露出させる。次に、上部樹脂封止層89の上面に再配線91を層間配線ポスト83に接続させて形成する。次に、再配線91の先端パッド部上に半田ボール92を形成する。次に、ダイシングストリート87に沿ってダイシングすると、回路基板81Aを備えた複数の半導体装置が得られる。
【0061】
なお、上記各実施形態では、下部CSPまたは回路基板上にCSPを1段または2段に積層した場合について説明したが、これに限らず、3段以上に積層するようにしてもよい。また、上記各実施形態では、下部CSPまたは回路基板上にCSPを積層した場合について説明したが、これに限らず、ベアチップを積層するようにしてもよい。
【0062】
【発明の効果】
以上説明したように、この発明によれば、基板上に該基板よりもサイズの小さいCSPを1段または複数段設けているので、配線基板上に立体的に搭載することができ、ひいては実装密度を高くすることができる。
【図面の簡単な説明】
【図1】この発明の第1実施形態における半導体装置の断面図。
【図2】図1に示す下部CSPの一部の断面図。
【図3】図1に示す半導体装置の製造に際し、当初用意したものの一部の断面図。
【図4】図3に続く製造工程の断面図。
【図5】図4に続く製造工程の断面図。
【図6】図5に続く製造工程の断面図。
【図7】第1実施形態の第1の変形例を説明するために示す一部の断面図。
【図8】第1実施形態の第2の変形例を説明するために示す一部の断面図。
【図9】図8に続く製造工程の断面図。
【図10】第1実施形態の第3の変形例を説明するために示す一部の断面図。
【図11】図10に続く製造工程の断面図。
【図12】第1実施形態の第4の変形例を説明するために示す一部の断面図。
【図13】図12に続く製造工程の断面図。
【図14】第1実施形態の第5の変形例を説明するために示す断面図。
【図15】第1実施形態の第6の変形例を説明するために示す断面図。
【図16】第1実施形態の第7の変形例を説明するために示す断面図。
【図17】第1実施形態の第8の変形例を説明するために示す断面図。
【図18】この発明の第2実施形態における半導体装置を説明するために示す一部の断面図。
【図19】この発明の第3実施形態における半導体装置の断面図。
【図20】図19に示す半導体装置の製造に際し、所定の製造工程を説明するために示す一部の断面図。
【図21】図20に続く製造工程の断面図。
【図22】図21に続く製造工程の断面図。
【図23】この発明の第4実施形態における半導体装置の断面図。
【図24】図23に示す各CSPの配置関係を説明するために示す平面図。
【図25】この発明の第5実施形態における半導体装置を説明するために示す一部の断面図。
【図26】この発明の第6実施形態における半導体装置の断面図。
【図27】図26に示す半導体装置の製造方法の一例を説明するために示す一部の断面図。
【図28】この発明の第7実施形態における半導体装置を説明するために示す一部の断面図。
【符号の説明】
1 下部CSP
11 第1の中継配線
13 第1のCSP
19 第1の樹脂封止層
20 第1の層間配線ポスト
21 第2の中継配線
23 第2のCSP
29 第2の樹脂封止層
30a、30b 第2の層間配線ポスト
31 再配線
32 電極ポスト
33 上層樹脂封止層
34 半田ボール
Claims (11)
- シリコン基板上に形成された複数の接続パッドと、該接続パッドの中央部を露出する開口部を有し前記シリコン基板の上面に形成された絶縁膜と、該絶縁膜上に形成され前記開口部を介して前記接続パッドに接続された配線と、配線のパッド部上に形成された電極ポストと、前記電極ポストの周囲に設けられた樹脂封止層とを有する下部CSPと、該下部CSPの上面に形成され、前記下部CSPの電極ポストに接続された第1の中継配線と、前記第1の中継配線上に配置され、前記下部CSPのシリコン基板よりも小さいサイズのシリコン基板と、シリコン基板上に形成された複数の接続パッドと、該接続パッドの中央部を露出する開口部を有し前記シリコン基板の上面に形成された絶縁膜と、該絶縁膜上に形成され前記開口部を介して前記接続パッドに接続された配線と、配線のパッド部上に形成された電極ポストと、前記電極ポストの周囲およびに設けられた樹脂封止層とを有する上部CSPと、該上部CSPの上面に形成され、前記上部CSPの電極ポストに接続された第2の中継配線と、前記第1の中継配線と前記第2の中継配線を接続する層間配線ポストとを具備することを特徴とする半導体装置。
- 請求項1に記載の発明において、前記上部CSPは複数段設けられ、各段の上部CSPは、それぞれ、その電極ポストを上側として配置され、前記CSPのうち最上段のCSPの樹脂封止層上には該最上段の電極ポストを接続する再配線が形成され、前記再配線は隣接する下段の中継配線に接続されていることを特徴とする半導体装置。
- 基板上に該基板よりもサイズの小さいCSPが1段または複数段設けられ、前記CSPの周囲における前記基板上に樹脂封止層が設けられ、前記CSP下に中継配線が設けられ、前記CSPのうち最上段のCSP上に再配線が設けられ、前記樹脂封止層中に前記中継配線と前記再配線とを接続する層間配線ポストが設けられている半導体装置であって、前記CSPはその電極ポストを下側とされて配置され、前記CSPの電極ポストは当該CSP下の前記中継配線に接続されていることを特徴とする半導体装置。
- 大型基板のダイシングストリートによって囲まれた各デバイス領域上に該デバイス領域よりもサイズの小さいCSPを1段または複数段設ける工程と、前記CSPの周囲における前記大型基板上に樹脂封止層を形成する工程と、前記CSP下に中継配線を形成する工程と、前記CSPのうち最上段のCSP上に再配線を形成する工程と、前記樹脂封止層の形成領域に該樹脂封止層を形成する前にまたは形成した後に前記中継配線と前記再配線とを接続する層間配線ポストを形成する工程と、上記各工程の後、ダイシングして、それぞれが、デバイス領域上に該デバイス領域よりもサイズ小さいCSPが1段または複数段積層された複数の半導体装置を得る工程とを具備することを特徴とする半導体装置の製造方法。
- 請求項4に記載の発明において、前記CSPをその電極ポストを上側にして配置し、前記中継配線を前記CSPのうち最上段のCSP以外のCSP上に当該CSPの電極ポストおよび当該CSPの周囲に配置された前記層間配線ポストに接続させて形成し、前記再配線を前記CSPのうち最上段のCSP上に当該CSPの電極ポストおよび当該CSPの周囲に配置された前記層間配線ポストに接続させて形成することを特徴とする半導体装置の製造方法。
- 請求項4に記載の発明において、前記CSPをその電極ポストを下側にして配置するとともに、前記CSPのうち最上段のCSP以外のCSPの電極ポストを当該CSP下の前記中継配線に低融点金属ボールを介して接続することを特徴とする半導体装置の製造方法。
- 請求項4〜6のいずれかに記載の発明において、前記大型基板は上面側に電極ポストを有するウエハレベルCSPからなり、当該ウエハレベルCSPの各CSP上に前記中継配線を当該CSPの電極ポストに接続させて形成することを特徴とする半導体装置の製造方法。
- 請求項4〜6のいずれかに記載の発明において、前記大型基板は複数の回路基板を形成するためのものからなり、当該大型基板の各回路基板上の配線はその上の前記CSP下の前記中継配線を兼ねていることを特徴とする半導体装置の製造方法。
- 請求項4〜8のいずれかに記載の発明において、前記ダイシング工程前に、前記再配線上に低融点金属ボールを形成することを特徴とする半導体装置の製造方法。
- 請求項4〜8のいずれかに記載の発明において、前記ダイシング工程前に、前記再配線上に電極ポストを形成するとともに、該電極ポストの周囲に上層樹脂封止層を形成することを特徴とする半導体装置の製造方法。
- 請求項10に記載の発明において、前記ダイシング工程前に、前記再配線上の前記電極ポスト上に低融点金属ボールを形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000060121A JP3651346B2 (ja) | 2000-03-06 | 2000-03-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000060121A JP3651346B2 (ja) | 2000-03-06 | 2000-03-06 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001250836A JP2001250836A (ja) | 2001-09-14 |
JP3651346B2 true JP3651346B2 (ja) | 2005-05-25 |
Family
ID=18580482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000060121A Expired - Fee Related JP3651346B2 (ja) | 2000-03-06 | 2000-03-06 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3651346B2 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4441974B2 (ja) * | 2000-03-24 | 2010-03-31 | ソニー株式会社 | 半導体装置の製造方法 |
KR100636259B1 (ko) * | 2001-12-07 | 2006-10-19 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
JP3829736B2 (ja) * | 2002-02-28 | 2006-10-04 | 凸版印刷株式会社 | チップサイズパッケージの製造方法 |
JP2004111656A (ja) | 2002-09-18 | 2004-04-08 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
CN100468719C (zh) | 2003-06-03 | 2009-03-11 | 卡西欧计算机株式会社 | 可叠置的半导体器件及其制造方法 |
TWI251313B (en) | 2003-09-26 | 2006-03-11 | Seiko Epson Corp | Intermediate chip module, semiconductor device, circuit board, and electronic device |
JP4561079B2 (ja) * | 2003-11-05 | 2010-10-13 | カシオ計算機株式会社 | 半導体装置の製造方法 |
JP4379693B2 (ja) * | 2003-11-10 | 2009-12-09 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
TWI278048B (en) | 2003-11-10 | 2007-04-01 | Casio Computer Co Ltd | Semiconductor device and its manufacturing method |
JP4321758B2 (ja) * | 2003-11-26 | 2009-08-26 | カシオ計算機株式会社 | 半導体装置 |
JP3925809B2 (ja) | 2004-03-31 | 2007-06-06 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
JP4337860B2 (ja) * | 2006-10-06 | 2009-09-30 | カシオ計算機株式会社 | 半導体装置 |
US8367471B2 (en) | 2007-06-15 | 2013-02-05 | Micron Technology, Inc. | Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices |
JP2009071095A (ja) | 2007-09-14 | 2009-04-02 | Spansion Llc | 半導体装置の製造方法 |
FR2923081B1 (fr) * | 2007-10-26 | 2009-12-11 | 3D Plus | Procede d'interconnexion verticale de modules electroniques 3d par des vias. |
KR101501739B1 (ko) | 2008-03-21 | 2015-03-11 | 삼성전자주식회사 | 반도체 패키지 제조 방법 |
FR2932004B1 (fr) * | 2008-06-03 | 2011-08-05 | Commissariat Energie Atomique | Dispositif electronique empile et procede de realisation d'un tel dispositif electronique |
JP5758605B2 (ja) * | 2010-09-30 | 2015-08-05 | 株式会社テラプローブ | 半導体装置及びその製造方法 |
TWI509678B (zh) * | 2011-07-27 | 2015-11-21 | Inpaq Technology Co Ltd | 平面式半導體元件及其製作方法 |
CN103620776B (zh) | 2012-01-30 | 2017-02-08 | 松下电器产业株式会社 | 半导体装置 |
US11094672B2 (en) | 2019-09-27 | 2021-08-17 | Intel Corporation | Composite IC chips including a chiplet embedded within metallization layers of a host IC chip |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6348728B1 (en) * | 2000-01-28 | 2002-02-19 | Fujitsu Limited | Semiconductor device having a plurality of semiconductor elements interconnected by a redistribution layer |
-
2000
- 2000-03-06 JP JP2000060121A patent/JP3651346B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001250836A (ja) | 2001-09-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10672750B2 (en) | Semiconductor device | |
US10128211B2 (en) | Thin fan-out multi-chip stacked package structure and manufacturing method thereof | |
JP3651346B2 (ja) | 半導体装置およびその製造方法 | |
US8835221B2 (en) | Integrated chip package structure using ceramic substrate and method of manufacturing the same | |
US7045391B2 (en) | Multi-chips bumpless assembly package and manufacturing method thereof | |
US9136246B2 (en) | Integrated chip package structure using silicon substrate and method of manufacturing the same | |
US7511376B2 (en) | Circuitry component with metal layer over die and extending to place not over die | |
US10651050B2 (en) | Semiconductor device packages and structures | |
KR100520660B1 (ko) | 반도체 웨이퍼와 반도체장치 및 그 제조방법 | |
TWI671861B (zh) | 半導體封裝結構及其製作方法 | |
US20080067677A1 (en) | Structure and manufacturing method of a chip scale package | |
JPH02133943A (ja) | 高集積回路及びその製造方法 | |
KR100887475B1 (ko) | 반도체 패키지 및 그 제조방법 | |
US7038309B2 (en) | Chip package structure with glass substrate | |
TW201737452A (zh) | 系統級封裝及用於製造系統級封裝的方法 | |
KR100826989B1 (ko) | 반도체 패키지 및 그의 제조방법 | |
JP3823636B2 (ja) | 半導体チップモジュール及びその製造方法 | |
US20060163729A1 (en) | Structure and manufacturing method of a chip scale package | |
US6689637B2 (en) | Method of manufacturing a multi-chip semiconductor package | |
TW202335224A (zh) | 電子封裝件及其製法 | |
TW202131472A (zh) | 半導體裝置以及其製造方法 | |
TW202115855A (zh) | 電子封裝件及其製法 | |
JP2000091496A (ja) | 半導体装置及びその製造方法 | |
JPH0936172A (ja) | 半導体装置及びその製造方法 | |
KR20120067736A (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031224 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040223 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050201 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050214 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120304 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120304 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120304 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |