JP2000091496A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
- H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
Abstract
(57)【要約】
【課題】 ＭＣＭ(multi chip module)と呼ばれる半導
体チップの実装技術において、実装密度を高くする。 【解決手段】 ＣＳＰ(chip size package)と呼ばれる
半導体パッケージ１１のシリコン基板１２の上面に形成
された配線２２、２５は、シリコン基板１２の側面に形
成された接続部２７及びシリコン基板１２の下面に形成
された配線１８を介して、配線１８下に形成された柱状
電極１９に接続されている。そして、半導体パッケージ
１１上にはベアチップ３１が搭載されている。半導体パ
ッケージ１１は配線基板４１上に異方導電性接着剤５１
を介して搭載されている。これにより、ベアチップ３１
及び半導体パッケージ１１は配線基板４１上に立体的に
搭載されている。
体チップの実装技術において、実装密度を高くする。 【解決手段】 ＣＳＰ(chip size package)と呼ばれる
半導体パッケージ１１のシリコン基板１２の上面に形成
された配線２２、２５は、シリコン基板１２の側面に形
成された接続部２７及びシリコン基板１２の下面に形成
された配線１８を介して、配線１８下に形成された柱状
電極１９に接続されている。そして、半導体パッケージ
１１上にはベアチップ３１が搭載されている。半導体パ
ッケージ１１は配線基板４１上に異方導電性接着剤５１
を介して搭載されている。これにより、ベアチップ３１
及び半導体パッケージ１１は配線基板４１上に立体的に
搭載されている。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】例えば、ＭＣＭ(multi chip module)と
呼ばれる半導体チップの実装技術では、ベアチップやＣ
ＳＰ(chip size package)と呼ばれる半導体パッケージ
等を配線基板上に搭載することがある。また、同配線基
板上に抵抗やコンデンサ等のチップ部品を搭載すること
もある。
呼ばれる半導体チップの実装技術では、ベアチップやＣ
ＳＰ(chip size package)と呼ばれる半導体パッケージ
等を配線基板上に搭載することがある。また、同配線基
板上に抵抗やコンデンサ等のチップ部品を搭載すること
もある。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
このような実装技術では、配線基板上にベアチップ等の
各種電子部品を平面的に配置しているので、実装密度に
限界があるという問題があった。この発明の課題は、実
装密度を高くすることである。
このような実装技術では、配線基板上にベアチップ等の
各種電子部品を平面的に配置しているので、実装密度に
限界があるという問題があった。この発明の課題は、実
装密度を高くすることである。
【０００４】
【課題を解決するための手段】請求項１記載の発明に係
る半導体装置は、半導体基板の一の面上に電極が形成さ
れ、前記半導体基板の他の面上に配線が形成されている
ものである。請求項２記載の発明に係る半導体装置は、
請求項１記載の発明において、前記半導体基板の他の面
上に電子部品が前記配線に接続されて搭載されているも
のである。請求項３記載の発明に係る半導体装置は、半
導体基板の一の面上に形成された絶縁膜に形成された開
口部を介して接続パッドが露出され、該接続パッド上か
ら前記絶縁膜上にかけて接続パッド部を有する第１の配
線が形成されているとともに、前記絶縁膜の端部から前
記絶縁膜上にかけて接続パッド部を有する第２の配線が
形成され、前記第１及び第２の配線の各接続パッド部上
に第１及び第２の電極が形成され、前記第１及び第２の
電極を除く前記絶縁膜上に封止膜が形成され、前記半導
体基板の他の面上に第３の配線が形成され、前記半導体
基板の側面に前記第２の配線と前記第３の配線とを接続
する接続部が形成されているものである。請求項４記載
の発明に係る半導体装置は、請求項３記載の発明におい
て、前記半導体基板の他の面上に電子部品が前記第３の
配線に接続されて搭載されているものである。請求項５
記載の発明に係る半導体装置は、半導体基板の一の面上
に形成された絶縁膜に形成された開口部を介して接続パ
ッドが露出され、該接続パッド上から前記絶縁膜上にか
けて接続パッド部を有する第１の配線が形成され、該第
１の配線の接続パッド部上に電極が形成され、前記電極
を除く前記絶縁膜上に封止膜が形成され、前記半導体基
板の他の面上に第２の配線が形成され、前記半導体基板
及び前記封止膜の側面に接続部が前記第２の配線に接続
されて形成されているものである。請求項６記載の発明
に係る半導体装置は、請求項５記載の発明において、前
記半導体基板の他の面上に電子部品が前記第２の配線に
接続されて搭載されているものである。請求項７記載の
発明に係る半導体装置の製造方法は、ウエハの一の面上
に形成された絶縁膜に形成された開口部を介して露出さ
れた接続パッド上から前記絶縁膜上にかけて接続パッド
部を有する第１の配線を形成するとともに、ダイシング
ストリートの部分における前記絶縁膜上から前記絶縁膜
上の他の部分にかけて接続パッド部を有する第２の配線
を形成する工程と、前記第１及び第２の配線の各接続パ
ッド部上に第１及び第２の電極を形成する工程と、前記
第１及び第２の電極を除く前記絶縁膜上に封止膜を形成
する工程と、前記ウエハの他の面上に第３の配線を形成
する工程と、前記ウエハのダイシングストリートの部分
に貫通孔を形成して該貫通孔内に前記第２の配線と前記
第３の配線とを接続する接続部を形成する工程と、前記
ウエハ等をダイシングして複数の半導体装置を得る工程
とを具備するものである。請求項８記載の発明に係る半
導体装置の製造方法は、請求項７記載の発明において、
ダイシング後に、前記半導体基板の他の面上に電子部品
を前記第３の配線に接続させて搭載するようにしたもの
である。そして、請求項１、３、５、７記載の発明によ
れば、半導体基板の他の面上に配線を形成しているの
で、請求項２、４、６、８記載の発明のように、半導体
基板の他の面上に電子部品を搭載することができ、した
がって半導体基板及び該半導体基板の他の面上に搭載さ
れた電子部品を配線基板上に立体的に搭載することがで
き、ひいては実装密度を高くすることができる。
る半導体装置は、半導体基板の一の面上に電極が形成さ
れ、前記半導体基板の他の面上に配線が形成されている
ものである。請求項２記載の発明に係る半導体装置は、
請求項１記載の発明において、前記半導体基板の他の面
上に電子部品が前記配線に接続されて搭載されているも
のである。請求項３記載の発明に係る半導体装置は、半
導体基板の一の面上に形成された絶縁膜に形成された開
口部を介して接続パッドが露出され、該接続パッド上か
ら前記絶縁膜上にかけて接続パッド部を有する第１の配
線が形成されているとともに、前記絶縁膜の端部から前
記絶縁膜上にかけて接続パッド部を有する第２の配線が
形成され、前記第１及び第２の配線の各接続パッド部上
に第１及び第２の電極が形成され、前記第１及び第２の
電極を除く前記絶縁膜上に封止膜が形成され、前記半導
体基板の他の面上に第３の配線が形成され、前記半導体
基板の側面に前記第２の配線と前記第３の配線とを接続
する接続部が形成されているものである。請求項４記載
の発明に係る半導体装置は、請求項３記載の発明におい
て、前記半導体基板の他の面上に電子部品が前記第３の
配線に接続されて搭載されているものである。請求項５
記載の発明に係る半導体装置は、半導体基板の一の面上
に形成された絶縁膜に形成された開口部を介して接続パ
ッドが露出され、該接続パッド上から前記絶縁膜上にか
けて接続パッド部を有する第１の配線が形成され、該第
１の配線の接続パッド部上に電極が形成され、前記電極
を除く前記絶縁膜上に封止膜が形成され、前記半導体基
板の他の面上に第２の配線が形成され、前記半導体基板
及び前記封止膜の側面に接続部が前記第２の配線に接続
されて形成されているものである。請求項６記載の発明
に係る半導体装置は、請求項５記載の発明において、前
記半導体基板の他の面上に電子部品が前記第２の配線に
接続されて搭載されているものである。請求項７記載の
発明に係る半導体装置の製造方法は、ウエハの一の面上
に形成された絶縁膜に形成された開口部を介して露出さ
れた接続パッド上から前記絶縁膜上にかけて接続パッド
部を有する第１の配線を形成するとともに、ダイシング
ストリートの部分における前記絶縁膜上から前記絶縁膜
上の他の部分にかけて接続パッド部を有する第２の配線
を形成する工程と、前記第１及び第２の配線の各接続パ
ッド部上に第１及び第２の電極を形成する工程と、前記
第１及び第２の電極を除く前記絶縁膜上に封止膜を形成
する工程と、前記ウエハの他の面上に第３の配線を形成
する工程と、前記ウエハのダイシングストリートの部分
に貫通孔を形成して該貫通孔内に前記第２の配線と前記
第３の配線とを接続する接続部を形成する工程と、前記
ウエハ等をダイシングして複数の半導体装置を得る工程
とを具備するものである。請求項８記載の発明に係る半
導体装置の製造方法は、請求項７記載の発明において、
ダイシング後に、前記半導体基板の他の面上に電子部品
を前記第３の配線に接続させて搭載するようにしたもの
である。そして、請求項１、３、５、７記載の発明によ
れば、半導体基板の他の面上に配線を形成しているの
で、請求項２、４、６、８記載の発明のように、半導体
基板の他の面上に電子部品を搭載することができ、した
がって半導体基板及び該半導体基板の他の面上に搭載さ
れた電子部品を配線基板上に立体的に搭載することがで
き、ひいては実装密度を高くすることができる。
【０００５】
【発明の実施の形態】図１及び図２はこの発明の一実施
形態における半導体装置の実装構造の各断面図を示した
ものである。この実施形態における半導体装置１は、半
導体パッケージ（ＣＳＰ）１１上にベアチップ３１が搭
載されたものからなり、配線基板４１上に異方導電性接
着剤５１を介して搭載されている。そして、図１は主と
して半導体パッケージ１１用の第１の柱状電極１７の部
分の断面図を示し、図２は主としてベアチップ３１用の
第２の柱状電極１９の部分の断面図を示す。
形態における半導体装置の実装構造の各断面図を示した
ものである。この実施形態における半導体装置１は、半
導体パッケージ（ＣＳＰ）１１上にベアチップ３１が搭
載されたものからなり、配線基板４１上に異方導電性接
着剤５１を介して搭載されている。そして、図１は主と
して半導体パッケージ１１用の第１の柱状電極１７の部
分の断面図を示し、図２は主としてベアチップ３１用の
第２の柱状電極１９の部分の断面図を示す。
【０００６】まず、図１を参照して説明する。半導体パ
ッケージ１１は平面方形状のシリコン基板（半導体基
板）１２を備えている。シリコン基板１２の下面の外周
部には複数の接続パッド１３が形成されている。接続パ
ッド１３の中央部を除くシリコン基板１２の下面全体に
は絶縁膜１４が形成され、接続パッド１３の中央部が絶
縁膜１４に形成された開口部１５を介して露出されてい
る。この露出された接続パッド１３の下面から絶縁膜１
４の下面の所定の箇所にかけて２層構造の第１の配線１
６が形成されている。この場合、第１の配線１６は、接
続パッド１３下に形成された接続部１６ａと、絶縁膜１
４の下面の所定の箇所に形成された接続パッド部１６ｂ
と、その間に形成された引き回し線１６ｃとからなって
いる。接続パッド部１６ｂの下面には第１の柱状電極１
７が形成されている。
ッケージ１１は平面方形状のシリコン基板（半導体基
板）１２を備えている。シリコン基板１２の下面の外周
部には複数の接続パッド１３が形成されている。接続パ
ッド１３の中央部を除くシリコン基板１２の下面全体に
は絶縁膜１４が形成され、接続パッド１３の中央部が絶
縁膜１４に形成された開口部１５を介して露出されてい
る。この露出された接続パッド１３の下面から絶縁膜１
４の下面の所定の箇所にかけて２層構造の第１の配線１
６が形成されている。この場合、第１の配線１６は、接
続パッド１３下に形成された接続部１６ａと、絶縁膜１
４の下面の所定の箇所に形成された接続パッド部１６ｂ
と、その間に形成された引き回し線１６ｃとからなって
いる。接続パッド部１６ｂの下面には第１の柱状電極１
７が形成されている。
【０００７】次に、主として図２を参照して説明する。
絶縁膜１４の下面端部から絶縁膜１４の下面の他の所定
の箇所にかけて２層構造の第２の配線１８が形成されて
いる。この場合、第２の配線１８は、絶縁膜１４の下面
の他の所定の箇所に形成された接続パッド部１８ａと、
この接続パッド部１８ａから絶縁膜１４の下面端部まで
延びる引き回し線１８ｂとからなっている。接続パッド
部１８ａの下面には第２の柱状電極１９が形成されてい
る。そして、第１及び第２の柱状電極１７、１９を除く
絶縁膜１４の下面全体には封止膜２０が形成されてい
る。この場合、第１及び第２の柱状電極１７、１９の下
端面は、封止膜２０の下面と同一平面とされ、露出され
ている。
絶縁膜１４の下面端部から絶縁膜１４の下面の他の所定
の箇所にかけて２層構造の第２の配線１８が形成されて
いる。この場合、第２の配線１８は、絶縁膜１４の下面
の他の所定の箇所に形成された接続パッド部１８ａと、
この接続パッド部１８ａから絶縁膜１４の下面端部まで
延びる引き回し線１８ｂとからなっている。接続パッド
部１８ａの下面には第２の柱状電極１９が形成されてい
る。そして、第１及び第２の柱状電極１７、１９を除く
絶縁膜１４の下面全体には封止膜２０が形成されてい
る。この場合、第１及び第２の柱状電極１７、１９の下
端面は、封止膜２０の下面と同一平面とされ、露出され
ている。
【０００８】シリコン基板１２の上面には第１の絶縁膜
２１が形成されている。第１の絶縁膜２１の上面には第
３の配線２２が形成されている。この場合、第３の配線
２２は、第１の絶縁膜２１の上面の所定の箇所に形成さ
れた接続パッド部２２ａと、この接続パッド部２２ａか
ら第１の絶縁膜２１の上面端部まで延びる引き回し線２
２ｂとからなっている。接続パッド部２２ａの中央部を
除く第１の絶縁膜２１の上面全体には第２の絶縁膜２３
が形成され、接続パッド部２２ａの中央部が第２の絶縁
膜２３に形成された開口部２４を介して露出されてい
る。この露出された接続パッド２２ａの上面から第２の
絶縁膜２３の上面の所定の箇所にかけて第４の配線２５
が形成されている。この場合、第４の配線２５は、接続
パッド２２ａ上に形成された接続部２５ａと、第２の絶
縁膜２３の上面の所定の箇所に形成された接続パッド部
２５ｂと、その間に形成された引き回し線２５ｃとから
なっている。
２１が形成されている。第１の絶縁膜２１の上面には第
３の配線２２が形成されている。この場合、第３の配線
２２は、第１の絶縁膜２１の上面の所定の箇所に形成さ
れた接続パッド部２２ａと、この接続パッド部２２ａか
ら第１の絶縁膜２１の上面端部まで延びる引き回し線２
２ｂとからなっている。接続パッド部２２ａの中央部を
除く第１の絶縁膜２１の上面全体には第２の絶縁膜２３
が形成され、接続パッド部２２ａの中央部が第２の絶縁
膜２３に形成された開口部２４を介して露出されてい
る。この露出された接続パッド２２ａの上面から第２の
絶縁膜２３の上面の所定の箇所にかけて第４の配線２５
が形成されている。この場合、第４の配線２５は、接続
パッド２２ａ上に形成された接続部２５ａと、第２の絶
縁膜２３の上面の所定の箇所に形成された接続パッド部
２５ｂと、その間に形成された引き回し線２５ｃとから
なっている。
【０００９】シリコン基板１２の側面の所定の箇所には
平面ほぼ半円形状の溝２６が上下方向に延びて形成され
ている。溝２６内には接続部２７が形成されている。こ
の接続部２７の下端部は第２の配線１８の引き回し線１
８ｂの先端部に接続され、上端部は第３の配線２２の引
き回し線２２ｂの先端部に接続されている。これによ
り、第４の配線２５は、第３の配線２２、接続部２７及
び第２の配線１８を介して第２の柱状電極１９に接続さ
れている。なお、接続部２７を含む溝２６の部分は前述
の封止膜２０によって覆われている。
平面ほぼ半円形状の溝２６が上下方向に延びて形成され
ている。溝２６内には接続部２７が形成されている。こ
の接続部２７の下端部は第２の配線１８の引き回し線１
８ｂの先端部に接続され、上端部は第３の配線２２の引
き回し線２２ｂの先端部に接続されている。これによ
り、第４の配線２５は、第３の配線２２、接続部２７及
び第２の配線１８を介して第２の柱状電極１９に接続さ
れている。なお、接続部２７を含む溝２６の部分は前述
の封止膜２０によって覆われている。
【００１０】ベアチップ３１は平面方形状のシリコン基
板３２を備えている。この場合、シリコン基板３２の平
面サイズは半導体パッケージ１１のシリコン基板１２の
平面サイズよりも適宜に小さくなっている。シリコン基
板３２の下面の外周部には複数の柱状電極３３が形成さ
れている。配線基板４１は、ガラスエポキシ等からなる
基板４２の上面に第１及び第２の接続パッド４３、４４
を含む配線（図示せず）が形成されたものからなってい
る。この場合、第１の接続パッド４３は半導体パッケー
ジ１１用のものであり、第２の接続パッド４４はベアチ
ップ３１用のものである。異方導電性接着剤５１は、絶
縁性接着剤５２中に導電性粒子５３をほぼ均一に混入し
たものからなっている。
板３２を備えている。この場合、シリコン基板３２の平
面サイズは半導体パッケージ１１のシリコン基板１２の
平面サイズよりも適宜に小さくなっている。シリコン基
板３２の下面の外周部には複数の柱状電極３３が形成さ
れている。配線基板４１は、ガラスエポキシ等からなる
基板４２の上面に第１及び第２の接続パッド４３、４４
を含む配線（図示せず）が形成されたものからなってい
る。この場合、第１の接続パッド４３は半導体パッケー
ジ１１用のものであり、第２の接続パッド４４はベアチ
ップ３１用のものである。異方導電性接着剤５１は、絶
縁性接着剤５２中に導電性粒子５３をほぼ均一に混入し
たものからなっている。
【００１１】そして、ベアチップ３１の柱状電極３３が
半導体パッケージ１１の第４の配線２５の接続パッド２
５ａにボンディングされていることにより、ベアチップ
３１は半導体パッケージ１１上に搭載され、これにより
半導体装置１が構成されている。また、半導体パッケー
ジ１１の第１及び第２の柱状電極１７、１９の下端面を
含む封止膜２０の下面が配線基板４１の接続パッド４
３、４４の部分に異方導電性接着剤５１を介して接合さ
れていることにより、半導体装置１は配線基板４１上に
搭載されている。この状態では、第１及び第２の柱状電
極１７、１９の各下端面は導電性粒子５３を介して配線
基板４１の第１及び第２の接続パッド４３、４４に接続
されている。これにより、ベアチップ３１の柱状電極３
３は、第４の配線２５、第３の配線２２、接続部２７、
第２の配線１８、第２の柱状電極１９及び導電性粒子５
３を介して配線基板４１の第２の接続パッド４４に接続
されている。
半導体パッケージ１１の第４の配線２５の接続パッド２
５ａにボンディングされていることにより、ベアチップ
３１は半導体パッケージ１１上に搭載され、これにより
半導体装置１が構成されている。また、半導体パッケー
ジ１１の第１及び第２の柱状電極１７、１９の下端面を
含む封止膜２０の下面が配線基板４１の接続パッド４
３、４４の部分に異方導電性接着剤５１を介して接合さ
れていることにより、半導体装置１は配線基板４１上に
搭載されている。この状態では、第１及び第２の柱状電
極１７、１９の各下端面は導電性粒子５３を介して配線
基板４１の第１及び第２の接続パッド４３、４４に接続
されている。これにより、ベアチップ３１の柱状電極３
３は、第４の配線２５、第３の配線２２、接続部２７、
第２の配線１８、第２の柱状電極１９及び導電性粒子５
３を介して配線基板４１の第２の接続パッド４４に接続
されている。
【００１２】このように、この半導体装置の実装構造で
は、ベアチップ３１を半導体パッケージ１１上に搭載し
て半導体装置１を構成し、この半導体装置１を配線基板
４１上に搭載しているので、ベアチップ３１及び半導体
パッケージ１１を配線基板４１上に立体的に搭載するこ
とができ、したがって実装密度を高くすることができ
る。
は、ベアチップ３１を半導体パッケージ１１上に搭載し
て半導体装置１を構成し、この半導体装置１を配線基板
４１上に搭載しているので、ベアチップ３１及び半導体
パッケージ１１を配線基板４１上に立体的に搭載するこ
とができ、したがって実装密度を高くすることができ
る。
【００１３】次に、半導体パッケージ１１の製造方法の
一例について、図３〜図１６を順に参照して説明する。
なお、図１に示す第１の配線１６及び第１の柱状電極１
７の形成は、図２に示す第２の配線１８及び第２の柱状
電極１９の形成と同時に形成されるので、第１の配線１
６及び第１の柱状電極１７の形成については省略する。
さて、まず図３に示すように、ウエハ状態のシリコン基
板１２の下面に接続パッド１３が形成されたものを用意
する。この場合、シリコン基板１２の下面の接続パッド
１３の中央部を除く部分にパッシベーション膜が形成さ
れていてもよい。なお、図３において符合６１で示す領
域はダイシングストリートである。
一例について、図３〜図１６を順に参照して説明する。
なお、図１に示す第１の配線１６及び第１の柱状電極１
７の形成は、図２に示す第２の配線１８及び第２の柱状
電極１９の形成と同時に形成されるので、第１の配線１
６及び第１の柱状電極１７の形成については省略する。
さて、まず図３に示すように、ウエハ状態のシリコン基
板１２の下面に接続パッド１３が形成されたものを用意
する。この場合、シリコン基板１２の下面の接続パッド
１３の中央部を除く部分にパッシベーション膜が形成さ
れていてもよい。なお、図３において符合６１で示す領
域はダイシングストリートである。
【００１４】次に、図４に示すように、シリコン基板１
２の下面全体にポリイミド等からなる絶縁膜１４を形成
し、次いでこの絶縁膜１４に図１に示す開口部１５を形
成する。次に、開口部１５を含む絶縁膜１４の下面全体
に下地金属層６２を形成する。次に、下地金属層６２の
下面において図２に示す第２の配線１８及び溝２６を形
成すべき領域を除く部分にメッキレジスト層６３を形成
する。次に、下地金属層６２をメッキ電流路として金等
の電解メッキを行うことにより、下地金属層６２の下面
において図２に示す第２の配線１８及び溝２６を形成す
べき領域にメッキ層６４を形成する。この後、メッキレ
ジスト層６３を剥離する。
２の下面全体にポリイミド等からなる絶縁膜１４を形成
し、次いでこの絶縁膜１４に図１に示す開口部１５を形
成する。次に、開口部１５を含む絶縁膜１４の下面全体
に下地金属層６２を形成する。次に、下地金属層６２の
下面において図２に示す第２の配線１８及び溝２６を形
成すべき領域を除く部分にメッキレジスト層６３を形成
する。次に、下地金属層６２をメッキ電流路として金等
の電解メッキを行うことにより、下地金属層６２の下面
において図２に示す第２の配線１８及び溝２６を形成す
べき領域にメッキ層６４を形成する。この後、メッキレ
ジスト層６３を剥離する。
【００１５】次に、図５に示すように、シリコン基板１
２の上面全体にポリイミド等からなる第１の絶縁膜２１
を形成する。次に、図６に示すように、ダイシングスト
リート６１の所定の複数箇所に対応する部分におけるシ
リコン基板１２等に平面ほぼ円形状の貫通孔（図２の溝
２６に相当するもの）２６をウェットエッチング、ドラ
イエッチング、レーザの照射等により形成する。この場
合、貫通孔２６内に露出されたシリコン基板１２の壁面
に自然酸化膜からなる絶縁膜（図示せず）が形成され
る。この絶縁膜の膜厚が薄すぎる場合には、加熱処理に
より、この絶縁膜の膜厚を厚くするようにしてもよい。
２の上面全体にポリイミド等からなる第１の絶縁膜２１
を形成する。次に、図６に示すように、ダイシングスト
リート６１の所定の複数箇所に対応する部分におけるシ
リコン基板１２等に平面ほぼ円形状の貫通孔（図２の溝
２６に相当するもの）２６をウェットエッチング、ドラ
イエッチング、レーザの照射等により形成する。この場
合、貫通孔２６内に露出されたシリコン基板１２の壁面
に自然酸化膜からなる絶縁膜（図示せず）が形成され
る。この絶縁膜の膜厚が薄すぎる場合には、加熱処理に
より、この絶縁膜の膜厚を厚くするようにしてもよい。
【００１６】次に、図７に示すように、スパッタによ
り、第１の絶縁膜２１の上面及び貫通孔２６の内壁面に
銅等からなる金属膜６５を形成する。この状態では、貫
通孔２６内に形成された金属膜６５の下端部は下地金属
層６２及びメッキ層６４に接続されている。なお、貫通
孔２６内に形成された金属膜６５の導電性に問題がある
ような場合には、貫通孔２６内に導電ペーストを充填す
るようにしてもよい。また、貫通孔２６内に形成する金
属膜６５をスルーホールメッキ処理により形成するよう
にしてもよい。
り、第１の絶縁膜２１の上面及び貫通孔２６の内壁面に
銅等からなる金属膜６５を形成する。この状態では、貫
通孔２６内に形成された金属膜６５の下端部は下地金属
層６２及びメッキ層６４に接続されている。なお、貫通
孔２６内に形成された金属膜６５の導電性に問題がある
ような場合には、貫通孔２６内に導電ペーストを充填す
るようにしてもよい。また、貫通孔２６内に形成する金
属膜６５をスルーホールメッキ処理により形成するよう
にしてもよい。
【００１７】次に、図８に示すように、シリコン基板１
２の下面側にドライフィルムレジスト６６をラミネート
し、次いでこのドライフィルムレジスト６６の図２にお
ける第２の配線１８の接続パッド部１８ａに対応する部
分に開口部６７を形成する。次に、下地金属層６２をメ
ッキ電流路として金等の電解メッキを行うことにより、
開口部６７内におけるメッキ層６４下に第２の柱状電極
１９を形成する。次に、ドライフィルムレジスト６６を
剥離すると、図９に示すようになる。次に、メッキ層６
４をマスクとして下地金属層６２をエッチングすると、
図１０に示すように、２層構造の第２の配線１８が形成
される。
２の下面側にドライフィルムレジスト６６をラミネート
し、次いでこのドライフィルムレジスト６６の図２にお
ける第２の配線１８の接続パッド部１８ａに対応する部
分に開口部６７を形成する。次に、下地金属層６２をメ
ッキ電流路として金等の電解メッキを行うことにより、
開口部６７内におけるメッキ層６４下に第２の柱状電極
１９を形成する。次に、ドライフィルムレジスト６６を
剥離すると、図９に示すようになる。次に、メッキ層６
４をマスクとして下地金属層６２をエッチングすると、
図１０に示すように、２層構造の第２の配線１８が形成
される。
【００１８】次に、図１１に示すように、シリコン基板
１２の下面側及び貫通孔２６内にエポキシ樹脂等からな
る封止膜２０を形成する。この場合、第２の柱状電極１
９を完全に覆うように、封止膜２０の膜厚をある程度厚
くし、次いで封止膜２０の下面を仮研磨して平坦化す
る。この平坦化は後の工程を容易とするためである。ま
た、この平坦化した状態でも、第２の柱状電極１９の下
端面は封止膜２０によって覆われている。これは、後の
工程において第２の柱状電極１９の下端面を保護するた
めである。次に、金属膜６５の上面において図２に示す
第３の配線２２を形成すべき領域及び貫通孔２６の部分
にレジスト層６８を形成する。次に、レジスト層６８を
マスクとして金属膜６５をエッチングすると、図１２に
示すように、第３の配線２２及び接続部２７が形成され
る。この後、レジスト層６８を剥離する。
１２の下面側及び貫通孔２６内にエポキシ樹脂等からな
る封止膜２０を形成する。この場合、第２の柱状電極１
９を完全に覆うように、封止膜２０の膜厚をある程度厚
くし、次いで封止膜２０の下面を仮研磨して平坦化す
る。この平坦化は後の工程を容易とするためである。ま
た、この平坦化した状態でも、第２の柱状電極１９の下
端面は封止膜２０によって覆われている。これは、後の
工程において第２の柱状電極１９の下端面を保護するた
めである。次に、金属膜６５の上面において図２に示す
第３の配線２２を形成すべき領域及び貫通孔２６の部分
にレジスト層６８を形成する。次に、レジスト層６８を
マスクとして金属膜６５をエッチングすると、図１２に
示すように、第３の配線２２及び接続部２７が形成され
る。この後、レジスト層６８を剥離する。
【００１９】次に、図１３に示すように、シリコン基板
１２の上面側にポリイミド等からなる第２の絶縁膜２３
を形成し、次いでこの第２の絶縁膜２３に図１に示す開
口部２４を形成する。次に、図１４に示すように、開口
部２４を含む第２の絶縁膜２３の上面全体に銅等からな
る金属膜６９を形成する。次に、金属膜６９の上面にお
いて図２に示す第４の配線２５を形成すべき領域にレジ
スト層７０を形成する。次に、レジスト層７０をマスク
として金属膜６９をエッチングすると、図１５に示すよ
うに、第４の配線２５が形成される。この後、レジスト
層７０を剥離する。次に、図１６に示すように、封止膜
２０の下面を本研磨し、第２の柱状電極１９の下端面を
露出させる。次に、ダイシングストリート６１の中央部
でダイシングすると、図１及び図２に示す半導体パッケ
ージ１１が得られる。
１２の上面側にポリイミド等からなる第２の絶縁膜２３
を形成し、次いでこの第２の絶縁膜２３に図１に示す開
口部２４を形成する。次に、図１４に示すように、開口
部２４を含む第２の絶縁膜２３の上面全体に銅等からな
る金属膜６９を形成する。次に、金属膜６９の上面にお
いて図２に示す第４の配線２５を形成すべき領域にレジ
スト層７０を形成する。次に、レジスト層７０をマスク
として金属膜６９をエッチングすると、図１５に示すよ
うに、第４の配線２５が形成される。この後、レジスト
層７０を剥離する。次に、図１６に示すように、封止膜
２０の下面を本研磨し、第２の柱状電極１９の下端面を
露出させる。次に、ダイシングストリート６１の中央部
でダイシングすると、図１及び図２に示す半導体パッケ
ージ１１が得られる。
【００２０】なお、上記実施形態では、例えば図２に示
すように、第２の柱状電極１９と配線基板４１の第２の
接続パッド４４とを異方導電性接着剤５１の導電性粒子
５３を介して接続した場合について説明したが、これに
限らず、例えば図１７に示すように、第２の接続パッド
４４上または第２の柱状電極１９下に予め設けられた半
田ボール７１を介して接続するようにしてもよい。ま
た、上記実施形態では、例えば図２に示すように、第４
の配線２５をむき出しとした場合について説明したが、
これに限らず、例えば図１７に示すように、レジスト等
からなる保護膜７２によって覆うようにしてもよい。ま
た、上記実施形態では、半導体パッケージ１１用の第１
の柱状電極１７とベアチップ３１用の第２の柱状電極１
９とを別々とした場合について説明したが、これに限ら
ず、例えば電源やグランド用の第２の配線１８を同じく
電源やグランド用の第１の配線１６に接続し、電源やグ
ランド用の第１の柱状電極１７を共有化するようにして
もよい。さらに、上記実施形態では、半導体パッケージ
１１上に１個のベアチップ３１を搭載した場合について
説明したが、これに限らず、複数個のベアチップ３１や
他のチップ部品を搭載するようにしてもよい。この場
合、例えば図１７に示すように、シリコン基板１２上の
中央部に第３及び第４の配線２２ａ、２５ａを適宜に形
成するようにしてもよい。
すように、第２の柱状電極１９と配線基板４１の第２の
接続パッド４４とを異方導電性接着剤５１の導電性粒子
５３を介して接続した場合について説明したが、これに
限らず、例えば図１７に示すように、第２の接続パッド
４４上または第２の柱状電極１９下に予め設けられた半
田ボール７１を介して接続するようにしてもよい。ま
た、上記実施形態では、例えば図２に示すように、第４
の配線２５をむき出しとした場合について説明したが、
これに限らず、例えば図１７に示すように、レジスト等
からなる保護膜７２によって覆うようにしてもよい。ま
た、上記実施形態では、半導体パッケージ１１用の第１
の柱状電極１７とベアチップ３１用の第２の柱状電極１
９とを別々とした場合について説明したが、これに限ら
ず、例えば電源やグランド用の第２の配線１８を同じく
電源やグランド用の第１の配線１６に接続し、電源やグ
ランド用の第１の柱状電極１７を共有化するようにして
もよい。さらに、上記実施形態では、半導体パッケージ
１１上に１個のベアチップ３１を搭載した場合について
説明したが、これに限らず、複数個のベアチップ３１や
他のチップ部品を搭載するようにしてもよい。この場
合、例えば図１７に示すように、シリコン基板１２上の
中央部に第３及び第４の配線２２ａ、２５ａを適宜に形
成するようにしてもよい。
【００２１】また、第２の配線１８及び第２の柱状電極
１９を形成せずに、例えば図１８に示すようにしてもよ
い。すなわち、シリコン基板１２及び封止膜２０等の側
面に溝２６を形成し、この溝２６内に導電ペースト等か
らなる接続部２７を第３の配線２２に接続させて形成
し、この接続部２７の下端面を配線基板４１の第２の接
続パッド４４に異方導電性接着剤５１の導電性粒子５３
を介して接続するようにしてもよい。なお、この場合
も、例えば電源やグランド用の第２の配線１８及び第２
の柱状電極１９のみを形成し、電源やグランド用の第１
の柱状電極１７を共有化するようにしてもよい。加え
て、シリコン基板１２の上面側に形成する配線は、第３
と第４の配線２２、２５からなる２層構造に限ることな
く、単層構造あるいは３層以上の構造としてもよい。ま
た、第１の配線１６は、場合によっては下地金属層のみ
によって形成するようにしてもよい。さらに、接続部２
７等を形成せずに、シリコン基板１２の上面側に形成さ
れた配線を配線基板４１の第２の接続パッド４４にワイ
ヤボンディングにより接続するようにしてもよい。
１９を形成せずに、例えば図１８に示すようにしてもよ
い。すなわち、シリコン基板１２及び封止膜２０等の側
面に溝２６を形成し、この溝２６内に導電ペースト等か
らなる接続部２７を第３の配線２２に接続させて形成
し、この接続部２７の下端面を配線基板４１の第２の接
続パッド４４に異方導電性接着剤５１の導電性粒子５３
を介して接続するようにしてもよい。なお、この場合
も、例えば電源やグランド用の第２の配線１８及び第２
の柱状電極１９のみを形成し、電源やグランド用の第１
の柱状電極１７を共有化するようにしてもよい。加え
て、シリコン基板１２の上面側に形成する配線は、第３
と第４の配線２２、２５からなる２層構造に限ることな
く、単層構造あるいは３層以上の構造としてもよい。ま
た、第１の配線１６は、場合によっては下地金属層のみ
によって形成するようにしてもよい。さらに、接続部２
７等を形成せずに、シリコン基板１２の上面側に形成さ
れた配線を配線基板４１の第２の接続パッド４４にワイ
ヤボンディングにより接続するようにしてもよい。
【００２２】
【発明の効果】以上説明したように、この発明によれ
ば、半導体基板の他の面上に配線を形成しているので、
半導体基板の他の面上に電子部品を搭載することがで
き、したがって半導体基板及び該半導体基板の他の面上
に搭載された電子部品を配線基板上に立体的に搭載する
ことができ、ひいては実装密度を高くすることができ
る。
ば、半導体基板の他の面上に配線を形成しているので、
半導体基板の他の面上に電子部品を搭載することがで
き、したがって半導体基板及び該半導体基板の他の面上
に搭載された電子部品を配線基板上に立体的に搭載する
ことができ、ひいては実装密度を高くすることができ
る。
【図１】この発明の一実施形態における半導体装置の実
装構造の主として半導体パッケージ用の第１の柱状電極
の部分の断面図。
装構造の主として半導体パッケージ用の第１の柱状電極
の部分の断面図。
【図２】同実装構造の主としてベアチップ用の第２の柱
状電極の部分の断面図。
状電極の部分の断面図。
【図３】図１及び図２に示す半導体パッケージの製造に
際し、当初用意したものの一部の断面図。
際し、当初用意したものの一部の断面図。
【図４】図３に続く製造工程の断面図。
【図５】図４に続く製造工程の断面図。
【図６】図５に続く製造工程の断面図。
【図７】図６に続く製造工程の断面図。
【図８】図７に続く製造工程の断面図。
【図９】図８に続く製造工程の断面図。
【図１０】図９に続く製造工程の断面図。
【図１１】図１０に続く製造工程の断面図。
【図１２】図１１に続く製造工程の断面図。
【図１３】図１２に続く製造工程の断面図。
【図１４】図１３に続く製造工程の断面図。
【図１５】図１４に続く製造工程の断面図。
【図１６】図１５に続く製造工程の断面図。
【図１７】この発明の他の実施形態における半導体装置
の実装構造の要部の断面図。
の実装構造の要部の断面図。
【図１８】この発明のさらに他の実施形態における半導
体装置の実装構造の要部の断面図。
体装置の実装構造の要部の断面図。
１ 半導体装置 １１ 半導体パッケージ １６ 第１の配線 １７ 第１の柱状電極 １８ 第２の配線 １９ 第２の柱状電極 ２２ 第３の配線 ２５ 第４の配線 ２７ 接続部 ３１ ベアチップ ４１ 配線基板 ５１ 異方導電性接着剤
Claims (8)
- 【請求項１】 半導体基板の一の面上に電極が形成さ
れ、前記半導体基板の他の面上に配線が形成されている
ことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の発明において、前記半導
体基板の他の面上に電子部品が前記配線に接続されて搭
載されていることを特徴とする半導体装置。 - 【請求項３】 半導体基板の一の面上に形成された絶縁
膜に形成された開口部を介して接続パッドが露出され、
該接続パッド上から前記絶縁膜上にかけて接続パッド部
を有する第１の配線が形成されているとともに、前記絶
縁膜の端部から前記絶縁膜上にかけて接続パッド部を有
する第２の配線が形成され、前記第１及び第２の配線の
各接続パッド部上に第１及び第２の電極が形成され、前
記第１及び第２の電極を除く前記絶縁膜上に封止膜が形
成され、前記半導体基板の他の面上に第３の配線が形成
され、前記半導体基板の側面に前記第２の配線と前記第
３の配線とを接続する接続部が形成されていることを特
徴とする半導体装置。 - 【請求項４】 請求項３記載の発明において、前記半導
体基板の他の面上に電子部品が前記第３の配線に接続さ
れて搭載されていることを特徴とする半導体装置。 - 【請求項５】 半導体基板の一の面上に形成された絶縁
膜に形成された開口部を介して接続パッドが露出され、
該接続パッド上から前記絶縁膜上にかけて接続パッド部
を有する第１の配線が形成され、該第１の配線の接続パ
ッド部上に電極が形成され、前記電極を除く前記絶縁膜
上に封止膜が形成され、前記半導体基板の他の面上に第
２の配線が形成され、前記半導体基板及び前記封止膜の
側面に接続部が前記第２の配線に接続されて形成されて
いることを特徴とする半導体装置。 - 【請求項６】 請求項５記載の発明において、前記半導
体基板の他の面上に電子部品が前記第２の配線に接続さ
れて搭載されていることを特徴とする半導体装置。 - 【請求項７】 ウエハの一の面上に形成された絶縁膜に
形成された開口部を介して露出された接続パッド上から
前記絶縁膜上にかけて接続パッド部を有する第１の配線
を形成するとともに、ダイシングストリートの部分にお
ける前記絶縁膜上から前記絶縁膜上の他の部分にかけて
接続パッド部を有する第２の配線を形成する工程と、前
記第１及び第２の配線の各接続パッド部上に第１及び第
２の電極を形成する工程と、前記第１及び第２の電極を
除く前記絶縁膜上に封止膜を形成する工程と、前記ウエ
ハの他の面上に第３の配線を形成する工程と、前記ウエ
ハのダイシングストリートの部分に貫通孔を形成して該
貫通孔内に前記第２の配線と前記第３の配線とを接続す
る接続部を形成する工程と、前記ウエハ等をダイシング
して複数の半導体装置を得る工程とを具備することを特
徴とする半導体装置の製造方法。 - 【請求項８】 請求項７記載の発明において、ダイシン
グ後に、前記半導体基板の他の面上に電子部品を前記第
３の配線に接続させて搭載することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27245598A JP4168494B2 (ja) | 1998-09-10 | 1998-09-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27245598A JP4168494B2 (ja) | 1998-09-10 | 1998-09-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091496A true JP2000091496A (ja) | 2000-03-31 |
| JP4168494B2 JP4168494B2 (ja) | 2008-10-22 |
Family
ID=17514164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27245598A Expired - Fee Related JP4168494B2 (ja) | 1998-09-10 | 1998-09-10 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4168494B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443516B1 (ko) * | 2001-12-24 | 2004-08-09 | 주식회사 하이닉스반도체 | 적층 패키지 및 그 제조 방법 |
| JP2008282895A (ja) * | 2007-05-09 | 2008-11-20 | Sanae Murakami | 半導体パッケージ |
| JP2009277970A (ja) * | 2008-05-16 | 2009-11-26 | Fujikura Ltd | 回路配線基板実装体 |
-
1998
- 1998-09-10 JP JP27245598A patent/JP4168494B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443516B1 (ko) * | 2001-12-24 | 2004-08-09 | 주식회사 하이닉스반도체 | 적층 패키지 및 그 제조 방법 |
| JP2008282895A (ja) * | 2007-05-09 | 2008-11-20 | Sanae Murakami | 半導体パッケージ |
| JP2009277970A (ja) * | 2008-05-16 | 2009-11-26 | Fujikura Ltd | 回路配線基板実装体 |
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| JP4168494B2 (ja) | 2008-10-22 |
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