JPH0936172A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0936172A JPH0936172A JP20408795A JP20408795A JPH0936172A JP H0936172 A JPH0936172 A JP H0936172A JP 20408795 A JP20408795 A JP 20408795A JP 20408795 A JP20408795 A JP 20408795A JP H0936172 A JPH0936172 A JP H0936172A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- gold
- substrate
- semiconductor device
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Abstract
配列ピッチを大きくするために、半導体チップをサブ回
路基板上に搭載したものにおいて、薄型化し、また半導
体チップとサブ回路基板との間の配線抵抗を小さくす
る。 【解決手段】 半導体チップ41の接続パッド43下に
形成された金バンプ46はサブ回路基板21の第1の接
続パッド22上に形成された金メッキ層33に直接接合
されており、これにより配線抵抗は小さくなる。また、
接合後における金バンプ46の高さは10〜80μm程
度と比較的高くなっている。これは、サブ回路基板21
の下面と半導体チップ41の上面との間に樹脂封止材5
1が毛細管現象により入りやすくするためである。この
場合、金バンプ46の高さを比較的高くしても、この金
バンプ46の部分つまりサブ回路基板21の上面と半導
体チップ41の下面との間を樹脂封止材51で封止して
いるので、薄型化することができる。
Description
の製造方法に関する。
導体装置の実装技術では、半導体チップの下面に設けら
れた複数のバンプを回路基板の上面に設けられた複数の
接続パッドに接合することにより、半導体チップを回路
基板上に実装している。ところで、このような半導体装
置の実装技術では、集積化が進むにしたがって、半導体
チップのバンプの数が増大することにより、次のような
問題があった。すなわち、半導体チップのサイズが一定
であるとすると、バンプの数の増大に伴い、バンプのサ
イズ及び配列ピッチが小さくなるばかりでなく、回路基
板の接続パッドのサイズ及び配列ピッチも小さくなるの
で、半導体チップを回路基板上に実装する際に、半導体
チップのバンプと回路基板の接続パッドとの位置合わせ
が極めて困難となり、また電気的テストをプローブピン
を用いて行う際に、プローブピンとバンプとの位置合わ
せが極めて困難となるという問題があった。特に、後者
の電気的テストの場合には、プローブピンのサイズ及び
配列ピッチに対してバンプのサイズ及び配列ピッチが小
さくなりすぎると、ショートしてしまうので、電気的テ
ストを行うことができなくなってしまう。
解決するために、半導体チップを回路基板(メイン回路
基板)上に直接実装するのではなく、サブ回路基板を介
して実装する方法が考えられている。図4は従来のこの
ような半導体装置(半導体チップをサブ回路基板上に搭
載してなるもの)を示したものである。サブ回路基板1
は複数枚のセラミック基板1aを積層してなるものから
なっている。このサブ回路基板1の上面周辺部には複数
の第1の接続パッド2が形成されている。サブ回路基板
1の下面全体には複数の第2の接続パッド3がマトリッ
クス状に形成されている。第1の接続パッド2と第2の
接続パッド3とは両面導通部4を介して接続されてい
る。第2の接続パッド3の下面には半田ボールからなる
半田バンプ5が形成されている。そして、半導体チップ
6は、その上面周辺部に形成された複数の接続パッド7
をサブ回路基板1の複数の第1の接続パッド2に金ワイ
ヤ8を介して接続されていることにより、サブ回路基板
1の上面中央部に搭載されている。また、半導体チップ
6全体及び金ワイヤ8全体を含むサブ回路基板1の上面
全体は樹脂封止材9によって封止されている。
路基板1の下面全体に複数の第2の接続パッド3をマト
リックス状に形成しているので、第2の接続パッド3つ
まり半田バンプ5のサイズ及び配列ピッチを半導体チッ
プ6の接続パッド7のサイズ及び配列ピッチよりも大き
くすることができる。この結果、電気的テストをプロー
ブピンを用いて行う際に、プローブピンを半田バンプ5
に接触させるようにすると、プローブピンと半田バンプ
5との位置合わせが容易となり、またショートが発生し
ないようにすることができる。また、図示していない
が、サブ回路基板1の半田バンプ5をメイン回路基板の
上面に設けられた接続パッドにボンディングすることに
より、半導体チップ6をサブ回路基板1を介してメイン
回路基板上に実装することになるので、メイン回路基板
の接続パッドのサイズ及び配列ピッチを半田バンプ5の
サイズ及び配列ピッチとほぼ同じとすることができる。
この結果、半導体チップ6をサブ回路基板1を介してメ
イン回路基板上に実装する場合、半田バンプ5とメイン
回路基板の接続パッドとの位置合わせが容易となる。
このような半導体装置では、半導体チップ6の上面周辺
部に形成された接続パッド7とサブ回路基板1の上面周
辺部に形成された第1の接続パッド2とを接続している
金ワイヤ8の一部が半導体チップ6の上面よりも上方に
位置することになるので、金ワイヤ8全体を樹脂封止剤
9で封止すると、樹脂封止剤9の最上面が半導体チップ
6の上面よりも大分高くなり、全体的に厚型化してしま
うという問題があった。また、半導体チップ6の接続パ
ッド7とサブ回路基板1の第1の接続パッド2との間を
細長い金ワイヤ8で接続しているので、半導体チップ6
とサブ回路基板1との間の配線抵抗が大きくなり、高速
信号処理の半導体チップ6には不向きであるという問題
があった。この発明の課題は、薄型化することができ、
また半導体チップと基板との間の配線抵抗を小さくする
ことができるようにすることである。
る半導体装置は、一の面に複数の接続パッドが形成され
た基板と、一の面に複数の接続パッドが形成された半導
体チップとを具備し、前記基板の前記接続パッドと前記
半導体チップの前記接続パッドとのいずれか一方に形成
された金バンプと他方に形成された金メッキ層とが直接
接合され、かつ前記金バンプの高さが10〜80μm程
度、望ましくは20〜40μm程度となるようにしたも
のである。請求項7記載の発明に係る半導体装置は、基
板の一の面と半導体チップの一の面との間を樹脂封止材
で封止したものである。請求項8記載の発明に係る半導
体装置の製造方法は、基板の一の面に形成された複数の
接続パッドと半導体チップの一の面に形成された複数の
接続パッドとのいずれか一方に高さが20〜100μm
程度、望ましくは40〜60μm程度の金バンプを形成
するとともに他方に金メッキ層を形成し、前記金バンプ
と前記金メッキ層とを直接接合するとともに、接合後に
おける前記金バンプの高さが10〜80μm程度、望ま
しくは20〜40μm程度となるようにしたものであ
る。請求項13記載の発明に係る半導体装置の製造方法
は、基板の一の面と半導体チップの一の面との間を樹脂
封止材で封止するようにしたものである。
の接続パッドと基板の接続パッドとを、その一方に形成
された金バンプと他方に形成された金メッキ層との直接
接合により接続すると、細長い金ワイヤを介して接続す
る場合と比較して、半導体チップと基板との間の配線抵
抗を小さくすることができる。この場合、金バンプの高
さが10〜80μm程度、望ましくは20〜40μm程
度と比較的高くなるようにしているのは、基板の一の面
と半導体チップの一の面との間のギャップを比較的大き
くして、その間に樹脂封止材が入りやすくするためであ
る。また、金バンプの高さをこのように比較的高くして
も、この金バンプの部分つまり基板の一の面と半導体チ
ップの一の面との間を樹脂封止材で封止すると、半導体
チップ全体及び金ワイヤ全体を封止する場合と比較し
て、薄型化することができる。
ける半導体装置を示したものである。この半導体装置
は、複数枚のセラミック基板21aを積層してなるサブ
回路基板21を備えている。サブ回路基板21の上面に
は、図2(サブ回路基板21の上面側配線を示す平面
図)に示すように、周辺の正方形枠状部に正方形状の複
数の第1の接続パッド22が形成され、その外側及び内
側に小円形状の複数の上ランド23が形成され、第1の
接続パッド22と上ランド23との各間に引き回し線2
4が形成されている。サブ回路基板21の下面には、図
3に示すように(ただし、この図3はサブ回路基板21
の下面側配線を上面側から透視して見た場合の平面図で
ある。)、図2に示す外側の上ランド23に対応する位
置に小円形状の下ランド25が形成され、これらの下ラ
ンド25の各近傍に大円形状の第2の接続パッド26が
形成され、下ランド25と第2の接続パッド26との各
間に引き回し線27が形成され、さらに図2に示す内側
の上ランド23に対応する位置に下ランドを兼ねた大円
形状の第2の接続パッド26が形成されている。
と下ランド25及び下ランドを兼ねた第2の接続パッド
26とはそれぞれスルーホール導通部等からなる両面導
通部28を介して接続されている。また、図3に示すよ
うに、第2の接続パッド26は、サブ回路基板21の下
面ほぼ全体にマトリックス状に配置されている。この場
合、図2に示す第1の接続パッド22のサイズ及び配列
ピッチは、後で図1を参照しながら説明する半導体チッ
プ41の接続パッド43のサイズ及び配列ピッチとほぼ
同じとなっているが、図3に示す第2の接続パッド26
のサイズ及び配列ピッチは半導体チップ41の接続パッ
ド43のサイズ及び配列ピッチよりも大きくなってい
る。一例として、サブ回路基板21の上面側配線及び下
面側配線を銀−パラジウム合金を用いてスクリーン印刷
により厚さ8〜10μm程度に形成した場合、第2の接
続パッド26のサイズは直径0.5〜0.6mm程度、
配列ピッチは1.0〜1.2mm程度となっている。
続パッド22の配列部分(正方形の枠状部分)を除く部
分には酸化シリコン等からなる上レジスト膜31がスク
リーン印刷により形成されている。また、サブ回路基板
21の下面において第2の接続パッド26の部分を除く
部分には酸化シリコン等からなる下レジスト膜32がス
クリーン印刷により形成されている。そして、上レジス
ト膜31及び下レジスト膜32によって覆われずに露出
している第1の接続パッド22及び第2の接続パッド2
6の各表面には金メッキ層33、34が形成されてい
る。また、第2の接続パッド26の各表面に形成された
金メッキ層34の各表面には、直径0.5〜0.6mm
程度の半田ボールからなる半田バンプ35が形成されて
いる。半田ボールからなる半田バンプ35の形成方法と
しては、サブ回路基板21の下面全体にフラックスを塗
布し、金メッキ層34に対応する部分におけるフラック
スの下面に半田ボールを載置し、熱処理により半田ボー
ルを金メッキ層34に付着させ、この後フラックスを洗
浄して除去する方法がある。このほかに、半田ワイヤを
用いて形成する方法やメッキにより半田突起を形成した
後に溶融してボール状とする方法もある。いずれの場合
も、半田としては、例えばPb60%Sn40%で融点
180℃程度の低融点半田を用いてもよく、また例えば
Pb90%Sn10%で融点250℃程度の高融点半田
を用いてもよい。
る。半導体チップ41は、チップ本体42の下面周辺部
にアルミニウムからなる接続パッド43が形成され、接
続パッド43の中央部を除く下面全体に保護膜44が形
成され、接続パッド43の露出面上に下地金属層45を
介して金バンプ46が形成された構造となっている。こ
のうち金バンプ46の当初の形状は柱状であって、その
高さは20〜100μm程度、望ましくは40〜60μ
m程度となっている。なお、サブ回路基板21のサイズ
は半導体チップ41のサイズよりも若干例えば1〜2m
m程度大きくなっている。
1上に搭載する場合について説明する。まず、半導体チ
ップ41の金バンプ46をサブ回路基板21の第1の接
続パッド22上の金メッキ層33上に位置合わせして載
置する。次に、ヒータチップによって半導体チップ41
に対して10〜100gの加重を加えるとともに、半導
体チップ41とサブ回路基板21の双方を300〜31
0℃程度に加熱する。すると、半導体チップ41の金バ
ンプ46とサブ回路基板21の第1の接続パッド22上
の金メッキ層33との間において、Au(金)原子が相
互に拡散され、Au−Au接合が行われる。この場合、
特に、半導体チップ41の金バンプ46は加圧されてつ
ぶれ、その高さが10〜80μm程度、望ましくは20
〜40μm程度となる。次に、エポキシ系樹脂やシリコ
ーンゴム系樹脂等の熱硬化性樹脂からなる封止樹脂材5
1をディスペンサーを用いて半導体チップ41の一辺に
おけるサブ回路基板21の上面に供給する。すると、こ
の供給された封止樹脂材51は、毛細管現象により、サ
ブ回路基板21の上面と半導体チップ41の下面との間
に入り込む。次に、この入り込んだ封止樹脂剤51を熱
処理して硬化させる。かくして、半導体チップ41がサ
ブ回路基板21上に搭載されることになる。
チップ41の金バンプ46とサブ回路基板21の第1の
接続パッド22上の金メッキ層33とをAu−Au接合
により直接接合しているので、細長い金ワイヤを用いて
接合する場合と比較して、半導体チップ41とサブ回路
基板21との間の配線抵抗を小さくすることができ、こ
の結果半導体チップ41の高速信号処理に対応すること
が可能となる。また、この半導体装置では、接合後にお
ける金バンプ46の高さが10〜80μm程度、望まし
くは20〜40μm程度となるようにしている。この理
由について説明すると、接合後における金バンプ46の
高さは3〜5μm程度であれば、接合に関して別に問題
はない。しかしながら、接合後における金バンプ46の
高さが3〜5μm程度であると、半導体チップ41の一
辺におけるサブ回路基板21の上面に供給された封止樹
脂材51がサブ回路基板21の上面と半導体チップ41
の下面との間に入りにくく、封止不良が発生しやすい。
これに対して、接合後における金バンプ46の高さが1
0〜80μm程度、望ましくは20〜40μm程度と比
較的高くなるようにすると、サブ回路基板21の上面と
半導体チップ41の下面との間のギャップが比較的大き
くなり、したがってその間に樹脂封止材51が入りやす
くすることができ、この結果封止不良が発生しにくいよ
うにすることができるからである。この場合、接合後に
おける金バンプ46の高さが10〜80μm程度、望ま
しくは20〜40μm程度と比較的高くなるようにして
も、半導体チップ41の上面に樹脂封止材51が塗布さ
れていないので、半導体チップ全体及び金ワイヤ全体を
封止する場合と比較して、薄型化することができる。ま
た、サブ回路基板21の上面と半導体チップ41の下面
との間に封止された樹脂封止材51の厚さが比較的厚く
なるので、特にサブ回路基板21の下面側に衝撃が加わ
ったとき、この衝撃を樹脂封止材51でかなり緩和する
ことができ、この結果半導体チップ41の下面側の素子
形成領域が破壊しにくいようにすることができる。
1の接続パッド43に金バンプ46を形成し、サブ回路
基板21の第1の接続パッド22に金メッキ層33を形
成しているが、これは逆であってもよい。また、上記実
施形態では、サブ回路基板21として複数枚のセラミッ
ク基板を積層してなるものを用いているが、これに限ら
ず、ガラスエポキシ等の有機基板やポリイミド等のフィ
ルム基板を用いてもよく、また1枚の両面配線基板を用
いてもよい。さらに、上記実施形態では、サブ回路基板
21上に1つの半導体チップ41を搭載した場合につい
て説明したが、これに限らず、複数の半導体チップ41
を搭載するようにしてもよい。
ば、半導体チップの接続パッドと基板の接続パッドと
を、その一方に形成された金バンプと他方に形成された
金メッキ層との直接接合により接続しているので、細長
い金ワイヤを介して接続する場合と比較して、半導体チ
ップと基板との間の配線抵抗を小さくすることができ
る。また、金バンプの高さを10〜80μm程度、望ま
しくは20〜40μm程度と比較的高くすることによ
り、基板の一の面と半導体チップの一の面との間のギャ
ップを比較的大きくして、その間に樹脂封止材が入りや
すいようにしているが、基板の一の面と半導体チップの
一の面との間を樹脂封止材で封止しているので、半導体
チップ全体及び金ワイヤ全体を封止する場合と比較し
て、薄型化することができる。
面図。
面図。
から透視して見た場合の平面図。
Claims (15)
- 【請求項1】 一の面に複数の接続パッドが形成された
基板と、一の面に複数の接続パッドが形成された半導体
チップとを具備し、前記基板の前記接続パッドと前記半
導体チップの前記接続パッドとのいずれか一方に形成さ
れた金バンプと他方に形成された金メッキ層とが直接接
合され、かつ前記金バンプの高さが10〜80μm程
度、望ましくは20〜40μm程度であることを特徴と
する半導体装置。 - 【請求項2】 請求項1記載の発明において、前記金バ
ンプは前記半導体チップの前記接続パッドに形成され、
前記金メッキ層は前記基板の前記接続パッドに形成され
ていることを特徴とする半導体装置。 - 【請求項3】 一の面に形成された複数の第1の接続パ
ッドと他の面に形成されたサイズ及び配列ピッチが前記
第1の接続パッドよりも大きい複数の第2の接続パッド
とを両面導通部を介して接続してなる基板と、一の面に
複数の接続パッドが形成された半導体チップとを具備
し、前記基板の前記第1の接続パッドと前記半導体チッ
プの前記接続パッドとのいずれか一方に形成された金バ
ンプと他方に形成された金メッキ層とが直接接合され、
かつ前記金バンプの高さが10〜80μm程度、望まし
くは20〜40μm程度であることを特徴とする半導体
装置。 - 【請求項4】 請求項3記載の発明において、前記金バ
ンプは前記半導体チップの前記接続パッドに形成され、
前記金メッキ層は前記基板の前記第1の接続パッドに形
成されていることを特徴とする半導体装置。 - 【請求項5】 請求項3または4記載の発明において、
前記基板の前記第2の接続パッドには半田バンプが形成
されていることを特徴とする半導体装置。 - 【請求項6】 請求項5記載の発明において、前記半田
バンプは半田ボールからなることを特徴とする半導体装
置。 - 【請求項7】 請求項1〜6のいずれかに記載の発明に
おいて、前記基板の一の面と前記半導体チップの一の面
との間は樹脂封止材で封止されていることを特徴とする
半導体装置。 - 【請求項8】 基板の一の面に形成された複数の接続パ
ッドと半導体チップの一の面に形成された複数の接続パ
ッドとのいずれか一方に高さが20〜100μm程度、
望ましくは40〜60μm程度の金バンプを形成すると
ともに他方に金メッキ層を形成し、前記金バンプと前記
金メッキ層とを直接接合するとともに、接合後における
前記金バンプの高さが10〜80μm程度、望ましくは
20〜40μm程度となるようにすることを特徴とする
半導体装置の製造方法。 - 【請求項9】 請求項8記載の発明において、前記金バ
ンプを前記半導体チップの前記接続パッドに形成し、前
記金メッキ層を前記基板の前記接続パッドに形成するこ
とを特徴とする半導体装置。 - 【請求項10】 請求項8または9記載の発明におい
て、前記金バンプと前記金メッキ層とを直接接合した後
に、前記基板の一の面と前記半導体チップの一の面との
間を樹脂封止材で封止することを特徴とする半導体装置
の製造方法。 - 【請求項11】 一の面に形成された複数の第1の接続
パッドと他の面に形成されたサイズ及び配列ピッチが前
記第1の接続パッドよりも大きい複数の第2の接続パッ
ドとを両面導通部を介して接続してなる基板と、一の面
に複数の接続パッドが形成された半導体チップとを用意
し、前記基板の前記第1の接続パッドと前記半導体チッ
プの前記接続パッドとのいずれか一方に高さが20〜1
00μm程度、望ましくは40〜60μm程度の金バン
プを形成するとともに他方に金メッキ層を形成し、前記
金バンプと前記金メッキ層とを直接接合するとともに、
接合後における前記金バンプの高さが10〜80μm程
度、望ましくは20〜40μm程度となるようにするこ
とを特徴とする半導体装置の製造方法。 - 【請求項12】 請求項11記載の発明において、前記
金バンプを前記半導体チップの前記接続パッドに形成
し、前記金メッキ層を前記基板の前記第1の接続パッド
に形成することを特徴とする半導体装置。 - 【請求項13】 請求項11または12記載の発明にお
いて、前記金バンプと前記金メッキ層とを直接接合した
後に、前記基板の一の面と前記半導体チップの一の面と
の間を樹脂封止材で封止することを特徴とする半導体装
置の製造方法。 - 【請求項14】 請求項13記載の発明において、前記
基板の一の面と前記半導体チップの一の面との間を樹脂
封止材で封止した後に、前記基板の前記第2の接続パッ
ドに半田バンプを形成することを特徴とする半導体装置
の製造方法。 - 【請求項15】 請求項14記載の発明において、前記
半田バンプは半田ボールであることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20408795A JP3316532B2 (ja) | 1995-07-19 | 1995-07-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20408795A JP3316532B2 (ja) | 1995-07-19 | 1995-07-19 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0936172A true JPH0936172A (ja) | 1997-02-07 |
JP3316532B2 JP3316532B2 (ja) | 2002-08-19 |
Family
ID=16484577
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20408795A Expired - Fee Related JP3316532B2 (ja) | 1995-07-19 | 1995-07-19 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3316532B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7790515B2 (en) | 2006-11-28 | 2010-09-07 | Casio Computer Co., Ltd. | Semiconductor device with no base member and method of manufacturing the same |
-
1995
- 1995-07-19 JP JP20408795A patent/JP3316532B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7790515B2 (en) | 2006-11-28 | 2010-09-07 | Casio Computer Co., Ltd. | Semiconductor device with no base member and method of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
JP3316532B2 (ja) | 2002-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2825083B2 (ja) | 半導体素子の実装構造 | |
JP5420505B2 (ja) | 半導体装置の製造方法 | |
JP3481444B2 (ja) | 半導体装置及びその製造方法 | |
JP4476381B2 (ja) | 半導体チップパッケージ及びその製造方法 | |
KR100520660B1 (ko) | 반도체 웨이퍼와 반도체장치 및 그 제조방법 | |
US7420814B2 (en) | Package stack and manufacturing method thereof | |
JP2001320013A (ja) | 半導体装置およびその製造方法 | |
JPH11233687A (ja) | サブチップ−スケール・パッケージ構造を有する半導体デバイスおよびその製造方法 | |
JPH08236584A (ja) | 半導体装置 | |
JP3651346B2 (ja) | 半導体装置およびその製造方法 | |
US6841884B2 (en) | Semiconductor device | |
JPH11260851A (ja) | 半導体装置及び該半導体装置の製造方法 | |
JPH053183A (ja) | 半導体装置及びその製造方法 | |
JP3559554B2 (ja) | 半導体装置およびその製造方法 | |
US20060163729A1 (en) | Structure and manufacturing method of a chip scale package | |
JP3496569B2 (ja) | 半導体装置及びその製造方法並びにその実装構造 | |
JP2000349228A (ja) | 積層型半導体パッケージ | |
JPH0637233A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2949969B2 (ja) | フィルムキャリア半導体装置 | |
JP2002231765A (ja) | 半導体装置 | |
JPH0936172A (ja) | 半導体装置及びその製造方法 | |
JP2004363319A (ja) | 実装基板及び半導体装置 | |
JPH06120296A (ja) | 半導体集積回路装置 | |
JP2002261192A (ja) | ウエハレベルcsp | |
KR100343454B1 (ko) | 웨이퍼 레벨 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080614 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110614 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110614 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120614 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120614 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130614 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |