JPH11233687A - サブチップ−スケール・パッケージ構造を有する半導体デバイスおよびその製造方法 - Google Patents

サブチップ−スケール・パッケージ構造を有する半導体デバイスおよびその製造方法

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JPH11233687A
JPH11233687A JP10317047A JP31704798A JPH11233687A JP H11233687 A JPH11233687 A JP H11233687A JP 10317047 A JP10317047 A JP 10317047A JP 31704798 A JP31704798 A JP 31704798A JP H11233687 A JPH11233687 A JP H11233687A
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Abstract

(57)【要約】 【課題】 標準の構成機器を使用でき、より少ないコス
トで、高信頼性を有するウエハレベル・パッケージング
で、BGA（ボール・グリッド・アレイ）（モトローラ株
式会社の登録商標）をチップ・スケール・パッケージす
る。 【解決手段】半導体デバイス（1）が、サブ・チップ・
スケール・パッケージ構造を有する、ここで、基板（5
0）は、半導体ダイ（10）の対応する寸法より小さい、X
寸法とY寸法のうちの少なくとも一つを有する。半導体
デバイス（1）が、半導体ダイと基板との間に複数の電
気的接続を有し、電気的接続（15、20）が基板の外面内
に提供されている。半導体デバイス（1）が、半導体ダ
イ（10）のウエハレベルにおける（すなわち、半導体ダ
イが個別化される前に）パッケージをできるようにす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、実装された半導体デバ
イスおよび半導体デバイスを実装するための方法に関
し、特に本発明はチップ-スケール型パッケージ（chip-
scale type package）に関する。
【０００２】
【発明の背景】チップ-スケール・パッケージ（CSP）
は、現代の半導体パッケージングに対する現在の関心事
である。チップ-スケール・パッケージは、比較的新し
いパッケージング技術である、ここで半導体ダイが、基
板（例えば、プラスチックまたはセラミック）に結合さ
れ、基板は、半導体ダイとほぼ同じ大きさであるか、ま
たは半導体ダイよりわずかに大きい。チップ-スケール
・パッケージへの現在の焦点は、主にこの種のパッケー
ジがもたらす減少した占有面積である。そして、それ
は、所与のスペース内に半導体デバイスの最大数を組み
込むことによって、デバイスの機能性を改善するため
に、電子デバイスの最後のアセンブラを可能にする。
【０００３】到達水準によれば、主にこの種のパッケー
ジに関連する複雑さのために、チップ-スケール・パッ
ケージは、比較的高価で、多数の信頼性問題を有する。
更に、チップ-スケール・パッケージの信頼性は、すべ
ての実装された半導体デバイスと同じく、ダイの大きさ
に正比例する。半導体製造業者が単一のダイにより多く
の機能性を組み込む場合、ダイの機能サイズを減少させ
ることを可能にする技術なしに、ダイ・サイズは増加す
る。ダイ・サイズが増加するとき、半導体ダイとサブス
トレートとの間の相互接続（すなわち第1レベル・パッ
ケージング相互接続）の信頼性は、より疑わしくなる。
更に、パッケージされた半導体デバイスのサイズが増加
する（このことにより、占有面積（footprint）サイズ
を増加させる）とき、実装された半導体デバイスとＰＣ
ボードとの間の相互接続（すなわち第2レベル・パッケ
ージング相互接続）の信頼性は、より大きな関心事であ
る。この種の信頼性問題は、主に半導体ダイ、サブスト
レートとＰＣボードの材料との間の熱膨張率における差
による。そして、その差は、室温と電力サイクリングの
変化の間、相互接続に対する強調に結果としてなる。
【０００４】パッケージ・サイズを減少させ、信頼性を
維持する問題に加えて、ウエハレベル・パッケージング
に対する関心の増加があった。すなわち、個別化される
前に、ウェーハ形態において、半導体ダイをパッケージ
することである。オートメーション化した機械により処
理されなければならない個々の構成要素の数を減少させ
ることによって、ウエハレベル・パッケージングが信頼
性と減少コストを改善できると思われる。しかし、半導
体ダイとパッケージ・サブストレートとの間の熱膨張ス
トレス不整合の衝撃を確実に吸収するチップ-スケール
・パッケージを生産するために、ローコスト方法が従来
のパッケージング技術を利用する。一方、確かな、BGA
（ボール・グリッド・アレイ）（モトローラ株式会社の
登録商標である）信頼性は、ウエハレベル・パッケージ
ングを可能にするようには、まだ発展していなかった。
従って、標準の構成機器を使用でき、より少ないコスト
で、高信頼性で、ウエハレベル・パッケージングを可能
にする、改善されたチップ-スケール・パッケージ用の
技術の必要性が存在する。 〔発明の詳細な説明〕図1に示すように、回路コンタク
ト・パッド14の形成を提供するためにパターニングされ
る能動領域11と能動領域11上の中間誘電性の（ILD）層1
2を含む、半導体ダイ10はダイ外面30に隣り合うように
配置される。能動領域11がシリコン基盤を含み、そのシ
リコン基盤は形成された能動素子が、公知技術のよう
に、能動表面11a（より高水準の金属層（図示せず）に
よって、相互接続している能動表面11a）を決定するこ
とに注意されたい。技術において、理解されているよう
に、より高水準の金属層は、例えばM6（金属層6）を介
してM1（金属層1）と呼ばれる。能動領域11の詳細は、
普通の当業者の一つにより理解され、そして、本発明の
完成した理解のためには特に重要でない。再分配トレー
ス16が、回路コンタクト・パッド14へ接続され、半導体
ダイの中心の一部分の方の内部方向に電気的接続をもた
らす。図示するように、再分配トレース16は、アンダー
・バンプ金属被覆（UBM）パッド15において、終わる。
その後で、不活性化層18は堆積させられて、開口部をUB
Mパッド15上に残すためにパターニングされ、そして、
ハンダ・バンプ20はそれぞれUBMパッド15の上に形成さ
れる。
【０００５】上記した半導体ダイ10によれば、ハンダ・
バンプ20は、電気的に半導体ダイ10の能動表面に接続さ
れる。技術的に周知のように、図1に示される半導体ダ
イ10では、「バンプ」が考えられる。バンプされたダイ
は、能動表面がサブストレートに次のボンディングのた
めに下方へ向き（示されるように）に面するようにはじ
かれる。ハンダ・バンプは、既知の制御陥没チップ接続
（C4）技術に従って形成されることができ、または代替
バンプ技術（すなわちステンシル印刷またはハンダ・ジ
ェット・アプリケーション）により形成されることがで
きる。更に、ダイシング・ストリート102はダイ外面30
に描写される。そして、それは更に詳細に図3に関して
下記されている。ILD層12は、いかなる適する誘電媒質
（例えば二酸化珪素、窒化シリコン、シリコン・オキシ
ナイトライド、ポリイミド、その他）で形成されること
ができる。不活性化層18は、能動表面の保護のために提
供されたものであって、そして、フォスフォ・シリケー
ト・ガラス（ＰＳＧ）、窒化シリコン、ポリイミド層、
その他を含む混成構造という形をとることができる。更
に、図1と関連して使用される命名をはっきりさせるた
めに、UBMパッド15と組み合わさったハンダ・バンプ20
は、半導体ダイの表面の上に形成されて、一般に、一緒
に電気的コンタクトと呼ばれる。この種の電気的コンタ
クトが他の形態に表現されることができることは、理解
されるであろう。例えば、ハンダ・バンプ20は、他の金
属バンプ（例えば金線スタッド・バンプ、そして、非電
着性金属析出のニッケル/金めっきしたバンプ）または
伝導性のポリマ・バンプに置き換えることができる。電
気的コンタクトはまた、熱硬化性または熱可塑性のフィ
ルムまたはペーストに拡散させた伝導性の構成要素（例
えばニッケル・パウダーまたは金めっきしたポリマ・ビ
ーズ）を含むポリマ層でもって層にされる非バンプ金属
パッドのように、具体化できる。技術では周知のよう
に、サブストレート上の非バンプ金属コンタクト・パッ
ドと接合体トレース（例えばダイレクト・チップ・アタ
ッチ（DCA）ボンド・パッド）との間の伝導性の構成要
素の薄膜層を残すために、半導体ダイとサブストレート
との間の圧力を適用することによって、電気的接続は実
行される。この種のポリマ材料が、異方性の伝導性の接
着材と一般に呼ばれる。この接着材は、また、上述の金
線スタッド・バンプ、非電着性金属析出のニッケル／金
バンプおよび同様の構造を用いて使用されることができ
る。
【０００６】図1、2のサブストレート50に戻り、構造
が、絶縁層51を含むように示され、好適には、有機的な
ポリマで形成される。しかし、反対側の表面上に形成さ
れ、バイアが伸びている絶縁フィルムを有している金属
層と同様に、絶縁層51は、また、周知技術である絶縁セ
ラミック材料で形成されることができる。本発明の一つ
の実施例によれば、絶縁層51を形成している有機的なポ
リマはポリイミド・フレキシブル回路から成ることがで
き、ファイバーグラスはエポキシのラミネートを補強す
る。アラミド繊維のような有機的な補強は、また、ファ
イバーグラス構成要素の代わりに利用できる。図1に示
すように、絶縁層51の第1表面（すなわち上表面）上
に、複数のダイレクト・チップ・アタッチ（DCA）ボン
ド・パッド52が形成され、それぞれ、半導体ダイ10のう
ちのハンダ・バンプ20を用いてラインアップされる。ハ
ンダ・マスク53は、ハンダ・バンプ20を構成しているハ
ンダ材料の望ましくない流れが,リフロ段階の間に、基
板50と半導体ダイ10との間の接続するような影響を妨ぐ
たようにする。図示するように、バイア54の形成におい
て、複数の電気的相互接続またはめっきしたスルーホー
ル、ボール格子アレイ（BGA）ボンド・パッド56へのDCA
ボンド・パッド52の接続が、基板の裏面（第2面）にも
たらされる。第2ハンダ・マスク57は、BGAボンド・パッ
ド56上にもたらされる。ここで一般的に、ハンダ材料で
形成される、ボール・グリッド・アレイ（BGA）ボール5
8が形成される。参照番号60は、基板の外周表面を描写
する。ここで使用しているように、用語「基板」は、半
導体ダイを運び、かつ、半導体ダイから相互接続の次の
レベルまで（例えばプリント回路基板を介して）電気的
接続をもたらすように電気的接続要素（すなわちサポー
ト）（ここでは、要素52、54、56および58）を有する機
械的コンポーネントと称される。
【０００７】図2へを参照し、完了され、パッケージさ
れた半導体デバイス1が示される。ここで、サブストレ
ート50は、半導体ダイ10に接合される。基板50は半導体
ダイ10の上に配置され、アンダーフィル・封止層70は半
導体ダイ10および基板50との間にもたらされる。アンダ
ーフィル・封止層は、基板および外周表面60により露出
される半導体ダイの能動表面に及ぶヒレ（fillet）72を
含む。ヒレは、外周表面60に沿ってアンダーフィル・封
止層70の材料の濡れ作用により形成される。電気的接続
は、アンダーフィル・封止層70の形成と同時に遂行さ
れ、またはアンダーフィル・封止層70の形成の前に（例
えば、リフロによって、）達成されることができる。ア
ンダーフィル・封止層の材料は球形の溶解されたシリカ
粒子（エポキシ樹脂でみたされる）で一般的に形成さ
れ、それは従来の技術（例えば、加熱していること）に
よって、硬化させられる。アンダーフィル・封止層70
は、例えば以下のように、既知の技術の任意の一つによ
っても堆積できる。ダイの少なくとも一つのエッジのま
わりに材料を堆積させ、毛管現象に依存し材料が半導体
ダイ10と基板50との間のインタフェースに引き寄せられ
る。
【０００８】更に、複数の電気的コンタクトの全て（す
なわちハンダ・バンプ20とUBMパッド15）は、基板50の
外面に位置付けられる。この特別な本発明の特徴は、パ
ッケージされた半導体デバイスへの全ての電気的接続を
外部の環境から絶縁するのに有利である。更に、本発明
は周辺接合よりむしろCSPにおける基板と半導体ダイと
の間の結合アレイを許可する。さらに、本発明に従って
接着しているアレイが、半導体ダイと基板との間の、周
辺接合を使用する既知のCSPを通じて比較的大きいサイ
ズの差異を可能にする。この種の既知のCSPにおいて、
基板のサイズにおける削減がボンディング・ダイと基板
との間の非常に長いボンディング・リードに結果として
なる。この種の長く続くボンディング・リードが、が現
在の周辺接合（CSPタイプ）において、使用される比較
的短いボンディング・リードにある熱安定性に欠け、よ
り容易に損害を与えることになる。
【０００９】図1、2に示される実施例において、BGAボ
ール58は半導体ダイ10への付着の前に基板50上にもたら
されるが、好適なウェハ・フォーマット中の、またはダ
イ個別化後の半導体ダイ10への付着に続いて、BGAボー
ル58が基板50へ取り付けられることが可能であることが
理解される。図1、2に示される実施例によれば、ハンダ
・バンプ20は、基板50と半導体ダイ10との間の電気的相
互接続を遂行するために利用され、続いて、アンダーフ
ィル・封止化材料を用いて欠肉する。アンダーフィル封
止は、同時に、電気的接続として形成することもでき
る。本実施例において、アンダーフィル・封止層70を形
成している材料は、最初に半導体ダイに置かれ、その上
に基板の配置が続いている。次のプロセスにおいて、バ
ンプ20とDCAボンド・パッド52との間の電気的相互接続
（例えば、リフロによる）、およびアンダーフィル・封
止層70の付着が、完遂される（例えば、キュアによ
る）。リフロとキュアは、同時に実行できる。
【００１０】図3を参照し、ウェハ形成における複数の
半導体ダイのパッケージングの平面図が示される。図示
するように、複数の半導体ダイ（本実施例における13）
が、同時にパッケージされる。半導体ダイの寸法XとYと
同じく、基板の素寸法Xと素寸法Yが、互いに垂直になっ
ている。ここでは、両方とも以下ののように示される：
(i) 基板のX素寸法（prime. dimension）は、半導体ダ
イのX寸法より小さく、(ii)基板のY素寸法は、半導体ダ
イのY寸法より小さい。しかし、本発明に従い、1または
その他のX素寸法およびY素寸法は、半導体ダイの対応す
る寸法XまたはYより小さくすることができることに注意
されたい。本実施例における、ダイシング・ストリート
102に沿ってダイ個別化の間、ダイ10のエッジを越えて
伸びる基板エッジが、基板のエッジと位置あわせされた
ダイ・エッジを残して同時に切断される。しかし、X素
寸法およびY素寸法の両方ともを半導体ダイの寸法X、Y
より小さくすることは好ましい。
【００１１】図3に示すように、半導体ウェハ100は、個
々のダイを互いに切り離すダイシング・ストリート102
を有する。点線により図1、2に示すように、ダイシング
・ストリート102沿った材料は、実質的に除去される。
【００１２】図4、5、6は、本発明の別の実施例（多
少、上記した図1-3の実施例に似ているが）を例示す
る。図4-6において、半導体ダイ10は、10mmスクエアで
あって、0.4mmの厚みを有して、100個の電気的コンタク
トを有する。基板は、厚さ0.5mmである。図4-6は本質的
に全く同じ半導体ダイ10を描写するが、三つの異なる再
分配機構が示される。
【００１３】最初に、図4において、比較的積極的な再
分配機構が示され、81個のBGAボール58が0.5mmピッチで
5mmスクエア基板の上に配置される。図5は、7.5mmスク
エア基板上の0.65mmピッチで配置される120個のBGAボー
ル58を例示する。最後に、図6は9.5mmスクエア基板上の
0.80mmピッチで配置される144個のBGAボール58を例示す
る。図4によれば、比較的積極的な再分配機構は示さ
れ、基板50の占有面積を最小にする観点から有利である
ということができる。基板50の占有面積の最小化が、基
板50、およびそれを取り付けるプリント回路基板との結
合における信頼性の改良に結果としてなる。図示するよ
うに、基板50を囲み、基板50を越えて伸びる半導体ダイ
10のその一部分は、かなりBGAボールにより決定される
回路基板（図示せず）への接続に対するストレスに寄与
せず、そのストレスは熱膨張係数ミスマッチによる。基
板50のエッジの向こうに伸びているこのダイ領域は、図
3に示されるアンダーフィル・封止層70のヒレ72によっ
て、ただ熱-機械的に基板50に結合させられるだけであ
る。この利点にもかかわらず、回路コンタクト・パッド
が、半導体ダイ10の外面と隣り合うように形成されると
仮定した場合、図1-2と関連して示される実施例に記載
されるように、望ましくない寄生的な損失を誘発し、半
導体ダイ10から基板50への伝熱の消極的影響（a negati
ve impact）を有する比較的長い再分配が必要とされ
る。また、ピン・カウントが100個の（ダイと基板との
間の）電気的コンタクトから、81個のコンタクトへ減少
する点に注意されたい。電気的コンタクトの数にこの種
の減少は、基板の共通電力と接地平面または平面区分の
使用を介して達成される。
【００１４】図1に示される積極的再分配機構（aggress
ive redistribution scheme）と関連がある関連設計制
約からみて、より高い周波数および／またはより高い電
力を供給されたデバイスは、図5、6で示すより少ない積
極的再分配機構を必要とする。図示するように、図5、6
は電気的性能と電力消散とを改善するBGAボールの数に
おける増加をもたらす。全ての実施例が到達水準の技術
であるヒートシンク（例えば、それは半導体ダイ10の不
活性表面に取り付けられることが可能である）と互換性
を持つ点に注意されたい。
【００１５】上で示したように、本発明が到達水準に従
う必要のいくつかに対処する改善されたサブ・チップ・
スケール・パッケージをもたらすことは、自明である。
本発明によると、ダイと基板との間の相互接続信頼性を
改善するだけでなく、基板の占有面積を減少させること
によって、基板とプリント回路基板との間の相互接続信
頼性をも改善する。この関連（実際のチップ・スケール
・パッケージと違った）内のここで基板は半導体ダイと
同じサイズであり、本発明は、代表的なCSP内のこの領
域におけるダイの上に在る基板の区分の変わりに基板エ
ッジを越えて伸びているダイの領域をおおうアンダーフ
ィル封入剤ヒレの形成を提供する。このことは、基板と
ダイとの間の熱膨張係数ミスマッチのために、ストレス
を和らげる効果的を示す。更に、現在の最高水準の技術
チップ・スケール・パッケージと違って、本発明は、こ
こで開示される比較的率直な構造のために、製造および
器具に対して比較的経済的である。さらに、本発明は基
板コストをおよそ40〜80%だけ、基板サイズ削減によ
り、減少させる手段を提供する。さらに、本発明は、従
来のフリップチップ・パッケージング機器が本発明の教
示に従う形成パッケージされた半導体デバイスから組み
込むことができるので、半導体製造業者によって、追加
または更なる機器支出を必要としない。そして、本発明
はウエハレベル・パッケージングを可能にする、それに
よって、ウェーハ上の全ての半導体ダイは、同時に実装
されてもよい。
【００１６】更に、本発明は、パッケージング動作の間
より高いイールドで増加したスループットを提供する。
特に、従来技術と違って、本発明の実施例に従う基板
は、半導体ダイ上に、個別化の前、ウェハ形状のまま配
置される。ウェハの上に半導体ダイが、正確に形成され
ることにより、非常に正確な基底（fiducials）が包括
的にウェハの上に形成され、それはウェハ上のダイに関
して本質的に正確な関連性を有する。該当する画像処理
システムはウェハ上の全体的な基底を検出できる。それ
によって、全体的な基底だけを用いて所定のダイ上に、
非常に正確な基板配置を提供する。対照的に、従来技術
によると、複数の基板に個別化されるプリント回路基板
が、提供される。ここでは、個別化されたダイが、取り
付けられる。しかし、従来技術に従って、プリント回路
基板は比較的正確性の悪い全体的基底で形成され、それ
は、本発明によるウェハ上の全体的な基底によって、提
供するような程度の調整を提供することができない。ビ
ジョン・システムが、ダイおよび局所的基底を基板に置
かなければならないので、このことは製造スループット
を減少させる。
【００１７】本発明に対する変化が、添付の請求項に記
載としての本発明の精神および技術的範囲から逸脱せず
に、されることができる点に注意されたい。例えば、図
面に示されないが、基板は一緒に単結晶シートまたはい
くつかのマルチ装置区分（multi-unit segment）の形態
で接続されることができる。それは、次に、全ウェハの
上に横たわられる。次にダイシングが、基板を互いに切
り離すのに役立つ。あらかじめプローブ・テストされた
ウェハに配置される基板の浪費、および、コストを節約
するので、単結晶基板の使用はむしろ好まれる。
【００１８】図の簡素化および明確化のために、図にお
いて、例示される要素がスケールどおりに必ずしも描か
れるというわけではないことを理解されたい。例えば、
明瞭さのために他の要素に関連するいくつかの要素の大
きさは、誇張される。更に、対応または類似している要
素を示すために、適宜、参照番号は図において、繰り返
される。
【図面の簡単な説明】
【図1】本発明の実施例に従った、ダイがサブストレー
トにつながれ、アンダーフィル・封止層で欠肉された
図。
【図2】本発明の実施例に従った、ダイがサブストレー
トにつながれ、アンダーフィル・封止層で欠肉された
図。
【図3】本発明の実施例に従った、複数のダイがウエハ
レベル・スケールに同時にパッケージされる平面図。
【図4】本発明の別の実施例に従った、関連する半導体
ダイ/サブストレート・サイズ差を描写している図。
【図5】本発明の別の実施例に従った、関連する半導体
ダイ/サブストレート・サイズ差を描写している図。
【図6】本発明の別の実施例に従った、関連する半導体
ダイ/サブストレート・サイズ差を描写している図。
【符号の説明】
１０ 半導体ダイ １１ 能動領域 １２ （ILD）層 １４ 分配バー回路コンタクト・パッド １５ アンダー・バンプ金属被覆（UBM）パッド １６ 再分配トレース １８ 不活性化層 ２０ ハンダ・バンプ ５０ サブストレート ５１ 絶縁層 ５２ ダイレクト・チップ・アタッチ（DCA）ボンド・
パッド ５３ ハンダ・マスク ５４ バイア ５６ ボール格子アレイ（BGA）ボンド・パッド ５７ 第2ハンダ・マスク ５８ ボール・グリッド・アレイ（BGA）ボール ６０ 外周表面 ７０ アンダーフィル・封止層 ７２ ヒレ １００ 半導体ウェハ １０２ ダイシング・ストリート

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイスであって：表面を有する
    半導体ダイ（10）、XおよびY寸法、前記半導体ダイの互
    いに垂直なXおよびY寸法；前記半導体ダイの表面上の複
    数の電気的コンタクト（20）；および前記半導体ダイの
    上に在り、前記複数の電気的コンタクトに電気的に接続
    されている基板（50）であって、前記基板は、互いに垂
    直なX.素寸法およびY.素寸法を有し、 (i) 前記基板の前記X.素寸法は前記半導体ダイの前記X
    寸法未満である、 (ii)前記基板の前記Y.素寸法は前記半導体ダイの前記Y
    寸法未満である、のうちの少なくとも一つに該当し、前
    記基板は、外面を有し、かつ前記複数の電気的コンタク
    トが前記基板の前記外面内に位置付けられる、 ことを特徴とする基板（50）；から構成されることを特
    徴とする半導体デバイス。
  2. 【請求項２】 請求項1記載の半導体デバイスであっ
    て：更に、前記半導体ダイと前記基板との間にアンダー
    フィル・封止層（70）を構成する、 ことを特徴とする
    半導体デバイス。
  3. 【請求項３】 請求項1記載の前記半導体デバイスであ
    って：前記半導体ダイは外面を有し、更に、複数の回路
    コンタクト・パッドを構成している前記半導体ダイが、
    前記外面と、前記複数の回路コンタクト・パッドから前
    記半導体の中心部分の方へ伸びている複数の再分配トレ
    ースとに、隣り合うように配置される、 ことを特徴とする半導体デバイス。
  4. 【請求項４】 半導体デバイスを形成する方法であっ
    て：複数の半導体ダイを有するウェハを提供する段階で
    あって、前記複数の半導体ダイの各半導体ダイは表面と
    XとY寸法を有し、各半導体ダイの前記XとY寸法は互いに
    垂直である、ところの段階；複数の電気的コンタクトを
    前記各半導体ダイの表面上に形成する段階；および前記
    複数の半導体ダイ上に複数の基板を載せる搭載段階であ
    って、前記複数の基板の各基板が、前記複数の半導体ダ
    イのそれぞれの半導体ダイの前記複数の電気的コンタク
    トに電気的に接続され、前記各基板は互いに垂直なX.素
    寸法とY.素寸法とを有し、 (i) 前記X.素寸法の前記各基板が、前記それぞれの半導
    体ダイの前記X寸法未満である、 (ii)前記Y.素寸法の前記各基板が、前記それぞれの半導
    体ダイの前記Y寸法未満である、のうちの少なくとも一
    つに該当する、 ことを特徴とする段階；から構成されることを特徴とす
    る方法。
  5. 【請求項５】 請求項4記載の方法であって：前記上記
    が、前記搭載段階の後、更に、前記それぞれの半導体ダ
    イを個別化する段階から構成される、 ことを特徴とする方法。
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