JP3423897B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3423897B2 JP3423897B2 JP09483299A JP9483299A JP3423897B2 JP 3423897 B2 JP3423897 B2 JP 3423897B2 JP 09483299 A JP09483299 A JP 09483299A JP 9483299 A JP9483299 A JP 9483299A JP 3423897 B2 JP3423897 B2 JP 3423897B2
- Authority
- JP
- Japan
- Prior art keywords
- resin
- wiring board
- semiconductor device
- manufacturing
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 79
- 238000004519 manufacturing process Methods 0.000 title claims description 67
- 238000000034 method Methods 0.000 title claims description 16
- 239000011347 resin Substances 0.000 claims description 104
- 229920005989 resin Polymers 0.000 claims description 104
- 239000002390 adhesive tape Substances 0.000 claims description 31
- 238000005520 cutting process Methods 0.000 claims description 16
- 238000007789 sealing Methods 0.000 claims description 14
- 238000003825 pressing Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 239000000758 substrate Substances 0.000 description 11
- 229910000679 solder Inorganic materials 0.000 description 6
- 239000010931 gold Substances 0.000 description 4
- 238000005192 partition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003014 reinforcing effect Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
- H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13111—Tin [Sn] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Dicing (AREA)
Description
方式を用い、チップサイズパッケージを具えた半導体装
置の製造方法に関する。
プサイズパッケージを具えた半導体装置は、例えば、図
15および図16に示す製造工程に従って作成される。
図15および図16は、従来の製造工程を示す図であ
る。図15(A)は平面図であり、図15(B)〜
(D)および図16(A)〜(C)は断面図である。
10の裏面に粘着テープ12を貼り付け、その粘着テー
プ12をウエハリング14と呼ばれる治具に固定する
(図15(A)および(B)。図15(B)は、図15
(A)中のI−I線における切り口の断面を示す。)。
リコンウエハ10を指定の寸法に分割し(ダイシング工
程)、個片化されたシリコンチップ18を得る(図15
(C))。各シリコンチップ18はトレイに移され、ボ
ンディングステージ20上に搬送される(図15
(D))。シリコンチップ18の電気回路面18aには
不図示の電極が設けられている。キャピラリ24により
金線26からAuボールを形成し、そのAuボールを上
述の電極上に圧着してバンプ22を形成する(スタッド
バンプボンディング)。
基板28を置く(図16(A))。配線基板28の内部
端子面28aには不図示の内部電極が形成されている。
続いて、ボンディングツール30によりシリコンチップ
18を移送し、バンプ22が形成された電気回路面18
aを配線基板28の内部端子面28aに対向させ、バン
プ22と内部電極とを接合する(フリップチップボンデ
ィング)。
めにシリコンチップ18と配線基板28との間に樹脂3
4を導入する(図16(B))。樹脂導入手段としてデ
ィスペンスシリンジ32を用いている。樹脂34は、配
線基板28の内部端子面28a上に注入されると、シリ
コンチップ18および配線基板28間に流れ込む。その
後、加温を行って樹脂34を硬化させる。
に対向する配線基板28の外部端子面28bに、外部端
子としての半田ボール36を付着する(図16
(C))。半田ボール36が不要な場合は付ける必要が
ない。
ジにより導入したが、文献「特開平8−64725」に
は、金型を用いて樹脂封止を行う例が開示されている。
た従来の製造方法では、工程数、組立コストおよび組立
時間が大きいという問題があった。
り導入しているため、樹脂をのせるスペースが配線基板
上に必要になり、配線基板のサイズをシリコンチップよ
りも0.5〜1mm以上大きくする必要があった。
よび組立時間が比較的小さく、シリコンチップと同程度
のサイズの配線基板を使用可能な半導体装置の製造方法
の出現が望まれていた。
体装置の製造方法によれば、(a)半導体ウエハの裏面
を粘着テープに貼り付けて固定する工程と、(b)半導
体ウエハの電気回路面に形成された電極上にバンプを形
成する工程と、(c)半導体ウエハのダイシングを行っ
て、個片化した半導体チップを得る工程と、(d)各半
導体チップ間の間隔を広げる工程と、(e)各半導体チ
ップの電気回路面に個々の配線基板の内部端子面をそれ
ぞれ対向させ、この内部端子面に形成された内部電極と
バンプとを接合することにより、半導体チップおよび配
線基板を含む半導体装置の予備構造を得る工程と、
(f)各配線基板の外部端子面に粘着テープを貼り付け
た後、半導体チップの裏面側の粘着テープを剥す工程
と、(g)配線基板の内部端子面と半導体チップの電気
回路面との間に樹脂を流し込み、この樹脂を硬化させ
て、予備構造の樹脂封止を行う工程とを含むことを特徴
とする。
の配線基板側に粘着テープを貼り付けるため、各予備構
造を粘着テープごと一括して搬送することができる。よ
って、従来のように個々の予備構造をトレイに移した
後、個別に搬送するという工程が省けるので、製造時間
の短縮およびコストダウンという効果が得られる。
て、好ましくは、(e)工程に続けて、所要に応じて
(f)工程を行った後、(h)粘着テープおよび各予備
構造を含む中間構造の上下を上型と下型とで押さえ込
み、これら上型および下型間のキャビティ部分に樹脂を
流し込み、この樹脂を硬化させて、中間構造の樹脂封止
を行う工程と、(i)樹脂封止した中間構造に予備構造
を含む装置領域を画成し、この装置領域を切り出すこと
により、個片化された半導体装置を得る工程とを行うと
良い。
に行う代わりに、上型および下型を用いて全予備構造の
樹脂封止を一括して行う。従って、製造時間を大幅に短
縮することが期待できる。
入を行う必要がないため、半導体チップと同じサイズの
配線基板を用いることができる。従って、半導体装置の
小型化が期待できる。
て、好ましくは、各装置領域の境界位置に相当する上型
および下型の双方またはいずれか一方のキャビティ内面
にそれぞれ突起構造を設けてあると良い。
中間構造には、装置領域間の樹脂部分に凹みが形成され
る。そして、手作業によりこの凹みに沿って中間構造を
分割することができる。従って、作業時間の短縮および
コストダウンが可能になる。
て、好ましくは、各装置領域の配列間隔を切り出しの際
に要する切り代に等しくしてあると良い。
め、一枚の半導体ウエハから多数の製品が得られる。ま
た、1つのカッティングラインによりその両側の半導体
装置の加工が行えるため、加工数が半減する。
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に形状、大きさおよび配置関係を概略的に示
しているに過ぎない。また、以下に記載される数値等の
条件や材料等は単なる一例に過ぎない。従って、この発
明は、この実施の形態に何ら限定されることがない。
第1の実施の形態の製造工程を示す断面図である。これ
ら図1および図2を参照して、第1の実施の形態の半導
体装置の製造方法につき説明する。この半導体装置には
フリップチップ方式が用いられ、チップサイズパッケー
ジを具えている。以下、(a)〜(g)工程に従い順次
に説明する。
の裏面10bを粘着テープ12に貼り付けて固定する
(図1(A))。この粘着テープ12は耐熱性を有して
いる。この粘着テープ12の縁部分は、リング形状の治
具すなわちウエハリング14に固定してある。Siウエ
ハ10の表側の電気回路面10aには、複数のSiチッ
プの領域を画成してあり、各Siチップの領域にそれぞ
れ電気回路(回路パタン)を形成してある。これら各電
気回路の周囲には、外部との電気的な接続を行うための
電極(図示を省略)も形成してある。
10aに形成された電極上にバンプ22を形成する(図
1(B))。つまり、上述した各電極上に、キャピラリ
を用いてバンプボンディングを行う。バンプ22の材料
は、例えば、Au/半田/Sn、Au、Sn、Sn/P
b等である。
を行って、個片化したSiチップ18を得る(図1
(C))。Siウエハ10は、ダイシングブレードを用
いて指定の位置および寸法で分割する。その結果、Si
ウエハ10から複数のSiチップ18が切り出される。
各Siチップ18の電気回路面18aには、上述した電
気回路、電極およびバンプ22が設けられている。
広げる(図1(D))。各Siチップ18間の距離は、
粘着テープ12を引き伸ばすことにより増大する。この
ように、各Siチップ18間を所定の間隔だけ離間させ
ておくと、次工程で、Siチップ18に比べサイズの大
きい配線基板28を各Siチップ18に接合することが
容易になる。
面18aに個々の配線基板28の内部端子面28aをそ
れぞれ対向させ、この内部端子面28aに形成された内
部電極(不図示)とバンプ22とを接合することによ
り、Siチップ18および配線基板28を含む半導体装
置の予備構造38を得る(図2(A))。
iチップ18をボンディングステージ(図示を省略)上
に設置する。そして、ボンディングツール30により配
線基板28を1つのSiチップ18上に移送して、Si
チップ18の電気回路面18aと配線基板28の内部端
子面28aとを対向させる。配線基板28は、ガラスエ
ポキシ、セラミック、ポリイミド等で形成されており、
シリコンチップの寸法より大きい。
ップ18上のバンプ22と対向するように位置合せを行
い、配線基板28をSiチップ18に対し圧着する。こ
の結果、配線基板28とSiチップ18とが接合し、S
iチップ18が配線基板28上に搭載されることにな
る。この状態の配線基板28およびSiチップ18の構
造を、以下、予備構造38と称している。
28bに粘着テープ40を貼り付けた後、Siチップ1
8の裏面18b側の粘着テープ12を剥す(図2
(B))。この粘着テープ40は耐熱性を有している。
このように、この工程では配線基板28側に粘着テープ
40を貼り付ける一方で、Siチップ18側の粘着テー
プ12を剥すことにより、配線基板28の内部端子面2
8a側が粘着テープにより覆われないようにする。
8aとSiチップ18の電気回路面18aとの間に樹脂
34を流し込み、この樹脂34を硬化させて、予備構造
38の樹脂封止を行う(図2(C))。樹脂34の導入
は、ディスペンスシリンジ32を用いて行う。適量の樹
脂34を配線基板28の内部端子面28a上に端部より
注入して、シリコンチップ18および配線基板28間に
流し込む。このため、配線基板28はSiチップ18に
比べて大きく、はみ出た端部の部分が0.5〜2.0m
mの長さとなっている。その後、加温を行って樹脂34
を硬化させる。この結果、予備構造38が樹脂封止され
て、半導体装置が完成する。
子面28bに、外部端子としての半田ボールを付着す
る。半田ボールが不要な場合は付ける必要がないが、半
田ボールを設けることによりマザーボードへの接続の信
頼性が向上する。
おいて、各予備構造38の配線基板28側に粘着テープ
40を貼り付けるため、各予備構造38を粘着テープ4
0ごと一括して搬送することができる。よって、従来の
ように個々の予備構造38をトレイに移した後、個別に
搬送するという工程が省けるので、製造時間の短縮およ
びコストダウンという効果が得られる。
の形態の半導体装置の構成を示す断面図である。この半
導体装置は、Siチップ18および配線基板42により
構成されている。これらSiチップ18および配線基板
42の各々のサイズは実質的に等しい。Siチップ18
は電極が設けられた電気回路面18aを有している。配
線基板42は内部電極が設けられた内部端子面42aを
有している。電気回路面18aと内部端子面42aとを
向かい合わせ、Siチップ18の電極と配線基板42の
内部電極とをバンプ22により接合してある。Siチッ
プ18および配線基板42間に樹脂34が埋め込まれて
いて、Siチップ18および配線基板42の側面も樹脂
34により覆われている。また、電気回路面18aに対
向するSiチップ18の裏面18bと、内部端子面42
aに対向する配線基板42の外部端子面42bとが共に
露出している。
造方法につき、図4を参照して説明する。図4は、第2
の実施の形態の製造工程を示す断面図である。尚、第2
の実施の形態では、第1の実施の形態で説明した(a)
〜(e)工程に続けて、所要に応じて(f)工程を行っ
た後、以下に説明する(h)および(i)工程を行う。
ここでは、(a)〜(f)工程の説明は省略する。但
し、この実施の形態では、第1の実施の形態で説明した
配線基板28の代わりに、これとはサイズが異なる配線
基板42を用いている。
が示されている。このとき、粘着テープ40の表面に各
配線基板42の外部端子面42b側が貼り付いた状態と
なっている。各配線基板42の内部端子面42aに設け
られた内部電極と、各Siチップ18の電気回路面18
aに設けられた電極とがバンプ22により接合されてい
る。以下、この状態の配線基板42およびSiチップ1
8の構造を予備構造44と称している。また、各予備構
造44が粘着テープ40に貼り付いた構造を中間構造4
6と称している。
備構造44を含む中間構造46の上下を上型48と下型
50とで押さえ込み、これら上型48および下型50間
のキャビティ52部分に樹脂34を流し込み、この樹脂
34を硬化させて、中間構造46の樹脂封止を行う(図
4(B))。
状の凹みを有した金型である。下型50は板体状の金型
である。これら上型48および下型50を組み合わせる
と、上述の凹みの部分が中間構造46を収納するための
キャビティ52となる。キャビティ52内には、上型4
8に開けられた樹脂注入口54から樹脂34が注入され
る。キャビティ52内に中間構造46を収納して、樹脂
34を注入した後、加温を行ってその樹脂34を硬化さ
せる。樹脂34として速硬化性の熱硬化樹脂を使用する
と、通常は数十分から1時間の硬化時間が数十秒とな
る。
予備構造44を含む装置領域56を画成し、この装置領
域56を切り出すことにより、個片化された半導体装置
を得る(図4(C))。中間構造46は、ダイシングブ
レードを用いて指定の位置および寸法で分割する。その
結果、中間構造46から、図3に示した複数の半導体装
置が切り出される。
ペンスシリンジによる樹脂封止の代わりに金型を用いて
樹脂封止を行うので、樹脂の導入を全ての予備構造44
に対し、一括して行うことができる。このため、製造時
間の大幅な短縮が期待できる。しかも、Siチップ18
と同じサイズの配線基板42を用いることができるた
め、装置の小型化が可能である。従来の半導体装置に比
べると、サイズを1.0〜1.6mm小さくすることが
できる。
ングステージをそれぞれ上型48および下型50に転用
すれば、製造時の治工具代が低減してコストダウンが図
れる。
する際、ダイシングを行うことで半導体装置の外形寸法
精度が通常の1/10〜1/100にまで向上する(基
板メーカーでの単体寸法精度は±0.1mmであるのに
対し、ダイシング精度は±0.005mmである。)。
て、第3の実施の形態の半導体装置の製造方法につき説
明する。図5は、第3の実施の形態の製造工程を示す断
面図である。この実施の形態の製造工程は、基本的には
第2の実施の形態の製造工程と同じである。ただ、この
実施の形態では、各装置領域56の境界位置に相当する
上型48aおよび下型50の双方またはいずれか一方の
キャビティ52内面にそれぞれ突起構造58を設けてあ
る。
した(h)工程後の様子が示されている。図5(A)に
示すように、中間構造46の上下を上型48aと下型5
0とで押さえ込み、これら上型48aおよび下型50間
のキャビティ52部分に樹脂34を流し込んである。そ
して、この樹脂34を硬化させて、中間構造46の樹脂
封止を行っている。
8aの凹み部分には、複数の突起構造58が設けられて
いる。突起構造58が設けられた位置は、キャビティ5
2内面に相当する面上であって、予備構造44を分割す
る位置に相当する。上型48aおよび下型50を外す
と、樹脂封止した中間構造46aの樹脂34の部分には
凹み60が形成されている(図5(B))。この凹み6
0は、ちょうど装置領域56の境界線に沿って形成され
る。よって、手作業によりこの凹みに沿って中間構造4
6aを分割することが可能となるので、中間構造46a
を半導体装置に容易に個片化することができる。この結
果、図3に示した構成の半導体装置が得られる。このよ
うに、作業時間の短縮およびコストダウンが可能であ
る。
の形態の半導体装置の構成を示す断面図である。この半
導体装置は、図3に示した第2の実施の形態の半導体装
置とほぼ同じ構成である。しかし、Siチップ18およ
び配線基板42の側面が樹脂34により覆われていない
点が異なっている。
造方法につき、図7を参照して説明する。図7は、第4
の実施の形態の製造工程を示す断面図である。
に設けられた電極上にバンプ22を形成し、続いて、電
気回路面10aに配線基板62の内部端子面62aを対
向させ、この内部端子面62aに形成された内部電極と
バンプ22とを接合する(図7(A))。後の工程で、
配線基板62からは複数の配線基板42が切り出され
る。従って、配線基板62上には、Siウエハ10上に
おけるSiチップ18の配置と対応するように、各配線
基板42の領域が画成されている。この配線基板62
は、ボンディングステージ20上に内部端子面62aを
上向きにして載置される。バンプ22を形成したSiウ
エハ10は、ボンディングツール30により移送する。
そして、その電気回路面10aを配線基板62の内部端
子面62aに対向させ、バンプ22を内部電極に対し圧
着する。この結果、Siウエハ10と配線基板62とが
接合した状態となる。この状態のSiウエハ10および
配線基板62の構造を、以下、中間構造64と称してい
る。
型50とで押さえ込み、これら上型48および下型50
間のキャビティ52部分に樹脂34を流し込み、この樹
脂34を硬化させて、中間構造64の樹脂封止を行う
(図7(B))。この作業により、電気回路面10aと
内部端子面62aとの間に樹脂34を埋め込む。上型4
8および下型50を外すと、樹脂封止された中間構造6
4aが得られる。
Siチップ18に対応する装置領域66を、樹脂封止し
た中間構造64aから切り出し、個片化した半導体装置
を得る(図7(C))。この工程では、ダイシングを行
って、中間構造64aを装置領域66の位置で切断す
る。この結果、Siウエハ10がSiチップ18に分割
されると共に、配線基板62が各Siチップ18に接合
した配線基板42に分割され、図6に示した構成の半導
体装置が得られる。
ペンスシリンジによる樹脂封止の代わりに金型を用いて
樹脂封止を行うので、樹脂の導入を一括して行うことが
できる。このため、製造時間の大幅な短縮が期待でき
る。しかも、Siチップ18と同じサイズの配線基板4
2を用いることができるため、装置の小型化が可能であ
る。従来の半導体装置に比べると、サイズを1.0〜
2.0mm小さくすることができる。さらに、中間構造
64aを半導体装置に分割する際、ダイシングを行うこ
とで半導体装置の外形寸法精度が向上する。
て、第5の実施の形態の半導体装置の製造方法につき説
明する。図8は、第5の実施の形態の製造方法の説明に
供する図である。この実施の形態の製造工程は、第2お
よび第4の実施の形態で説明した、樹脂封止した中間構
造46および64aを半導体装置に分割する際の方法に
関する。ここでは、中間構造64aを半導体装置に分割
する工程を例に取り、説明する。
列間隔を、切り出しの際に要する切り代68に等しくし
てある。図8(A)には、各装置領域66の位置で、樹
脂封止した中間構造64aを切り出したときの断面が示
されている。各装置領域66の間は、切り代68の分だ
け互いに離れている。図7(C)に示した場合に比べ
て、切り出されたほとんどの部分が半導体装置として使
用可能となるので、無駄が無い。
造64aをSiウエハ10側から見た要部平面図であ
る。各装置領域66は、縦方向および横方向にわたり、
切り代68(実線により示すカッティングライン)の分
だけ互いに離間して配列している。このように、各装置
領域66が最小間隔で配列するため、一枚のSiウエハ
10から多数の製品が得られる。また、1つのカッティ
ングラインによりその両側の半導体装置の加工が行える
ため、加工数が半減する。
て、第6の実施の形態の半導体装置の製造方法につき説
明する。図9は、第6の実施の形態の製造方法の説明に
供する図である。この実施の形態の製造工程は、第4の
実施の形態で説明した、中間構造64を樹脂封止する際
の方法に関する。この実施の形態では、中間構造64の
樹脂封止と共に、内部端子面62aに対向する配線基板
62の外部端子面62bに樹脂構造70を形成する。
bを配線基板62の外部端子面62b側から見た平面図
である。また、図9(B)は、図9(A)のI−I線の
位置における切り口を示す断面図である。但し、図9
(B)では、配線基板62の内部端子面62a上に堆積
した樹脂34や、内部電極に対しバンプ22により接合
されたSiウエハ10の構造を、一体構造の樹脂形成部
72として示してある。
構造を、配線基板62の片面にだけ形成する場合を考え
てみる。樹脂封止工程では、高温の樹脂34を配線基板
62の内部端子面62a上に堆積させる。このとき、樹
脂34が室温に冷却される際に収縮応力を受ける。する
と、この応力により配線基板62が変形し、反りが生じ
てしまう。このように、配線基板62の片面にだけ樹脂
を堆積させると、配線基板62が反ってしまうという問
題が生じる。
際に、配線基板62の外部端子面62b側にも樹脂構造
70を形成している。これにより、上述の応力を打ち消
すことができ、配線基板62に反りが生じなくなる。
造70は、樹脂封止した領域すなわち樹脂形成部72を
囲む枠構造としてある。枠構造は、配線基板62を挟ん
で樹脂形成部72と対向する位置に、樹脂封止の際に形
成される。この枠構造の幅および厚さを適切に設計して
あるため、上述の応力に対向する補強効果が得られるの
である。
して、第7の実施の形態の半導体装置の製造方法につき
説明する。図10は、第7の実施の形態の製造方法の説
明に供する図である。この実施の形態の製造工程は、第
6の実施の形態と同様、第4の実施の形態で説明した、
中間構造64を樹脂封止する際の方法に関する。この例
では、樹脂構造70aを構成する枠構造が、樹脂封止し
た領域すなわち樹脂形成部72を格子状に分割する仕切
り構造を含んでいる。
4cを配線基板62の外部端子面62b側から見た平面
図である。また、図10(B)は、図10(A)のI−
I線の位置における切り口を示す断面図である。
図9に示した枠構造の内側に十字形の仕切り構造を有し
ている。これにより、樹脂形成部72が形成された領域
は4つに分割されている。このように、仕切り構造を設
けることにより、樹脂構造70aが格子状になり補強枠
の本数が増加するため、補強効果が大きくなる。尚、仕
切り構造は十字形に限らず、他の形状にしても良い。
して、第8の実施の形態の半導体装置の製造方法につき
説明する。図11は、第8の実施の形態の製造方法の説
明に供する図である。この実施の形態の製造工程は、第
6および第7の実施の形態と同様、第4の実施の形態で
説明した、中間構造64を樹脂封止する際の方法に関す
る。この例では、樹脂構造70bを構成する枠構造が、
樹脂封止した領域すなわち樹脂形成部72より外側の位
置に形成される。
4dを配線基板62の外部端子面62b側から見た平面
図である。また、図11(B)は、図11(A)のI−
I線の位置における切り口を示す断面図である。
樹脂形成部72から外れた位置に形成されている。この
ように樹脂構造70bを設けることにより、半導体装置
として活用できる樹脂形成部72の部分を最大限に確保
することができる。
して、第9の実施の形態の半導体装置の製造方法につき
説明する。図12は、第9の実施の形態の製造方法の説
明に供する図である。この実施の形態の製造工程は、第
6、第7および第8の実施の形態と同様、第4の実施の
形態で説明した、中間構造64を樹脂封止する際の方法
に関する。第6、第7および第8の実施の形態では、樹
脂封止の際に種々の樹脂構造70を形成する方法につき
説明したが、樹脂封止した中間構造64eの製品領域7
8を半導体装置に分割するに先立ち、樹脂構造70を製
品領域78から分離する必要がある。このため、樹脂構
造70を構成する枠構造の内側の中間構造64eに切り
込み(ノッチ)74および76を形成してある。
4eを配線基板62の外部端子面62b側から見た平面
図である。また、図12(B)は、図12(A)のI−
I線の位置における切り口を示す断面図である。
の配線基板62に、断面がV字形状の切り込み76を入
れてある。この切り込み76は、樹脂構造70の内側に
沿って形成してある。また、この切り込み76と対向す
る樹脂形成部72の位置にも、断面がV字形状の切り込
み74を入れてある。このように切り込み74および7
6を形成するので、樹脂構造70と製品領域78(各装
置領域66が含まれる領域)とを、例えばプレス機等を
用いて容易に分離することができる。尚、切り込み74
および76の断面形状は、例えばU字形状であっても良
い。
照して、第10の実施の形態の半導体装置の製造方法に
つき説明する。図13は、第10の実施の形態の製造方
法の説明に供する図である。この実施の形態の製造工程
は、第9の実施の形態と同様、樹脂構造70と製品領域
78とを分離するための切り込みに関する。
4fを配線基板62の外部端子面62b側から見た平面
図である。また、図13(B)は、図13(A)のI−
I線の位置における切り口を示す断面図である。
の配線基板62に、断面がV字形状の切り込み76aを
入れてある。この切り込み76aは、樹脂構造70の内
側に沿って形成してあり、各切り込み76aを直線的に
延在させて配線基板62の端部まで延長させてある。ま
た、この切り込み76aと対向する樹脂形成部72の位
置にも、断面がV字形状の切り込み74aを入れてあ
る。
形成するので、樹脂構造70と製品領域78とを、手作
業による比較的小さな機械応力で容易に分離することが
できる。尚、切り込み74および76の断面形状は、例
えばU字形状であっても良い。
照して、第11の実施の形態の半導体装置の製造方法に
つき説明する。図14は、第11の実施の形態の製造方
法の説明に供する図である。この実施の形態の製造工程
は、第9および第10の実施の形態と同様、樹脂構造7
0bと製品領域78とを分離するための切り込みに関す
る。
4gを配線基板62の外部端子面62b側から見た平面
図である。また、図14(B)は、図14(A)のI−
I線の位置における切り口を示す断面図である。
側の配線基板62に、内部端子面62aから外部端子面
62bまで貫通する切り込み(スリット)80を入れて
ある。この切り込み80は、樹脂構造70bを構成する
枠の各辺に沿って1本ずつ形成してある。このように切
り込み80を形成するので、樹脂構造70bと製品領域
78とを、精度良く容易に分離することができる。尚、
各辺の切り込み80を複数に分割した形状としても良
い。
ば、配線基板および半導体チップから構成される各予備
構造の配線基板側に粘着テープを貼り付け、各予備構造
を粘着テープごと一括して搬送する。よって、従来のよ
うに個々の予備構造をトレイに移した後、個別に搬送す
るという工程が省けるので、製造時間の短縮およびコス
トダウンという効果が得られる。
す図である。
である。
である。
である。
である。
図である。
図である。
図である。
る図である。
る図である。
る。
Claims (4)
- 【請求項1】 (a)半導体ウエハの裏面を粘着テープ
に貼り付けて固定する工程と、 (b)前記半導体ウエハの電気回路面に形成された電極
上にバンプを形成する工程と、 (c)前記半導体ウエハのダイシングを行って、個片化
した半導体チップを得る工程と、 (d)前記各半導体チップ間の間隔を広げる工程と、 (e)前記各半導体チップの電気回路面に個々の配線基
板の内部端子面をそれぞれ対向させ、該内部端子面に形
成された内部電極と前記バンプとを接合することによ
り、前記半導体チップおよび配線基板を含む半導体装置
の予備構造を得る工程と、 (f)前記各配線基板の外部端子面に粘着テープを貼り
付けた後、前記半導体チップの裏面側の粘着テープを剥
す工程と、 (g)前記配線基板の内部端子面と前記半導体チップの
電気回路面との間に樹脂を流し込み、該樹脂を硬化させ
て、前記予備構造の樹脂封止を行う工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項2】 請求項1に記載の半導体装置の製造方法
において、 前記(e)工程に続けて、所要に応じて前記(f)工程
を行った後、 (h)前記粘着テープおよび各予備構造を含む中間構造
の上下を上型と下型とで押さえ込み、これら上型および
下型間のキャビティ部分に樹脂を流し込み、該樹脂を硬
化させて、前記中間構造の樹脂封止を行う工程と、 (i)前記樹脂封止した中間構造に前記予備構造を含む
装置領域を画成し、該装置領域を切り出すことにより、
個片化された半導体装置を得る工程とを行うことを特徴
とする半導体装置の製造方法。 - 【請求項3】 請求項2に記載の半導体装置の製造方法
において、 各前記装置領域の境界位置に相当する前記上型および下
型の双方またはいずれか一方のキャビティ内面にそれぞ
れ突起構造を設けてあることを特徴とする半導体装置の
製造方法。 - 【請求項4】 請求項2に記載の半導体装置の製造方法
において、 各前記装置領域の配列間隔を前記切り出しの際に要する
切り代に等しくしてあることを特徴とする半導体装置の
製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09483299A JP3423897B2 (ja) | 1999-04-01 | 1999-04-01 | 半導体装置の製造方法 |
US09/497,685 US6376278B1 (en) | 1999-04-01 | 2000-02-04 | Methods for making a plurality of flip chip packages with a wafer scale resin sealing step |
US10/062,433 US6635963B2 (en) | 1999-04-01 | 2002-02-05 | Semiconductor package with a chip connected to a wiring substrate using bump electrodes and underfilled with sealing resin |
US10/631,741 US6867069B2 (en) | 1999-04-01 | 2003-08-01 | Semiconductor package with a chip connected to a wiring substrate using bump electrodes and underfilled with sealing resin |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09483299A JP3423897B2 (ja) | 1999-04-01 | 1999-04-01 | 半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003080031A Division JP3667323B2 (ja) | 2003-03-24 | 2003-03-24 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000294673A JP2000294673A (ja) | 2000-10-20 |
JP3423897B2 true JP3423897B2 (ja) | 2003-07-07 |
Family
ID=14121031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09483299A Expired - Fee Related JP3423897B2 (ja) | 1999-04-01 | 1999-04-01 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (3) | US6376278B1 (ja) |
JP (1) | JP3423897B2 (ja) |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW452873B (en) * | 2000-06-21 | 2001-09-01 | Advanced Semiconductor Eng | Manufacturing method of wafer scale semiconductor package structure |
JP4500435B2 (ja) * | 2000-11-30 | 2010-07-14 | 新日本無線株式会社 | 半導体集合基板樹脂封止体、その製造方法及び製造装置 |
US20020081771A1 (en) * | 2000-12-22 | 2002-06-27 | Yi-Chuan Ding | Flip chip process |
JP4663184B2 (ja) * | 2001-09-26 | 2011-03-30 | パナソニック株式会社 | 半導体装置の製造方法 |
KR100431181B1 (ko) * | 2001-12-07 | 2004-05-12 | 삼성전기주식회사 | 표면 탄성파 필터 패키지 제조방법 |
TWI309074B (en) * | 2002-02-07 | 2009-04-21 | Advanced Epitaxy Technology | Method of forming semiconductor device |
JP2003273279A (ja) * | 2002-03-18 | 2003-09-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
DE10250621B4 (de) * | 2002-10-30 | 2004-09-02 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zum Erzeugen verkapselter Chips und zum Erzeugen eines Stapels aus den verkapselten Chips |
JP3918098B2 (ja) * | 2002-11-14 | 2007-05-23 | 株式会社村田製作所 | 回路モジュールの製造方法 |
US7169691B2 (en) * | 2004-01-29 | 2007-01-30 | Micron Technology, Inc. | Method of fabricating wafer-level packaging with sidewall passivation and related apparatus |
JP4515129B2 (ja) * | 2004-03-26 | 2010-07-28 | シャープ株式会社 | 半導体装置の製造方法 |
JP4055762B2 (ja) * | 2004-05-25 | 2008-03-05 | セイコーエプソン株式会社 | 電気光学装置の製造方法 |
US8426293B2 (en) * | 2004-07-09 | 2013-04-23 | Semiconductor Energy Laboratory Co., Ltd. | IC chip and its manufacturing method |
US20060019468A1 (en) | 2004-07-21 | 2006-01-26 | Beatty John J | Method of manufacturing a plurality of electronic assemblies |
JP4575205B2 (ja) * | 2005-03-30 | 2010-11-04 | Okiセミコンダクタ株式会社 | 積層構造体の形成方法及びその方法を使用した半導体装置の製造方法 |
WO2006114825A1 (ja) * | 2005-04-06 | 2006-11-02 | Renesas Technology Corp. | 半導体装置の製造方法 |
US7723830B2 (en) * | 2006-01-06 | 2010-05-25 | International Rectifier Corporation | Substrate and method for mounting silicon device |
JP4745073B2 (ja) * | 2006-02-03 | 2011-08-10 | シチズン電子株式会社 | 表面実装型発光素子の製造方法 |
US20070200234A1 (en) * | 2006-02-28 | 2007-08-30 | Texas Instruments Incorporated | Flip-Chip Device Having Underfill in Controlled Gap |
US8513789B2 (en) * | 2006-10-10 | 2013-08-20 | Tessera, Inc. | Edge connect wafer level stacking with leads extending along edges |
US7901989B2 (en) | 2006-10-10 | 2011-03-08 | Tessera, Inc. | Reconstituted wafer level stacking |
JP2008108928A (ja) * | 2006-10-26 | 2008-05-08 | Sony Corp | 半導体装置及びその製造方法 |
EP2186134A2 (en) | 2007-07-27 | 2010-05-19 | Tessera, Inc. | Reconstituted wafer stack packaging with after-applied pad extensions |
US9024455B2 (en) | 2010-05-26 | 2015-05-05 | Hitachi Chemical Company, Ltd. | Semiconductor encapsulation adhesive composition, semiconductor encapsulation film-like adhesive, method for producing semiconductor device and semiconductor device |
TWI356478B (en) * | 2007-12-21 | 2012-01-11 | Powertech Technology Inc | Substrate package structure |
KR20100058345A (ko) * | 2008-11-24 | 2010-06-03 | 삼성전자주식회사 | 카메라 모듈 형성방법 |
JP2012069919A (ja) * | 2010-08-25 | 2012-04-05 | Toshiba Corp | 半導体装置の製造方法 |
KR20120032254A (ko) * | 2010-09-28 | 2012-04-05 | 삼성전자주식회사 | 반도체 적층 패키지 및 이의 제조 방법 |
JP2013191690A (ja) * | 2012-03-13 | 2013-09-26 | Shin Etsu Chem Co Ltd | 半導体装置及びその製造方法 |
US8853859B2 (en) * | 2012-05-04 | 2014-10-07 | Nxp B.V. | Passivation for wafer level—chip-scale package devices |
DE112015006857B4 (de) * | 2015-08-31 | 2023-10-05 | Disco Corporation | Verfahren zum Bearbeiten eines Wafers und Schutzabdeckung zur Verwendung in diesem Verfahren |
US9755030B2 (en) * | 2015-12-17 | 2017-09-05 | International Business Machines Corporation | Method for reduced source and drain contact to gate stack capacitance |
JP7212453B2 (ja) * | 2018-02-26 | 2023-01-25 | 三井化学株式会社 | 金属樹脂接合板、筐体および電子装置 |
CN111180322B (zh) * | 2018-11-13 | 2022-05-31 | 华邦电子股份有限公司 | 切割晶圆的方法 |
US11587809B2 (en) * | 2020-09-30 | 2023-02-21 | Advanced Semiconductor Engineering, Inc. | Wafer supporting mechanism and method for wafer dicing |
CN112331567A (zh) * | 2020-11-06 | 2021-02-05 | 苏州日月新半导体有限公司 | 芯片连体覆晶封装方法及产品 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US22301A (en) * | 1858-12-14 | Stair-sweeper | ||
US68424A (en) * | 1867-09-03 | Elizub e | ||
JP3147316B2 (ja) * | 1991-08-05 | 2001-03-19 | 日本電信電話株式会社 | 半導体発光素子の作製方法 |
KR0171438B1 (ko) * | 1993-09-29 | 1999-10-15 | 모리시따 요오이찌 | 반도체 장치를 회로 기판상에 장착하는 방법 및 반도체 장치가 장착된 회로 기판 |
US6359335B1 (en) * | 1994-05-19 | 2002-03-19 | Tessera, Inc. | Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures |
US5518964A (en) * | 1994-07-07 | 1996-05-21 | Tessera, Inc. | Microelectronic mounting with multiple lead deformation and bonding |
US5817545A (en) * | 1996-01-24 | 1998-10-06 | Cornell Research Foundation, Inc. | Pressurized underfill encapsulation of integrated circuits |
JPH09213828A (ja) * | 1996-01-30 | 1997-08-15 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
TW392315B (en) * | 1996-12-03 | 2000-06-01 | Nippon Electric Co | Boards mounting with chips, mounting structure of chips, and manufacturing method for boards mounting with chips |
KR100222299B1 (ko) * | 1996-12-16 | 1999-10-01 | 윤종용 | 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법 |
US5889332A (en) * | 1997-02-21 | 1999-03-30 | Hewlett-Packard Company | Area matched package |
JPH1117044A (ja) * | 1997-06-24 | 1999-01-22 | Nec Corp | Bgaの実装方法 |
JP3526731B2 (ja) * | 1997-10-08 | 2004-05-17 | 沖電気工業株式会社 | 半導体装置およびその製造方法 |
JP3662404B2 (ja) * | 1997-11-19 | 2005-06-22 | 芝浦メカトロニクス株式会社 | ウエハシート引伸ばし装置およびそれを用いたペレットボンディング装置 |
US6064114A (en) * | 1997-12-01 | 2000-05-16 | Motorola, Inc. | Semiconductor device having a sub-chip-scale package structure and method for forming same |
US6049124A (en) * | 1997-12-10 | 2000-04-11 | Intel Corporation | Semiconductor package |
JP3876953B2 (ja) * | 1998-03-27 | 2007-02-07 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP3298618B2 (ja) * | 1998-04-23 | 2002-07-02 | 松下電工株式会社 | チップサイズパッケージの製造方法 |
US6054772A (en) * | 1998-04-29 | 2000-04-25 | National Semiconductor Corporation | Chip sized package |
KR100298828B1 (ko) * | 1999-07-12 | 2001-11-01 | 윤종용 | 재배선 필름과 솔더 접합을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조방법 |
-
1999
- 1999-04-01 JP JP09483299A patent/JP3423897B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-04 US US09/497,685 patent/US6376278B1/en not_active Expired - Lifetime
-
2002
- 2002-02-05 US US10/062,433 patent/US6635963B2/en not_active Expired - Lifetime
-
2003
- 2003-08-01 US US10/631,741 patent/US6867069B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6635963B2 (en) | 2003-10-21 |
JP2000294673A (ja) | 2000-10-20 |
US6867069B2 (en) | 2005-03-15 |
US6376278B1 (en) | 2002-04-23 |
US20040023438A1 (en) | 2004-02-05 |
US20020119599A1 (en) | 2002-08-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3423897B2 (ja) | 半導体装置の製造方法 | |
KR100384260B1 (ko) | 반도체장치 및 그 제조방법 | |
JP3526731B2 (ja) | 半導体装置およびその製造方法 | |
KR100762208B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법과 반도체 장치의 실장 방법 | |
US6372549B2 (en) | Semiconductor package and semiconductor package fabrication method | |
US7888179B2 (en) | Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof | |
JPH11260856A (ja) | 半導体装置及びその製造方法並びに半導体装置の実装構造 | |
JP2003133499A (ja) | リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法 | |
JPH07201918A (ja) | 半導体デバイスのパッケージ方法、同パッケージに用いるリードテープ及びパッケージした半導体デバイス | |
JP2001053094A (ja) | 樹脂封止方法及び装置 | |
JP2003273279A (ja) | 半導体装置およびその製造方法 | |
JP2867954B2 (ja) | チップ型半導体装置の製造方法 | |
JP2002110856A (ja) | 半導体装置の製造方法 | |
JP3667323B2 (ja) | 半導体装置の製造方法 | |
JP4053047B2 (ja) | 半導体装置の製造方法 | |
US20080036054A1 (en) | Packaging System For Semiconductor Devices | |
JP3580240B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JPH08288324A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JPH10209194A (ja) | 半導体装置、その製造方法およびそれに用いる樹脂モールド工程装置 | |
JP2000260814A (ja) | 半導体装置の製造方法 | |
JP2526506B2 (ja) | 樹脂モ―ルド型半導体装置の製造方法 | |
JPH11162998A (ja) | 半導体装置およびその製造方法 | |
JPH05308106A (ja) | 電子部品の封止構造 | |
KR19990080621A (ko) | 열가소성 접착제를 이용한 마이크로 비지에이 패키지 및 그제조방법 | |
JPH07120728B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030415 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080425 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100425 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100425 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100425 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100425 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120425 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120425 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130425 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130425 Year of fee payment: 10 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |