KR20120032254A - 반도체 적층 패키지 및 이의 제조 방법 - Google Patents

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Abstract

대용량화의 구현이 가능하면서도 부피를 최소화하는 신뢰성 있는 반도체 적층 패키지의 제조 방법이 개시된다. 상기 반도체 적층 패키지의 제조 방법에 따르면, 복수의 제 1 반도체 칩들을 포함하는 제 1 반도체 기판이 칩 보호 필름 상에 부착된다. 상기 복수의 제 1 반도체 칩들이 서로 이격되도록 상기 칩 보호 필름은 신장된다. 상기 복수의 제 1 반도체 칩들 상에, 상기 복수의 제 1 반도체 칩들에 각각 대응되도록, 관통 전극을 각각 포함하는 복수의 제 2 반도체 칩들이 부착된다. 상기 복수의 제 1 반도체 칩들 사이 및 상기 복수의 제 2 반도체 칩들 사이에 몰딩층이 형성된다. 상기 제 1 반도체 칩 및 상기 제 1 반도체 칩 상에 적층된 상기 제 2 반도체 칩을 포함하는 반도체 적층 패키지 단위로 분리되도록, 상기 몰딩층 및 상기 칩 보호 필름이 절단된다.

Description

반도체 적층 패키지 및 이의 제조 방법{Semiconductor stack package and method of fabricating the same}
본 발명은 반도체 적층 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는, 관통 전극을 이용하여 복수의 반도체 칩들이 적층된 반도체 패키지 및 이를 제조하는 방법에 관한 것이다.
최근 반도체 패키지는 전자기기의 집약적인 발달과 소형화에 따라 고집적화, 소형화, 고기능화의 추세에 따라 다양한 기술이 시도되고 있다. 특히, 로직 칩과 메모리 칩이 하나의 패키지 내에 형성되는 시스템-인-패키지(System in Package)가 개발되고 있다. 또한, 시스템-인-패키지 내에 실장될 수 있도록, 인쇄회로기판(PCB) 없이 메모리 칩들을 적층한 다이 적층 패키지(Die Stack Package)에 대한 요구가 증가하고 있다.
반도체 기판 상에 동일한 크기의 다이들을 적층할 경우 좁은 스크라이브 라인(scribe line)으로 인하여 언더필(underfill) 낙하 공간을 확보하는데 어려움이 있다. 또한, 반도체 기판을 개별 반도체 칩으로 절삭함에 따라 개별 반도체 칩의 측면은 외부에 노출되게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 이러한 문제점을 해결하기 위한 것으로, 대용량화의 구현이 가능하면서도 부피를 최소화하는 신뢰성 있는 반도체 적층 패키지 및 이의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 양상에 따른 반도체 적층 패키지는 제 2 반도체 칩, 제 1 반도체 칩, 칩 보호 필름 및 몰딩층을 포함한다. 상기 제 2 반도체 칩은 관통 전극을 포함한다. 상기 제 1 반도체 칩은 상기 제 2 반도체 칩 상에 적층된다. 상기 칩 보호 필름은 상기 제 1 반도체 칩의 상면을 덮는다. 상기 몰딩층은 상기 제 1 반도체 칩의 측면과 상기 제 2 반도체 칩의 측면을 둘러싼다.
상기 반도체 적층 패키지의 일 예에 따르면, 상기 몰딩층은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 사이에 언더필(underfill)될 수 있다.
상기 반도체 적층 패키지의 다른 예에 따르면, 상기 제 1 반도체 칩은 하부에 배치된 상기 제 2 반도체 칩보다 칩 면적이 클 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 양상에 따른 반도체 적층 패키지의 제조 방법에 따르면, 복수의 제 1 반도체 칩들을 포함하는 제 1 반도체 기판이 칩 보호 필름(chip protection film) 상에 부착된다. 상기 복수의 제 1 반도체 칩들이 서로 이격되도록 상기 칩 보호 필름이 신장(expansion)된다. 상기 복수의 제 1 반도체 칩들 상에, 상기 복수의 제 1 반도체 칩들에 각각 대응되도록, 관통 전극을 각각 포함하는 복수의 제 2 반도체 칩들이 부착된다. 상기 복수의 제 1 반도체 칩들 사이 및 상기 복수의 제 2 반도체 칩들 사이에 몰딩층이 형성된다. 상기 제 1 반도체 칩 및 상기 제 1 반도체 칩 상에 적층된 상기 제 2 반도체 칩을 포함하는 반도체 적층 패키지 단위로 분리되도록, 상기 몰딩층 및 상기 칩 보호 필름이 절단된다.
상기 반도체 적층 패키지의 제조 방법의 일 예에 따르면, 상기 제 1 반도체 기판을 칩 보호 필름 상에 부착하는 단계에서, 상기 칩 보호 필름은 B-스테이지(B-stage) 상태의 접착층 및 C-스테이지(C-stage) 상태의 보호층을 포함할 수 있다. 이 때, 상기 제 1 반도체 기판은 상기 칩 보호 필름의 상기 접착층 상에 접착될 수 있다.
상기 반도체 적층 패키지의 제조 방법의 다른 예에 따르면, 상기 제 1 반도체 기판은 활성 영역이 형성되는 제 1 면, 및 상기 제 1면에 반대면인 제 2 면을 가질 수 있다. 이 때, 상기 제 1 반도체 기판의 상기 제 2 면이 상기 칩 보호 필름에 부착될 수 있다.
또한, 상기 복수의 제 1 반도체 칩들의 각각은 상기 제 1 면에 배치된 제 1 연결 범프를 포함할 수 있다. 상기 복수의 제 2 반도체 칩들의 각각은 상기 관통 전극과 전기적으로 연결된 제 2 연결 범프를 포함할 수 있다. 이 때, 상기 복수의 제 2 반도체 칩들은 상기 관통 전극이 상기 복수의 제 1 반도체 칩들의 상기 제 1 연결 범프와 각각 전기적으로 연결되도록 상기 복수의 제 1 반도체 칩들 상에 부착될 수 있다.
상기 반도체 적층 패키지의 제조 방법의 다른 예에 따르면, 상기 복수의 제 1 반도체 칩들이 서로 분리되도록, 상기 제 1 반도체 기판을 스크라이브 라인(scribe lane)을 따라 절단(sawing)하는 단계를 더 포함할 수 있다.
상기 반도체 적층 패키지의 제조 방법의 다른 예에 따르면, 레이저를 이용하여 상기 제 1 반도체 기판 내에 스크라이브 라인을 따라 변형영역(modified region)을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 칩 보호 필름을 신장시키는 단계에서, 상기 복수의 제 1 반도체 칩들은 상기 변형영역을 따라 서로 분리될 수 있다.
상기 반도체 적층 패키지의 제조 방법의 다른 예에 따르면, 상기 몰딩층을 형성하는 단계는, 상기 칩 보호 필름 상의 상기 복수의 제 1 반도체 칩들 사이 및 상기 복수의 제 2 반도체 칩들 사이에 몰딩재를 주입하는 단계, 및 상기 몰딩재를 경화시키는 단계를 포함할 수 있다. 이 때, 상기 몰딩재를 경화시키는 단계에서 상기 칩 보호 필름도 함께 경화될 수 있다. 또한, 상기 몰딩재는 서로 대응하는 상기 복수의 제 1 반도체 칩들과 상기 복수의 제 2 반도체 칩들 사이에도 주입될 수 있다.
상기 반도체 적층 패키지의 제조 방법의 다른 예에 따르면, 상기 반도체 적층 패키지의 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 측면들은 상기 몰딩층에 의해 둘러싸여 보호될 수 있다. 또한, 상기 반도체 적층 패키지는 상기 몰딩층 및 상기 칩 보호 필름에 의해 보호될 수 있다.
상기 반도체 적층 패키지의 제조 방법의 다른 예에 따르면, 상기 복수의 제 2 반도체 칩들 상에, 상기 복수의 제 2 반도체 칩들에 각각 대응되도록, 관통 전극을 각각 포함하는 복수의 제 3 반도체 칩들을 부착하는 단계를 더 포함할 수 있다. 상기 몰딩층을 형성하는 단계에서, 상기 복수의 제 3 반도체 칩들 사이에도 상기 몰딩층이 형성될 수 있다.
상기 반도체 적층 패키지의 제조 방법의 다른 예에 따르면, 상기 제 1 반도체 기판 상에 복수의 제 2 반도체 칩들을 부착하는 단계는, 상기 복수의 제 2 반도체 칩들 상에, 상기 복수의 제 2 반도체 칩들에 각각 대응되도록, 관통 전극을 각각 포함하는 복수의 제 3 반도체 칩들을 부착하는 단계, 및 상기 제 1 반도체 기판 상에, 상기 복수의 제 3 반도체 칩들이 각각 적층된 상기 복수의 제 2 반도체 칩들을 부착하는 단계를 포함할 수 있다.
상기 반도체 적층 패키지의 제조 방법의 다른 예에 따르면, 상기 제 1 반도체 기판 상에 복수의 제 2 반도체 칩들을 부착하는 단계는, 서로 대응하는 상기 복수의 제 2 반도체 칩들과 상기 복수의 제 1 반도체 칩들 사이에 언더필 필름을 개재하고, 상기 복수의 제 2 반도체 칩들을 개별적으로 열 가압하여 상기 복수의 제 1 반도체 칩들 상에 부착하는 단계를 포함할 수 있다.
상기 반도체 적층 패키지의 제조 방법의 다른 예에 따르면, 상기 제 2 반도체 칩의 면적은 상기 제 1 반도체 칩의 면적보다 작을 수 있다.
상기 반도체 적층 패키지의 제조 방법의 다른 예에 따르면, 상기 복수의 제 2 반도체 칩들은 상기 제 1 반도체 기판과 마주보는 제 1 면, 및 상기 제 1 면에 반대면인 제 2 면을 가질 수 있다. 상기 복수의 제 2 반도체 칩들의 각각은 상기 제 2 면에 형성되고 상기 관통 전극과 전기적으로 연결된 제 2 연결 범프를 더 포함할 수 있다. 상기 몰딩층은 상기 제 2 연결 범프들이 노출되도록 상기 복수의 제 2 반도체 칩들의 상기 제 2 면을 덮을 수 있다.
상기 반도체 적층 패키지의 제조 방법의 다른 예에 따르면, 상기 복수의 제 2 반도체 칩들의 각각은 활성 영역이 형성되는 면이 상기 제 1 반도체 기판을 향하도록 상기 복수의 제 1 반도체 칩들 상에 부착될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 양상에 따른 반도체 적층 패키지의 제조 방법에 따르면, 복수의 제 1 반도체 칩들을 포함하는 제 1 반도체 기판이 칩 보호 필름 상에 부착된다. 상기 복수의 제 1 반도체 칩들이 서로 이격되도록 상기 칩 보호 필름이 신장(expansion)된다. 상기 복수의 제 1 반도체 칩들 상에, 상기 복수의 제 1 반도체 칩들에 각각 대응되도록, 복수의 제 2 반도체 칩들이 부착된다. 상기 복수의 제 1 반도체 칩들 사이 및 상기 복수의 제 2 반도체 칩들 사이에 몰딩층이 형성된다. 상기 복수의 제 1 반도체 칩들 사이에서 상기 몰딩층 및 상기 칩 보호 필름이 절단(sawing)된다.
상기 반도체 적층 패키지의 제조 방법의 일 예에 따르면, 상기 복수의 제 2 반도체 칩들은 각각 관통 전극을 포함할 수 있다. 이 때, 상기 복수의 제 1 반도체 칩들은 각각 대응하는 상기 복수의 제 2 반도체 칩들의 상기 관통 전극을 통해 외부와 전기적으로 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 양상에 따른 반도체 적층 패키지의 제조 방법에 따르면, 복수의 제 1 반도체 칩들을 포함하는 제 1 반도체 기판, 및 복수의 제 2 반도체 칩들을 포함하는 제 2 반도체 기판이 준비된다. 상기 제 1 반도체 기판이 칩 보호 필름 상에 부착된다. 상기 복수의 제 2 반도체 칩들과 상기 복수의 제 1 반도체 칩들이 서로 대응되도록, 상기 제 2 반도체 기판이 상기 제 1 반도체 기판 상에 부착된다. 상기 제 2 반도체 기판 및 상기 제 1 반도체 기판이 절단(sawing)된다. 상기 복수의 제 1 반도체 칩들이 서로 이격되고 상기 복수의 제 2 반도체 칩들이 서로 이격되도록, 상기 칩 보호 필름이 신장(expansion)된다. 상기 복수의 제 1 반도체 칩들 사이 및 상기 복수의 제 2 반도체 칩들 사이에 몰딩층이 형성된다. 상기 복수의 제 2 반도체 칩들 사이에서 상기 몰딩층 및 상기 칩 보호 필름이 절단된다.
본 발명의 반도체 적층 패키지의 제조 방법에 따라 제조된 반도체 적층 패키지는 후면이 칩 보호 필름에 의해 보호되고, 측면이 몰딩층에 의해 보호됨으로써 외부의 충격으로 인한 손상을 방지할 수 있다. 또한, 칩 보호 필름을 신장시킴으로써 스크라이브 라인 폭의 제한을 받지 않고 몰딩 공정을 수행할 수 있다. 또한, 칩 보호 필름의 신장 정도를 조절함으로써 반도체 적층 패키지의 측면에 배치되는 몰딩층의 두께를 조절할 수 있으며, 그에 따라 반도체 적층 패키지의 크기를 최소화할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 적층 패키지를 도시하는 단면도이다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 적층 패키지를 도시하는 단면도이다.
도 3은 본 발명의 제 3 실시예에 따른 반도체 적층 패키지를 도시하는 단면도이다.
도 4는 본 발명의 제 4 실시예에 따른 반도체 적층 패키지를 도시하는 단면도이다.
도 5는 본 발명의 제 5 실시예에 따른 반도체 적층 패키지를 도시하는 단면도이다.
도 6은 본 발명의 제 6 실시예에 따른 반도체 적층 패키지를 도시하는 단면도이다.
도 7 내지 도 14는 본 발명의 제 1 실시예에 따른 반도체 적층 패키지를 제조하는 방법을 설명하기 위해 공정 순서에 따라 도시한 도면들이다.
도 15 및 도 16는 본 발명의 제 2 실시예에 따른 반도체 적층 패키지를 제조하는 방법을 설명하기 위해 공정 순서에 따라 도시한 도면들이다.
도 17 및 도 18은 본 발명의 제 3 실시예에 따른 반도체 적층 패키지를 제조하는 방법을 설명하기 위해 공정 순서에 따라 도시한 도면들이다.
도 19 및 도 20은 본 발명의 제 4 실시예에 따른 반도체 적층 패키지를 제조하는 방법을 설명하기 위해 공정 순서에 따라 도시한 도면들이다.
도 21은 본 발명의 제 5 실시예에 따른 반도체 적층 패키지를 제조하는 방법을 설명하기 위해 공정 순서에 따라 도시한 도면들이다.
도 22는 본 발명의 제 6 실시예에 따른 반도체 적층 패키지를 제조하는 방법을 설명하기 위해 공정 순서에 따라 도시한 도면들이다.
도 23 및 도 24는 본 발명의 제 1 실시예에 따른 반도체 적층 패키지를 제조하는 다른 방법을 설명하기 위해 공정 순서에 따라 도시한 도면들이다.
도 25는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 26은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자에 대해 상세히 설명한다. 본 발명은 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다.
아래에서 설명될 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이다. 아래의 실시예들은 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 "제 1", "제 2" 등의 용어가 다양한 구성요소들을 설명하기 위해 사용되지만, 상기 구성요소들은 상기 용어에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
다르게 정의되지 않는 한, 기술 용어와 과학 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 또한, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않아야 한다.
유사한 구성요소를 지칭하는데 유사한 참조부호를 사용하였다. 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 또 다른 층이 개재될 수도 있다. 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 기하기 위하여 실제보다 확대하여 도시하였다. 또한, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 의해 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상으로 한정되는 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1 내지 도 6은 본 발명의 다양한 실시예들에 따른 반도체 적층 패키지를 도시하는 단면도들이다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 적층 패키지를 도시하는 단면도이다.
도 1을 참조하면, 반도체 적층 패키지(100a)는 복수의 반도체 칩들(C1, C2)을 포함한다. 반도체 적층 패키지(100a)가 2개의 반도체 칩들(C1, C2)을 포함하는 것으로 도시되었으나, 3개 이상의 반도체 칩들을 포함할 수 있다. 본 발명은 도 1에 도시된 반도체 칩들의 개수로 한정되지 않는다.
아래에서 자세히 설명되겠지만, 제조 공정 순서에 따라, 위에 배치된 반도체 칩(C1)을 제 1 반도체 칩으로 지칭하며, 아래에 배치된 반도체 칩(C2)을 제 2 반도체 칩으로 지칭한다.
제 2 반도체 칩(C2)은 반도체 기판에 트랜지스터, 저항, 캐패시터 또는 도전성 배선 등을 포함하는 개별 반도체 소자를 형성한 후, 칩 분리를 통하여 형성될 수 있다. 상기 반도체 기판은 예컨대, 실리콘 기판과 같은 통상의 평탄한 상면을 가지는 반도체 기판으로 이루어질 수 있다. 대안적으로, 상기 반도체 기판은 예컨대, SOI(Silicon On Insulator) 기판, 실리콘-게르마늄 기판, 실리콘-카바이드 기판, 또는 갈륨-비소 기판과 같은 화합물 반도체 기판 등으로 이루어질 수 있다. 이하에서 "반도체 칩"이라 지칭되는 것은 반도체 공정이 진행된 반도체 웨이퍼를 개별 다이(die) 별로 분리한 것으로, 개별 반도체 소자가 형성된 것을 의미한다.
제 2 반도체 칩(C2)은 제 1 면(21) 및 제 1 면(21)에 반대되는 제 2 면(22)을 가질 수 있다. 제 1 면(21)은 개별 반도체 소자가 형성된 제 2 활성 영역(23)이 있는 곳으로, 활성면이라고 호칭될 수 있다.
제 2 반도체 칩(C2)의 제 1 면(21)에는 제 2 보호층(24) 및 도전성의 제 2 패드(25)가 형성될 수 있다. 또한 제 2 패드(25)에는 제 2 연결 범프(26)가 부착되어 다른 반도체 칩 또는 보드와 같은 외부 장치와 전기적으로 연결될 수 있다. 제 2 연결 범프(26) 중 일부는 재배선(미 도시)을 통하여 제 2 활성 영역(23)에 형성된 개별 반도체 소자와 전기적으로 연결될 수 있다.
제 2 연결 범프(26)는 도전성 범프, 도전성 스페이서, 솔더 볼, 핀 그리드 어레이(PGA, Pin Grid Array) 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
제 2 보호층(24)은 예를 들면, 실리콘 질화물을 포함할 수 있다. 제 2 보호층(24)의 하부 또는 내부에는 제 2 패드(25)와 제 2 반도체 칩(C2)에 포함된 개별 반도체 소자 간의 전기적인 연결을 위한 배선 또는 재배선이 형성될 수 있다.
제 2 패드(25)는 제 2 보호층(24)에 의하여 노출될 수 있다. 도시된 바와 같이, 제 2 패드(25)의 노출면과 제 2 보호층(24)의 노출면은 동일한 평면 상에 있을 수 있다. 대안적으로, 제 2 패드(25)의 노출면은 제 2 보호층(24)의 노출면보다 높거나 낮을 수 있다.
제 2 연결 범프(26) 중 일부는 제 2 관통 전극(27)과 전기적으로 연결되어, 제 1 반도체 칩(C1)과 전기적으로 연결될 수 있다. 여기에서, 반도체 칩과 전기적으로 연결된다는 것은 반도체 칩 내에 형성된 개별 반도체 소자와 전기적으로 연결된다는 것을 의미한다.
제 2 관통 전극(27)은 제 2 반도체 칩(C2)을 관통하도록 형성될 수 있다. 그러나 선택적으로 제 2 패드(25)과 같은 도전성 물질 등에 의하여 직접 제 1 면(21) 또는 제 2 면(22)에 노출되지 않을 수도 있다. 제 2 관통 전극(27)은 제 2 반도체 칩(C2)의 제 2 면(22)으로부터 일부 돌출될 수 있다. 제 2 관통 전극(27)은 Ag, Au, Cu, W, Al 또는 In을 포함할 수 있다.
제 2 관통 전극(27)의 둘레에는 절연 물질층(미 도시)이 형성되어, 제 2 반도체 칩(C2)의 제 2 관통 전극(27)과 접하는 부분들을 제 2 관통 전극(27)으로부터 전기적으로 절연시킬 수 있다. 상기 절연 물질층은 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속 실리케이트 또는 유기 실리케이트를 포함할 수 있다.
또한, 제 2 관통 전극(27)과 상기 절연 물질층 사이에는 배리어층(barrier layer, 미 도시) 및/또는 시드층(seed layer, 미 도시)를 더 포함할 수 있다. 상기 배리어층은 예를 들면 Ti, TiN, Ru, Co, Mn, WN, Ni, NiB, Ta 또는 TaN을 포함할 수 있다.
제 2 관통 전극(27)은 통상적으로 관통 실리콘 비아(TSV, Through Silicon Via)라 호칭될 수 있다. 관통 실리콘 비아라는 명칭은, 반도체 칩이 일반적으로 실리콘으로 이루어진 경우가 많기 때문일 뿐이며, 반드시 실리콘 기판은 관통한다는 것을 한정하지는 않는다. 따라서 실리콘 이외의 다른 물질로 이루어진 반도체 칩을 관통하는 경우에도, 관통 실리콘 비아라 호칭될 수 있다.
제 1 반도체 칩(C1)은 제 1 활성 영역(13)이 배치되는 제 1 면(11), 및 제 1 면(11)의 반대 면인 제 2 면(12)을 구비한다. 제 1 면(11)에는 제 1 보호층(14), 제 1 보호층(14)에 의해 노출되고 도전성을 갖는 제 1 패드(14) 및 제 1 패드(14)에 전기적으로 연결되도록 부착되는 제 1 연결 범프(16)가 형성된다.
제 1 반도체 칩(C1)은 제 1 면(11)이 제 2 반도체 칩(C2)을 향하도록 제 2 반도체 칩(C2)의 제 2 면(22) 상에 배치될 수 있다. 이 때, 제 1 반도체 칩(C1)의 제 1 면(11) 상에 형성된 제 1 연결 범프(16)가 제 2 반도체 칩(C2)의 제 2 관통 전극(27)과 접촉되어, 제 2 관통 전극(27)과 제 1 반도체 칩(C1) 사이가 전기적으로 연결될 수 있다.
제 1 반도체 칩(C1)에 포함되는 제 1 활성 영역(13), 제 1 연결 범프(16), 제 1 보호층(14) 및 제 2 패드(15)에 대한 설명 중 언급되지 않은 부분은 제 2 반도체 칩(C2)에 포함되는 제 2 활성 영역(23), 제 2 연결 범프(26), 제 2 보호층(24) 및 제 2 패드(25)에 대한 설명에 대응될 수 있다.
제 1 반도체 칩(C1)은 관통 전극을 포함하지 않는 것으로 도시되었지만, 대안적으로 제 1 반도체 칩(C1)은 관통 전극을 포함할 수도 있다. 이 경우, 제 1 반도체 칩(C1)은 제 2 반도체 칩(C2)과 동일한 동종의 반도체 칩으로, 동일한 공정에 의하여 대량 생산된 경우일 수 있다.
제 1 및 제 2 패드(15, 25), 제 1 및 제 2 연결 범프(16, 26) 및 제 2 관통 전극(27)은 일직선으로 정렬된 것처럼 도시되었으나, 이에 한정되지 않는다. 제 1 및 제 2 패드(15, 25), 제 1 및 제 2 연결 범프(16, 26) 및 제 2 관통 전극(27)은 전술한 연결 관계가 이루어지는 한, 정렬 방법은 국한되지 않는다. 즉, 제 1 및 제 2 패드(15, 25), 제 1 및 제 2 연결 범프(16, 26) 및 제 2 관통 전극(27)은 제 1 및 제 2 반도체 칩들(C1, C2)에 형성되는 재배선에 의하여 일직선으로 정렬되지 않을 수 있다.
또한, 제 2 연결 범프(26), 제 2 패드(25), 제 2 관통 전극(27), 제 1 연결 범프(16), 제 1 패드(15)는 각각 순서대로 모두 연결된 것으로 도시되었으나, 이에 한정되지 않는다. 즉, 제 2 연결 범프(26) 및 제 2 패드(25) 중 일부는 제 2 관통 전극(27)과 연결되고, 나머지 중 일부는 제 2 활성 영역(23)과 연결될 수 있다.
물론 제 2 연결 범프(26) 중 일부는 제 1 및 제 2 활성 영역(13, 23) 모두와 연결될 수 있다. 예를 들어, 제 2 연결 범프(26) 중 일부가 외부 전원과 연결되는 경우, 이들은 제 1 및 제 2 활성 영역(13, 23)과 모두 연결되어 제 1 및 제 2 활성 영역(13, 23)에 전원을 공급할 수 있다. 즉, 도시된 제 1 및 제 2 패드(15, 25), 제 1 및 제 2 연결 범프(16, 26) 및 제 2 관통 전극(27)의 연결 관계는 예시적이며, 본 발명을 한정하지 않는다.
제 1 반도체 칩(C1)과 제 2 반도체 칩(C2)은 서로 동일한 칩 면적을 가질 수 있다. 그러나, 후술되겠지만, 상부에 위치한 제 1 반도체 칩(C1)의 칩 면적이 제 2 반도체 칩(C2)의 칩 면적보다 클 수도 있다. 반대로, 제 1 반도체 칩(C1)의 칩 면적이 제 2 반도체 칩(C2)의 칩 면적보다 작을 수도 있다.
제 1 및 제 2 반도체 칩(C1, C2)은 동일한 칩 면적을 갖는 동일한 종류의 반도체 칩일 수 있다. 대안적으로, 제 1 및 제 2 반도체 칩(C1, C2)은 상이한 칩 면적을 갖는 다른 종류의 반도체 칩일 수도 있다.
제 1 및 제 2 반도체 칩(C1, C2) 중 하나는 메모리 소자를 포함하는 반도체 칩일 수 있다. 또한, 제 1 및 제 2 반도체 칩(C1, C2) 중 하나는 로직 소자를 포함하는 반도체 칩일 수 있다. 반도체 적층 패키지(100a)는 예를 들면, 메모리 소자를 포함하는 반도체 칩들과 메모리 소자를 제어하는 반도체 칩들을 함께 포함할 수 있다. 반도체 적층 패키지(100a)는 예를 들면, 여러 종류의 반도체 칩들을 함께 포함하는 시스템 온 칩(SoC, System on Chip)일 수 있다.
제 1 반도체 칩(C1)의 제 2 면(12)은 칩 보호 필름(80)에 의해 덮일 수 있다. 칩 보호 필름(80)은 특정 상태, 예컨대, 특정 온도 범위 내에서 힘을 가할 경우에, 특정 신장(expansion)될 수 있는 물질로부터 형성될 수 있다. 칩 보호 필름(80)은 복수의 층들을 포함할 수 있다. 이에 대해서는 도 8을 참조로 아래에서 자세히 설명한다.
칩 보호 필름(80)은 비도전성 필름(NCF: nonconducting film)으로 형성할 수 있다. 칩 보호 필름(80)은 예를 들면 에폭시(epoxy) 계열, 실리콘(silicone) 계열, 폴리이미드(polyimide) 계열 또는 아크릴 계열의 물질을 포함할 수 있다. 또한, 칩 보호 필름(80)은 페놀 타입(phenol type), 산무수물 타입(acid anhydride type) 또는 아민 타입(amine type)의 경화제를 포함하는 물질로부터 형성될 수 있다. 칩 보호 필름(80)은 아크릴 폴리머(acrylic polymer)를 포함하는 감열성(heat sensitive) 물질, 열가소성 물질 또는 UV 경화성(UV curable) 물질을 포함하는 물질로부터 형성될 수 있다.
제 1 및 제 2 반도체 칩들(C1, C2)은 몰딩층(90)에 의하여 감싸질 수 있다. 몰딩층(90)은 제 1 및 제 2 반도체 칩들(C1, C2)의 측면을 완전히 감쌀 수 있다. 또한, 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2) 사이에도 몰딩층(90)이 배치될 수 있다. 제 2 반도체 칩(C2)의 제 1 면(21)은 몰딩층(90)에 의하여 감싸지지 않고 노출될 수 있다. 그러나, 아래에서 자세히 설명되겠지만, 제 2 반도체 칩(C2)의 제 1 면(21)도 몰딩층(90)에 의해 감싸질 수도 있다. 또한, 도시된 바와 같이, 몰딩층(90)의 상면은 칩 보호 필름(80)에 의해 덮일 수 있다.
몰딩층(90)은 예컨대, 에폭시 계열, 실리콘 계열, 폴리이미드 계열 또는 아크릴 계열의 물질, 또는 세라믹을 포함할 수 있다. 몰딩층(90)은 페놀 타입, 산무수물 타입 또는 아민 타입의 경화제 및/또는 UV 경화성 물질을 포함하는 물질로부터 형성될 수 있다. 몰딩층(90)은 칩 보호 필름(80)과 유사한 특성을 가지는 물질을 포함할 수 있다. 예컨대, 몰딩층(90)과 칩 보호 필름(80)의 주성분은 서로 동일하거나, 적어도 부분적으로 일치할 수 있다. 또한, 몰딩층(90)의 경화 조건은 칩 보호 필름(80)의 경화 조건과 유사할 수 있다.
반도체 적층 패키지(100a)는 제 2 반도체 칩의 제 1 면(21) 및 제 1 면(21)에 부착된 제 2 연결 범프(26)만이 노출되며, 나머지 부분들은 칩 보호 필름(80) 및 몰딩층(90)에 의해 덮여짐으로써 보호될 수 있다.
아래에서 설명되는 본 발명의 다른 실시예들에 따른 반도체 적층 패키지들은 도 1에서 설명한 본 발명의 제 1 실시예에 따른 반도체 적층 패키지(100a)와 동일하거나 대응되는 구성 요소들을 포함할 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 적층 패키지를 도시하는 단면도이다.
도 2를 참조하면, 반도체 적층 패키지(100b)는 제 3 반도체 칩(C3)을 더 포함한다는 점을 제외하고는 도 1에 도시된 반도체 적층 패키지(100a)와 실질적으로 동일하다.
반도체 적층 패키지(100b)는 제 1 내지 제 3 반도체 칩(C1, C2, C3)을 포함한다. 제 1 및 제 2 반도체 칩들(C1, C2)은 도 1을 참조하여 위에서 설명되었으므로 여기서 반복하여 설명하지 않는다. 또한, 도 2에 도시된 구성요소들 중 언급되지 않은 구성요소는 도 1에서 설명된 구성요소에 대응될 수 있으므로, 반복하여 설명하지 않는다.
제 3 반도체 칩(C3)은 제 3 활성 영역(33)이 배치되는 제 1 면(31), 및 제 1 면(31)의 반대 면인 제 2 면(32)을 구비한다. 제 1 면(31)에는 제 3 보호층(34), 제 3 보호층(34)에 의해 노출되고 도전성을 갖는 제 3 패드(34), 및 제 3 패드(34)에 전기적으로 연결되도록 부착되는 제 3 연결 범프(36)가 형성된다. 또한, 제 3 반도체 칩(C3)은 제 3 반도체 칩(C3)을 관통하는 제 3 관통 전극(37)을 포함할 수 있다. 제 3 관통 전극(37)은 제 3 패드(34)를 통해 제 3 연결 범프(36)와 전기적으로 연결된다.
제 3 반도체 칩(C3)은 제 2 면(32)이 제 2 반도체 칩(C2)을 향하도록 제 2 반도체 칩(C2)의 제 1 면(21) 아래에 배치될 수 있다. 이 때, 제 3 반도체 칩(C3)의 제 2 면(32) 상에 노출된 제 3 관통 전극(37)이 제 2 반도체 칩(C2)의 제 2 연결 범프(26)과 접촉되어, 제 3 관통 전극(37)과 제 2 반도체 칩(C2) 사이가 전기적으로 연결될 수 있다.
제 3 반도체 칩(C3)에 포함되는 제 3 활성 영역(33), 제 3 연결 범프(16), 제 3 보호층(34), 제 3 관통 전극(37) 및 제 3 패드(35)에 대한 설명 중 언급되지 않은 부분은 제 2 반도체 칩(C2)에 포함되는 제 2 활성 영역(23), 제 2 연결 범프(26), 제 2 보호층(24), 제 2 관통 전극(27) 및 제 2 패드(25)에 대한 설명에 대응될 수 있다.
도 2에서는 제 1 내지 제 3 반도체 칩들(C1, C2, C3)이 모두 동일한 칩 면적을 갖는 것으로 도시되어 있지만, 본 발명은 이에 한정되지 않는다. 또한, 제 1 내지 제 3 반도체 칩들(C1, C2, C3)은 모두 동일한 종류의 반도체 칩일 수도 있고, 또는, 모두 다른 종류의 반도체 칩일 수도 있다.
제 2 관통 전극(27)과 제 3 관통 전극(37)이 일직선으로 정렬된 것으로 도시되어 있지만, 본 발명은 이에 한정되지 않는다. 제 2 및 제 3 관통 전극들(27, 37)은 제 2 및 제 3 반도체 칩들(C2, C3)에 형성되는 재배선에 의하여 일직선으로 정렬되지 않을 수 있다.
몰딩층(90b)은 제 1 및 제 2 반도체 칩들(C1, C2)뿐만 아니라, 제 3 반도체 칩(C3)을 감쌀 수 있다. 도시된 바와 같이, 제 3 반도체 칩(C3)의 측면은 몰딩층(90b)에 의해 감싸질 수 있으며, 제 3 반도체 칩(C3)과 제 2 반도체 칩(C2) 사이에도 몰딩층(90b)이 배치될 수 있다. 몰딩층(90b)은 도 1의 몰딩층(90)에 대응될 수 있다.
도 2에서는 반도체 적층 패키지(100b)가 3개의 반도체 칩들(C1, C2, C3)을 포함하는 것으로 도시되어 있지만, 본 발명은 도시된 반도체 칩들의 개수로 한정되지 않는다. 반도체 적층 패키지는 4개 이상의 반도체 칩들을 포함할 수 있다는 것에 주의하여야 한다.
도 3은 본 발명의 제 3 실시예에 따른 반도체 적층 패키지를 도시하는 단면도이다.
도 3을 참조하면, 반도체 적층 패키지(100c)는 언더필 필름(91, 92)을 더 포함한다는 점을 제외하고는 도 2에 도시된 반도체 적층 패키지(100b)와 실질적으로 동일하다.
반도체 적층 패키지(100c)는 제 1 내지 제 3 반도체 칩(C1, C2, C3)을 포함한다. 제 1 내지 제 3 반도체 칩들(C1, C2, C3)은 도 1 및 도 2를 참조하여 위에서 설명되었으므로 여기서 반복하여 설명하지 않는다. 또한, 도 3에 도시된 구성요소들 중 언급되지 않은 구성요소는 도 1에서 설명된 구성요소에 대응될 수 있으므로, 반복하여 설명하지 않는다.
제 1 언더필 필름(91)은 제 1 반도체 칩(C1)의 제 1 면(11)과 제 2 반도체 칩(C2)의 제 2 면(22) 사이에 개재될 수 있다. 제 1 언더필 필름(91)은 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2) 사이의 접착층 역할을 할 수 있다. 또한, 제 1 언더필 필름(91)은 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2) 사이의 공간을 메우는 역할을 할 수 있다.
제 1 언더필 필름(91)은 비도전성 필름(NCF)으로 형성할 수 있다. 제 1 언더필 필름(91)은 예를 들면 에폭시 계열, 실리콘 계열, 폴리이미드 계열 또는 아크릴 계열의 물질을 포함할 수 있다. 또한, 제 1 언더필 필름(91)은 페놀 타입, 산무수물 타입 또는 아민 타입의 경화제를 포함하는 물질로부터 형성될 수 있다. 제 1 언더필 필름(91)은 아크릴 폴리머를 포함하는 감열성 물질, 열가소성 물질 또는 UV 경화성 물질을 포함하는 물질로부터 형성될 수 있다.
제 1 언더필 필름(91)은 칩 보호 필름(80)과 유사한 특성을 가지는 물질을 포함할 수 있다. 예컨대, 제 1 언더필 필름(91)과 칩 보호 필름(80)의 주성분은 서로 동일하거나, 적어도 부분적으로 일치할 수 있다. 또한, 제 1 언더필 필름(91)의 경화 조건은 칩 보호 필름(80)의 경화 조건과 유사할 수 있다.
제 2 반도체 칩(C2)의 제 1 면(21)과 제 3 반도체 칩(C3)의 제 2 면(32) 사이에 제 2 언더필 필름(92)이 개재될 수 있다. 제 2 언더필 필름(92)은 제 1 언더필 필름(91)과 동일한 특성을 가질 수 있으며, 예컨대, 동일한 물질로 형성될 수 있다.
몰딩층(90c)은 제 1 내지 제 3 반도체 칩들(C1, C2, C3)의 측면을 감쌀 수 있다. 또한, 몰딩층(90c)은 제 1 내지 제 3 반도체 칩들(C1, C2, C3) 사이의 제 1 및 제 2 언더필 필름(91, 92)의 측면을 감쌀 수 있다. 제 1 및 제 2 언더필 필름(91, 92)이 몰딩층(90c)과 동일한 물질로 형성되는 경우, 제 1 및 제 2 언더필 필름(91, 92)과 몰딩층(90c)은 서로 구분되지 않을 수도 있다. 몰딩층(90c)은 도 1의 몰딩층(90)에 대응될 수 있다.
반도체 적층 패키지(100c)는 제 1 및 제 2 언더필 필름(91, 92)을 이용함으로써 제 1 내지 제 3 반도체 칩들(C1, C2, C3) 사이에 보이드가 생기는 것을 방지할 수 있다.
도 4는 본 발명의 제 4 실시예에 따른 반도체 적층 패키지를 도시하는 단면도이다.
도 4를 참조하면, 반도체 적층 패키지(100d)는 제 2 및 제 3 반도체 칩들(C2d, C3d)이 제 1 반도체 칩(C1)보다 칩 면적이 작다는 점을 제외하고는 도 2에 도시된 반도체 적층 패키지(100b)와 실질적으로 동일하다. 또한, 도 4에 도시된 구성요소들 중 언급되지 않은 구성요소는 도 1 및 도 2에서 설명된 구성요소에 대응될 수 있으므로, 반복하여 설명하지 않는다.
반도체 적층 패키지(100d)는 제 1 내지 제 3 반도체 칩(C1, C2d, C3d)을 포함한다. 제 1 반도체 칩(C1)은 도 1을 참조하여 위에서 설명되었으므로 여기서 반복하여 설명하지 않는다. 제 2 및 제 3 반도체 칩들(C2d, C3d)은 도 1 및 도 2에 도시된 제 2 및 제 3 반도체 칩(C2, C3)에 대응될 수 있다.
도시된 바와 같이, 제 2 및 제 3 반도체 칩들(C2d, C3d)은 상부에 위치한 제 1 반도체 칩(C1)에 비해 칩 면적이 작다. 통상적으로 반도체 적층 패키지는 아래에서부터 반도체 칩을 적층하기 때문에, 아래에 위치한 반도체 칩이 위에 위치한 반도체 칩보다 큰 것이 일반적이다. 위에 위치한 반도체 칩의 칩 면적인 아래에 위치한 반도체 칩의 칩 면적보다 큰 경우, 아래에 위치한 반도체 칩을 포함하는 반도체 웨이퍼를 다이싱(dicing)할 수 없으며, 몰딩 공정을 수행하기가 어렵다. 그러나, 아래에서 자세히 설명되겠지만, 본 발명에 따른 반도체 적층 패키지(100d)는 도 4에 도시된 방향과 반대로, 즉, 뒤집어서 제조되기 때문에, 하부에 위치한 반도체 칩들(C2d, C3d)이 상부에 위치한 반도체 칩(C1)보다 칩 면적이 작을 수 있다.
제 2 반도체 칩(C2d)와 제 3 반도체 칩(C3d)은 서로 동일한 칩 면적을 갖는 것으로 도시되어 있지만, 본 발명은 이에 한정되지 않는다. 제 2 반도체 칩(C2d)은 제 1 반도체 칩(C1)과 동일한 칩 면적을 가질 수도 있다. 또한, 제 3 반도체 칩(C3d)은 제 2 반도체 칩(C2d)보다 작은 칩 면적을 가질 수도 있다. 또한, 제 3 반도체 칩(C3d)은 제 1 반도체 칩(C1)과 동일한 칩 면적을 가질 수도 있다.
몰딩층(90d)은 제 1 반도체 칩(C1)뿐만 아니라, 칩 면적이 작은 제 2 및 제 3 반도체 칩들(C2d, C3d)의 측면도 감쌀 수 있다. 몰딩층(90d)은 도 2의 몰딩층(90b)에 대응될 수 있다.
도 5는 본 발명의 제 5 실시예에 따른 반도체 적층 패키지를 도시하는 단면도이다.
도 5를 참조하면, 반도체 적층 패키지(100e)는 몰딩층(90e)이 제 2 반도체 칩(C2)의 제 1 면(21)을 덮는다는 점을 제외하고는 도 1에 도시된 반도체 적층 패키지(100a)와 실질적으로 동일하다. 도 5에 도시된 구성요소들 중 언급되지 않은 구성요소는 도 1에서 설명된 구성요소에 대응될 수 있으므로, 반복하여 설명하지 않는다.
도시된 바와 같이, 몰딩층(90e)은 제 2 반도체 칩(C2)의 제 2 연결 범프(26)을 노출하도록 제 1 면(21)을 덮을 수 있다. 몰딩층(90e)은 도 1의 몰딩층(90)에 대응될 수 있다. 아래에서 자세히 설명되겠지만, 본 발명에 따른 반도체 적층 패키지(100e)는 도 5에 도시된 방향과 반대로, 즉, 뒤집어서 제조되기 때문에, 액상의 몰딩 재료를 이용하여 제 2 반도체 칩(C2)의 제 1 면(21)을 덮을 수도 있다.
반도체 적층 패키지(100e)는 제 2 반도체 칩(C2)의 제 2 연결 범프(26)를 제외하고는 몰딩층(90e) 및 칩 보호 필름(80)에 의해 완전히 덮임으로써 외부의 충격이나 습기 등으로부터 더욱 안정적으로 보호될 수 있다.
도 6은 본 발명의 제 6 실시예에 따른 반도체 적층 패키지를 도시하는 단면도이다.
도 6을 참조하면, 반도체 적층 패키지(100f)는 제 2 반도체 칩(C2f)의 제 1 면(21)이 제 1 반도체 칩(C1)을 향하도록 배치된다는 점을 제외하고는 도 1에 도시된 반도체 적층 패키지(100a)와 실질적으로 동일하다. 도 6에 도시된 구성요소들 중 언급되지 않은 구성요소는 도 1에서 설명된 구성요소에 대응될 수 있으므로, 반복하여 설명하지 않는다.
반도체 적층 패키지(100f)는 제 1 및 제 2 반도체 칩(C1, C2f)을 포함한다. 제 2 반도체 칩(C2f)은 도 1에 도시된 제 2 반도체 칩(C2)과 달리, 제 2 반도체 칩(C2f)의 제 1 면(21), 즉 활성면(21)이 제 1 반도체 칩(C1)을 향한다.
즉, 도 1에 도시된 반도체 적층 패키지(100a)에서 제 2 반도체 칩(C2)은 활성면(21)이 아래를 향하는 "페이스 다운(face down)" 형태를 가지지만, 도 6에 도시된 반도체 적층 패키지(100f)에서 제 2 반도체 칩(C1f)은 활성면(21)이 위를 향하는 "페이스 업(face up) 형태"를 가질 수 있다.
따라서 도 1에 도시된 반도체 적층 패키지(100a)와 달리, 도 6에 도시된 반도체 적층 패키지(100f)는 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2f)의 활성면이 서로 마주 보는 "페이스 투 페이스(face to face)" 형태를 가질 수 있다.
제 2 반도체 칩(C2f)은 제 2 면(22)에 부착된 제 2 연결 범프(26f)를 포함할 수 있다. 제 2 연결 범프(26f)는 제 2 관통 전극(27)에 직접 전기적으로 연결될 수 있다. 또한, 제 1 반도체 칩(C1)의 제 1 패드(15) 상에 부착된 제 1 연결 범프(16)는 제 2 패드(25)와 직접 연결될 수 있다.
반도체 적층 패키지(100f)는 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2f) 사이의 신호 전달 속도가 중요한 경우에 적용 가능한 반도체 적층 패키지일 수 있다.
도 1 내지 도 6에 도시되는 다양한 실시예들에 따른 반도체 적층 패키지들을 통해 개시되는 다양한 특징들은 반도체 적층 패키지에 단독으로 적용될 수도 있지만, 서로 조합하여 적용될 수도 있다는 것에 주의하여야 한다. 예컨대, 도 6에 도시된 반도체 적층 패키지(100f)에 제 5 실시예에 따른 반도체 적층 패키지(100e)의 발명 특징을 조합할 수 있다. 즉, 보호층 없이 외부로 노출되는 제 2 반도체 칩(C2f)의 제 2 면(22)은 제 2 연결 범프(26f)를 노출하는 몰딩층에 의해 덮일 수 있다.
도 7 내지 도 14는 본 발명의 제 1 실시예에 따른 반도체 적층 패키지를 제조하는 방법을 설명하기 위해 공정 순서에 따라 도시한 도면들이다.
도 7은 본 발명의 제 1 실시예에 따라서 칩 보호 필름을 준비하는 단계를 도시하는 단면도이다.
도 7을 참조하면, 칩 보호 필름(80)이 도시된다. 칩 보호 필름(80)은 접착층(81) 및 보호층(82)을 포함할 수 있다. 접착층(81) 및 보호층(82)은 반도체 칩의 표면을 보호하는 물질로 형성한다.
접착층(81) 및 보호층(82)은 재료 특성이 유사한 물질로 이루어질 수 있으며, 예컨대, 상태가 다른 동일한 물질로 이루어질 수 있다. 이 때, 접착층(81)은 B-스테이지(B-stage) 상태, 보호층(82)은 C-스테이지(C-stage) 상태를 가질 수 있다. 여기서 B-스테이지 상태란 열경화성 수지의 초기 반응 단계인 A-스테이지(A-stage) 상태에서 솔벤트는 제거되었지만, 경화는 진행되지 않은 상태로, 용융하지 않고, 용제에 팽윤하지만, 용해하지 않는 상태를 말한다. 따라서 일반적으로 열처리 또는 자외선(UV, Ultra Violet) 조사를 통하여 A-스테이지 상태에서 B-스테이지 상태를 만들게 된다. 또한, C-스테이지 상태는 완전 경화가 된 상태를 의미한다. 따라서, B-스테이지 상태의 접착층(81)은 접착성을 가지게 되나, C-스테이지 상태의 보호층(82)은 완전 경화되어 접착성을 가지지 않게 된다.
접착층(81) 및/또는 보호층(82)은 예컨대, 에폭시 계열, 실리콘 계열, 폴리이미드 계열 또는 아크릴 계열의 물질을 포함할 수 있다. 또한, 접착층(81) 및/또는 보호층(82)은 페놀 타입, 산무수물 타입 또는 아민 타입의 경화제를 포함할 수 있다. 접착층(81) 및/또는 보호층(82)은 아크릴 폴리머를 포함하는 감열성 물질, 열가소성 물질 또는 UV 경화성 물질을 포함할 수 있다.
칩 보호 필름(80)은 상술한 바와 같이 접착층(81)과 보호층(82)이 적층된 구조를 가질 수 있지만, 이는 예시적이며, 본 발명은 이에 한정되지 않는다. 칩 보호 필름(80)은 다른 구조를 가질 수 있고, 다른 적절한 물질로 이루어질 수도 있다. 또한, 아래에서 칩 보호 필름(80)을 접착층(81)과 보호층(82)으로 구분하여 도시하지 않고 하나의 층으로 이루어진 것으로 개략적으로 도시한다.
도 8 및 도 9는 본 발명의 제 1 실시예에 따라서 제 1 반도체 기판을 칩 보호 필름 상에 부착하는 단계를 도시하는 개략적인 사시도 및 단면도이다.
도 8을 참조하면, 제 1 반도체 기판(10) 및 지지대(85)는 칩 보호 필름(80), 예컨대, 칩 보호 필름(80)의 접착층(81, 도 7 참조) 상에 부착될 수 있다. 제 1 반도체 기판(10)의 제 2 면(12)이 칩 보호 필름(80) 상에 부착됨으로써 제 1 반도체 기판(10)의 활성면(11)은 노출될 수 있다. 지지대(85)는 반도체 기판(10)의 직경보다 큰 내경을 가지는 환형일 수 있다. 환형인 지지대(85)를 사용할 경우, 반도체 기판(10)은 환형인 지지대(85)의 내부에 위치하게 된다.
제 1 반도체 기판(10)은 복수의 제 1 반도체 칩(C1)들을 포함할 수 있다. 제 1 반도체 칩(C1)의 제 1 면(11)은 노출되며, 제 1 면(11)에는 보호층(14), 및 외부 장치와의 전기적 연결을 위한 복수의 제 1 연결 범프들(16)가 형성될 수 있다.
도 9는 도 8의 IX-IX'를 따라 절취한 단면을 도시한다.
도 9를 참조하면, 제 1 반도체 기판(10)은 제 1 면(11)이 노출되도록 칩 보호 필름(80) 상에 부착될 수 있다. 제 1 반도체 기판(10)은 통상적으로 반도체 공정이 수행되는 반도체 웨이퍼보다 얇은 두께를 가질 수 있다. 즉, 제 1 반도체 기판(10)은 상기 반도체 웨이퍼의 후면(backside) 부분을 예컨대 화학적 기계적 연마(CMP) 또는 식각 공정에 의해 제거하고 남은 부분일 수 있다.
제 1 반도체 기판(10)은 제 1 반도체 칩(C1)이 되는 칩 영역, 및 상기 칩 영역들 사이의 스크라이브 라인(SL)으로 이루어질 수 있다. 상기 칩 영역은 개별 반도체 소자가 형성되고 다이싱 후에 제 1 반도체 칩(C1)이 되는 영역을 의미한다. 스크라이브 라인(SL)은 개별 반도체 칩들을 분리하는데 사용되는 영역이다. 이하에서 "스크라이브 라인(scribe line)"이라 호칭되는 것은 반도체 웨이퍼 상에서 개별 다이 사이에 존재하는 영역으로, 개별 반도체 소자가 형성되지 않거나, 웨이퍼 레벨에서 테스트를 위한 테스트용 패턴 또는 테스트용 반도체 소자, 또는 공정 안정성을 위한 더미 패턴이 형성되는 곳을 의미한다.
제 1 반도체 기판(10)의 제 1 면(11)에는 개별 반도체 소자가 형성될 수 있다. 제 1 면(11)에는 개별 반도체 소자가 형성되는 부분인 제 1 활성 영역(13)이 형성될 수 있다.
제 1 반도체 기판(10)의 제 1 면(11)에 개별 반도체 소자가 형성된 제 1 활성 영역(13)이 형성된 후, 제 1 활성 영역(13)을 보호하는 제 1 보호층(14)이 형성될 수 있다. 제 1 보호층(14)은 단일 물질층으로 이루어질 수도 있으나, 복수의 물질층이 적층되어 이루어질 수 있다. 제 1 보호층(14)은 절연 물질로 이루어질 수 있다. 제 1 보호층(140)은 예를 들면, 질화물 또는 산화물을 포함할 수 있다.
제 1 반도체 기판(10)은 제 1 보호층(14)에 의하여 노출되는 제 1 패드(15)를 포함할 수 있다. 제 1 패드(15)는 제 1 활성 영역(13) 내의 개별 반도체 소자와 전기적으로 연결될 수 있다.
제 1 패드(15)와 제 1 활성 영역(13) 사이에는 재배선(미 도시)이 형성될 수 있다. 상기 재배선에 의하여 제 1 패드(15)의 형성 위치는 변경될 수 있다. 상기 재배선이 형성되는 경우, 제 1 보호층(14)은 제 1 활성 영역(13)을 보호하는 역할을 하는 층과 상기 재배선을 위한 절연층을 포함하는 다층 구조일 수 있다.
제 1 반도체 기판(10) 상에 제 1 연결 범프(16)이 형성될 수 있다. 제 1 연결 범프(16)는 각각 제 1 패드(15)와 접하도록 제 1 패드(15) 상에 부착되도록 형성될 수 있다.
제 1 연결 범프(16)는 도전성 범프, 도전성 스페이서, 솔더 볼, 핀 그리드 어레이(PGA, Pin Grid Array) 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 제 1 연결 범프(16)를 통하여 제 1 활성 영역(13)은 다른 반도체 칩과 같은 외부 장치와 전기적으로 연결될 수 있다.
도 10은 본 발명의 제 1 실시예에 따라서 제 1 반도체 기판의 스크라이브 라인에 변형 영역을 형성하는 단계를 도시하는 단면도이다.
도 10을 참조하면, 제 1 반도체 기판(10)의 제 1 반도체 칩들(C1)을 분리하기 위해, 스크라이브 라인(SL)에 변형 영역(MR)이 형성될 수 있다. 이를 위해, 제 1 반도체 기판(10)의 스크라이브 라인(SL)을 따라 레이저 광을 조사할 수 있다. 레이저 광은 제 1 반도체 기판(10)의 내부에 초점이 맞추어지며, 그에 따라 제 1 반도체 기판(10)의 물질이 용융됨으로써, 스크라이브 라인(SL) 내부에 변형 영역(MR)이 형성될 수 있다. 변형 영역(MR)은 반도체 칩 분리 시 분리 기점이 될 수 있다.
도시되지는 않았지만, 변형 영역(MR)은 제 1 반도체 기판(10)의 스크라이브 라인(SL)을 따라 제 1 면 상에 형성될 수도 있다. 이를 위해 레이저 절단(laser saw) 또는 블레이드 절단(blade saw)이 이용될 수 있다.
대안적으로, 블레이드 절단을 이용하여 스크라이브 라인(SL)을 따라 제 1 반도체 기판(10)을 제 1 반도체 칩들(C1)로 완전히 분리할 수도 있다.
도 11은 본 발명의 제 1 실시예에 따라서 제 1 반도체 칩들을 이격시키기 위해 칩 보호 필름을 신장시키는 단계를 도시하는 단면도이다.
도 11을 참조하면, 칩 보호 필름(80)을 신장시켜, 도 10의 변형 영역(MR)을 기준으로 제 1 반도체 칩들(C1)이 서로 분리될 수 있다. 제 1 반도체 기판(10)의 주된 부분은 단결정 구조를 가지므로, 힘이 가해지면 변형 영역(MR)을 기준으로 쪼개지면서, 제 1 반도체 칩들(C1)은 서로 분리될 수 있다. 또한, 칩 보호 필름(80)을 더욱 신장시키면, 도시된 바와 같이, 제 1 반도체 칩들(C1)은 서로 이격될 수 있다. 제 1 반도체 칩들(C1)은 약 70㎛이상의 간격으로 이격될 수 있다. 이를 위해, 칩 보호 필름(80)은 잘 늘어날 수 있으면서도 접착력을 갖는 물질로 형성되어야 한다.
도 8을 함께 참조하면, 칩 보호 필름(80)을 신장시키기 위해, 제 1 반도체 기판(10)의 주변에 고정된 환형 지지대(85)가 있는 상태에서 칩 보호 필름(80)에 제 1 반도체 기판(10)이 부착된 반대면에서 제 1 반도체 기판(10) 방향, 즉 도 11에서 윗 방향으로 힘을 줄 수 있다. 예를 들면, 제 1 반도체 기판(10)의 직경보다는 크고, 환형 지지대(85)의 내경보다는 작은 원형의 단면을 가지는 지지판(미 도시)을 이용하여 칩 보호 필름(80)을 밀어 올리거나 밀어 내림으로써 칩 보호 필름(80)을 신장시킬 수 있다.
대안적으로, 제 1 반도체 기판(10)의 주변에 부착된 지지대(85)가 제 1 반도체 기판(10)에 대하여 바깥 방향으로 이동되거나 확장됨에 따라, 칩 보호 필름(80)이 신장될 수 있다. 이 때, 지지대(85)는 제 1 반도체 기판(10)에 대하여 바깥 방향으로 균일하게 힘을 줄 수 있어야 할 것이다.
칩 보호 필름(80)을 신장시키는 방법은 상술한 2가지 방법이 이용될 수 있으나, 본 발명은 이에 제한되지 않는다. 칩 보호 필름(80)의 표면적이 증가하도록 제 1 반도체 기판(10)의 둘레에 대하여 제 1 반도체 기판(10)의 바깥 방향으로 일정하게 힘을 가해질 수 있는 방법은 모두 적용될 수 있다.
지지대(85)는 칩 보호 필름(80)이 신장되어 늘어난 상태를 유지시켜줄 수 있다. 칩 보호 필름(80)은 신장된 상태에서 가열하거나 자외선 조사를 하여 완전 경화된 C-스테이지 상태로 변형될 수 있다. 대안적으로, 칩 보호 필름(80)은 후술할 몰딩재의 완전 경화 단계에서 함께 완전 경화되어 C-스테이지 상태로 변형될 수 있다.
도 12는 본 발명의 제 1 실시예에 따라서 제 1 반도체 칩들 상에 제 2 반도체 칩들을 부착하는 단계를 도시하는 단면도이다.
도 12를 참조하면, 서로 이격된 제 1 반도체 칩(C1) 상에 제 2 반도체 칩(C2)들을 부착한다. 제 2 반도체 칩(C2)들은 각각 제 1 반도체 칩(C1)들에 대응되도록 부착될 수 있다.
제 2 반도체 칩(C2)은 각각 개별 반도체 소자가 형성되는 부분인 제 2 활성 영역(23)을 포함할 수 있다. 또한 제 2 반도체 칩(C2)의 제 1 면(21)에는 제 2 활성 영역(23)을 보호하는 제 2 보호층(24) 및 제 2 보호층(24)에 의하여 노출되는 제 2 패드(25)가 형성될 수 있다. 또한 제 2 패드(25) 상에는 제 2 패드(25)와 전기적으로 연결되는 제 2 연결 범프(26)가 부착될 수 있다. 제 2 반도체 칩(C2)에는 제 2 반도체 칩(C2)을 관통하는 제 2 관통 전극(27)이 형성될 수 있다.
제 2 반도체 칩(C2)에 형성되는 제 2 활성 영역(23), 제 2 보호층(24) 및 제 2 패드(25)에 대한 설명 중 언급되지 않은 부분은 제 1 반도체 칩(C1)에 형성된 제 1 활성 영역(13), 제 1 보호층(14) 및 제 1 패드(15)에 대한 설명에 대응될 수 있다.
제 2 반도체 칩(C2)의 제 2 면(22)이 제 1 반도체 칩(C1)을 향하도록 부착될 수 있다. 제 2 반도체 칩(C2)의 제 2 면(22)에 노출되는 제 2 관통 전극(27)은 제 1 반도체 칩(C1)의 제 1 연결 범프(16)와 접촉하여 전기적으로 연결될 수 있다. 또한, 제 2 관통 전극(27)은 제 2 활성 영역(23) 또는 제 2 연결 범프(26)과 전기적으로 연결될 수 있다. 따라서 제 2 연결 범프(26)는 제 2 관통 전극(27)을 통하여 제 1 활성 영역(13) 및/또는 제 2 활성 영역(23)과 전기적으로 연결될 수 있다.
제 2 반도체 칩(C2)은 대응하는 제 1 반도체 칩(C1) 상에 배치되고, 하나씩 열 가압됨으로써 제 2 관통 전극(27)은 제 1 연결 범프(16)와 접합될 수 있다. 대안적으로, 복수의 제 2 반도체 칩들(C2)이 대응하는 복수의 제 1 반도체 칩들(C1) 상에 배치된 후, 리플로우 공정을 이용하여 한꺼번에 복수의 제 2 관통 전극들(27)이 복수의 제 1 연결 범프들(16)과 각각 접합될 수 있다.
도 13은 본 발명의 제 1 실시예에 따라서 몰딩층을 형성하는 단계를 도시하는 단면도이다.
도 13을 참조하면, 제 1 반도체 칩들(C1) 사이, 제 2 반도체 칩들(C2) 사이, 및 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2) 사이에 몰딩층(90)이 형성된다. 몰딩층(90)은 제 2 반도체 칩(C2)의 제 1 면(21)을 노출할 수 있다.
이를 위해, A-스테이지 상태의 몰딩재(미 도시)가 제 1 반도체 칩들(C1) 사이, 제 2 반도체 칩들(C2) 사이, 및 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2) 사이에 주입될 수 있다. 상기 몰딩재의 주입은 예컨대, 디스펜싱(dispensing) 방식, 스크린 프린팅(screen printing) 방식 또는 스핀 코팅(spin coating) 방식에 의하여 수행될 수 있다. 디스펜싱 방식을 이용하는 경우 상기 몰딩재는 제 2 반도체 칩들(C2) 사이의 간극을 따라 제 1 반도체 칩들(C1) 사이 및 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2) 사이로 모세관 현상에 의해 주입될 수 있다.
상기 몰딩재는 예컨대, 에폭시 계열, 실리콘 계열, 폴리이미드 계열 또는 아크릴 계열의 물질, 또는 세라믹을 포함할 수 있으며, 페놀 타입, 산무수물 타입 또는 아민 타입의 경화제 및/또는 UV 경화성 물질을 포함하는 물질로부터 형성될 수 있다.
상기 몰딩재는 가열되거나 자외선 조사를 받아 완전 경화된 C-스테이지 상태의 몰딩층(90)으로 변형될 수 있다. 만약, 칩 보호 필름(80) 또는 칩 보호 필름(80)의 일부가 아직 완전 경화되지 않은 B-스테이지 상태일 경우, 함께 완전 경화되어 C-스테이지 상태로 변형될 수 있다. 따라서 칩 보호 필름(80) 및 몰딩층(90)은 모두 완전 경화된 C-스테이지 상태가 되어 제 1 반도체 칩(C1) 및 제 2 반도체 칩(C2)을 보호할 수 있다.
도 14는 본 발명의 제 1 실시예에 따라서 몰딩층 및 칩 보호 필름을 절단하는 단계를 도시하는 단면도이다.
도 14를 참조하면, 제 2 반도체 칩들(C2) 사이에서 몰딩층(90) 및 칩 보호 필름(80)을 절단함으로써, 반도체 적층 패키지(100a)가 형성된다. 몰딩층(90) 및 칩 보호 필름(80)을 절단하는데 레이저 절단 및 블레이드 절단이 이용될 수 있다. 이러한 공정은 싱귤레이션(singulation)이라 지칭될 수 있다.
반도체 적층 패키지(100a)는 외부 충격에 의한 손상으로부터 몰딩층(90) 및 칩 보호 필름(80)에 의해 보호될 수 있다. 즉, 몰딩층(90)에 의해 반도체 적층 패키지(100a)의 측면이 보호될 수 있으며, 칩 보호 필름(80)에 의해 제 1 반도체 칩(C1)의 제 2 면(12)이 보호될 수 있다.
도 15 및 도 16는 본 발명의 제 2 실시예에 따른 반도체 적층 패키지를 제조하는 방법을 설명하기 위해 공정 순서에 따라 도시한 도면들이다.
도 15은 본 발명의 제 2 실시예에 따라서 제 1 반도체 칩 상에 제 2 및 제 3 반도체 칩을 부착하는 단계를 도시하는 단면도이다. 도 15는 도 7 내지 도 11에서 도시한 본 발명의 제 1 실시예에 따른 반도체 적층 패키지를 제조하는 방법의 이후 단계를 나타낸다.
도 15를 참조하면, 도 11에 도시된 바와 같이 서로 이격된 제 1 반도체 칩들(C1) 상에 제 2 및 제 3 반도체 칩들(C2, C3)이 부착된다. 제 2 및 제 3 반도체 칩(C2, C3)들은 각각 제 1 반도체 칩(C1)들에 대응되도록 부착될 수 있다.
제 2 반도체 칩(C2)은 도 12를 참조로 위에서 설명되었으므로 여기에 반복하여 설명하지 않는다.
제 3 반도체 칩(C3)은 각각 개별 반도체 소자가 형성되는 부분인 제 3 활성 영역(33)을 포함할 수 있다. 또한 제 3 반도체 칩(C3)의 제 1 면(31)에는 제 3 활성 영역(33)을 보호하는 제 3 보호층(34) 및 제 3 보호층(34)에 의하여 노출되는 제 3 패드(35)가 형성될 수 있다. 또한 제 3 패드(35) 상에는 제 3 패드(35)와 전기적으로 연결되는 제 3 연결 범프(36)가 부착될 수 있다. 제 3 반도체 칩(C3)에는 제 3 반도체 칩(C3)을 관통하는 제 3 관통 전극(37)이 형성될 수 있다.
제 3 반도체 칩(C3)의 제 2 면(32)이 제 2 반도체 칩(C2)을 향하도록 부착될 수 있다. 제 3 반도체 칩(C3)의 제 2 면(32)에 노출되는 제 3 관통 전극(37)은 제 2 반도체 칩(C2)의 제 2 연결 범프(26)와 접촉하여 전기적으로 연결될 수 있다. 또한, 제 3 관통 전극(37)은 제 3 활성 영역(33) 또는 제 3 연결 범프(36)과 전기적으로 연결될 수 있다. 따라서 제 3 연결 범프(36)는 제 3 관통 전극(37) 및 제 2 관통 전극(27)을 통하여 제 1 활성 영역(13), 제 2 활성 영역(23) 및/또는 제 3 활성 영역(33)과 전기적으로 연결될 수 있다.
도 12에 도시된 바와 같이, 제 1 반도체 칩들(C1) 상에 대응하는 제 2 반도체 칩들(C2)을 부착한 후, 제 2 반도체 칩들(C2) 상에 대응하는 제 3 반도체 칩들(C3)을 부착할 수 있다. 대안적으로, 제 2 반도체 칩들(C2) 상에 대응하는 제 3 반도체 칩들(C3)을 먼저 부착한 후, 제 1 반도체 칩들(C1) 상에 대응하는 제 2 및 제 3 반도체 칩들(C2, C3)을 한꺼번에 부착할 수도 있다.
제 2 관통 전극(27)과 제 1 연결 범프(16) 간의 접합, 및 제 3 관통 전극(27)과 제 2 연결 범프(26) 간의 접합은 열 가압에 의해 반도체 칩 단위로 하나씩 달성될 수도 있으며, 또는 리플로우 공정을 이용하여 한꺼번에 달성될 수도 있다.
도 16은 본 발명의 제 2 실시예에 따라서 몰딩층을 형성하는 단계를 도시하는 단면도이다.
도 16을 참조하면, 제 1 반도체 칩들(C1) 사이, 제 2 반도체 칩들(C2) 사이, 제 3 반도체 칩들(C3) 사이, 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2) 사이 및 제 2 반도체 칩(C2)과 제 3 반도체 칩(C3) 사이에 몰딩층(90b)이 형성된다.
이를 위해, A-스테이지 상태의 몰딩재(미 도시)가 제 1 내지 제 3 반도체 칩들(C1, C2, C3) 사이에 주입된 후, 완전 경화될 수 있다.
그 후, 절단선(CL)을 따라 몰딩층(90b) 및 칩 보호 필름(80)을 절단함으로써, 도 2에 도시된 반도체 적층 패키지들(100b)이 분리될 수 있다.
도 17 및 도 18은 본 발명의 제 3 실시예에 따른 반도체 적층 패키지를 제조하는 방법을 설명하기 위해 공정 순서에 따라 도시한 도면들이다.
도 17은 본 발명의 제 3 실시예에 따라서 언더필 필름을 이용하여 제 1 반도체 칩 상에 제 2 및 제 3 반도체 칩을 부착하는 단계를 도시하는 단면도이다. 도 17은 도 7 내지 도 11에서 도시한 본 발명의 제 1 실시예에 따른 반도체 적층 패키지를 제조하는 방법의 이후 단계를 나타낸다.
도 17를 참조하면, 제 1 및 제 2 언더필 필름(91, 92)을 이용하여 도 11에 도시된 바와 같이 서로 이격된 제 1 반도체 칩들(C1) 상에 제 2 및 제 3 반도체 칩들(C2, C3)이 순차적으로 부착된다.
제 1 언더필 필름(91)은 제 1 반도체 칩(C1)의 제 1 면(11)과 제 2 반도체 칩(C2)의 제 2 면(22) 사이에 개재될 수 있다. 제 1 언더필 필름(91)은 제 2 반도체 칩(C2)의 제 2 면(22)에 부착된 후, 제 2 반도체 칩(C2)을 제 1 반도체 칩(C1) 상에 부착할 수 있다. 이 때, 제 1 연결 범프(16)가 제 1 언더필 필름(91) 내에 삽입될 수 있도록 제 2 반도체 칩(C2)은 제 1 반도체 칩(C1)을 향하여 열 가압될 수 있다.
대안적으로, 언더필 물질이 제 1 반도체 칩(C1)의 제 1 면(11) 상에 제 1 연결 범프(16)를 덮을 수 있도록 배치된 후, 제 2 반도체 칩(C2)을 제 1 반도체 칩(C1)을 향하여 열 가압하여, 제 1 연결 범프(16)와 제 2 관통 전극(27)을 접합할 수도 있다.
제 2 언더필 필름(92)은 제 2 반도체 칩(C2)의 제 1 면(21)과 제 3 반도체 칩(C3)의 제 2 면(32) 사이에 개재될 수 있다. 제 2 언더필 필름(92)은 제 1 언더필 필름(91)과 실질적으로 유사하게 사용될 수 있다는 것은 자명하다.
도 18은 본 발명의 제 3 실시예에 따라서 몰딩층을 형성하는 단계를 도시하는 단면도이다.
도 18을 참조하면, 제 1 반도체 칩들(C1) 사이, 제 2 반도체 칩들(C2) 사이 및 제 3 반도체 칩들(C3) 사이에 몰딩층(90c)이 형성된다.
이를 위해, A-스테이지 상태의 몰딩재(미 도시)가 제 1 반도체 칩들(C1) 사이, 제 2 반도체 칩들(C2) 사이 및 제 3 반도체 칩들(C3) 사이에 주입된 후, 완전 경화될 수 있다. 도시된 바와 같이, 몰딩층(90c)은 꺾이거나 분기되지 않고 일직선으로 형상을 갖는다. 따라서, 몰딩층(90c)은 도 16에 도시된 몰딩층(90b)에 비해 내부에 보이드가 발생할 가능성이 감소될 수 있다.
그 후, 절단선(CL)을 따라 몰딩층(90c) 및 칩 보호 필름(80)을 절단함으로써, 도 3에 도시된 반도체 적층 패키지들(100c)이 분리될 수 있다.
도 19 및 도 20은 본 발명의 제 4 실시예에 따른 반도체 적층 패키지를 제조하는 방법을 설명하기 위해 공정 순서에 따라 도시한 도면들이다.
도 19는 본 발명의 제 4 실시예에 따라서 제 1 반도체 칩 상에 칩 면적이 상대적으로 작은 제 2 및 제 3 반도체 칩을 부착하는 단계를 도시하는 단면도이다. 도 19는 도 7 내지 도 11에서 도시한 본 발명의 제 1 실시예에 따른 반도체 적층 패키지를 제조하는 방법의 이후 단계를 나타낸다.
도 19를 참조하면, 도 11에 도시된 바와 같이 서로 이격된 제 1 반도체 칩들(C1) 상에, 제 1 반도체 칩(C1)보다 칩 면적이 작은 제 2 및 제 3 반도체 칩들(C2d, C3d)이 부착된다.
도시되지는 않았지만, 제 2 및 제 3 반도체 칩들(C2d, C3d)을 제 1 반도체 칩들(C1) 상에 부착하기 위해 도 17을 참조로 위에서 설명된 언더필 필름(91, 92)이 이용될 수 있다.
도 20은 본 발명의 제 4 실시예에 따라서 몰딩층을 형성하는 단계를 도시하는 단면도이다.
도 20을 참조하면, 제 1 반도체 칩들(C1) 사이, 제 2 반도체 칩들(C2d) 사이, 제 3 반도체 칩들(C3d) 사이, 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2d) 사이 및 제 2 반도체 칩(C2d)과 제 3 반도체 칩(C3d) 사이에 몰딩층(90d)이 형성된다.
이를 위해, A-스테이지 상태의 몰딩재(미 도시)가 제 1 내지 제 3 반도체 칩들(C1, C2d, C3d) 사이에 주입된 후, 완전 경화될 수 있다. 도시된 바와 같이, 제 2 및 제 3 반도체 칩들(C2d, C3d) 사이의 공간이 제 1 반도체 칩들(C1) 사이의 공간보다 넓기 때문에, 상기 몰딩재는 용이하게 주입될 수 있다. 또한, 넓어진 제 2 및 제 3 반도체 칩들(C2d, C3d) 사이의 공간을 이용하여, 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2d) 사이, 및 제 2 반도체 칩(C2d)과 제 3 반도체 칩(C3d) 사이에 먼저 언더필 공정을 수행할 수도 있다.
그 후, 절단선(CL)을 따라 몰딩층(90d) 및 칩 보호 필름(80)을 절단함으로써, 도 4에 도시된 반도체 적층 패키지들(100d)이 분리될 수 있다.
도 21은 본 발명의 제 5 실시예에 따른 반도체 적층 패키지를 제조하는 방법을 설명하기 위해 공정 순서에 따라 도시한 도면들이다.
도 21은 본 발명의 제 5 실시예에 따라서 몰딩층을 형성하는 단계를 도시하는 단면도이다. 도 21은 도 7 내지 도 12에서 도시한 본 발명의 제 1 실시예에 따른 반도체 적층 패키지를 제조하는 방법의 이후 단계를 나타낸다.
도 21을 참조하면, 도 12에 도시된 바와 같이 제 1 반도체 칩들(C1)과 제 2 반도체 칩들(C2)이 적층된 구조물 상에 몰딩층(90e)이 형성된다. 몰딩층(90e)은 제 2 반도체 칩(C2)의 제 2 연결 범프(26)를 노출하면서 제 1 면(21)을 덮을 수 있다.
이를 위해, A-스테이지 상태의 몰딩재(미 도시)가 제 1 내지 제 2 반도체 칩들(C1, C2) 사이에 매립되고, 제 2 반도체 칩(C2)의 제 2 연결 범프(26)를 노출하면서 제 1 면(21)을 덮을 수 있도록 과도 주입될 수 있다. 그 후, 상기 몰딩재는 완전 경화될 수 있다. 도시된 바와 같이, 제조 공정 상 제 2 반도체 칩(C2)의 제 1 면(21)이 상측에 위치하기 때문에, 액상 몰딩재를 이용하여 제 1 면(21)을 덮을 수 있다.
그 후, 절단선(CL)을 따라 몰딩층(90e) 및 칩 보호 필름(80)을 절단함으로써, 도 5에 도시된 반도체 적층 패키지들(100e)이 분리될 수 있다.
도 22는 본 발명의 제 6 실시예에 따른 반도체 적층 패키지를 제조하는 방법을 설명하기 위해 공정 순서에 따라 도시한 도면들이다.
도 22는 본 발명의 제 6 실시예에 따라서 제 2 반도체 칩을 제 1 반도체 칩 상에 부착하는 단계를 도시하는 단면도이다. 도 22는 도 7 내지 도 11에서 도시한 본 발명의 제 1 실시예에 따른 반도체 적층 패키지를 제조하는 방법의 이후 단계를 나타낸다.
도 22를 참조하면, 도 11에 도시된 바와 같이 서로 이격된 제 1 반도체 칩들(C1) 상에 제 2 반도체 칩들(C2f)이 부착된다. 제 2 반도체 칩(C2f)의 제 1 면(21)이 제 1 반도체 칩(C1)을 향하도록 배치될 수 있다. 제 2 반도체 칩(C2f)은 제 2 면(22)에 부착된 제 2 연결 범프(26f)를 포함할 수 있다. 제 2 연결 범프(26f)는 제 2 관통 전극(27)에 직접 전기적으로 연결될 수 있다. 또한, 제 1 반도체 칩(C1)의 제 1 패드(15) 상에 부착된 제 1 연결 범프(16)는 제 2 패드(25)와 직접 연결될 수 있다.
이 후, 도 13에 도시된 바와 같이, 제 1 반도체 칩들(C1) 사이, 제 2 반도체 칩들(C2) 사이, 및 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2) 사이에 몰딩층(90)이 형성된다. 몰딩층(90)은 제 2 반도체 칩(C2)의 제 2 면(22) 및 제 2 연결 범프(26f)를 노출할 수 있다.
그 후, 도 14에 도시된 바와 같이, 몰딩층(90e) 및 칩 보호 필름(80)을 제 2 반도체 칩들(C2) 사이에서 절단함으로써, 도 6에 도시된 반도체 적층 패키지들(100f)이 분리될 수 있다.
도 23 및 도 24는 본 발명의 제 1 실시예에 따른 반도체 적층 패키지를 제조하는 다른 방법을 설명하기 위해 공정 순서에 따라 도시한 도면들이다.
도 23은 본 발명의 제 1 실시예에 따라서 제 1 반도체 기판 상에 제 2 반도체 기판을 부착하는 단계를 도시하는 단면도이다. 도 23은 도 7 내지 도 9에서 도시한 본 발명의 제 1 실시예에 따른 반도체 적층 패키지를 제조하는 방법의 이후 단계를 나타낸다.
도 23을 참조하면, 칩 보호 필름(80) 상에 부착된 제 1 반도체 기판(10) 상에, 제 2 반도체 기판(20)이 부착된다. 제 2 반도체 기판(20)은 제 1 반도체 기판(10)에 대응하도록 제 1 반도체 기판(10) 상에 부착될 수 있다. 도 23에 도시된 제 1 반도체 기판(10)의 제 1 스크라이브 라인(SL1)은 도 9의 스크라이브 라인(SL)에 대응할 수 있다.
제 2 반도체 기판(10)은 복수의 제 2 반도체 칩(C2)들을 포함할 수 있다. 제 2 반도체 칩(C2)의 제 1 면(21)은 노출되며, 제 1 면(21)에는 보호층(24), 및 외부 장치와의 전기적 연결을 위한 복수의 제 1 연결 범프들(26)가 형성될 수 있다.
제 2 반도체 기판(20)은 제 2 반도체 칩(C2)이 되는 칩 영역, 및 상기 칩 영역들 사이의 제 2 스크라이브 라인(SL2)으로 이루어질 수 있다. 상기 칩 영역은 개별 반도체 소자가 형성되고 다이싱 후에 제 1 반도체 칩(C1)이 되는 영역을 의미한다. 제 2 스크라이브 라인(SL2)은 개별 반도체 칩들을 분리하는데 사용되는 영역이다.
제 2 반도체 기판(10)의 제 1 면(21)에는 개별 반도체 소자가 형성될 수 있다. 제 1 면(21)에는 개별 반도체 소자가 형성되는 부분인 제 2 활성 영역(23)이 형성될 수 있다. 제 2 반도체 기판(20)의 제 1 면(21)에는 제 2 활성 영역(23)을 보호하는 제 2 보호층(24)이 형성될 수 있다. 제 2 반도체 기판(20)은 제 2 보호층(24)에 의하여 노출되는 제 2 패드(25)를 포함할 수 있다. 제 2 반도체 기판(20)의 제 2 패드(25) 상에 제 2 연결 범프(26)이 형성될 수 있다. 제 2 반도체 칩(C2)은 제 2 패드(25)에 전기적으로 연결되는 제 2 관통 전극(27)이 형성될 수 있다. 제 2 관통 전극(27)이 일부는 제 2 활성 영역(23)과 전기적으로 연결될 수도 있다.
제 1 반도체 기판(10)에 포함된 제 1 반도체 칩들(C1)의 배치는 제 2 반도체 기판(20)에 포함된 제 2 반도체 칩들(C2)의 배치와 실질적으로 대응한다. 즉, 제 2 반도체 기판(20)의 칩 영역들과 제 1 반도체 기판(10)의 칩 영역들은 서로 대응한다. 예컨대, 도시된 바와 같이, 제 1 반도체 기판(10)의 제 1 스크라이브 라인(SL1)은 제 2 반도체 기판(20)의 제 2 스크라이브 라인(SL2)과 수직선 상에서 일치하도록 정렬될 수 있다. 제 1 반도체 칩(C1)이 제 2 반도체 칩(C2)의 칩 면적보다 큰 경우에는, 제 2 반도체 칩(C2)의 칩 영역이 제 1 반도체 칩(C1)의 칩 영역에 수직선 상에서 포함되도록 정렬되어야 한다.또한, 제 1 반도체 기판(10)은 제 2 반도체 기판(20)과 실질적으로 동일할 수 있다. 제 1 반도체 기판(10)은 관통 전극을 포함하지 않는 것으로 도시되었지만, 제 1 반도체 기판(10)은 제 2 반도체 기판(20)의 제 2 관통 전극(27)과 같은 관통 전극을 포함할 수 있다.
도시되지는 않았지만, 제 2 반도체 기판(20)은 언더필 필름을 이용하여 제 1 반도체 기판(10) 상에 부착될 수 있다.
도 24는 본 발명의 제 1 실시예에 따라서 제 1 반도체 기판과 제 2 반도체 기판을 절단하는 단계를 도시하는 단면도이다.
도 24를 참조하면, 제 2 반도체 기판(20)과 제 1 반도체 기판(10)은 스크라이브 라인(SL)을 따라 함께 절단된다. 그에 따라 제 2 반도체 기판(20)은 제 2 반도체 칩들(C2)로 분리되고, 제 1 반도체 기판(10)은 제 1 반도체 칩들(C1)로 분리된다. 이 때, 제 2 반도체 칩들(C2)은 각각 대응하는 제 1 반도체 칩들(C1) 상에 부착된다.
이 후, 도 11에 도시된 바와 같이, 칩 보호 필름(80)을 신장시켜, 제 1 반도체 칩들(C1)을 서로 이격시킨다. 상술한 바와 같이, 제 2 반도체 칩들(C2)은 제 1 반도체 칩들(C2) 상에 부착되어 있으므로, 제 2 반도체 칩들(C2)도 서로 이격된다. 그에 따라 도 12에 도시된 구조와 동일한 구조가 된다. 이 후, 도 13 및 도 14를 참조로 설명된 단계들이 적용될 수 있다.
도 25는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 25를 참조하면, 메모리 카드(8000)는 하우징(8300)에 내장된 제어기(8100) 및 메모리(8200)를 포함할 수 있다. 제어기(8100) 및 메모리(8200)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(8100)의 명령에 따라서 메모리(8200) 및 제어기(8100)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(8000)는 메모리(8200)에 데이터를 저장하거나 또는 메모리(8200)로부터 데이터를 외부로 출력할 수 있다.
예를 들면, 메모리(8200)는 도 1 내지 도 6에서 설명한 반도체 적층 패키지(100a-100f)일 수 있다. 이러한 메모리 카드(8000)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(8000)는 멀티미디어 카드(multi media card: MMC) 또는 보안 디지털 카드(secure digital card: SD)를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 적층 패키지는 메모리 칩을 적층하거나 컨트롤러 칩을 함께 적층하여도 반도체 적층 패키지의 부피 증가는 최소화될 수 있으며 몰딩층과 칩 보호 필름에 의해 안정적으로 보호될 수 있으므로, 고용량 또는 고성능이면서 안정적인 메모리 카드(8000)를 형성할 수 있다.
도 26은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
도 26을 참조하면, 전자 시스템(9000)은 프로세서(9100), 입/출력 장치(9300) 및 메모리(9200)를 포함할 수 있고, 이들은 버스(9400)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(9100)는 프로그램을 실행하고, 전자 시스템(9000)을 제어하는 역할을 할 수 있다. 입/출력 장치(9300)는 전자 시스템(9000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(9000)은 입/출력 장치(9300)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리(9200)는 프로세서(9100)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들면, 메모리(9200)는 도 1 내지 도 6에서 설명한 반도체 적층 패키지(100a-100f)일 수 있다.
전자 시스템(9000)은 메모리(9200)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.
본 발명의 실시예에 따른 반도체 적층 패키지는 메모리 칩을 적층하거나 컨트롤러 칩을 함께 적층하여도 반도체 적층 패키지의 부피 증가는 최소화되될 수 있으며 몰딩층과 칩 보호 필름에 의해 외부 충격으로부터 안정적으로 보호될 수 있으므로, 고용량 또는 고성능이면서 안정적인 전자 시스템(9000)를 형성할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
C1, C2, C3: 제 1, 제 2, 제 3 반도체 칩
10, 20: 제 1, 제 2 반도체 기판
11, 21, 31: 제 1 면
12, 22, 32: 제 2 면
13, 23, 33: 제 1, 제 2, 제 3 활성 영역
14, 24, 34: 제 1, 제 2, 제 3 보호층
15, 25, 35: 제 1, 제 2, 제 3 패드
16, 26, 36: 제 1, 제 2, 제 3 연결 범프
27, 37: 제 2, 제 3 관통 전극
80: 칩 보호 필름
90: 몰딩층
100a-100f: 반도체 적층 패키지

Claims (10)

  1. 관통 전극을 포함하는 제 2 반도체 칩;
    상기 제 2 반도체 칩 상에 적층된 제 1 반도체 칩;
    상기 제 1 반도체 칩의 상면을 덮는 칩 보호 필름;
    상기 제 1 반도체 칩의 측면과 상기 제 2 반도체 칩의 측면을 둘러싸는 몰딩층을 포함하는 반도체 적층 패키지.
  2. 제 1 항에 있어서,
    상기 몰딩층은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 사이에 언더필(underfill)되는 것을 특징으로 하는 반도체 적층 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 하부에 배치된 상기 제 2 반도체 칩보다 칩 면적이 큰 것을 특징으로 하는 반도체 적층 패키지.
  4. 복수의 제 1 반도체 칩들을 포함하는 제 1 반도체 기판을 칩 보호 필름(chip protection film) 상에 부착하는 단계;
    상기 복수의 제 1 반도체 칩들이 서로 이격되도록 상기 칩 보호 필름을 신장(expansion)시키는 단계;
    상기 복수의 제 1 반도체 칩들 상에, 상기 복수의 제 1 반도체 칩들에 각각 대응되도록, 관통 전극을 각각 포함하는 복수의 제 2 반도체 칩들을 부착하는 단계;
    상기 복수의 제 1 반도체 칩들 사이 및 상기 복수의 제 2 반도체 칩들 사이에 몰딩층을 형성하는 단계; 및
    상기 제 1 반도체 칩 및 상기 제 1 반도체 칩 상에 적층된 상기 제 2 반도체 칩을 포함하는 반도체 적층 패키지 단위로 분리되도록, 상기 몰딩층 및 상기 칩 보호 필름을 절단(sawing)하는 단계를 포함하는 반도체 적층 패키지의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 반도체 기판을 칩 보호 필름 상에 부착하는 단계에서, 상기 칩 보호 필름은 B-스테이지(B-stage) 상태의 접착층 및 C-스테이지(C-stage) 상태의 보호층을 포함하며,
    상기 제 1 반도체 기판은 상기 칩 보호 필름의 상기 접착층 상에 접착되는 것을 특징으로 하는 반도체 적층 패키지의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 기판은 활성 영역이 형성되는 제 1 면, 및 상기 제 1면에 반대면인 제 2 면을 가지며,
    상기 제 1 반도체 기판의 상기 제 2 면이 상기 칩 보호 필름에 부착되는 것을 특징으로 하는 반도체 적층 패키지의 제조 방법.
  7. 제 6 항에 있어서,
    상기 복수의 제 1 반도체 칩들의 각각은 상기 제 1 면에 배치된 제 1 연결 범프를 포함하며,
    상기 복수의 제 2 반도체 칩들의 각각은 상기 관통 전극과 전기적으로 연결된 제 2 연결 범프를 포함하며,
    상기 복수의 제 2 반도체 칩들은 상기 관통 전극이 상기 복수의 제 1 반도체 칩들의 상기 제 1 연결 범프와 각각 전기적으로 연결되도록 상기 복수의 제 1 반도체 칩들 상에 부착되는 것을 특징으로 하는 반도체 적층 패키지의 제조 방법.
  8. 제 1 항에 있어서,
    상기 몰딩층을 형성하는 단계는,
    상기 칩 보호 필름 상의 상기 복수의 제 1 반도체 칩들 사이 및 상기 복수의 제 2 반도체 칩들 사이에 몰딩재를 주입하는 단계; 및
    상기 몰딩재를 경화시키는 단계를 포함하는 것을 특징으로 하는 반도체 적층 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 몰딩재는 서로 대응하는 상기 복수의 제 1 반도체 칩들과 상기 복수의 제 2 반도체 칩들 사이에도 주입되는 것을 특징으로 하는 반도체 적층 패키지의 제조 방법.
  10. 복수의 제 1 반도체 칩들을 포함하는 제 1 반도체 기판, 및 복수의 제 2 반도체 칩들을 포함하는 제 2 반도체 기판을 준비하는 단계;
    상기 제 1 반도체 기판을 칩 보호 필름 상에 부착하는 단계;
    상기 복수의 제 2 반도체 칩들과 상기 복수의 제 1 반도체 칩들이 서로 대응되도록, 상기 제 2 반도체 기판을 상기 제 1 반도체 기판 상에 부착하는 단계;
    상기 제 2 반도체 기판 및 상기 제 1 반도체 기판을 절단(sawing)하는 단계;
    상기 복수의 제 1 반도체 칩들이 서로 이격되고 상기 복수의 제 2 반도체 칩들이 서로 이격되도록, 상기 칩 보호 필름을 신장(expansion)시키는 단계;
    상기 복수의 제 1 반도체 칩들 사이 및 상기 복수의 제 2 반도체 칩들 사이에 몰딩층을 형성하는 단계; 및
    상기 복수의 제 2 반도체 칩들 사이에서 상기 몰딩층 및 상기 칩 보호 필름을 절단하는 단계를 포함하는 반도체 적층 패키지의 제조 방법.
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