KR19990062634A - 서브-칩-스케일 패키지 구조를 갖는 반도체 장치및그 제조 방법ㅍ - Google Patents

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Abstract

반도체 장치(1)는 기판(50)이 반도체 다이(10)의 대응 크기보다 작은 하나 이상의 X 크기 및 Y 크기를 가지는 서브-칩-스케일 패키지 구조(sub-chip-scale package structure)를 가진다. 반도체 장치(1)는 반도체 다이와 기판 사이에 복수의 전기 접속부를 가지고, 그 전기 접속부(15, 20)는 기판의 외주면 내에 제공된다. 반도체 장치(1)는 웨이퍼 레벨 즉, 반도체 다이가 단일화되기 전에 반도체 다이(10)의 패키지 작업을 허용한다.

Description

서브-칩-스케일 패키지 구조를 갖는 반도체 장치 및 그 제조 방법
본 발명은 패키지된 반도체 장치 및 반도체 장치 패키지 방법에 관한 것으로, 특히 본 발명은 칩-스케일형 패키지에 관한 것이다.
현재, 칩-스케일 패키지(CSP)는 현대 반도체 패키지 산업에서 흥미를 끌고 있다. 칩-스케일 패키지는 반도체 다이가 플라스틱 또는 세라믹과 같은 기판에 본딩되는 비교적 새로운 패키지 기술이고, 기판은 반도체 다이와 대략 동일한 크기이거나 양호하게는 반도체 다이보다 약간 더 크다. 칩-스케일 패키지에 있어서의 현재의 관심은, 본래 전자 장치의 최종 어셈블러가 주어진 공간내에 최대 개수의 반도체 장치를 합체시킴으로써 장치의 기능성을 향상시킬 수 있는 패키지를 제공하는 감소된 풋프린트(footprint : 패널 등의 위에 장치가 점유하는 면적)로 인한 것이다.
본 기술분야의 상황에 따르면, 칩-스케일 패키지는 비교적 고가이고 주로 상기 패키지의 복잡성으로 인해 다수의 신뢰도 문제를 갖는다. 또한, 칩-스케일 패키지뿐 아니라 임의의 다른 패키지된 반도체 장치의 신뢰도는 다이의 크기에 직접적으로 비례한다. 반도체 제조자들이 단일 다이 내로 더욱 많은 기능을 부가시키기 때문에, 다이의 특정 크기를 감소시킬 수 있는 기술의 부재로 그 다이의 크기는 증가한다. 다이 크기의 증가로 인해, 반도체 다이와 기판 사이의 연결부(즉, 제 1 레벨 패키지 연결부)에 대한 신뢰도는 더욱 의심스러워진다. 또한, 패키지된 반도체 장치의 크기가 증가되기 때문에(풋프린트 크기의 증가), 패키지된 반도체 장치와 프린트 기판(printed circuit board) 사이의 연결부(즉, 제 2 레벨 패키지 연결부)의 신뢰도 역시 더욱 고려되어진다. 상기 신뢰도 문제는, 주로 주위 온도의 변화에 따라 연결부상의 응력의 차이를 야기하는 반도체 다이, 기판, 및 프린트 기판의 재료와 파워 사이클링(power cycling) 사이의 열팽창 계수의 차이로 인한 것이다.
패키지 크기의 감소와 신뢰도 유지 문제에 더불어, 웨이퍼 레벨 패키지 기술 즉, 단일화되기 전의 웨이퍼 내에 반도체 다이를 패키지하는 기술에 대한 관심이 증가되고 있다. 웨이퍼 레벨 패키지 기술은 자동화 기계에 의해 처리되어야만 하는 각각의 부품 개수를 감소시킴으로써 신뢰도를 향상시키고 비용을 절감시킬 수 있는 것으로 이해된다. 그러나, BGA(ball grid array) 신뢰도를 보증하는 상태에서 반도체 다이와 패키지 기판 사이의 열팽창 부정합 응력을 확실하게 흡수하는 칩-스케일 패키지를 제조하는 종래의 패키지 기술을 이용한 비용 절감 방법은 아직까지는 웨이퍼 레벨을 패키지할 수 있도록 개발되지는 않았다.
따라서, 본 기술분야에서의 저가인 표준 어셈블리 장치를 사용한 향상된 칩-스케일 패키지에 대한 필요성은 높은 신뢰도를 가지며 웨이퍼 레벨 패키지 기술을 충족시킨다.
간단하고 명료한 도시를 위해, 도면들에 도시된 요소들은 실척으로 도시되지 않았다는 것을 이해해야 한다. 예를 들어, 일부 요소의 크기는 보다 명료하게 하기 위해 다른 요소에 비해 과장되어 있다. 또한, 대응 위치에서의 대응 요소 또는 유사 요소를 지시하기 위해서 도면 부호가 반복되어 사용된다.
본 발명에 대한 보다 나은 이해는 후술된 상세한 설명이 첨부 도면과 함께 고려될 때 획득될 수 있다.
도 1 및 도 2 는 다이가 기판에 결합되어 하부충전 캡슐화 층(underfill encapsulation layer)으로 하부충전된 본 발명의 실시예를 도시한 도면.
도 3 은 복수의 다이가 웨이퍼 레벨 스케일 상에 동시에 패키지된 본 발명의 실시예를 도시한 평면도.
도 4 내지 도 6 은 상대적인 반도체 다이/기판 크기 차이를 묘사한 본 발명의 선택적인 실시예를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체 다이 11 : 활성화부
12 : ILD 층 14 : 회로 접촉 패드
15 : UBM 패드 16 : 재분포 트레이스
18 : 불활성화층 20 : 솔더 범프
50 : 기판 51 : 절연층
52 : DCA 본드 패드 53, 57 : 솔더 마스크
54 : 비아 56 : BGA 본드 패드
58 : BGA 볼 72 : 필릿
도 1에 도시한 바와 같이, 다이 외주면(30)에 인접하여 설치되는 회로 접촉 패드(14) 형성부를 제공하기 위한 패턴인 활성화부(11)와 그 활성화부(11)상의 인터레벨 유전층(ILD layer; interlevel dielectric layer: 12)를 포함하는 반도체 다이(10)가 제공된다. 본 기술분야에서 공지된 고수준 메탈층(higher level metal layer: 도시되지 않음)으로 연결되는 활성화면(11a)을 한정하기 위한 활성화 장치가 상부에 형성되는 실리콘 기판을 활성화부(11)가 포함한다는 사실에 주목해야 한다. 본 기술분야에서 이해되는 바와 같이, 고수준 메탈층은 예를 들어, M1(메탈층 1) 내지 M6(메탈층 6)으로서 인용된다. 활성화부(11)의 세부 사항은 당업자에게는 통상적인 것이므로, 본 발명의 완벽한 이해를 위해 특별히 중요한 것은 아니다. 재분포 트레이스(16)는 반도체 다이의 중심부를 향하는 내측 방향으로 전기 접속 경로를 정하기 위해 회로 접촉 패드(14)에 접속된다. 도시된 바와 같이, 재분포 트레이스(16)는 언더 범프 메탈리제이션 패드(UBM pad; under bump metallization pad: 15)에서 종료된다. 그런 후에, 불활성화층(18)은 UBM 패드(15) 위로 개구를 남기는 패턴으로 증착되고, 솔더 범프(solder bump: 20)는 각각 UBM 패드(15)상에 형성된다.
상술된 반도체 다이(10)에 따르면, 솔더 범프(20)는 반도체 다이(10)의 활성화면에 전기 접속된다. 본 기술분야에 공지된 바와 같이, 도 1에 도시된 반도체 다이(10)는 범프된(bumped) 것으로 고려된다. 범프된 다이는 활성화면이 기판에 대한 연이은 본딩을 위해 하향으로 직면되는(도시된 바와 같음) 것과 같이 플립된다. 솔더 범프는 공지 기술인 제어된 붕괴 칩 접속(Controlled Collapse Chip Connection; C4) 기술에 따라 형성되거나 선택적 범핑 기술(즉, 스텐실 인쇄 방법이나 솔더 젯 방법)에 의해 형성될 수 있다. 또한, 다이싱 스트리트(dicing street: 102)는 도 3에 관해서 더욱 상세히 후술되는 다이 외주면(30)를 따라 묘사되어 있다. ILD 층(12)은 실리콘 디옥사이드, 실리콘 니트라이드, 실리콘 옥시니트라이드, 폴리마이드 등과 같은 임의의 적절한 유전 물질로 형성될 수 있다. 불활성화층(18)은 활성화면의 보호를 위해 제공되고, 포스포실리케이트 유리, 실리콘 니트라이드, 폴리마이드층 등을 포함하는 합성 구조물의 형태를 취할 수 있다. 또한, 도 1에서 사용된 용어를 명료히 하기 위해, UBM 패드(15)와 함께 솔더 범프(20)는 반도체 다이의 표면상에 형성된 전기 접촉부로서 고려된다. 상기 전기 접촉부는 다른 형태로 구체화될 수 있다는 것이 이해될 것이다. 예를 들어, 솔더 범프(20)는 골드 와이어 스터드 범프 및 무전해 니켈/금 도금 범프와 같은 다른 메탈 범프 또는 전도성 폴리머 범프로 대체될 수 있다. 또한, 전기 접촉부는 열경화성 수지 또는 열가소성 필름 또는 열가소성 페이스트에서 분산되는 니켈 분말 또는 금 도금 폴리머 비드와 같은 전도성 성분을 함유하는 폴리머층으로 층이 형성된 범프되지 않은 메탈 패드로서 구체화될 수도 있다. 본 기술분야에서 공지된 바와 같이, 전기 접속은 범프되지 않은 메탈 접촉 패드와 기판상의 결합 트레이스(예를 들어, 다이렉트 칩 어태치 본드 패드(direct chip attach(DCA) bond pad)) 사이에 전도성 성분의 박층이 존재되도록 반도체 다이와 기판 사이에 압력을 가함으로써 실행된다. 이러한 형태의 폴리머 물질은 일반적으로 이방성 전도 접착제로서 고려된다. 또한, 상기 접착제는 상기 골드 와이어 스터드 범프와 무전해 니켈/골드 범프, 및 그와 유사한 구조체에 사용될 수도 있다.
도 1 및 도 2에서의 기판(50)을 보면, 도시된 구조체는 절연층(51)을 포함하고, 양호하게는 유기 폴리머로 형성된다. 그러나, 절연층(51)은 본 기술분야에서 공지된 바와 같은 절연 세라믹 물질로 형성될 수도 있을 뿐 아니라, 메탈층을 통해 연장되는 비아(via)를 통해 대향 표면상에 형성되는 절연 필름을 구비한 메탈층으로서 형성될 수도 있다. 본 발명의 한 실시예에 따르면, 절연층(51)을 형성하는 유기 폴리머는 폴리마이드 플렉시블 회로 또는 유리섬유 강화 에폭시 적층물로 이루어질 수 있다. 방향성의 합성 폴리아미드 섬유(aramid fiber)와 같은 유기 강화물은 유리섬유 성분 대신에 이용될 수도 있다. 도 1에 도시된 바와 같이, 절연층(51)의 제 1 표면(즉, 상부면)상에, 복수의 DCA 본드 패드(52)가 형성되고, 그것은 각각 반도체 다이(10)의 솔더 범프(20)와 정렬된다. 솔더 마스크(53)는 기판(50)과 반도체 다이(10) 사이의 효과적인 결합을 위해 재유동 단계동안 솔더 범프(20)를 포함하는 솔더 물질의 바람직하지 않은 유동을 방지하기 위해 제공된다. 도시된 바와 같이, 비아(54) 또는 구멍을 통해 도금되는 형태의 복수의 전기 연결부는 기판의 제 2 표면 즉, 저부면상에 제공된 볼 그리드 어레이 본드 패드(ball grid array (BGA) bond pad: 56)에 DCA 본드 패드(52)를 접속시킨다. 제 2 솔더 마스크(57)는 상부에 BGA 볼(58)이 형성된 BGA 본드 패드(56)상에 제공되고, BGA 볼(58)은 일반적으로 솔더 물질로 형성된다. 도면 부호 60은 기판의 외주면면을 나타낸다. 본원에 사용된 용어인 기판은 반도체 다이를 운반하는 기계 부품으로 고려되며, 프린트 기판을 통과하는 것과 같이 반도체 다이로부터 다음 레벨의 연결부까지 전기 접속을 제공하는 전기 접속 요소(본원에서는 요소 52, 54, 56 및 58)를 갖는(즉, 지지하는) 기계 부품으로 고려된다.
도 2를 보면, 완전하게 패키지된 반도체 장치(1)가 도시되고, 여기에서, 기판(50)은 반도체 다이(10)에 결합된다. 기판(50)은 반도체 다이(10)상에 위치되고 하부충전 캡슐화 층(underfill encapsulation layer: 70)은 반도체 다이(10)와 기판(50) 사이에 제공된다. 하부충전 캡슐화 층은 기판에 의해 노출되는 반도체 다이의 활성화면과 기판 외주면면(60)을 연결시키는 필렛(fillet)을 포함한다. 필렛은 기판 외주면면(60)을 따라 하부충전 캡슐화 층(70) 물질의 습윤 작용에 의해 형성된다. 전기 접속부는 하부충전 캡슐화 층(70)의 형성을 수반하는데 효과적이거나, 재유동과 같은 하부충전 캡슐화 층(70)의 형성 이전에 효과적일 수 있다. 하부충전 캡슐화 층 물질은 일반적으로 종래 기술(예를 들어, 가열)에 의해 경화되는 구형 용화된 실리카 입자-충전 에폭시 수지로 형성된다. 하부충전 캡슐화 층(70)은 다이의 하나 이상의 에지에서 물질 주위를 증착하는 것과 같은 공지된 기술과 반도체 다이(10)와 기판(50) 사이의 공유 영역 내로 당겨지는 모세관 작용에 의존하는 공지된 기술 중 어느 한 기술에 의해 증착될 수 있다.
또한, 복수의 모든 전기 접촉부(즉, 솔더 범프(20)와 UBM 패드(15))는 기판(50)의 외주면 내에 위치된다. 본 발명의 이러한 특정 양태는 외부 환경으로부터 패키지된 반도체 장치까지 모든 전기 접속부를 절연하는데 유리하다. 또한, 본 발명은 주위 본딩보다 CSP에서 반도체와 기판 사이의 어레이 본딩을 허용한다. 더불어, 본 발명에 따른 어레이 본딩은 주위 본딩을 사용하는 공지된 CSP 위로 반도체 다이와 기판 사이의 비교적 큰 크기의 차이를 허용한다. 상기 공지된 CSP에서 기판 크기의 감소는 다이와 기판 사이의 유난히 긴 본딩 리드를 초래한다. 상기 긴 본딩 리드는 현재 주위 본딩형 CSP에 사용되는 상대적으로 짧은 본딩 리드의 열적 안정도가 결핍되어, 더욱 손쉽게 손상될 수 있다.
도 1 및 도 2에 도시된 실시예에서, BGA 볼(58)은 반도체 다이(10)에 부착하기 전에 기판(50)상에 제공되고, BGA 볼(58)이 기판(50)에 부착되고, 이어서 양호한 웨이퍼 포맷에서 혹은 다이 단일화 후에 반도체 다이(10)에 부착된다는 것을 이해해야 한다. 도 1 및 도 2에 도시된 실시예에 따르면, 솔더 범프(20)는 기판(50)과 반도체 다이(10) 사이의 효과적인 전기적 연결부에 이용되고, 하부충전 캡슐 봉함물질로 하부충전된다. 하부충전 캡슐 봉함은 전기 접촉과 동시에 형성될 수 있다. 본 실시예에서, 하부충전 캡슐화 층(70)을 형성하는 물질은 먼저, 반도체 다이상에 증착되고, 이어서 그 위에 기판이 위치된다. 계속되는 처리 공정에서, 범프(20)와 DCA 본드 패드(52) 사이의 전기적 연결부(예를 들어, 재유동에 의해)와 하부충전 캡슐화 층(70)의 부착이 완성된다(예를 들어, 경화에 의해). 재유동과 경화는 동시에 수행될 수 있다.
도 3을 보면, 웨이퍼 형성부에서 복수의 반도체 다이의 패키지의 평면도가 도시된다. 도시된 바와 같이, 복수의 반도체 다이(본 실시예에서는 13개)는 동시에 패키지된다. 기판의 크기(X', Y')와 반도체 다이의 크기(X, Y)는 서로 직각을 이룬다. 여기서, (i) 기판의 크기(X')는 반도체 다이의 크기(X)보다 작고, (ii) 기판의 크기(Y')는 반도체 다이의 크기(Y)보다 작다는 것이 도시된다. 그러나, 본 발명에 따라, 크기(X', Y') 중의 하나 혹은 다른 하나는 반도체 다이의 대응 크기(X, Y)보다 작아질 수 있다는 점에 주목해야 한다. 본 실시예에서, 다이싱 스트리트(102)를 따른 다이의 단일화 동안, 다이(10)의 에지 너머로 연장되는 기판 에지는 기판의 에지와 일직선으로 되어 있는 다이 에지를 남기기 위해 동시에 절단될 것이다. 그러나, 두 크기(X', Y')가 반도체 다이의 크기(X, Y)보다 작아지는 것이 양호하다.
도 3에 도시된 바와 같이, 반도체 웨이퍼(100)는 각각의 다이를 서로 분리시키는 다이싱 스트리트(102)를 갖는다. 다이싱 스트리트(102)를 따르는 물질은 도 1 및 도 2에 점선으로 도시된 바와 같이 실질적으로 제거된다.
도 4 내지 도 6은 도 1 내지 도 3에 대해서 상술된 실시예와 유사한 본 발명의 선택적인 실시예를 도시한다. 도 4 내지 도 6에서, 반도체 다이(10)는 10 mm2이고, 0.4 mm의 두께를 가지고, 100개의 전기 접촉부를 갖는다. 기판은 두께가 0.5 mm이다. 도 4 내지 도 6에서 매우 이상적인 반도체 다이(10)를 묘사하였지만, 세 개의 다른 재분포 구성이 도시된다.
먼저, 도 4에서, 비교적 고정된 재분포 구성이 도시되는데, 여기에는 81개의 BGA 볼(58)이 5 mm2의 기판상에 0.5 mm 피치로 설치된다. 도 5에는 120개의 BGA 볼(58)이 7.5 mm2의 기판상에 0.65 mm 피치로 설치되는 것이 도시된다. 마지막으로, 도 6에는 144개의 BGA 볼(58)이 9.5 mm2의 기판상에 0.80 mm 피치로 설치되는 것이 도시된다. 도 4에 따르면, 비교적 고정된 재분포 구성이 도시되고 기판(50)의 풋프린트를 최소화한다는 관점에서 유리하다. 기판(50)의 풋프린트 최소화는 기판(50)과 그것이 부착되는 프린트 기판 사이의 접속에 대한 신뢰도를 향상시킨다. 도시된 바와 같이, 기판(50)을 너머 그 주위로 연장되는 반도체 다이(10)의 부분은 회로 기판(도시되지 않음)에 대해 BGA 볼에 의해 한정된 결합부상의 응력에 그다지 기여하지는 않고, 그 응력은 열팽창 계수 부정합에 기인된다. 기판(50)의 에지 너머로 연장되는 상기 다이 영역은 도 3에 도시된 하부충전 캡슐화 층(70)의 필렛(72)에 의해 기판(50)에 단지 열-기계적으로 결합된다. 이러한 이점에도 불구하고, 도 1 및 도 2에 관해 도시된 실시예에서처럼, 회로 접촉 패드가 반도체 다이(10)의 외주면에 인접하여 형성된다고 가정하면, 비교적 긴 재분포 네트(net)는, 바람직하지 않은 기생 손실을 유발시키고 반도체 다이(10)로부터 기판(50)까지의 열전달에 부정적인 영향을 갖도록 하는 것이 필요해진다. 핀의 총 개수가 100개의 전기 접촉부(다이와 기판 사이의)로부터 81개의 접촉부까지 감소된다는 것도 주목해야 한다. 이와 같은 전기 접촉부 개수의 감소는 통상적인 전원 및 접지면, 또는 기판 내의 평면 세그먼트의 사용을 통해 성립된다.
도 1에 도시된 고정된 재분포 구성과 연관된 적절한 설계상의 구속을 고려하여, 고주파 또는 고전원 장치는 도 5 및 도 6에 도시된 것과 같은 조금 덜 고정된 재분포 구성을 필요로 한다. 도시된 바와 같이, 도 5 및 도 6은 전기적 실행 및 전원 소산을 향상시키는 BGA 볼 개수의 증가를 제공한다. 모든 실시예가 히트 싱크 기술과 호환되고, 히트 싱크는 반도체 다이(10)의 불활성면에 부착될 수 있다.
상술된 바와 같이, 본 발명이 본 기술분야에 따른 몇가지 필요를 처리하는 향상된 서브-칩-스케일 패키지를 제공한다는 것은 명백하다. 본 발명에 따르면, 기판의 풋프린트를 감소시킴으로써, 다이와 기판 사이의 연결 신뢰도가 향상될 뿐 아니라, 기판과 프린트 기판 사이의 연결 신뢰도도 향상된다. 기판이 반도체 다이와 동일한 크기인 상이한 실제 칩-스케일 패키지에 대해서는, 본 발명은 기판의 세그먼트 대신에 기판 에지 너머로 연장되는 다이의 영역을 희생시키는 하부충전 캡슐 봉함 필렛의 형성을 제공하고, 상기 기판은 통상의 CSP 내의 상기 영역에서 다이의 위에 놓인다. 이는 다이와 기판 사이의 열팽창 계수 부정합으로 인한 응력을 완화시키는데 효과적으로 도시된다. 또한, 본 발명은 기판 크기 감소로 인해 기판에 대한 비용을 대략 40 내지 80% 정도 감소시키는 수단을 제공한다. 또한, 종래의 플립-칩 패키지 장치가 본 발명의 정신에 따른 패키지된 반도체 장치와 협력될 수 있기 때문에, 본 발명은 반도체 제조자들에게 추가경비를 들여야 하는 부담을 없애준다. 그리고, 본 발명은 웨이퍼 레벨 패키지를 가능하게 하고, 웨이퍼 상의 모든 반도체 다이는 동시에 패키지될 수 있다.
또한, 본 발명은 패키지 작업동안 보다 높은 양품율로 생산량을 증가시킨다. 특히, 종래 기술과는 달리, 본 발명의 실시예에 따른 기판은 단일화 전에 웨이퍼 형태로 반도체 다이상에 위치된다. 반도체 다이가 웨이퍼상에 형성된 정밀도로 인해, 대단히 정확한 기점이 웨이퍼상에 전체적으로 형성될 수 있고, 웨이퍼상의 다이에 대한 매우 정확한 관계를 갖는다. 적절한 이미징 시스템(imaging system)은 웨이퍼상의 전체 기점(global fiducial)을 검출할 수 있으므로, 단지 전체 기점의 사용에 의해 특정 다이상에 기판의 정확한 위치를 제공한다. 반대로, 종래 기술에 따르면, 복수의 기판 내로 단일화되는 프린트 기판이 제공되고, 그 위에 단일화된 다이가 부착된다. 그러나, 종래 기술에 따르면, 프린트 기판은 비교적 낮은 정확도의 전체 기점으로 이루어지고, 본 발명에 따라 웨이퍼상의 전체 기점에 의해 제공되는 것과 같은 정렬도(degree of alignment)를 제공할 수는 없다. 이는 감시 시스템이 기판상의 국부적인 기점과 다이 사이에 위치되어야만 하므로 제품 산출량을 감소시킨다.
특허청구범위에 의해 한정된 바와 같은 본 발명의 정신 및 범위로부터 일탈함이 없이 본 발명에 대한 변형이 이루어질 수 있다는 것을 주목해야 한다. 예를 들어, 도면에 도시되지는 않았을 지라도, 기판은 단일 시트 또는 몇몇 멀티-유니트 세그먼트 형태로 함께 접속되어 전체 웨이퍼 상부에 놓일 수 있다. 이어서 다이싱은 기판을 서로 분리시키는 기능을 한다. 단일 기판의 사용은 그것이 사전에 프로브 테스트된 웨이퍼상에 위치되는 기판의 소모 비용을 절감시키기 때문에 매우 양호하다.
본 발명은 기판이 반도체 다이의 대응 크기보다 작은 하나 이상의 X 크기 및 Y 크기를 가지는 서브-칩-스케일 패키지 구조를 가지며, 웨이퍼 레벨 즉, 반도체 다이가 단일화되기 전에 반도체 다이의 패키지 작업을 허용하는 반도체 장치를 제공한다.

Claims (5)

  1. 서로 수직되는 반도체 다이의 X 및 Y 크기와 표면을 갖는 반도체 다이(10)와,
    반도체 다이 표면상의 복수의 전기 접촉부(20)와,
    반도체 다이의 위에 놓이며 복수의 전기 접촉부에 전기 접속되는 기판(50)을 포함하고,
    상기 기판은 서로 수직되는 X' 및 Y' 크기를 가지고, (i)하나 이상의 기판의 X' 크기는 반도체 다이의 X 크기보다 작고, (ii)하나 이상의 기판의 Y' 크기는 반도체 다이의 Y 크기보다 작고, 기판은 외주면을 가지고, 복수의 전기 접촉부는 기판의 외주면 내에 위치되는 반도체 장치.
  2. 제 1항에 있어서, 반도체 다이와 기판 사이에 하부충전 캡슐화 층(70)을 부가로 포함하는 반도체 장치.
  3. 제 1항에 있어서, 외주면을 가지는 상기 반도체 다이는 외주면에 인접하여 설치되는 복수의 회로 접촉 패드와 그 복수의 회로 접촉 패드로부터 반도체 다이의 중심부쪽으로 연장되는 복수의 재분포 트레이스(trace)를 부가로 포함하는 반도체 장치.
  4. 복수의 반도체 다이중 각각의 반도체 다이가 표면과 X 및 Y 크기를 가지고, 각각의 반도체 다이의 X 크기 및 Y 크기가 서로 수직된 복수의 반도체 다이를 갖는 웨이퍼를 제공하는 웨이퍼 제공 단계와,
    상기 각각의 반도체 다이의 표면상에 복수의 전기 접촉부를 형성하는 전기 접촉부 형성 단계와,
    복수의 기판중 각각의 기판이 복수의 반도체 다이중 각각의 반도체 다이의 복수의 전기 접촉부에 전기 접속되도록, 복수의 반도체 다이 위로 복수의 기판을 위치시키는 위치 단계를 포함하고,
    상기 각각의 기판은 서로 수직된 X' 및 Y' 크기를 가지고, (i)하나 이상의 상기 각각의 기판의 X' 크기는 상기 각각의 반도체 다이의 X 크기보다 작고, (ii)하나 이상의 상기 각각의 기판의 Y' 크기는 상기 각각의 반도체 다이의 Y 크기보다 작은 반도체 장치의 제조 방법.
  5. 제 4항에 있어서, 상기 위치 단계 후에 각각의 반도체 다이를 단일화하는 단일화 단계를 부가로 포함하는 반도체 장치의 제조 방법.
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