KR100609334B1 - 감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법 - Google Patents

감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법 Download PDF

Info

Publication number
KR100609334B1
KR100609334B1 KR1020050050501A KR20050050501A KR100609334B1 KR 100609334 B1 KR100609334 B1 KR 100609334B1 KR 1020050050501 A KR1020050050501 A KR 1020050050501A KR 20050050501 A KR20050050501 A KR 20050050501A KR 100609334 B1 KR100609334 B1 KR 100609334B1
Authority
KR
South Korea
Prior art keywords
circuit member
photosensitive polymer
wafer
polymer layer
connection
Prior art date
Application number
KR1020050050501A
Other languages
English (en)
Inventor
권용재
이강욱
한성일
마금희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050050501A priority Critical patent/KR100609334B1/ko
Priority to US11/311,349 priority patent/US20060278991A1/en
Application granted granted Critical
Publication of KR100609334B1 publication Critical patent/KR100609334B1/ko
Priority to US12/213,857 priority patent/US20080318363A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01052—Tellurium [Te]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

본 발명은 감광성 폴리머가 갭필된 적층 회로부재 및 그 제조 방법에 관한 것으로, 제 1 회로부재와 제 2 회로부재 사이에 접속 범프를 이용하여 접합 공정과 갭필 공정을 별도로 진행함으로 발생되는 열적 스트레스를 해소하고 제 1 회로부재와 제 2 회로부재 사이의 갭필 능력을 향상시켜 보이드나 박리가 발생되는 것을 억제하기 위해서, 제 1 회로부재와 제 2 회로부재의 마주보는 적어도 일면에 감광성 폴리머층을 형성한 후 제 1 회로부재와 제 2 회로부재를 열압착시킴으로써, 제 1 회로부재의 접속 범프는 제 2 회로부재의 접속 패드에 접합되고 감광성 폴리머 층은 제 1 회로부재와 제 2 회로부재 사이를 갭필하여 제조된 감광성 폴리머가 갭필된 적층 회로부재 및 그 제조 방법에 관한 것이다.
그리고 제 1 회로부재와 제 2 회로부재 계면의 적어도 일면에 형성된 감광성 폴리머층을 열압착으로 완전 경화시키기 때문에, 감광성 폴리머층이 접속 범프가 삽입된 접속 구멍을 채우는 정도의 유동만 발생되기 때문에, 갭필 과정에서 유동하는 감광성 폴리머에 의해 접속 범프가 손상되는 것을 억제할 수 있는 장점도 있다.
감광성 폴리머, 갭필층, 사진, 웨이퍼, 적층

Description

감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법{STACK CIRCUIT MEMBER GAP-FILLED PHOTO SENSITIVE POLYMER AND METHOD FOR MANUFACTURING THEREOF}
도 1은 종래기술에 따른 배선기판에 플립 칩 본딩된 반도체 칩을 갭필하는 상태를 보여주는 부분 단면도이다.
도 2는 본 발명의 제 1 실시예에 따른 감광성 폴리머가 갭필된 적층 회로부재를 보여주는 단면도이다.
도 3 내지 도 8은 도 2의 적층 회로부재의 제조 방법의 일 예를 보여주는 도면들이다.
도 9 내지 도 13은 도 2의 적층 회로부재의 제조 방법의 다른 예를 보여주는 도면들이다.
도 14는 본 발명의 제 2 실시예에 따른 감광성 폴리머가 갭필된 웨이퍼 레벨 적층 회로부재를 보여주는 단면도이다.
도 15 내지 26은 도 14의 웨이퍼 레벨 적층 회로부재의 제조 방법의 일 예를 보여주는 도면들이다.
* 도면의 주요 부분에 대한 설명 *
20, 120 : 제 1 회로부재(배선기판) 23, 146 : 접속 패드
25, 125 : 볼 패드 30 : 제 2 회로부재(반도체 소자)
31, 146 : 접속 범프 50, 150, 250 : 감광성 폴리머층
51, 151 : 창 70, 170 : 솔더 볼
80 : 이송 수단 100, 200 : 적층 회로부재
130, 230 : 제 2 회로부재(칩 스케일 패키지)
134 : 반도체 칩 139 : 웨이퍼
145 : 관통 전극 160, 260 : 서포트 기판
161 : 재가공 접착제 190 : 절단기
본 발명은 적층 회로부재 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 적층할 회로부재 사이에 패터닝된 감광성 폴리머층을 이용하여 열압착으로 갭필 공정과 전기적 연결 공정을 동시에 진행할 수 있는 감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법에 관한 것이다.
반도체 칩(semiconductor chip)에 적용되는 본딩 기술은 와이어 본딩(wire bonding), 탭(TAB; Tape Automated Bonding), 플립 칩 본딩(flip chip bonding) 및 에이씨에프(ACF; Anisotropic Conductive Film) 본딩 기술 등이 있다. 특히, 오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하여 제공하는 데 있기 때문에, 반도체 칩을 직접 배선기판에 실장하는 기술인 플립 칩 본딩 기술에 대한 연구가 활발히 진행되고 있다.
플립 칩 본딩 기술은 반도체 칩의 칩 패드(chip pad)에 외부접속단자로서 활용할 수 있는 접속 범프(connecting bump)를 형성하고, 그 접속 범프와 배선기판을 접속하는 방식으로 반도체 칩을 실장하는 기술이다. 칩 패드 상에 형성되는 접속 범프에는 솔더 범프(solder bump), 금 범프(Au bump), 지주 범프(stud bump) 등이 있으며, 솔더 범프와 금 범프는 도금 방법을 활용하여 형성하고, 지주 범프는 와이어 본딩 방법을 활용하여 형성한다.
플립 칩 본딩 방법으로 반도체 칩을 배선기판에 실장하는 경우에, 반도체 칩과 배선기판 사이의 열팽창 계수의 차이로 인한 불량을 방지하기 위해서, 플립 칩 본딩된 부분을 충진제로 메워주는 갭필(gap-fill; 언더필(underfill)이라고도 함) 공정을 진행한다. 갭필 방법으로는 도 1에 도시된 디스펜싱법(dispensing method)이 널리 사용되고 있다. 즉, 반도체 칩(12)의 일면에 형성된 접속 범프(14)를 배선기판(10)에 플립 칩 본딩 방법으로 접합한 이후에, 반도체 칩(12)의 일측에 배치된 디스펜서(16; dispenser)에서 액상의 충진제(18)를 주입하여 반도체 칩(12)과 배선기판(10) 사이의 플립 칩 본딩된 부분을 메워준다. 도면부호 19는 충진제(18)를 밀어주는 피스톤(19)이다.
이와 같은 디스펜싱법에 있어서, 충진제(18)의 충진속도는 반도체 칩(12)과 배선기판(10) 사이의 표면 장력(surface tension)에 의해 결정되기 때문에, 충진시간이 오래 걸리고 접속 범프(14)의 수가 많을 경우 내부에 보이드(void)가 발생될 가능성이 높다. 특히 웨이퍼 대 웨이퍼로 적층한 이후에 진행되는 갭필 공정은 갭필 영역이 반도체 칩 단위보다는 훨씬 넓기 때문에, 보이드가 발생된 확률은 더욱 증가하게 되고, 완전히 갭필이 이루어지지 않는 갭필 불량도 발생될 수 있다.
이와 같은 문제점을 해결하기 위한 방법으로, 미국특허공보 제 5,866,442 호에 개시된 바와 같이, 충진제의 충진속도를 높이기 위해서 인젝션 압력(injection pressure)을 증가시키거나 진공(vacuum)을 이용하는 방법이 있다.
그러나, 플립 칩 본딩된 부분으로 충진제를 주입시키기 위해서 인젝션 압력을 증가시키는 경우, 소정의 유속으로 충진되는 충진제에 의해 범프가 밀리는 불량이 발생될 수 있다. 그 뿐만 아니라 미국특허공보 제 5,866,442 호에 개시된 바와 같이 진공을 이용하는 갭필 장치는 압축 펌프, 진공 펌프와 같은 복잡한 장치를 별도로 구비해야 하기 때문에, 설치비가 많이 소요되는 문제점을 안고 있다. 그리고, 복수개의 기판들에 대한 언더필 공정을 동시에 진행할 수 없기 때문에, 생산성이 떨어지는 문제점도 안고 있다. 또한 웨이퍼 수준에서는 갭필 영역이 넓기 때문에, 여전히 갭필 불량이 발생될 수 있다. 자연적인 갭필 방법보다는 갭필 시간이 짧겠지만 여전히 갭필 공정 시간이 긴 문제점을 안고 있다.
그리고 이와 같은 종래의 갭필 방법은 반도체 칩을 배선기판에 플립 칩 본딩하기 위해서 리플로우하는 과정에서 1차적으로 열적 스트레스가 반도체 칩에 작용하고, 다음으로 갭필한 이후에 충진제를 경화시키는 과정에서 2차적으로 열적 스트레스가 반도체 칩에 작용하기 때문에, 반복적인 열적 스트레스에 따른 반도체 칩의 신뢰성이 떨어지는 문제가 발생될 수 있다.
그 외 갭필 소재로 이방성 도전성 필름(Anisotropic Conductive Film; ACF)이나 비전도성 필름(NonConductive Film; NCF)과 같은 필름 소재도 사용되지만, 미세 간극에서의 퍼짐이 좋지 않아 간극 사이에 보이드가 발생될 확률이 높기 때문에, 칩 대 칩 적층이나 웨이퍼 대 웨이퍼 적층 시 미세 간극을 채우는 갭필 소재로는 적합하지 못한다.
따라서, 본 발명의 제 1 목적은 갭필 공정과 전기적 접속 공정을 함께 진행하여 열적 스트레스에 따른 반도체 소자의 신뢰성이 떨어지는 문제점을 최소화할 수 있도록 하는 데 있다.
본 발명의 제 2 목적은 갭필 능력을 향상시켜 보이드나 박리가 발생되는 것을 최소화할 수 있도록 하는 데 있다.
본 발명의 제 3 목적은 갭필 과정에서 접속 범프가 손상되는 것을 억제할 수 있도록 하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 제 1 회로부재와 제 2 회로부재의 마주보는 적어도 일면에 감광성 폴리머층을 형성한 후 제 1 회로부재와 제 2 회로부재를 열압착시킴으로써, 제 1 회로부재의 접속 범프는 제 2 회로부재의 접속 패드에 접합되고 감광성 폴리머 층은 제 1 회로부재와 제 2 회로부재 사이를 갭필하여 제조된 감광성 폴리머가 갭필된 적층 회로부재를 제공한다.
본 발명에 따른 적층 회로부재는 상부면에 접속 패드들이 형성된 제 1 회로 부재를 갖는다. 감광성 폴리머층은 제 1 회로부재의 상부면에 소정의 두께로 형성되며 사진 공정에 의해 접속 패드들이 각기 노출되게 접속 구멍이 형성된다. 그리고 제 2 회로부재는 하부면이 감광성 폴리머층의 상부면에 열압착으로 부착되며 접속 패드에 대응되게 하부면으로 돌출되어 접속 패드에 열압착되어 접합되는 접속 범프를 갖는다. 이때 감광성 폴리머층은 제 1 회로부재와 제 2 회로부재 사이를 갭필한다.
본 발명에 따른 적층 회로부재의 감광성 폴리머로는 감광성 성분이 포함된 열경화성 폴리머를 사용하는 것이 바람직하다.
본 발명에 따른 적층 회로부재의 제 1 회로부재와 제 2 회로부재로는 배선기판 또는 반도체 소자가 사용될 수 있다. 이때 배선기판으로 인쇄회로기판, 테이프 배선기판, 세라믹 배선기판, 실리콘 배선기판 등이 사용될 수 있다. 반도체 소자로는 반도체 칩, 반도체 패키지 또는 웨이퍼일 수 있다.
본 발명은 또한 감광성 폴리머가 갭필된 적층 회로부재의 제조 방법을 제공한다. 즉, 상부면에 접속 패드들이 형성된 제 1 회로부재와, 접속 패드들에 각기 대응되게 하부면에 접속 범프가 형성된 제 2 회로부재를 준비하는 단계로부터 출발한다. 제 1 회로부재의 상부면과 제 2 회로부재의 하부면 중 적어도 일면에 감광성 폴리머층을 형성한다. 감광성 폴리머층 자체를 사진 공정으로 패터닝하여 접속 패드와 상기 접속 범프을 노출시킨다. 감광성 폴리머층이 소정의 강도를 유지할 수 있도록 소프트 경화한다. 제 1 회로부재의 접속 패드에 제 2 회로부재의 접속 범프가 위치하도록 제 1 회로부재의 상부면에 제 2 회로부재를 탑재한다. 그리고 제 1 회로부재와 제 2 회로부재를 열압착시켜 감광성 폴리머층을 매개로 제 1 회로부재와 제 2 회로부재를 접착시키면서 접속 범프를 접속 패드에 접합시키는 단계를 포함한다. 이때 열압착 단계에서 감광성 폴리머층은 제 1 회로부재와 제 2 회로부재 사이를 채운 후 완전 경화된다.
본 발명에 따른 제조 방법에 있어서, 감광성 폴리머층은 제 1 회로부재의 상부면과 제 2 회로부재의 하부면 중 한 면에만 형성될 수 있다. 이 경우 감광성 폴리머층이 형성되지 않은 면에는 감광성 폴리머층과 양호한 접합성을 발휘하는 접착성 촉진제를 코팅하는 것이 바람직하다.
본 발명에 따른 제조 방법에 있어서, 감광성 폴리머층을 소프트 경화하는 단계는 감광성 폴리머층을 완전 경화하는 온도보다는 낮은 온도 조건에서 진행된다.
본 발명은 또한 감광성 폴리머 갭필된 웨이퍼 레벨 반도체 장치의 제조 방법을 제공한다. 즉 상부면에 접속 패드가 노출되어 있고 접속 패드 아래의 하부면에 접속 범프가 돌출된 반도체 칩들을 갖는 웨이퍼와, 상부면에 접속 범프에 대응되게 기판 패드가 형성된 배선기판을 준비하는 단계로부터 출발한다. 배선기판의 상부면과 웨이퍼의 하부면 중 적어도 일면에 감광성 폴리머층을 형성한다. 감광성 폴리머층 자체를 사진 공정으로 패터닝하여 접속 범프와 기판 패드를 감광성 폴리머층 밖으로 노출시킨다. 감광성 폴리머층이 소정의 강도를 유지할 수 있도록 소프트 경화한다. 배선기판의 기판 패드에 웨이퍼의 접속 범프가 위치하도록 배선기판의 상부면에 웨이퍼를 탑재시킨다. 배선기판과 웨이퍼를 열압착시켜 감광성 폴리머층을 매개로 배선기판과 웨이퍼를 접착시키면서 접속 범프를 상기 기판 패드에 접합시킨다. 그리고 반도체 칩들 사이의 영역을 따라서 절단하여 웨이퍼를 개별 반도체 장치로 분리하는 단계를 포함한다. 이때 열압착 공정시 감광성 폴리머층은 배선기판과 웨이퍼 사이를 채운 후 완전 경화된다.
본 발명에 따른 웨이퍼 레벨 반도체 장치의 제조 방법에 있어서, 웨이퍼의 하부면을 연마하는 단계를 더 포함하며, 연마 단계를 진행하기 전에 웨이퍼의 상부면에 재가공 접착제를 개재하여 서포트 기판을 부착한다. 서포트 기판으로는 웨이퍼와 열팽창계수가 유사한 실리콘 이나 유리 소재의 기판이 사용될 수 있다.
본 발명에 따른 웨이퍼 레벨 반도체 장치의 제조 방법에 있어서, 웨이퍼 하부면으로 돌출된 접속 범프의 높이를 맞추기 위해서 접속 범프를 연마하는 단계를 더 진행할 수 있다.
그리고 본 발명에 따른 웨이퍼 레벨 반도체 장치의 제조 방법에 있어서, 웨이퍼 상부면에 적어도 하나 이상의 웨이퍼를 차례로 적층하되 웨이퍼 사이에 감광성 폴리머층을 개재하여 적층하는 단계를 더 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
제 1 실시예
도 2는 본 발명의 제 1 실시예에 따른 감광성 폴리머가 갭필된 적층 회로부재(100)를 보여주는 단면도이다.
도 2를 참조하면, 본 발명의 제 1 실시예에 따른 적층 회로부재(100)는 제 1 회로부재(20)의 상부면에 제 2 회로부재(30)가 본딩되고, 제 1 및 제 2 회로부재 (20, 30) 사이에 감광성 폴리머층(50)이 갭필된 구조를 갖는다. 즉 제 1 회로부재(20)는 상부면에 접속 패드들(23)이 형성되어 있다. 감광성 폴리머층(50)은 제 1 회로부재(20)의 상부면에 소정의 두께로 형성되며, 사진 공정에 의해 접속 패드들(23)이 각기 노출되게 창(51)이 형성되어 있다. 제 2 회로부재(30)는 하부면이 감광성 폴리머층(50)의 상부면에 열압착으로 부착되며, 접속 패드(23)에 대응되게 하부면으로 돌출되어 접속 패드(23)에 열압착되어 접합되는 접속 범프(31)를 포함한다. 감광성 폴리머층의 창(51)을 통하여 제 2 회로부재의 접속 범프(31)가 삽입되어 창(51; window)에 노출된 접속 패드(23)에 접합된다. 제 1 회로부재(20)와 제 2 회로부재(30)의 열압착으로 감광성 폴리머층(50)은 제 1 회로부재(20)와 제 2 회로부재(30) 사이에 갭필된다. 그리고 제 1 회로부재(20)의 하부면에 형성된 볼 패드(25)에 솔더 볼(70)과 같은 외부접속단자가 형성되어 있다.
이때 제 1 및 제 2 회로부재(20, 30)로는 배선기판 또는 반도체 소자가 포함될 수 있다. 제 1 실시예에서는 제 1 회로부재(20)로는 배선기판이 사용되고, 제 2 회로부재(30)로는 반도체 소자가 사용된 예를 개시하였다. 즉 제 1 실시예에 따른 적층 회로부재(100)는 배선기판의 상부면에 반도체 소자가 본딩되고, 배선기판과 반도체 소자 사이는 감광성 폴리머층(50)이 갭필된 구조를 갖는다. 제 1 실시예에 따른 적층 회로부재(100)와 같이 배선기판에 반도체 소자가 실장된 제품을 반도체 장치라 한다.
제 1 실시예에 따른 적층 회로부재(100)는 갭필층으로 감광성 폴리머층(50)을 사용한 이유는 갭필 공정과 전기적 접속 공정인 접속 범프 접합 공정을 동시에 진행할 수 있기 때문이다. 구체적인 설명은 제 1 실시예에 따른 적층 회로부재(100)의 제조 방법에 대한 설명부분에서 후술하도록 하겠다.
이와 같은 구조를 갖는 제 1 실시예에 따른 적층 회로부재의 제조 방법의 일 예를 도 3 내지 도 8을 참조하여 설명하겠다. 여기서 본 제조 방법에 대한 설명에 있어서, 제 1 회로부재(20)는 배선기판이라 하고, 제 2 회로부재(30)는 반도체 소자라 한다.
제 1 실시예에 따른 적층 회로부재의 제조 방법의 일 예는, 도 3에 도시된 바와 같이, 제 1 회로부재로 사용되는 배선기판(20)을 준비하는 단계로부터 출발한다. 배선기판(20)은 양면에 구리 배선층(21)이 형성된 인쇄회로기판으로서, 구리 배선층(21)은 배선기판(20)의 상부면에 형성된 접속 패드들(23)과, 배선기판(20)의 하부면에 형성된 볼 패드(25)를 포함한다. 접속 패드(23)와 볼 패드(25)는 내부 배선(27) 또는 비아를 통하여 전기적으로 연결된다. 그리고 접속 패드들(23)과 볼 패드들(25)을 제외한 배선기판(20)의 상하부면에 형성된 구리 배선층(21)은 포토 솔더 레지스트(photo solder resist)와 같은 보호층(29)에 의해 외부환경으로부터 보호된다.
배선기판(20)으로 인쇄회로기판을 예시하였지만, 테이프 배선기판, 세라믹 배선기판 또는 실리콘 배선기판이 사용될 수 있다.
한편 본 실시예에 따른 배선기판(20)으로 하나의 반도체 소자를 실장하여 적층 회로부재로 제조되는 배선기판을 개시하였지만, 다수개의 반도체 소자를 실장하여 다수의 적층 회로부재를 동시에 제조할 수 있는 스트립(strip) 형태로 제공될 수 있다.
다음으로 도 4 및 도 5에 도시된 바와 같이, 배선기판(20)의 상부면에 창(51)을 갖는 감광성 폴리머층(50)을 형성하는 단계가 진행된다. 먼저 도 4에 도시된 바와 같이, 배선기판(20)의 상부면에 소정 두께의 감광성 폴리머층(50)을 형성하는 단계가 진행된다. 감광성 폴리머층(50)을 형성하는 방법으로 스핀 코팅 방법과 드라이 필름(dry film) 접착 방법이 사용될 수 있다. 스핀 코팅 방법은 회전하는 배선기판(20)의 상부면에 액상의 감광성 폴리머를 도포하여 형성하는 방법이다. 드라이 필름 접착 방법은 감광성 폴리머 필름을 배선기판(20)의 상부면에 접착하여 형성하는 방법이다. 본 실시예의 경우 배선기판(20)의 상부면에 하나의 반도체 소자를 실장하기 때문에, 드라이 필름 접착 방법을 사용하는 것이 적절하다.
이때 감광성 폴리머층(50)의 두께는 배선기판과 반도체 소자의 갭필 영역의 두께에 대응되게 형성하는 것이 바람직하다.
감광성 폴리머로는 열경화성 폴리머에 감광성 성분(Photo Active Component)이 포함된 소재가 사용될 수 있다. 열경화성 폴리머로는 에폭시(epoxy), 폴리이미드(polyimide), 노블락 레진(novolak resin) 등이 사용될 수 있다.
열경화성 폴리머로는 접속 범프가 접속 패드(23)에 접합되는 본딩 온도와 동일하거나 유사한 완전 경화 온도를 갖는 소재를 사용하는 것이 바람직하다.
그리고 도 5에 도시된 바와 같이, 접속 패드(23)가 노출되도록 감광성 폴리머층(50)을 패터닝하는 단계가 진행된다. 감광성 폴리머층(50) 자체가 감광성을 갖기 때문에, 패터닝을 위한 별도의 포토 마스크를 형성할 필요없이 감광성 폴리머 층(50)을 직접 패터닝하여 접속 패드(23)가 노출되게 창(51)을 형성할 수 있다. 물론 감광성 폴리머층(50)을 패터닝하는 방법은 통상적인 사진 공정과 동일한 방법으로 진행된다.
감광성 폴리머층(50)을 패터닝한 이후에 감광성 폴리머층(50)을 소프트 경화하는 단계가 진행된다. 즉 패터닝된 감광성 폴리머층(50)은 외력이 작용할 경우 유동성을 갖기 때문에, 감광성 폴리머층(50)을 형성한 이후에 배선기판(20)을 취급하는 과정에서 감광성 폴리머층(50)이 손상되는 것을 방지하기 위해서, 감광성 폴리머층(50)이 소정의 강도를 유지할 수 있도록 소프트 경화하는 단계를 진행한다.
소프트 경화는 감광성 폴리머층(50)을 완전 경화시키는 온도 조건 보다 낮은 온도 조건에서 진행되며, 1/3 내지 1/2 정도 경화시키는 것이 바람직하다. 예컨대, 감광성 폴리머층(50)의 완전 경화 온도가 150℃라고 가정했을 때, 100℃ 정도에서 소프트 경화 공정이 진행될 수 있다.
다음으로 도 6 내지 도 8에 도시된 바와 같이, 반도체 소자(30)를 배선기판(20)에 열압착하여 실장하는 단계가 진행된다. 먼저 도 6에 도시된 바와 같이, 배선기판(20) 위에 반도체 소자(30)를 정렬하는 단계가 진행된다. 반도체 소자(30)는 배선기판의 접속 패드(23)에 대응되게 하부면으로 돌출된 접속 범프들(31)을 갖는다. 배선기판의 접속 패드(23)에 대응되게 반도체 소자의 접속 범프(31)가 위치할 수 있도록 반도체 소자(30)의 위치를 정렬한다.
이때 반도체 소자(30)로서, 칩 패드에 직접 접속 범프가 형성된 반도체 칩이나 재배선을 통하여 접속 범프가 형성된 칩 스케일 패키지를 비롯하여 일반적인 볼 그리드 어레이 타입의 반도체 패키지가 사용될 수 있다.
다음으로 도 7에 도시된 바와 같이, 반도체 소자(30)를 배선기판의 감광성 폴리머층(50) 위에 탑재하는 단계가 진행된다. 이때 반도체 소자의 접속 범프(31)가 감광성 폴리머층의 창(51)에 삽입되게 반도체 소자(30)를 감광성 폴리머층(50) 위에 탑재한다.
예컨대 이송수단(80)이 반도체 소자의 접속 범프(31)가 형성된 면의 반대면을 흡착하여 배선기판(20)의 상부면에 정렬한 상태에서 감광성 폴리머층(50) 상부면에 반도체 소자(30)를 탑재하되, 반도체 소자의 접속 범프(31)가 그에 대응되는 배선기판의 접속 패드(23)가 노출된 감광성 폴리머층의 창(51)에 삽입되도록 반도체 소자(30)를 감광성 폴리머층(50) 상부면에 탑재한다.
특히 반도체 소자(30)가 탑재된 배선기판(20)에서 반도체 소자(30)가 이송도중 이탈하는 것을 방지하기 위해서 탑재할 때 소정의 힘으로 반도체 소자(30)를 눌러 감광성 폴리머층(50) 상부면에 탑재하는 것이 바람직하다. 즉 소정의 힘으로 반도체 소자(30)를 눌러 감광성 폴리머층(50) 상부면에 탑재함으로써, 소프트 상태의 감광성 폴리머층(50) 상부면에 반도체 소자(30)를 소정의 접착력으로 접착시킬 수 있다. 따라서 배선기판(20)의 이송도중 예컨대, 다음에 진행될 열압착 장치로 이동하는 도중에 배선기판(20)의 상부면에서 반도체 소자(30)가 이탈하는 것을 방지할 수 있다.
그리고 도 8에 도시된 바와 같이 열압착 단계가 진행된다. 즉, 감광성 폴리머층(50)이 완전 경화될 수 있는 온도 조건에서 배선기판(20)이 지지된 상태에서, 반도체 소자(30)에서 배선기판(20) 방향으로 소정의 힘을 작용함으로써, 반도체 소자의 접속 범프(31)를 접속 패드(23)에 접합시킨다. 이때, 열압착 단계가 진행될 때, 접속 범프(31)는 접속 패드(23)에 접합되고 소프트 경화 상태의 감광성 폴리머층(50)은 녹아 접속 범프(31) 주위를 채운 후 완전 경화된다.
한편 접속 범프(31)가 반도체 소자의 접속 패드(23)에 안정적으로 접합될 수 있도록, 구리 소재의 접속 패드(23)의 상부면에 솔더층을 형성할 수 있다.
아울러 반도체 소자(30)의 하부면에 감광성 폴리머층(50)이 안정적으로 접착될 수 있도록, 감광성 폴리머층(50)이 형성되지 않는 반도체 소자(30)의 하부면에 접착 촉진제(adhesion promoter)를 도포할 수 있다. 접착 촉진제로는 vinylthree acetoxysilane가 사용될 수 있다.
마지막으로 도 2에 도시된 바와 같이 솔더볼(70)을 부착하는 단계가 진행된다. 즉, 배선기판의 볼 패드(25)에 각기 솔더 볼(70)를 부착함으로써, 적층 회로부재(100)의 제조 공정은 완료된다.
따라서 배선기판(20)의 상부면에 감광성 폴리머층(50)을 형성함으로써, 감광성 폴리머층(50)을 완전 경화하여 갭필하는 공정과 접속 범프(31) 접합 공정을 함께 진행할 수 있기 때문에, 제조 공정을 간소화할 수 있을 뿐만 아니라 반도체 소자(30)에 작용하는 열적 스트레스를 줄일 수 있다.
감광성 폴리머층(50)이 배선기판(20)의 상부면에 형성된 상태에서 반도체 소자(30)를 실장하는 열압착 공정을 진행하기 때문에, 갭필 능력을 향상시켜 보이드나 박리가 발생되는 것을 최소화할 수 있다.
또한 반도체 소자(30)를 배선기판(20)에 탑재하기 위해 필요했던 플럭싱 공정과 플럭스 세정 공정이, 본 발명의 경우 단순히 반도체 소자(30)를 배선기판(20) 상부면의 감광성 폴리머층(50)에 탑재하는 것으로 공정이 끝나기 때문에, 제조 공정을 간소화할 수 있다. 아울러 반도체 소자의 접속 범프(31)를 감광성 폴리머층의 창(51)에 삽입되도록 감광성 폴리머층(50) 위에 반도체 소자(30)를 탑재하면 되기 때문에, 반도체 소자(30)를 배선기판(20)의 상부면에 정렬하여 탑재하여 공정을 쉽게 진행할 수 있다.
제 1 실시예에 따른 적층 회로부재의 제조 방법의 일 예에서는 배선기판(20)의 상부면에 감광성 폴리머층(50)을 형성하는 예를 개시하였지만, 도 9 내지 도 13에 도시된 바와 같이, 감광성 폴리머층(50)을 반도체 소자(30)의 하부면에 형성하여 적층 회로부재의 제조 공정을 진행할 수 있다. 여기서 도 9내지 도 13은 도 1의 적층 회로부재의 제조 방법의 다른 예를 보여주는 도면들이다.
제 1 실시예에 따른 적층 회로부재의 제조 방법의 다른 예는, 도 9 및 도 10에 도시된 바와 같이, 반도체 소자(30)의 하부면에 감광성 폴리머층(50)을 형성하는 단계로부터 출발한다. 먼저 도 9에 도시된 바와 같이, 반도체 소자의 접속 범프(31)의 높이에 대응되는 두께로 감광성 폴리머층(50)을 코팅하는 단계가 진행된다. 다음으로 도 10에 도시된 바와 같이, 접속 범프(31)의 하단이 노출되게 감광성 폴리머층(50)을 패터닝하는 단계가 진행된다. 그리고 감광성 폴리머층(50)을 소프트 경화하는 단계가 진행된다.
다음으로 도 11 내지 도 13에 도시된 바와 같이, 반도체 소자(30)를 배선기 판(20)에 열압착하여 실장하는 단계가 진행된다. 반도체 소자의 접속 범프(31)가 배선기판의 접속 패드(23)를 향하도록 정렬한 다음 반도체 소자(30)를 소정의 압으로 가압하여 배선기판(20)의 상부면에 탑재한 다음 열압착 방법으로 갭필 공정과 접속 범프(31) 접합 공정을 진행한다.
마지막으로 솔더볼(70)을 부착하는 단계를 진행함으로써, 도 2에 도시된 바와 같은 적층 회로부재(100)의 제조 공정이 완료된다.
즉 본 실시예에 따른 제조 공정은 반도체 소자(30)의 하부면에 감광성 폴리머층(50)이 형성된 것을 제외하면 일 예와 동일한 방법으로 진행된다.
한편 제 1 실시예에 따른 적층 회로부재의 제조 방법의 일 예에서는 배선기판의 상부면에 감광성 폴리머층이 형성된 예를 개시하였고, 다른 예에서는 반도체 소자의 하부면에 감광성 폴리머층이 형성된 예를 개시하였지만, 배선기판과 반도체 소자의 마주보는 면에 모두 감광성 폴리머층을 형성할 수 있다. 이때 양면에 형성된 감광성 폴리머층의 두께는 열압착으로 형성되는 접속 범프의 높이와 실질적으로 동일한 두께로 형성한다.
한편 제 1 실시예에 개시된 바와 같이 반도체 소자와 배선기판 사이에 감광성 폴리머층을 갭필하는 방법은 반도체 소자를 외부실장기판에 실장할 때 그대로 적용될 수 있기 때문에, 반도체 소자를 직접 외부실장기판에 실장할 때 갭필층으로 감광성 폴리머층을 사용할 수 있다.
즉 제 1 회로부재와 제 2 회로부재의 적어도 일면에 감광성 폴리머층을 형성하고, 그 감광성 폴리머층을 갭필층으로 사용하는 것은 본 발명의 기술적 사상의 범위에 속한다.
제 2 실시예
제 1 실시예에 따른 적층 회로부재는 개별 반도체 소자와 배선기판에 감광성 폴리머층이 갭필된 형태를 개시하였지만, 웨이퍼 레벨에서 갭필 공정이 이루어질 수 있다.
도 14는 본 발명의 제 2 실시예에 따른 감광성 폴리머(150, 250)가 갭필된 웨이퍼 레벨 적층 회로부재(200)를 보여주는 단면도이다. 도 14를 참조하면, 제 2 실시예에 따른 적층 회로부재(200)는 웨이퍼 레벨 반도체 장치로서, 제 1 회로부재(120)의 상부면에 두 개의 제 2 회로부재(130, 230)가 적층되어 있으며, 제 1 회로부재(120)와 제 2 회로부재(130) 사이, 제 2 회로부재들(130. 230) 사이는 감광성 폴리머층(150, 250)이 갭필된 구조를 갖는다. 그리고 제 1 회로부재(120)의 하부면에는 솔더 볼(170)와 같은 외부접속단자가 형성되어 있다.
제 2 실시예에서는 제 1 회로부재(120)로는 배선기판이 사용되고, 제 2 회로부재(130, 230)로는 웨이퍼 레벨 칩 스케일 패키지가 사용된 예를 개시하였다. 제 2 실시예에 따른 적층 회로부재(200)는 웨이퍼 레벨에서 제조가 가능하기 때문에, 적층 회로부재(200)의 제조 공정에 사용되는 제 2 회로부재(130, 230)는 칩 스케일 패키지를 포함하는 웨이퍼 형태로 제공될 수 있다.
이와 같은 구조를 갖는 제 2 실시예에 따른 웨이퍼 레벨 적층 회로부재의 제조 방법의 일 예를 도 15 내지 도 26을 참조하여 설명하겠다. 한편 감광성 폴리머 층은 웨이퍼 또는 배선기판의 적어도 일면에 형성하여 적층 회로부재 제조 공정을 진행할 수 있다. 본 실시예에서는 웨이퍼의 하부면에 감광성 폴리머층이 형성된 예를 중심으로 설명하겠다. 그리고 본 제조 방법에 대한 설명에 있어서, 제 1 회로부재(120)는 배선기판이라 하고, 제 2 회로부재(130)는 칩 스케일 패키지라 한다.
제 2 실시예에 따른 웨이퍼 레벨 적층 회로부재의 제조 방법은, 도 15에 도시된 바와 같이, 웨이퍼(139)를 준비하는 단계로부터 출발한다. 먼저 도 15에 도시된 바와 같이, 실리콘 소재의 실리콘 기판(131)에는 일반적으로 웨이퍼 제조 공정을 통해 소정의 집적회로들이 형성된다. 실리콘 기판(131)에 집적된 회로들이 복수개의 반도체 칩(134)을 구성하고, 이웃하는 반도체 칩(134)들은 칩 절단 영역(137; scribe line)에 의해 구분된다. 한편 반도체 칩(134)을 이루는 집적회로가 본 발명을 이해하는데 반드시 필요한 것은 아니기 때문에, 집적회로는 본 명세서 및 도면에 개시하지 않았다. 그리고 도 16부터 도 23까지의 도면은 칩 스케일 패키지로 제조될 반도체 칩(134)의 극히 일부를 나타낸 것에 불과하다.
반도체 칩(134)은, 도 16 및 도 17에 도시된 바와 같이, 실리콘 기판(131) 상부면에 집적회로와 전기적으로 연결된 칩 패드(135)를 포함한다. 또한 불활성층(136)이 실리콘 기판(131) 상부면과 칩 패드(135) 가장자리를 뒤덮고 있어서, 실리콘 기판(131) 내부의 집적회로들을 외부환경으로부터 보호한다. 칩 패드(135)는 보통 알루미늄(Al)으로 되어 있으며, 불활성층(136)은 산화막, 질화막 또는 그 조합으로 되어 있다. 그리고 칩 패드들(135)은 칩 절단 영역(137)에 근접한 반도체 칩(134)의 가장자리에 열을 지어 형성된다. 그러나 칩 패드(135)의 위치가 반드시 반도체 칩(134)의 가장자리에 한정되는 것은 아니다.
다음으로 도 18에 도시된 바와 같이, 칩 패드들(135) 사이의 칩 절단 영역(137)에 관통 전극(145) 형성을 형성하는 단계를 진행한다. 칩 패드(135)에 근접한 반도체 칩(134)의 가장자리 부분에 소정의 깊이로 접속 구멍(141)을 형성한다. 접속 구멍(141)과 불활성층(136) 위에 금속 배선층(144)을 형성하기 위해서, 불활성층(136) 위와 접속 구멍(141)의 내벽에 절연층(142; dielectric layer)을 소정의 두께로 형성한다. 물론 절연층(141)은 칩 패드(135)가 노출되도록 패터닝된다. 절연층(142)으로는 질화막이 사용될 수 있다.
금속 배선층(144)은 칩 패드(135)와 연결되어 절연층(142) 상에 형성되어 접속 구멍(141)에 충전되게 형성된다. 절연층(142) 상에 금속 배선층(144)이 안정적으로 형성될 수 있도록 금속 장벽층(143; barrier layer)을 먼저 형성한다.
이때 금속 장벽층(143)은 스퍼터링 방법으로 0.05 내지 1㎛ 두께로 형성되며 둘 이상의 금속층으로 조합으로 이루어진다. 예컨대 금속 장벽층(143)의 제 1 금속층으로는 절연층과 접착력이 좋은 금속층을 사용하며, 제 2 금속층으로는 다음에 형성될 금속 배선층과 접착력이 좋은 금속층이 사용될 수 있다.
금속 배선층(144)은 금속 장벽층(143)을 도금 전극으로 사용하는 전기 도금 방법 또는 선택적 증착 방법으로 형성될 수 있다. 예컨대 금속 배선층(144)으로는 구리, 알루미늄 및 이러한 금속들의 합금, 또는 고전도성 물질 등이 사용될 수 있다.
본 실시예에 따른 관통 전극(145)을 형성하는 공정은 한 예에 불과하며, 특허출원번호 제2003-59166호 또는 제2004-58689호에 개시된 방법으로 형성할 수 있다.
한편 본 실시예에서는 관통 전극(145)을 칩 패드(135)에 근접한 칩 절단 영역(137)에 형성된 예를 개시하였지만, 일본공개특허공보 제2003-273155호에 개시된 바와 같이, 칩 패드를 관통하는 관통 전극을 형성할 수도 있다.
다음으로 도 19에 도시된 바와 같이, 웨이퍼 상부면(132)에 서포트 기판(160; support substrate)을 부착하는 단계가 진행된다. 서포트 기판(160)은 웨이퍼 하부면(133)을 연마하는 공정에서 웨이퍼(139)에 작용하는 기계적인 스트레스를 완화하고, 연마 공정 이후에 박형된 웨이퍼에서 발생되는 휨을 억제하기 위해서 사용된다.
서포트 기판(160)으로는 웨이퍼(139)의 열팽창계수가 동일하거나 비슷한 소재 예컨대 실리콘이나 유리소재의 기판을 사용할 수 있으며, 웨이퍼(139)의 동일한 원판 형태를 사용하는 것이 바람직하다.
서포트 기판(160)은 웨이퍼 하부면(133)을 연마한 이후에 제거해야 하기 때문에, 서포트 기판(160)을 웨이퍼(139)에 부착하는 접착제로는 접착 후 분리가 쉬운 재가공 접착제(161; reworkable adhesive)가 사용된다. 재가공 접착제(161)로는 자외선 접착제나 열가소성 접착제가 사용될 수 있다.
다음으로 도 20에 도시된 바와 같이, 웨이퍼 하부면(133)을 연마하는 단계가 진행된다. 이때 웨이퍼 하부면(139)으로 관통 전극(145)의 일단부가 돌출될 수 있 도록 2단계로 연마 공정이 진행된다. 먼저 관통 전극(145)의 일단부에 근접한 깊이까지는 그라인딩(grinding) 방법으로 웨이퍼(139) 하부의 실리콘 기판(131)을 연마한다. 다음으로 실리콘 기판(131)만을 선택적 식각하여 관통 전극(145)의 일단부를 연마된 웨이퍼 하부면(133)으로 돌출시킨다.
즉, 제조될 칩 스케일 패키지의 박형화를 구현하고, 웨이퍼 하부면(133)을 통하여 관통 전극(145)의 일단부를 돌출시키기 위해서 웨이퍼 하부면(133)을 연마한다. 예컨대, 연마전 웨이퍼(139)의 경우 약 700㎛의 두께를 갖는데, 본 발명에 따른 연마 공정을 통하여 약 100㎛ 이하의 두께의 웨이퍼(139)로 형성되며, 반도체 칩(134)의 구동에 무리가 없고 기술력이 허락한다면 더욱 얇게 가공하여도 무방하다. 전술된 바와 같이 웨이퍼 상부면(132)에 형성되는 접속 구멍(141)의 깊이는 웨이퍼 연마 공정 이후의 웨이퍼(139)의 두께보다는 깊게 형성되어 있다.
이때 웨이퍼 하부면(133)으로 돌출된 관통 전극(145)의 일단부가 접속 범프(146)로 사용된다. 그리고 웨이퍼(139) 적층시 웨이퍼 상부면(132)으로 노출된 관통 전극의 금속 배선층(144)이 접속 패드(147)로 사용된다.
한편 웨이퍼에 형성된 접속 구멍(141)의 깊이의 비슷하기는 하지만 동일하지 않기 때문에, 웨이퍼 하부면(133)으로 돌출된 접속 범프(146)의 길이가 동일하지 않다. 접속 범프(146)의 외측면인 금속 장벽층(143)은 스퍼터링 방법으로 형성했기 때문에, 접속 범프(146)의 끝단의 형상도 일정하지 못한다. 따라서 이 상태에서 접속 범프(146)를 배선기판의 접속 패드(관통 전극의 접속 패드와 구별될 수 있도록 이하의 설명에서는 '기판 패드'라 한다)에 접합시킬 경우 양호한 접합 신뢰성 을 확보하는 데 어려움이 있을 수 있다.
이런 이유로 접속 범프(146)와 배선기판의 기판 패드의 접촉 면적을 높여서 더욱 원활한 접합이 이루어질 수 있도록, 웨이퍼 하부면(133)에 돌출된 접속 범프(146)의 높이를 평탄화하는 단계를 더 진행하는 것이 바람직하다. 평탄화 방법으로는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 방법이 사용될 수 있다.
다음으로 배선기판에 두 장의 웨이퍼를 적층하는 단계가 진행되는 데, 배선기판 바로 위에 적층되는 웨이퍼를 제 1 웨이퍼라 하고, 제 1 웨이퍼 위에 적층되는 웨이퍼를 제 2 웨이퍼라 한다.
다음으로 도 21 및 도 22에 도시된 바와 같이, 제 1 웨이퍼(139)를 배선기판(120)에 열압착하여 실장하는 단계가 진행된다. 먼저 도 21에 도시된 바와 같이, 상부면에 제 1 감광성 폴리머층(150)이 형성된 배선기판(120)을 준비한 상태에서, 제 1 웨이퍼의 제 1 접속 범프(146)가 배선기판의 기판 패드(123)를 향하도록 정렬한다. 이때 배선기판(120) 상부면에 제 1 감광성 폴리머층(150)을 형성하는 방법은 제 1 실시예에 따른 제조 방법의 일 예와 동일한 방법으로 제조되기 때문에, 상세한 설명은 생략한다.
배선기판(120)으로 제 1 웨이퍼(139)와 동일한 원판 형태를 사용하는 것이 바람직하며, 제 1 웨이퍼의 칩 절단 영역(137)에 대응되게 배선기판(120)의 하부면에 절단 영역(122)을 형성하는 것이 바람직하다. 배선기판(120)으로는 인쇄회로기판, 테이프 배선기판, 세라믹 기판 또는 실리콘 기판이 사용될 수 있다.
그리고 도 22에 도시된 바와 같이, 제 1 웨이퍼(139)를 소정의 압으로 가압하여 배선기판(120)의 상부면에 탑재한 다음 열압착하여 갭필 공정과 접속 범프(146) 접합 공정을 함께 진행한다.
이때 접속 범프(146)가 배선기판의 기판 패드(123)에 안정적으로 접합될 수 있도록, 기판 패드(123)의 상부면에 솔더층을 형성할 수 있다. 아울러 제 1 웨이퍼 하부면(133)에 제 1 감광성 폴리머층(150)이 안정적으로 접착될 수 있도록, 제 1 웨이퍼 하부면(133)에 접착 촉진제를 도포할 수 있다.
한편 배선기판(120)에 제 1 웨이퍼(139)가 접합된 상태에서 개별 적층 회로부재로 분리할 수 있다. 물론 적층 회로부재를 분리하는 공정은 배선기판(120) 하부면의 볼 패드(125)에 솔더 볼을 형성한 이후에 진행된다. 이 경우 적층 회로부재는 하나의 반도체 칩을 갖는 칩 스케일 패키지 형태로 구현될 수 있으며, 제 1 실시예에 따른 적층 회로부재의 일 예가 될 수 있다.
다음으로 도 23에 도시된 바와 같이, 제 1 웨이퍼(139) 위에 제 2 웨이퍼를 적층하기 위해서, 제 1 웨이퍼 상부면(132)에 부착된 제 1 서포트 기판(도 22의 160)을 제거하는 단계가 진행된다. 예컨대 재가공 접착제(도 22의 161)로서 자외선 테이프가 사용된 경우, 자외선을 조사하여 제 1 웨이퍼(139)에서 제 1 서포트 기판을 제거한다. 열가소성 접착제가 사용된 경우, 소정의 열을 가하여 제 1 웨이퍼(139)에서 제 1 서포트 기판을 제거하며, 제 1 웨이퍼 상부면(132)에 잔류하는 열가소성 접착제는 O2 에싱(ashing)을 통하여 제거한다.
다음으로 도 24에 도시된 바와 같이, 제 1 웨이퍼(139) 위에 제 2 웨이퍼(239)를 적층하는 단계가 진행된다. 제 2 웨이퍼(239)를 제 1 웨이퍼(139)에 적층하는 단계는 제 1 웨이퍼(139)를 배선기판(120)에 실장하는 방법과 동일한 순서로 진행된다. 즉, 제 1 웨이퍼(139) 상부면에 소프트 경화된 제 2 감광성 폴리머층(250)을 형성한 후 제 2 웨이퍼 하부면(233)으로 돌출된 제 2 접속 범프(246)는 제 1 웨이퍼 상부면(132)에 노출된 제 1 접속 패드(147)에 열압착 방법으로 접합한다. 물론 제 1 웨이퍼(139)와 제 2 웨이퍼(239) 사이에 제 2 감광성 폴리머층(250)이 갭필된다.
이때 본 실시예에서는 두 장의 웨이퍼(139, 239)가 적층된 예를 개시하였지만, 세 장 이상의 웨이퍼를 배선기판 위에 적층할 수 있음은 물론이다.
다음으로 도 25에 도시된 바와 같이, 솔더 볼(170) 부착 공정이 진행된다. 즉 배선기판(120)의 하부면에 형성된 볼 패드(125)에 솔더 볼(170)을 형성하는 단계가 진행된다.
마지막으로 도 26에 도시된 바와 같이, 제 2 서포트 기판(도 25의 260)을 제거한 이후에 적층 웨이퍼를 개별 적층 회로부재(200)로 절단하는 단계가 진행된다. 즉, 절단기(190)로 배선기판의 절단 영역(도 25의 122)을 따라서 적층 웨이퍼를 절단함으로 적층 회로부재(200)로 분리할 수 있다. 이때 제 1 및 제 2 웨이퍼는 칩 스케일 패키지(130, 230)로 분리된다.
한편 적층 웨이퍼를 개별 적층 회로부재(200)로 분리하기 위해서 일반적인 웨이퍼 테이프를 제 2 서포트 기판이 제거된 제 2 웨이퍼(도 25의 239)의 상부면에 부착하여 절단 공정을 진행할 수도 있고, 적층 웨이퍼를 고정할 수 있는 수단이 구비된다면, 웨이퍼 테이프 사용 없이 미국특허공보 제6,780,734호에 개시된 웨이퍼 쏘잉 장치를 이용하여 절단 공정을 진행할 수도 있다.
따라서, 본 발명의 구조를 따르면 제 1 회로부재와 제 2 회로부재의 계면의 적어도 일면에 감광성 폴리머층을 형성한 후 제 1 회로부재와 제 2 회로부재를 열압착시킴으로써, 갭필 공정과 전기적 접속 공정을 함께 진행할 수 있기 때문에, 열적 스트레스에 따른 반도체 소자의 신뢰성이 떨어지는 문제점을 최소화할 수 있다.
제 1 회로부재와 제 2 회로부재 계면의 적어도 일면에 갭필용 감광성 폴리머층을 형성한 상태에서 갭필 공정이 진행되기 때문에, 갭필 능력을 향상시켜 보이드나 박리가 발생되는 것을 최소화할 수 있다.
제 1 회로부재와 제 2 회로부재 계면의 적어도 일면에 형성된 감광성 폴리머층을 열압착으로 완전 경화시키기 때문에, 감광성 폴리머층이 접속 범프가 삽입된 접속 구멍을 채우는 정도의 유동만 발생되기 때문에, 갭필 과정에서 유동하는 감광성 폴리머에 의해 접속 범프가 손상되는 것을 억제할 수 있다.
웨이퍼 레벨 적층 회로부재 제조시, 웨이퍼를 연마하기 전에 웨이퍼 상부면에 서포트 기판을 부착함으로써, 웨이퍼 하부면을 연마하는 공정에서 웨이퍼에 작용하는 기계적인 스트레스를 완화하고, 연마 공정 이후에 박형된 웨이퍼에서 발생되는 휨 발생을 억제할 수 있다. 아울러 이후에 진행되는 공정에서 박형화된 웨이퍼를 취급하는 과정에서 발생될 수 있는 웨이퍼 손상을 줄일 수 있다.
그리고 웨이퍼 레벨 적층 회로부재 제조시, 연마된 웨이퍼의 하부면으로 돌출된 관통 전극의 접속 범프의 높이를 평탄화시킴으로써, 접속 범프의 높이를 일정하게 형성하고 접속 범프의 접속 패드에 대한 접촉 면적을 높일 수 있기 때문에, 접속 범프의 접속 패드에 대한 접합 신뢰성을 향상시킬 수 있다.

Claims (33)

  1. 상부면에 접속 패드들이 형성된 제 1 회로부재와;
    상기 제 1 회로부재의 상부면에 소정의 두께로 형성되며, 사진 공정에 의해 상기 접속 패드들이 각기 노출되게 접속 구멍이 형성된 감광성 폴리머층과;
    하부면이 상기 감광성 폴리머층의 상부면에 열압착으로 부착되며, 상기 접속 패드에 대응되게 상기 하부면으로 돌출되어 상기 접속 패드에 열압착되어 접합되는 접속 범프를 갖는 제 2 회로 부재;를 포함하며,
    상기 감광성 폴리머층은 상기 제 1 회로부재와 상기 제 2 회로부재 사이를 갭필하는 것을 특징으로 하는 감광성 폴리머가 갭필된 적층 회로부재.
  2. 제 1항에 있어서, 상기 감광성 폴리머는 감광성 성분이 포함된 열경화성 폴리머인 것을 특징으로 하는 감광성 폴리머가 갭필된 적층 회로부재.
  3. 제 2항에 있어서, 상기 제 1 회로부재와 제 2 회로부재는 배선기판 또는 반도체 소자인 것을 특징으로 하는 감광성 폴리머가 갭필된 적층 회로부재.
  4. 제 3항에 있어서, 상기 제 1 회로부재와 제 2 회로부재는 동일한 회로부재인 것을 특징으로 하는 감광성 폴리머가 갭필된 적층 회로부재.
  5. 제 4항에 있어서, 상기 제 1 회로부재와 상기 제 2 회로부재의 상부면과 하부면에 형성된 상기 접속 패드와 접속 범프는 내부 배선을 통하여 전기적으로 연결되며, 상하로 동일한 위치에 형성된 것을 특징으로 하는 감광성 폴리머가 갭필된 적층 회로부재.
  6. 제 2항에 있어서, 상기 접속 패드의 상부면에 솔더층이 형성된 것을 특징으로 하는 감광성 폴리머가 갭필된 적층 회로부재.
  7. 제 1항에 있어서, 상기 접속 범프 위의 상기 제 2 회로부재의 상부면에는 접속 패드가 형성되어 있으며, 상기 제 2 회로부재 위에 적어도 하나 이상의 제 2 회로부재가 적층되며, 상기 제 2 회로부재 사이에는 감광성 폴리머층이 갭필된 것을 특징으로 하는 감광성 폴리머가 갭필된 적층 회로부재.
  8. (a) 상부면에 접속 패드들이 형성된 제 1 회로부재와, 상기 접속 패드들에 각기 대응되게 하부면에 접속 범프가 형성된 제 2 회로부재를 준비하는 단계와;
    (b) 상기 제 1 회로부재의 상부면과 상기 제 2 회로부재의 하부면 중 적어도 일면에 감광성 폴리머층을 형성하는 단계와;
    (c) 상기 감광성 폴리머층 자체를 사진 공정으로 패터닝하여 상기 접속 패드와 상기 접속 범프을 노출시키는 단계와;
    (d) 상기 감광성 폴리머층을 소프트 경화하는 단계와;
    (e) 상기 제 1 회로부재의 접속 패드에 상기 제 2 회로부재의 접속 범프가 위치하도록 상기 제 1 회로부재의 상부면에 상기 제 2 회로부재를 탑재하는 단계와;
    (f) 상기 제 1 회로부재와 제 2 회로부재를 열압착시켜 상기 감광성 폴리머층을 매개로 상기 제 1 회로부재와 제 2 회로부재를 접착시키면서 상기 접속 범프를 상기 접속 패드에 접합시키는 단계;를 포함하며,
    상기 (f) 단계에서 상기 감광성 폴리머층은 상기 제 1 회로부재와 제 2 회로부재 사이를 채운 후 완전 경화되는 것을 특징으로 감광성 폴리머가 갭필된 적층 회로부재 제조 방법.
  9. 제 8항에 있어서, 상기 (b) 단계에서 상기 감광성 폴리머층은 액상의 감광성 폴리머를 도포하여 스핀온 방식으로 형성하는 것을 특징으로 하는 감광성 폴리머가 갭필된 적층 회로부재 제조 방법.
  10. 제 8항에 있어서, 상기 (b) 단계에서 상기 감광성 폴리머층은 감광성 폴리머 필름을 부착하여 형성하는 것을 특징으로 하는 감광성 폴리머가 갭필된 적층 회로부재 제조 방법.
  11. 제 8항에 있어서, 상기 (b) 단계에서 상기 감광성 폴리머층은 상기 제 1 회로부재의 상부면과 상기 제 2 회로부재의 하부면 중 한 면에만 형성된 것을 특징으 로 하는 감광성 폴리머가 갭필된 적층 회로부재 제조 방법.
  12. 제 11항에 있어서, 상기 (b) 단계에서 상기 감광성 폴리머층이 형성되지 않은 면에는 상기 감광성 폴리머층과 양호한 접합성을 발휘하는 접착성 촉진제가 코팅된 것을 특징으로 하는 감광성 폴리머가 갭필된 적층 회로부재 제조 방법.
  13. 제 8항에 있어서, 상기 (b) 단계에서 상기 감광성 폴리머층은 적층된 상기 제 1 회로부재와 상기 제 2 회로부재 사이의 간격과 실질적으로 동일한 두께로 형성되는 것을 특징으로 하는 감광성 폴리머가 갭필된 적층 회로부재 제조 방법.
  14. 제 8항에 있어서, 상기 (d) 단계의 소프트 경화는 상기 감광성 폴리머층의 완전 경화 온도 보다 낮은 온도에서 진행되는 것을 특징으로 하는 감광성 폴리머가 갭필된 적층 회로부재 제조 방법.
  15. 상부면에 기판 패드들이 형성된 배선기판과;
    상기 배선기판의 상부면에 소정의 두께로 형성되며, 사진 공정에 의해 상기 기판 패드들이 각기 노출되게 접속 구멍이 형성된 감광성 폴리머층과;
    하부면이 상기 감광성 폴리머층의 상부면에 열압착으로 부착되며, 상기 기판 패드에 대응되게 상기 하부면으로 돌출되어 상기 기판 패드에 열압착되어 접합되는 접속 범프를 갖는 반도체 소자;를 포함하며,
    상기 감광성 폴리머층은 상기 배선기판과 상기 반도체 소자 사이를 갭필하는 것을 특징으로 하는 감광성 폴리머가 갭필된 반도체 장치.
  16. 제 15항에 있어서, 상기 반도체 소자는,
    상부면에 노출된 접속 패드와;
    상기 접속 패드와 전기적으로 연결되며, 상기 접속 패드 아래의 하부면으로 돌출된 상기 접속 범프;을 포함하는 것을 특징으로 하는 감광성 폴리머가 갭필된 반도체 장치.
  17. 제 15항에 있어서, 상기 반도체 소자 위에 갭필된 감광성 폴리머층을 매개로 적층된 적어도 하나 이상의 반도체 소자를 더 포함하며,
    상기 반도체 소자들이 상기 감광성 폴리머층을 매개로 접착되며, 적층되는 반도체 소자의 접속 범프는 피적층되는 반도체 소자의 접속 패드에 접합되는 것을 특징으로 하는 감광성 폴리머가 갭필된 반도체 장치.
  18. 제 15항에 있어서, 상기 반도체 소자는 반도체 칩, 반도체 패키지 그리고 웨이퍼로 이루어진 그룹에서 선택된 것을 특징으로 하는 감광성 폴리머가 갭필된 반도체 장치.
  19. 제 15항에 있어서, 상기 배선기판은 인쇄회로기판, 테이프 배선기판, 세라믹 배선기판 그리고 실리콘 배선기판으로 이루어진 그룹에서 선택된 것을 특징으로 하는 감광성 폴리머가 갭필된 반도체 장치.
  20. 제 15항에 있어서, 상기 배선기판의 하부면에 외부접속단자가 형성된 것을 특징으로 하는 감광성 폴리머가 갭필된 반도체 장치.
  21. 웨이퍼 레벨 반도체 장치 제조 방법으로,
    (a) 상부면에 접속 패드가 노출되어 있고 상기 접속 패드 아래의 하부면에 접속 범프가 돌출된 반도체 칩들을 갖는 웨이퍼와, 상부면에 상기 접속 범프에 대응되게 기판 패드가 형성된 배선기판을 준비하는 단계와;
    (b) 상기 배선기판의 상부면과 상기 웨이퍼의 하부면 중 적어도 일면에 감광성 폴리머층을 형성하는 단계와;
    (c) 상기 감광성 폴리머층 자체를 사진 공정으로 패터닝하여 상기 접속 범프와 상기 기판 패드를 상기 감광성 폴리머층 밖으로 노출시키는 단계와;
    (d) 상기 감광성 폴리머층을 소프트 경화시키는 단계와;
    (e) 상기 배선기판의 기판 패드에 상기 웨이퍼의 접속 범프가 위치하도록 상기 배선기판의 상부면에 상기 웨이퍼를 탑재시키는 단계와;
    (f) 상기 배선기판과 웨이퍼를 열압착시켜 상기 감광성 폴리머층을 매개로 상기 배선기판과 웨이퍼를 접착시키면서 상기 접속 범프를 상기 기판 패드에 접합시키는 단계와;
    (g) 상기 반도체 칩들 사이의 영역을 따라서 절단하여 상기 웨이퍼를 개별 반도체 장치로 분리하는 단계;를 포함하며,
    상기 (f) 단계에서 상기 감광성 폴리머층은 상기 배선기판과 웨이퍼 사이를 채운 후 완전 경화되는 것을 특징으로 감광성 폴리머가 갭필된 웨이퍼 레벨 반도체 장치 제조 방법.
  22. 제 21항에 있어서, 상기 (a) 단계는,
    (a1) 칩 패드가 형성된 상부면과, 상기 상부면에 반대되는 하부면을 갖는 웨이퍼를 준비하는 단계와;
    (a2) 상기 칩 패드에 근접하게 소정의 깊이로 접속 구멍을 형성하는 단계와;
    (a3) 상기 칩 패드를 제외한 상기 접속 구멍의 내측과 상기 상부면에 절연층을 형성하는 단계와;
    (a4) 상기 접속 구멍 내에 충전되면서, 상기 칩 패드와 각기 연결되게 금속 배선층을 형성하는 단계와;
    (a5) 상기 웨이퍼의 하부면을 선택적으로 제거하여 상기 접속 구멍 내에 충전된 금속 배선층의 선단부를 돌출시켜 접속 범프를 형성하는 단계;를 포함하며,
    상기 웨이퍼의 상부면으로 노출된 금속 배선층 부분을 상기 접속 패드로 사용하는 것을 특징으로 하는 감광성 폴리머가 갭필된 웨이퍼 레벨 반도체 장치 제조 방법.
  23. 제 22항에 있어서, 상기 (a4) 단계와 (a5) 단계 사이에 상기 웨이퍼의 상부면에 재가공 접착제를 개재하여 서포트 기판을 부착하는 단계를 더 포함하는 것을 특징으로 하는 감광성 폴리머가 갭필된 웨이퍼 레벨 반도체 장치 제조 방법.
  24. 제 23항에 있어서, 상기 서포트 기판은 상기 웨이퍼와 열팽창 계수가 유사한 실리콘 또는 유리 소재의 기판인 것을 특징으로 하는 감광성 폴리머가 갭필된 웨이퍼 레벨 반도체 장치 제조 방법.
  25. 제 23항에 있어서, 상기 재가공 접착제는 열가소성 접착제 또는 자외선 접착제인 것을 특징으로 하는 감광성 폴리머가 갭필된 웨이퍼 레벨 반도체 장치 제조 방법.
  26. 제 23항에 있어서, 상기 (a) 단계는,
    (a6) 상기 웨이퍼 하부면으로 돌출된 접속 범프의 높이를 맞추기 위해서 상기 접속 범프를 연마하는 단계;를 더 포함하는 것을 특징으로 하는 감광성 폴리머가 갭필된 웨이퍼 레벨 반도체 장치 제조 방법.
  27. 제 23항에 있어서, 상기 (f) 단계와 상기 (g) 단계 사이에 상기 배선기판의 하부면에 외부접속단자를 형성하는 단계를 더 포함하는 것을 특징으로 하는 감광성 폴리머가 갭필된 웨이퍼 레벨 반도체 장치 제조 방법.
  28. 제 23항에 있어서, (h) 상기 서포트 기판에서 개별 반도체 장치로 분리하는 단계;를 더 포함하는 것을 특징으로 감광성 폴리머가 갭필된 웨이퍼 레벨 반도체 장치 제조 방법.
  29. 제 23항에 있어서, 상기 (f) 단계와 (g) 단계 사이에 상기 서포트 기판을 제거하는 것을 특징으로 하는 감광성 폴리머가 갭필된 웨이퍼 레벨 반도체 장치 제조 방법.
  30. 제 29항에 있어서, 상기 서포트 기판이 제거된 웨이퍼 상부면에 적어도 하나 이상의 상기 웨이퍼를 차례로 적층하되 상기 웨이퍼 사이에 감광성 폴리머층을 개재하여 적층하는 단계;를 더 포함하며,
    최상부의 웨이퍼가 적층될 때까지 서포트 기판이 부착된 웨이퍼를 적층한 이후에 상기 서포트 기판을 제거하는 단계를 반복적으로 진행하는 것을 특징으로 하는 감광성 폴리머가 갭필된 웨이퍼 레벨 반도체 장치 제조 방법.
  31. 제 30항에 있어서, 상기 웨이퍼들을 적층하는 단계는,
    피적층 웨이퍼의 상부면과 적층 웨이퍼의 하부면 중 적어도 일면에 감광성 폴리머층을 형성하는 단계와;
    상기 감광성 폴리머층 자체를 사진 공정으로 패터닝하여 상기 접속 패드와 상기 접속 범프을 노출시키는 단계와;
    상기 감광성 폴리머층을 소프트 경화시키는 단계와;
    상기 피적층 웨이퍼의 접속 패드에 상기 적층 웨이퍼의 접속 범프가 위치하도록 상기 피적층 웨이퍼의 상부면에 상기 적층 웨이퍼를 탑재시키는 단계와;
    상기 피적층 웨이퍼와 적층 웨이퍼을 열압착시켜 상기 감광성 폴리머층을 매개로 상기 적층 웨이퍼와 피적층 웨이퍼를 접착시키면서 상기 접속 범프를 상기 접속 패드에 접합시키는 단계;를 포함하는 것을 특징으로 하는 감광성 폴리머가 갭필된 웨이퍼 레벨 반도체 장치 제조 방법.
  32. 제 31항에 있어서, 상기 (f) 단계와 상기 (g) 단계 사이에 상기 배선기판의 하부면에 외부접속단자를 형성하는 단계를 더 포함하는 것을 특징으로 하는 감광성 폴리머가 갭필된 웨이퍼 레벨 반도체 장치 제조 방법.
  33. 제 32항에 있어서, (h) 상기 최상부 웨이퍼의 서포트 기판을 제거한 이후에 적층된 웨이퍼를 개별 반도체 장치로 분리하는 단계;를 더 포함하는 것을 특징으로 감광성 폴리머가 갭필된 웨이퍼 레벨 반도체 장치 제조 방법.
KR1020050050501A 2005-06-13 2005-06-13 감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법 KR100609334B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050050501A KR100609334B1 (ko) 2005-06-13 2005-06-13 감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법
US11/311,349 US20060278991A1 (en) 2005-06-13 2005-12-20 Stack circuit member and method
US12/213,857 US20080318363A1 (en) 2005-06-13 2008-06-25 Stack circuit member and method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050050501A KR100609334B1 (ko) 2005-06-13 2005-06-13 감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR100609334B1 true KR100609334B1 (ko) 2006-08-08

Family

ID=37185033

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050050501A KR100609334B1 (ko) 2005-06-13 2005-06-13 감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법

Country Status (2)

Country Link
US (2) US20060278991A1 (ko)
KR (1) KR100609334B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210012504A (ko) * 2019-07-25 2021-02-03 (주)이녹스첨단소재 Fod 접착필름 및 이를 포함하는 반도체 패키지

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007116027A (ja) * 2005-10-24 2007-05-10 Elpida Memory Inc 半導体装置の製造方法および半導体装置
KR100914977B1 (ko) * 2007-06-18 2009-09-02 주식회사 하이닉스반도체 스택 패키지의 제조 방법
KR101374338B1 (ko) * 2007-11-14 2014-03-14 삼성전자주식회사 관통 전극을 갖는 반도체 장치 및 그 제조방법
US8361901B2 (en) * 2009-04-03 2013-01-29 Research Triangle Institute Die bonding utilizing a patterned adhesion layer
KR101624972B1 (ko) * 2010-02-05 2016-05-31 삼성전자주식회사 서로 다른 두께의 반도체 칩들을 갖는 멀티 칩 패키지 및 관련된 장치
FR2969374B1 (fr) * 2010-12-16 2013-07-19 St Microelectronics Crolles 2 Procédé d'assemblage de deux circuits intégrés et structure correspondante
WO2012126377A1 (en) * 2011-03-22 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging methods and structures
US9099448B2 (en) * 2011-03-23 2015-08-04 Nantong Fujitsu Microelectronics Co., Ltd. Three-dimensional system-level packaging methods and structures
EP2865005A4 (en) * 2012-06-25 2016-03-30 Res Triangle Inst Int THREE-DIMENSIONAL ELECTRONIC HOUSING USING ADHESIVE LAYER WITHOUT PATTERN
US8963311B2 (en) * 2012-09-26 2015-02-24 Apple Inc. PoP structure with electrically insulating material between packages
US8975665B2 (en) * 2012-10-10 2015-03-10 Stats Chippac Ltd. Integrated circuit packaging system with coreless substrate and method of manufacture thereof
JP5784658B2 (ja) * 2013-02-28 2015-09-24 株式会社東芝 半導体装置の製造方法及び製造装置
KR20140111523A (ko) * 2013-03-11 2014-09-19 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102076044B1 (ko) 2013-05-16 2020-02-11 삼성전자주식회사 반도체 패키지 장치
KR102186203B1 (ko) 2014-01-23 2020-12-04 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
US9881905B2 (en) 2014-04-21 2018-01-30 Research Triangle Institute Electronic packages with three-dimensional conductive planes, and methods for fabrication
US10483215B2 (en) * 2016-09-22 2019-11-19 International Business Machines Corporation Wafer level integration including design/co-design, structure process, equipment stress management and thermal management
US10340249B1 (en) 2018-06-25 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10784222B2 (en) 2018-10-31 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-bump sidewall protection
CN110783254B (zh) * 2019-11-08 2022-10-04 京东方科技集团股份有限公司 一种芯片转移方法及半导体器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299511A (ja) 2001-03-22 2002-10-11 Apack Technologies Inc ウェハレベルの実装方法
JP2003133683A (ja) 2001-10-24 2003-05-09 Sharp Corp 電子部品の積層実装構造および電子部品の積層実装方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2940269B2 (ja) * 1990-12-26 1999-08-25 日本電気株式会社 集積回路素子の接続方法
US5866442A (en) * 1997-01-28 1999-02-02 Micron Technology, Inc. Method and apparatus for filling a gap between spaced layers of a semiconductor
US6064114A (en) * 1997-12-01 2000-05-16 Motorola, Inc. Semiconductor device having a sub-chip-scale package structure and method for forming same
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7345361B2 (en) * 2003-12-04 2008-03-18 Intel Corporation Stackable integrated circuit packaging
US7423096B2 (en) * 2004-09-29 2008-09-09 Intel Corporation Underfill of resin and sulfonic acid-releasing thermally cleavable compound

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299511A (ja) 2001-03-22 2002-10-11 Apack Technologies Inc ウェハレベルの実装方法
JP2003133683A (ja) 2001-10-24 2003-05-09 Sharp Corp 電子部品の積層実装構造および電子部品の積層実装方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210012504A (ko) * 2019-07-25 2021-02-03 (주)이녹스첨단소재 Fod 접착필름 및 이를 포함하는 반도체 패키지
KR102240909B1 (ko) 2019-07-25 2021-04-15 (주)이녹스첨단소재 Fod 접착필름 및 이를 포함하는 반도체 패키지

Also Published As

Publication number Publication date
US20080318363A1 (en) 2008-12-25
US20060278991A1 (en) 2006-12-14

Similar Documents

Publication Publication Date Title
KR100609334B1 (ko) 감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법
KR100621438B1 (ko) 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
KR102450822B1 (ko) 반도체 장치의 제조 방법
US9812406B2 (en) Microelectronic assemblies with cavities, and methods of fabrication
US7964446B2 (en) Semiconductor device and method of manufacturing the same
JP6232249B2 (ja) 半導体装置及び半導体装置の製造方法
US7955895B2 (en) Structure and method for stacked wafer fabrication
US20140295620A1 (en) Method of manufacturing semiconductor device having plural semiconductor chips stacked one another
US20100159643A1 (en) Bonding ic die to tsv wafers
WO2010080068A1 (en) Method for manufacturing a low cost three dimensional stack package and resulting structures using through silicon vias and assemblies
JP2001320013A (ja) 半導体装置およびその製造方法
JP4379102B2 (ja) 半導体装置の製造方法
TWI622153B (zh) 系統級封裝及用於製造系統級封裝的方法
US9425177B2 (en) Method of manufacturing semiconductor device including grinding semiconductor wafer
US11848265B2 (en) Semiconductor package with improved interposer structure
KR101003437B1 (ko) 전자 부품 실장 구조 및 그 제조 방법
US20110147905A1 (en) Semiconductor device and method of manufacturing the same
JPWO2005076352A1 (ja) 半導体装置および半導体装置の製造方法
US7662665B2 (en) Method for fabricating a semiconductor package including stress relieving layer for flip chip packaging
US7964493B2 (en) Method of manufacturing semiconductor device
TWI807943B (zh) 半導體晶粒封裝及其製造方法
KR101804568B1 (ko) 반도체 패키지 및 그 제조방법
JP2003297977A (ja) 電子部品の製造方法
TW202349590A (zh) 積體電路封裝的形成方法
CN117558689A (zh) 电子封装件及其制法与电子结构及其制法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090714

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee