KR102076044B1 - 반도체 패키지 장치 - Google Patents

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Abstract

반도체 패키지 장치는 하부 패키지 기판 상에 실장된 하부 반도체 칩, 하부 패키지 기판 상에 형성된 하부 몰딩 컴파운드 층, 상기 하부 반도체 칩을 둘러싸며 상기 하부 몰딩 컴파운드 층에 형성된 제1 트렌치 및 제1 트렌치와 연결되고 제1 트렌치로부터 하부 패키지의 외벽으로 신장되며 하부 몰딩 컴파운드 층에 형성되는 적어도 하나의 제 2 트렌치를 구비하는 하부 패키지를 포함하며, 하부 패키지 상에 배치되는 상부 패키지 기판 및 상부 패키지 기판상에 실장된 적어도 하나의 상부 반도체 칩을 구비하는 상부 패키지를 포함하고, 하부 패키지와 상부 패키지 사이에 위치하는 열 전달 부재를 포함한다.

Description

반도체 패키지 장치{Semiconductor Package Device}
본 발명은 반도체 패키지에 관한 것으로 상세하게는 패키지 온 패키지 장치에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 특히나, 모바일 폰이나 태블릿 PC 등, 보다 작고, 얇은 통신 기기들의 사용이 커지면서, 이에 포함되는 반도체 패키지도 보다 작고, 얇아져야 할 필요성이 증가하고 있다. 이러한 추세에 대응한 반도체 패키지 장치는 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 상부에 패키지를 적층하는 구조들이 대두되고 있다. 이들 중에 특히 패키지 위에 패키지를 적층하는 패키지 온 패키지(Package on package, PoP) 장치가 유망해지고 있어 신뢰성 개선에 대한 요구가 커지고 있다.
본 발명이 해결하려는 일 과제는 열 방출 효과가 우수한 반도체 패키지 장치인 패키지 온 패키지 장치를 제공하는 데 있다.
본 발명이 해결하려는 다른 과제는 패키지 내부의 반도체 칩들 간의 전기적 신호가 열 전달 부재의 간섭 없이 전송되는 반도체 패키지 장치인 패키지 온 패키지 장치를 제공하는 데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예인 반도체 패키지 장치는 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장된 하부 반도체 칩, 상기 하부 패키지 기판 상에 형성된 하부 몰딩 컴파운드 층, 상기 하부 반도체 칩을 둘러싸며 상기 하부 몰딩 컴파운드 층에 형성된 제1 트렌치 및 상기 제1 트렌치와 연결되고 상기 하부 패키지의 외벽으로 신장되며 상기 하부 몰딩 컴파운드 층에 형성되는 제 2 트렌치를 포함하는 하부 패키지; 상기 하부 패키지 상에 배치되는 상부 패키지 기판 및 상기 상부 패키지 기판 상에 실장된 적어도 하나의 상부 반도체 칩을 포함하는 상부 패키지; 및 상기 하부 패키지 및 상기 상부 패키지 사이에 배치된 열 전달 부재를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예인 반도체 패키지 장치는 그의 상면에 도전 패드를 포함하는 하부 패키지 기판, 상기 하부 패키지 상면에 실장된 하부 반도체 칩, 및 상기 하부 패키지의 상면에 형성되는 하부 몰딩컴파운드 층, 상기 반도체 칩을 둘러싸며 상기 하부 몰딩 컴파운드 층에 형성되는 제1 트렌치, 상기 제1 트렌치와 연결되고 상기 하부 패키지의 외벽으로 신장되며 상기 하부 몰딩 컴파운드 층에 형성되는 적어도 하나의 제2 트렌치를 포함하는 하부 패키지; 상기 하부 패키지 상에 배치되는 상부 패키지 기판, 및 상기 상부 패키지 기판의 상면에 실장되는 적어도 하나의 상부 반도체 칩을 포함하는 상부 패키지; 및 상기 하부 반도체 칩의 상면과 상기 상부 패키지의 기판의 하면 사이, 및 상기 제1 트렌치에 배치된 열전달 부재를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예인 반도체 패키지 장치는 패키지 기판; 상기 패키지 기판 상에 실장된 반도체 칩; 및 상기 패키지 기판 상에 형성되고, 상기 반도체 칩을 둘러싸도록 형성된 제1 트렌치, 상기 제1 트렌치와 연결되고 상기 패키지 기판의 외벽으로 신장하는 제 2 트렌치를 갖는 몰딩 컴파운드 층을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따른 반도체 패키지 장치에서, 열 전달 부재가 하부 패키지의 하부 반도체 칩 상면과 상부 패키지 기판 사이, 하부 반도체 칩 주위의 몰딩 컴파운드 층에 형성된 제1 트렌치, 및 하부 패키지의 외벽으로 신장하는 제2 트렌치에 배치되므로, 하부 반도체 칩에서 발생하는 열이 상부 패키지 쪽 뿐만 아니라 하부 패키지의 외벽으로 전달되어 우수한 열 방출 효과를 가질 수 있다.
또한, 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지 장치에서, 하부 반도체 칩 주위에 형성된 제1 트렌치와 상기 제1 트렌치와 연결되며 하부 패키지 외벽으로 신장되도록 형성된 제2 트렌치를 하부 패키지에 제공하여, 하부 반도체 칩의 열에 의해 유동성을 갖는 열 전달 부재가 하부 반도체 칩 상면으로부터 하부 몰딩컴파운드 층의 제1 및 제2 트렌치 내로 흘러서 상 하부 패키지들 사이를 연결하는 비아 연결 단자들과의 접속이 차단될 수 있다. 이에 따라 상 하부 패키지에 포함된 반도체 칩들 간 신호 전송에 있어 우수한 신뢰성을 확보할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 패키지 온 패키지 장치의 열 전달 부재를 포함한 하부 패키지의 개략적인 평면도들이다.
도 2는 도 1a의 I-I' 선 또는 도 1b의 II-II' 선에 대응하는, 본 발명의 일 실시예에 따른 패키지 온 패키지 장치의 개략적인 단면도의 일 예이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 A의 개략적인 확대도이다.
도 4는 본 발명의 일 실시예에 따른 도 2의 B의 개략적인 확대도이다.
도 5 내지 도 12는 본 발명의 일 실시예의 변형예에 따른 패키지 온 패키지 장치들의 개략적인 단면도이다.
도 13a와 도 13b는 본 발명의 다른 실시예에 따른 패키지 온 패키지 장치의 하부 패키지의 개략적인 평면도들이다.
도 14 내지 도 16은 도 13a의 I-I' 선 또는 도 13b의 II-II' 선에 대응하는, 본 발명의 다른 실시예의 변형예에 따른 패키지 온 패키지 장치의 개략적인 단면도들이다.
도 18은 본 발명의 다양한 실시예들에 따른 패키지 온 패키지 장치를 포함한 반도체 시스템의 개략적인 블록도이다.
도 19는 본 발명의 다양한 실시예들에 따른 패키지 온 패키지 장치를 포함한 전자 시스템의 일예를 보여주는 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 열 전달 부재를 포함한 하부 패키지의 개략적인 평면도들이다.
도 2는 도 1a의 I-I' 선 또는 도 1b의 II-II' 선에 대응하는 본 발명의 일 실시예에 따른 패키지 온 패키지 장치의 개략적인 단면도의 일 예이다.
도 1a, 도 1b, 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 패키지 온 패키지(Package on Package) 장치(200)는 하부 패키지 (100, 또는 102), 하부 패키지 상의 상부 패키지(150), 및 이들 사이의 열 전달 부재(44)를 포함할 수 있다.
하부 패키지(100, 또는 102)와 상부 패키지(150)는 비아 연결 단자(28)에 의해 연결되며 열 전달 부재(44)에 의해 접착될 수 있다. 따라서 하부 패키지(100, 또는 102)와 상부 패키지(150)는 전기적 및 물리적으로 연결될 수 있다.
하부 패키지(100, 또는 102)는 측벽들(52a)과 모서리 부들(52b)을 포함하는 외벽(52)을 구비할 수 있다. 구체적으로 외벽(52)은 4개의 측벽들(52a)과 4개의 모서리 부들(52b)을 포함할 수 있다. 상세하게는 한 쌍의 서로 대향하고 평행하는 제1 측벽들(52a1), 제1 측벽들(52a1)과 수직하고, 서로 대향하고 평행한 한 쌍의 제2 측벽들(52a2), 및 제1 측벽들(52a1)과 제2 측벽들(52a2)이 연결되는 4개의 모서리 부들(52b)을 포함할 수 있다.
하부 패키지(100, 또는 102)는 하부 패키지 기판(10)을 포함한다. 하부 패키지 기판(10)은 예들 들어, 인쇄회로 기판(PCB; Printed Circuit Board)을 포함할 수 있다. 하부 패키지 기판(10)은 서로 대향하는 상면(10a)과 하면(10b)을 포함할 수 있다. 하부 패키지 기판(10)의 상면(10a)에는 제1 상부 접속 패드들(14)이 배치되고, 하부 패키지 기판(10)의 하면(10b)에는 제1 하부 접속 패드들(16)이 배치될 수 있다. 제1 상부 접속 패드들(14)과 제1 하부 접속 패드들(16)은 하부 패키지 기판(10)의 내부에 배치된 배선회로에 의해 전기적으로 연결될 수 있다.
제1 상부 접속패드들(14)은 칩 연결 단자들(22) 및 비아 연결 단자들(28)과 전기적으로 연결될 수 있다. 제1 하부 접속 패드들(16)은 외부 연결 단자들(18)과 접속할 수 있다. 외부 연결 단자들(18)은 반도체 모듈 보드 또는 시스템 보드와 전기적으로 연결될 수 있다. 외부 연결 단자(18)는 솔더 물질을 포함할 수 있다. 외부 연결 단자(18)는 구형(sphericity), 메사(mesa) 또는 핀(pin) 모양의 금속으로 형성될 수도 있다. 이 경우, 금속은 구리, 니켈, 금, 인듐, 비스무스, 또는 기타 비반응성 금속을 포함할 수 있다.
하부 반도체 칩(20)은 집적회로들이 인접하여 형성된 활성면인 하면(20b)이 하부 패키지 기판(10)의 상면(10a)을 마주 보도록 하부 패키지 기판(10) 상에 플립 칩 본딩되고, 칩 연결 단자들(22)과 제1 상부 접속 패드들(14)을 통해 하부 패키지 기판(10)의 내부에 배치된 배선회로와 전기적으로 연결될 수 있다.
칩 연결 단자(22)는 예를 들어, 솔더 범프일 수 있으나, 전도성 범프 또는 전도성 스페이서를 포함할 수 있다.
하부 반도체 칩(20)은 예를 들어, 마이크로 프로세서, 어플케이션 프로세서, 또는 컨트롤러와 같은 로직 소자 칩일 수 있지만, 이에 제한되지 않는다.
하부 몰딩 컴파운드 층(26)이 하부 패키지 기판(10)의 상면(10a) 상에 형성된다. 하부 몰딩 컴파운드 층(26)은 하부 반도체 칩(20)의 측면(20c)과 접하고, 하부 반도체 칩(20)의 측면(20c)의 적어도 일부를 밀봉할 수 있다. 하부 몰딩 컴파운드 층(26)은 하부 반도체 칩(20)의 하면(20b)과 하부 패키지 기판(10)의 상면(10a) 사이의 공간을 채울 수 있다. 하부 몰딩 컴파운드 층(26)의 상면과 하부 반도체 칩(20)의 상면(20a)은 실질적으로 동일 또는 유사 평면 상에 있을 수 있다. 따라서, 하부 반도체 칩(20)의 상면(20a)은 하부 몰딩 컴파운드 층(26)에 의해 덮이지 않고 노출될 수 있다.
하부 몰딩 컴파운드 층(26)은 제1 트렌치(30) 및 제2 트렌치(32)를 포함할 수 있다. 제1 트렌치(30) 및 제2 트렌치(32)는 예를 들어, 레이저 드릴링 공정(LDP; Laser Drilled Process)을 이용해 하부 몰딩 컴파운드 층(26)의 일부분을 제거하여 형성될 수 있다. 이와는 달리 레이저 드릴 공정 이외에 일반적인 식각 공정을 이용해서 하부 몰딩 컴파운드 층(26)을 제거하여 형성될 수 있다.
제1 트렌치(30)는 하부 반도체 칩(20)을 둘러싸며 하부 몰딩 컴파운드 층(26)에 형성될 수 있다, 제1 트렌치(30)는 하부 반도체 칩(20)과 이격되어 하부 반도체 칩(20)을 둘러싸되, 하부 반도체 칩(20)과 비아 연결 단자(28) 사이에 형성될 수 있다. 제1 트렌치(30)는 하부 패키지 기판(10)의 상 면(10a)을 노출시키지 않는 깊이로 형성된다. 제1 트렌치(30)는 경사진(sloped) 측면 프로파일(profile)을 가질 수 있다.
도 1a와 도 2를 참조하면, 제2 트렌치(32)는 제1 트렌치(30)와 연결되며 제1 트렌치(30)로 부터 하부 패키지(100)의 외벽(52)으로 신장할 수 있다. 제2 트렌치(32)는 예를 들어, 도 1a에서 도시된 것처럼 제1 트렌치(30)로 부터 4개의 모서리 부들(52b)을 향해 신장하여 하부 패키지(100)의 외부와 접하는 4개의 트렌치들을 포함할 수 있다. 이와는 달리 제2 트렌치(32)는 하나의 모서리 부(52b), 2개의 모서리 부들(52b), 또는 3개의 모서리 부들(52b)로 신장할 수 있다. 따라서 하부 몰딩 컴파운드 층(26)에는 적어도 하나의 제2 트렌치(32)가 형성될 수 있다.
도 1b와 도 2를 참조하면, 제2 트렌치(32)는 제1 트렌치(30)와 연결되어 하부 패키지(100)의 측벽들(52a)을 향해 신장될 수 있다. 예를 들어, 제1 트렌치(30)로 부터 4개의 측벽들(52a)을 향해 제2 트렌치(32)가 신장될 수 있다. 이외는 달리 제2 트렌치(32)는 하나의 측벽(52a), 2개의 측벽들(52a), 또는 3개의 측벽들(52a)로 신장될 수 있다. 따라서, 하부 몰딩 컴파운드 층(26)에는 적어도 하나의 제2 트렌치(32)가 형성될 수 있다.
이와는 달리, 제2 트렌치(32)는 측벽들(52a) 및 모서리 부(52b)들, 각각으로 신장되는 트렌치들을 포함할 수 있다. 예를 들어, 4개의 측벽들(52a)과 4개의 모서리 부들(52b)로 신장하는 8개의 트렌치들을 포함할 수 있다.
이와는 달리, 제2 트렌치(32)는 2개의 모서리 부들(52b)과 1개 내지 4개의 측벽들(52a)로 신장하는 트렌치들을 포함할 수 있다. 제2 트렌치(32)의 형태는 앞서 설명한 형태 외에 다양한 변형이 가능할 수 있다.
하부 패키지(100, 또는 102 )의 제1 트렌치(30)와 2 트렌치(32)의 깊이는 실질적으로 동일하거나, 서로 다를 수 있다. 제1 트렌치(30)의 깊이가 제2 트렌치(32) 보다 깊거나, 얕을 수 있다, 제1 트렌치(30)와 제2 트렌치(32)의 상부의 폭은 실질적으로 동일하거나, 서로 다를 수 있다. 제1 트 렌치(30)의 상부의 폭이 제2 트렌치(32)의 상부의 폭보다 크거나 작을 수 있다.
제2 트렌치(32)의 상부의 폭은 제1 트렌치(30)와 연결되는 부위와 모서리 부들(52b) 또는 측벽들(52a)에 인접한 부위에서 서로 다를 수 있다.
패키지 온 패키지 장치(200)의 상부 패키지(150)는 상부 패키지 기판(60)을 포함할 수 있다. 상부 패키지 기판(60)은 예들 들어, 인쇄회로 기판(PCB; Printed Circuit Board)을 포함할 수 있다. 상부 패키지 기판(60)은 서로 대향하는 상면(60a)과 하면(60b)을 포함할 수 있다. 상부 패키지 기판(60)의 상면(60a)에는 제2 상부 접속 패드들(64)이 배치되고, 상부 패키지 기판(60)의 하면(60b)에는 제2 하부 접속 패드들(66)이 배치될 수 있다. 제2 접속 상부 패드들(64)은 와이어 본딩(68)과 전기적으로 연결될 수 있다. 제2 접속 하부 패드들(66)은 비아 연결 단자들(28)과 접속할 수 있다.
상부 반도체 칩(70)은 상부 패키지 기판(60) 상에 실장될 수 있다. 상부 반도체 칩(70)은 적어도 하나의 반도체 칩을 포함할 수 있다. 상부 반도체 칩(70)은 하나 이상의 반도체 칩이 병렬로 배치되거나, 복수 층으로 적층될 수 있다. 예를 들어, 도 2에서는 제1 반도체 칩(72)과 제2 반도체 칩(74)이 적층된 구조를 예시하고 있다. 상부 반도체 칩(70)은 DRAM, FLASH MEMORY, MRAM, PRAM, ReRAM, 또는 SRAM과 같은 메모리 칩을 포함할 수 있다. 제1 반도체 칩(72)과 제2 반도체 칩(74)들 사이 및 제1 반도체 칩(72)과 상부 패키지 기판(60) 사이에 위치한 접착제(80)에 의해 제1 및 제2 반도체 칩들(72, 74), 각각은 하부 패키지 기판(60)과 제1 반도체 칩(72)에 부착될 수 있다. 상부 반도체 칩(70)은 상면에 배치된 칩 패드들(78)과 연결된 본딩 와이어(68)에 의해 상부 패키지 기판(60)에 배치된 제2 상부 접속 패드들(64)과 전기적으로 연결될 수 있다. 이와 달리 상부 반도체 칩(70)은 하부 반도체 칩(20)처럼 플립 칩 본딩에 의해 상부 패키지 기판(60)과 연결될 수 있다. 상부 몰딩 컴파운드 층(76)이 상부 반도체 칩(70)을 밀봉하도록 상부 반도체 기판(60)의 상면(60a)에 형성될 수 있다. 상부 패키지 기판(60)의 제2 상부 접속 패드들(64)과 제2 상부 접속 패드들(66)은 상부 패키지 기판(60)의 내부에 배치된 배선회로에 의해 전기적으로 연결될 수 있다.
비아 연결 단자들(28)은 패키지 온 패키지 장치(200)의 하부 패키지(100, 또는 102)와 상부 패키지(150)를 연결할 수 있다. 상세하게는 비아 연결 단자들(28)은 하부 패키지(100, 또는 102)의 하부 패키지 기판(10)의 상면(10a)에 배치된 제1 상부 접속 패드들(14)과 상부 패키지(150)의 상부 패키지 기판(60)의 하면(60b)에 배치된 제2 하부 접속 패드들(66)을 연결할 수 있다. 외부 시스템 또는 하부 반도체 칩(20)에서 발생한 신호가 비아 연결 단자(28)를 통해서 상부 패키지(150)의 상부 반도체 칩(70)으로 전송될 수 있다. 비아 연결 단자들(28)은 하부 반도체 칩(20)과 이격하여, 제1 트렌치(30), 제2 트렌치(32) 및 하부 패키지(100, 또는 102 )의 외벽(52)을 포함하는 경계 안의 하부 몰딩 컴파운드 층(26) 내에 배치될 수 있다.
열 전달 부재(44)는 상부 패키지 기판(60)의 하면(60b)과 하부 반도체 칩(20)의 상면(20a) 사이에 배치될 수 있다. 하부 반도체 칩(20)의 상면(20a)은 하면(20b)과 달리 직접회로들이 인접하여 배치되지 않은 비활성 면일 수 있다. 열 전달 부재(44)는 예를 들어,　열성(Thermal) 유지(油脂, grease),　또는 에폭시　물질에　인듐같은　금속　입자들을　포함하는 물질일　수　있다. 또한, 열 전달 부재(44)는 접착　기능　및/또는　도전성을　가질　수　있다. 열 전달 부재(44)는 하부 반도체 칩(20)의 휨을 방지하기 위하여 온도 상승 시 유동성을 갖는 액상 물질일 수 있다. 하부 반도체 칩(20)이 마이크로 프로세서와 같은 로직 칩일 경우, 시스템 제어를 위한 동작 중에 상당한 열이 발생할 수 있다. 이 열로 인해 열 전달 부재(44)는 액상화로 유동성을 가져 하부 반도체 칩(20)의 측면(20c)에 인접한 비아 연결 단자들(28)로 흘러서 비아 연결 단자들(28)이 서로 전기적으로 접속될 수 있다. 따라서 상부 패키지(150)의 상부 반도체 칩(70)과의 신호 전송 시 문제가 발생하게 되어 패키지 온 패키지 장치(200)의 신뢰성을 약화시킬 수 있다. 하지만, 이를 방지하기 위하여 열 전달 부재(44)가 배치된 하부 반도체 칩(20) 주변을 둘러싸는 형태로 제1 트렌치(30)를 형성하여 열 전달 부재(44)와 인접한 비아 연결 단자들(28)로의 흐름을 사방에서 차단한다. 나아가, 제1 트렌치(30)에 고인 열 전달 부재(44)가 제1 트렌치(30) 밖으로 넘치지 못하도록 방출 통로 역할을 할 수 있는 제2 트렌치(32)를 제1 트렌치(30)와 연결하여 형성함으로써 비아 연결 단자들(28)과의 접속을 차단할 수 있다. 따라서, 열 전달 부재(44)에 의한 비아 연결 단자들(28) 간의 간섭이 방지되어 상, 하부 패키지들에 포함된 상, 하부 반도체 칩들(20, 70) 간의 신호가 잘 전송될 수 있어 패키지 온 패키지 장치(200)의 신뢰성을 향상시킬 수 있다.
도 2의 A와 B를 확대한 도 3과 도 4를 참조하면, 도 2의 제1 트렌치(30) 또는 제2 트렌치(32)의 바닥면은 요철면을 포함할 수 있다. 유동성을 갖는 열 전달 부재(44)가 제1 트렌치(30) 및 제2 트렌치(32) 밖으로 넘치지 못하도록, 제1 및 제2 트렌치들(30, 32)의 각각의 바닥면에 물질의 흐름을 방해하는 적어도 하나의 스토퍼(36)가 형성될 수 있다. 제1 트렌치(30)의 바닥면의 스토퍼들(36)의 높이가 실질적으로 동일할 수 있다. 이와는 달리 스토퍼(36)의 높이가 서로 다를 수 있다. 제 2 트렌치(32)의 바닥면은 제1 트렌치(30)와 연결되는 부분으로부터 하부 패키지(100, 또는 102 )의 외벽(52)으로 갈수록 스토퍼(36)의 높이가 작을 수 있다. 이와는 달리 제2 트렌치(32)의 스토퍼들(36)의 높이가 실질적으로 동일할 수 있다.
도 5는 본 발명의 일 실시예의 변형예에 따른 패키지 온 패키지 장치(210)의 개략적인 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예의 변형예에 따른 패키지 온 패키지 장치(210)는 열 전달 부재(44)의 형태 차이 이외에는 도 2 내지 도 4를 참조하여 설명한 패키지 온 패키지 장치(200)의 구성과 동일한 구성을 포함할 수 있다. 이하 차이점만 설명한다.
열 전달 부재(44)는 상부 패키지 기판(60)의 하면(60b)과 하부 반도체 칩(20)의 상면(20a) 사이뿐만 아니라 제1 트렌치(30)에 더 배치될 수 있다. 열 전달 효과를 높이기 위해 열 전달 부재(44)는 하부 반도체 칩의 상면(20a)에서 인접한 하부 몰딩 컴파운드 층(26)의 상면으로 더 확장되고, 제1 트렌치(30) 내에도 형성될 수 있다. 열 전달 부재(44)는 하부 반도체 칩(20)의 상면(20a)에 충분히 도포되어 제1 트렌치(30)의 적어도 일부를 채울 수 있도록 형성될 수 있다. 이와는 달리 하부 반도체 칩(20)의 동작 중에 열이 발생하여 그 상부에 배치된 유동성을 가진 열 전달 부재(44)가 제1 트렌치(30)로 흘러서 제1 트렌치(30)의 적어도 일부가 채워질 수 있다.
도 6은 본 발명의 일 실시예의 변형예에 따른 패키지 온 패키지 장치(220)의 개략적인 단면도이다.
도 6을 참조하면, 본 발명의 일 실시예의 변형예에 따른 패키지 온 패키지 장치(220)는 열 전달 부재(44)의 형태 차이 이외에는 도 2 내지 도 4를 참조하여 설명한 패키지 온 패키지 장치(200)의 구성과 동일한 구성을 포함할 수 있다. 이하 차이점만 설명한다.
열 전달 부재(44)는 상부 패키지 기판(60)의 하면(60b)과 하부 반도체 칩(20)의 상면(20a) 사이뿐만 아니라 제1 트렌치(30)와 제2 트렌치(32)에 더 배치될 수 있다. 열 전달 효과를 높이기 위해 열 전달 부재(44)는 하부 반도체 칩의 상면(20a)에서 인접한 하부 몰딩 컴파운드 층(26)의 상면으로 더 확장되고, 제1 트렌치(30)와 제2 트렌치(32)에도 형성될 수 있다. 열 전달 부재(44)는 하부 반도체 칩(20)의 상면(20a)에 충분히 도포되어 제1 트렌치(30)와 제2 트렌치(32), 각각의 적어도 일부를 채울 수 있도록 형성될 수 있다. 이와는 달리 하부 반도체 칩(20)의 동작 중에 열이 발생하여 그 상부에 배치된 유동성을 가진 열 전달 부재(44)가 제1 트렌치(30)와 제2 트렌치(32)로 흘러서 제1 트렌치(30)와 제2 트렌치(32), 각각의 적어도 일부가 채워질 수 있다.
도 7은 본 발명의 일 실시예의 변형예에 따른 패키지 온 패키지 장치(300)의 개략적인 단면도이다.
도 7을 참조하면, 본 발명의 일 실시예의 변형예에 따른 패키지 온 패키지 장치(300)는 제1 트렌치(30) 및 제2 트렌치(32)의 깊이 차이 이외에는 도 2 내지 도 4를 참조하여 설명한 패키지 온 패키지 장치(200)의 구성과 동일한 구성을 포함할 수 있다. 이하 차이점만 설명한다.
제1 트렌치(30) 및 제2 트렌치(32)는 하부 패키지 기판(10)의 상면(10a)을 노출하도록 하부 몰딩 컴파운드 층(26)의 일부를 제거하여 형성될 수 있다. 이와는 달리 제1 트렌치(30)와 제2 트렌치(32) 중 어느 하나만이 하부 패기지 기판(10)의 상면(10a)을 노출시킬 수 있도록 형성될 수 있다. 예를 들어, 제1 트렌치(30)는 하부 패키지 기판(10)의 상면(10a)을 노출시키지 않고, 제2 트렌치(32)는 하부 패키지 기판(10)의 상면(10a)을 노출시킬 수 있다. 이와 반대로 제1 트렌치(30)는 하부 패키지 기판(10)의 상면(10a)을 노출시키고, 제2 트렌치(32)는 하부 패키지 기판(10)의 상면(10a)을 노출시키지 않을 수 있다. 따라서, 제1 트렌치(30) 및 제2 트렌치(32) 중 적어도 하나는 하부 패키지 기판(10)의 상면(10a)을 노출시킬 수 있다. 제1 트렌치(30) 및 제2 트렌치(32)의 바닥면들은 도 3 및 도 4에서 도시한 스토퍼(36)가 형성되지 않은 패키지 기판(10)의 상면(10a)일 수 있다.
도 8은 본 발명의 일 실시예의 변형예에 따른 패키지 온 패키지 장치(310)의 개략적인 단면도이다.
도 8을 참조하면, 본 발명의 일 실시예의 변형예에 따른 패키지 온 패키지 장치(310)는 제1 및 제2 트렌치들(30, 32)의 깊이에 따른 구조 차이 이외에는 도 5를 참조하여 설명한 패키지 온 패키지 장치(210)의 구성과 동일한 구성을 포함할 수 있다. 이하 차이점만 설명한다.
열 전달 부재(44)는 상부 패키지 기판(60)의 하면(60b)과 하부 반도체 칩(20)의 상면(20a) 사이뿐만 아니라 제1 트렌치(30)에 더 배치될 수 있다. 열 전달 효과를 높이기 위해 열 전달 부재(44)는 하부 반도체 칩(20)의 상면(20a)에서 인접한 하부 몰딩 컴파운드 층(26)의 상면으로 더 확장되고, 제1 트렌치(30)에도 형성될 수 있다. 열 전달 부재(44)는 하부 패키지 기판(10)의 상면(10a)과 접촉할 수 있다. 도 5를 참조하여 설명한 패키지 온 패키지 장치(210)의 열 전달 부재(44)의 형성 방법과 동일한 방법으로 본 발명의 다른 실시예인 패키지 온 패키지 장치(310)의 열 전달 부재(44)가 형성될 수 있다.
도 9는 본 발명의 일 실시예의 변형예에 따른 패키지 온 패키지 장치(320)의 개략적인 단면도이다.
도 9를 참조하면, 본 발명의 일 실시예의 변형예에 따른 패키지 온 패키지 장치(320)는 제1 및 제2 트렌치들(30, 32)의 깊이에 따른 구조 차이 이외에는 도 6을 참조하여 설명한 패키지 온 패키지 장치(220)의 구성과 동일한 구성을 포함할 수 있다. 이하 차이점만 설명한다.
열 전달 부재(44)는 상부 패키지 기판(60)의 하면(60b)과 하부 반도체 칩(20)의 상면(20a) 사이뿐만 아니라 제1 트렌치(30)와 제2 트렌치(32)에 더 배치될 수 있다. 열 전달 효과를 높이기 위해 열 전달 부재(44)는 하부 반도체 칩의 상면(20a)에서 인접한 하부 몰딩 컴파운드 층(26)의 상면으로 더 확장되고, 제1 트렌치(30)와 제2 트렌치(32)에도 형성될 수 있다. 열 전달 부재(44)는 하부 패키지 기판(10)의 상면(10a)과 접속할 수 있다. 도 6을 참조하여 설명한 패키지 온 패키지 장치(220)의 열 전달 부재(44)의 형성 방법과 동일한 방법으로 본 발명의 다른 실시예인 패키지 온 패키지 장치(320)의 열 전달 부재(44)가 형성될 수 있다. 열 전달 부재(44)가 제2 트렌치(32)에 배치됨에 따라 하부 반도체 칩(20)의 동작 중에 발생한 열이 하부 패키지(100, 또는 102 )의 외벽(52)을 통해서 패키지 외부로 방출 될 수 있다.
도 10은 본 발명의 일 실시예의 변형예에 따른 패키지 온 패키지 장치(400)의 개략적인 단면도이다.
도 10을 참조하면, 본 발명의 일 실시예의 변형예에 따른 패키지 온 패키지 장치(400)는 도 7을 참조하여 설명한 패키지 온 패키지 장치(300)와는 제1 트렌치(30) 및 제2 트렌치(32)의 하부에 노출된 도전 패드(15)를 제외하고 동일한 구성을 포함할 수 있다. 이하 차이점만 설명한다.
하부 패키지 기판(10)의 상면(10a)에는 도전 패드(15)가 형성될 수 있다. 도전 패드(15)는 제1 트렌치(30)와 제2 트렌치(32)와 같은 형태로 동일하게 형성될 수 있다. 예를 들어, 도 1a와 도 1b에서 도시된 제1 트렌치(30) 및 제2 트렌치(32)와 같은 형태로 하부 반도체 칩(20)을 둘러싸는 형태와 하부 패키지(100, 또는 102)의 외벽(50a)으로 신장되는 형태의 도전패드(15)가 형성될 수 있다. 이와는 달리 도전 패드(15)는 제1 트렌치(30) 및 제2 트렌치(32) 바닥 부에서 아일랜드 형태로 연속적으로 배치될 수 있다. 도전 패드(15)의 폭은 제1 트렌치(30)와 제2 트렌치(32) 각각의 바닥부의 폭과 다르거나, 동일할 수 있다. 도전 패드(15)의 폭은 제1 트렌치(30)와 제2 트렌치(32) 각각의 바닥부의 폭보다 크거나 작을 수 있다. 도전 패드(15)는 금속 물질을 포함할 수 있다. 도전패드(15) 상에 도전층이 더 형성될 수 있다.
도 11은 본 발명의 일 실시예의 변형예에 따른 패키지 온 패키지 장치(410)의 개략적인 단면도이다.
도 11을 참조하면, 본 발명의 일 실시예의 변형예인 패키지 온 패키지 장치(410)는 도 8을 참조하여 설명한 패키지 온 패키지 장치(310)와는 제1 트렌치(30) 및 제2 트렌치(32)의 하부에 노출된 도전 패드(15)를 제외하고 동일한 구성을 포함할 수 있다. 이하 차이점만 설명한다.
열 전달 부재(44)는 상부 패키지 기판(60)의 하면(60b)과 하부 반도체 칩(20)의 상면(20a) 사이뿐만 아니라 제1 트렌치(30)에 더 배치될 수 있다. 열 전달 효과를 높이기 위해 열 전달 부재(44)는 하부 반도체 칩(20)의 상면(20a)에서 인접한 하부 몰딩 컴파운드 층(26)의 상면으로 더 확장되고, 제1 트렌치(30)에도 형성될 수 있다. 열 전달 부재(44)는 하부 패키지 기판(10)에 배치된 도전 패드(15)와 연결될 수 있다. 도 8을 참조하여 설명한 패키지 온 패키지 장치(310)의 열 전달 부재(44)의 형성 방법과 동일한 방법으로 본 발명의 일 실시예인 패키지 온 패키지 장치(410)의 열 전달 부재(44)가 형성될 수 있다. 도전 패드(15)는 금속 물질을 포함하므로 열 전달 효과가 커서 열 전달 부재(44)와 하부 도전 패드(15)에 의해 하부 반도체 칩(20)에서 발생한 열이 하부 패키지(100, 또는 102 )의 외부로 방출될 수 있다.
도 12는 본 발명의 일 실시예의 변형예에 따른 패키지 온 패키지 장치(420)의 개략적인 단면도이다.
도 12를 참조하면, 본 발명의 일 실시예의 변형예인 패키지 온 패키지 장치(420)는 도 9를 참조하여 설명한 패키지 온 패키지 장치(320)와는 제1 트렌치(30) 및 제2 트렌치(32)의 하부에 노출된 도전 패드(15)를 제외하고 동일한 구성을 포함할 수 있다. 이하 차이점만 설명한다.
열 전달 부재(44)는 상부 패키지 기판(60)의 하면(60b)과 하부 반도체 칩(20)의 상면(20a) 사이뿐만 아니라 제1 트렌치(30) 및 제 2 트렌치(32)에 더 배치될 수 있다. 열 전달 효과를 높이기 위해 열 전달 부재(44)는 하부 반도체 칩(20)의 상면(20a)에서 인접한 하부 몰딩 컴파운드 층(26)의 상면으로 더 확장되고, 제1 트렌치(30)와 제2 트렌치(32)에도 배치될 수 있다. 열 전달 부재(44)는 하부 패키지 기판(10)에 배치된 도전 패드(15)와 연결될 수 있다. 이와 달리, 제1 트렌치(30)는 도전 패드(15)를 노출시키고 제2 트렌치(32)는 도전 패드(32)를 노출 시키지 않는 구조일 경우에는 열 전달 부재(44)는 제1 트렌치(30)에서 도전 패드(15)와 연결될 수 있다. 이와 달리 1 트렌치(30)가 도전 패드(15)를 노출 시키지 않고 제2 트렌치(32)는 도전 패드(32)를 노출 시키는 구조일 경우에는 열 전달 부재(44)는 제2 트렌치(32)에서 도전 패드(15)와 연결될 수 있다. 따라서, 제1 및 제2 트렌치들(30, 32) 중 적어도 하나의 트렌치에 의해 노출된 하부 패키지 기판(10)의 상면(10a)에 형성된 도전패드(15)와 열 전달 부재(44)는 연결될 수 있다. 도 9를 참조하여 설명한 패키지 온 패키지 장치(320)의 열 전달 부재(44)의 형성 방법과 동일한 방법으로 본 발명의 다른 실시예인 패키지 온 패키지 장치(420)의 열 전달 부재(44)가 형성될 수 있다. 도전 패드(15)는 금속 물질을 포함하므로 열 전달 효과가 커서 열 전달 부재(44)와 하부 도전 패드(15)에 의해 하부 반도체 칩(20)에서 발생한 열이 하부 패키지(100, 또는 102 )의 외부로 더 효과적으로 방출될 수 있다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 하부 패키지의 개략적인 평면도들이다.
도 14는 도 13a의 I-I' 선 또는 도 13b의 II-II' 선에 대응하는 본 발명의 다른 실시예에 따른 패키지 온 패키지 장치(500)의 개략적인 단면도이다.
도 13a, 도 13b 및 도 14를 참조하면, 본 발명의 다른 실시예의 변형예인 패키지 온 패키지 장치(500)는 도 2 내지 도 4를 참조하여 설명한 패키지 온 패키지 장치(200)와는 제1 트렌치(30)의 구조를 제외하고 동일한 구성을 포함할 수 있다. 이하 차이점만 설명한다.
제1 트렌치(30)는 하부 반도체 칩(20)의 측면의 일부를 노출시키고. 둘러싸도록 하부 몰딩 컴파운드 층(26)에 형성될 수 있다. 제1 트렌치(30)는 예를 들어, 레이저 드릴링 공정(LDP; Laser Drilled Process) 또는 일반적인 식각 공정을 이용해서 하부 몰딩 컴파운드 층(26)의 일부를 제거하여 형성될 수 있다. 제 2 트렌치(32)는 도 13a와 도 13b에서 도시된 바와 같이 예를 들어, 제1 트렌치(30)와 연결되어 제1 트렌치(30)로부터 하부 패키지(110)의 4개의 모서리 부들(52b) 또는 하부 패키지(112)의 4개의 측벽들로 신장되는 트렌치들을 포함할 수 있으나, 제1 트렌치(30)와 연결되어 하부 패키지(110)의 적어도 하나의 모서리 부(52b) 또는 하부 패키지(112)의 적어도 하나의 측벽으로 신장되는 트렌치를 포함할 수 있다.
도 15는 본 발명의 다른 실시예의 변형예에 따른 패키지 온 패키지 장치(510)의 개략적인 단면도이다.
도 13a, 도 13b 및 도 15를 참조하면, 본 발명의 다른 실시예의 변형예인 패키지 온 패키지 장치(510)는 도 5를 참조하여 설명한 패키지 온 패키지 장치(210)와는 제1 트렌치(30)의 구조를 제외하고 동일한 구성을 포함할 수 있다. 이하 차이점만 설명한다.
열 전달 부재(44)는 상부 패키지 기판(60)의 하면(60b)과 하부 반도체 칩(20)의 상면(20a) 사이뿐만 아니라 제1 트렌치(30)에 더 배치되어, 하부 반도체 칩(20)의 측면(20c)과 접촉할 수 있다. 열 전달 효과를 높이기 위해 열 전달 부재(44)는 하부 반도체 칩(20)의 상면(20a) 및 제1 트렌치(30)에 의해 노출된 측면(20c)을 감싸도록 형성될 수 있다. 도 5를 참조하여 설명한 패키지 온 패키지 장치(210)의 열 전달 부재(44)의 형성 방법과 동일한 방법으로 본 발명의 다른 실시예인 패키지 온 패키지 장치(510)의 열 전달 부재(44)가 형성될 수 있다. 열 전달 부재(44)는 하부 반도체 칩(20)과의 접촉 면적이 커짐에 따라 하부 반도체 칩(20)에서 발생한 열의 방출 효과는 커질 수 있다.
도 16은 본 발명의 다른 실시예의 변형예에 따른 패키지 온 패키지 장치(520)의 개략적인 단면도이다.
도 13a, 도 13b 및 도 16을 참조하면, 본 발명의 다른 실시예의 변형예인 패키지 온 패키지 장치(520)는 도 6을 참조하여 설명한 패키지 온 패키지 장치(220)와는 제1 트렌치(30)의 구조를 제외하고 동일한 구성을 포함할 수 있다. 이하 차이점만 설명한다.
열 전달 부재(44)는 상부 패키지 기판(60)의 하면(60b)과 하부 반도체 칩(20)의 상면(20a) 사이 및 제1 트렌치(30) 외에 제2 트렌치(32)에 더 배치될 수 있다. 열 전달 효과를 높이기 위해 열 전달 부재(44)는 하부 반도체 칩(20)의 상면(20a) 외에 측면(20c)과 접촉하며 감싸도록 제1 트렌치(30)에 형성되고 하부 패키지(110, 또는 112)의 외벽(52)으로 신장되도록 제2 트렌치(32)에 더 형성되어 하부 패키지(110, 또는 112)의 외부에 노출될 수 있다. 도 6을 참조하여 설명한 패키지 온 패키지 장치(220)의 열 전달 부재(44)의 형성 방법과 동일한 방법으로 본 발명의 다른 실시예인 패키지 온 패키지 장치(520)의 열 전달 부재(44)가 형성될 수 있다. 하부 반도체 칩(20)에서 발생한 열은 상부 패키지(150)뿐 만 아니라 하부 패키지(110, 또는 112)의 외벽(52)을 통해서 방출될 수 있어 하부 패키지(110, 또는 112) 외부로의 열 방출 효과는 더 커질 수 있다.
도 17은 본 발명의 다른 실시예의 변형예에 따른 패키지 온 패키지 장치(530)의 개략적인 단면도이다.
도 13a, 도 13b 및 도 17을 참조하면, 본 발명의 다른 실시예의 변형예인 패키지 온 패키지 장치(530)는 도 16을 참조하여 설명한 패키지 온 패키지 장치(520)와는 제2 트렌치(32)의 구조를 제외하고 동일한 구성을 포함할 수 있다. 이하 차이점만 설명한다.
제2 트렌치(32)는 도 12에서 도시된 패키지 온 패키지 장치(420)의 하부 패키지(100, 또는 102)의 제2 트렌치(32)와 동일한 구조일 수 있다. 제2 트렌치(32)에 의해 노출된 도전 패드(15)는 제 2 트렌치(32)에 배치된 열 전달 부재(44)와 연결될 수 있다. 따라서, 도전 패드(15)를 통해서 하부 반도체 칩(20)에서 발생한 열이 하부 패키지(110, 또는 112)의 외부로 더 잘 방출될 수 있다. 하부 반도체 칩(20)에서 발생한 열은 상부 패키지(150)뿐 만 아니라 하부 패키지(110, 112)의 외벽(52)을 통한 열 방출 효과는 더 커질 수 있다.
도 18은 본 발명의 다양한 실시예들에 따른 패키지 온 패키지 장치들을 포함하는 반도체 시스템(1000)의 개략적인 블록도이다.
도 18을 참조하면, 반도체 시스템(1000)은 반도체 저장 장치일 수 있다. 예를 들어, 반도체 시스템(1000)은 메모리 카드, 또는 SSD(Solid State Disk) 장치일 수 있다. 반도체 시스템(1000)은 하우징(1100) 내에 제어기(1200)와 메모리(1300)를 포함할 수 있다. 제어기(1200)와 메모리(1300)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(1200)의 명령(command)에 따라, 메모리(1300)와 제어기(1200)는 데이터(data)를 주고 받을 수 있다. 이에 따라, 반도체 시스템(1000)은 메모리(1300)에 데이터를 저장하거나 또는 메모리(1300)로부터 데이터를 외부로 출력할 수 있다. 제어기(1200)와 메모리(1300)는 본 발명의 다양한 실시예에 따른 패키지 온 패키지 장치를 포함할 수 있다.
도 19는 본 발명의 다양한 실시예들에 따른 패키지 온 패키지 장치를 포함하는 전자 시스템(2000)의 일예를 보여주는 개략적인 블록도이다.
도 19를 참조하면, 전자 시스템(2000)은 제어기(2200), 기억 장치(2300) 및 입출력 장치(2400)를 포함할 수 있다. 제어기(2200), 기억 장치(2300), 및 입출력 장치(2400)는 버스(2100, bus)를 통하여 결합될 수 있다. 버스(2100)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 제어기(2200)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 로직 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입출력 장치(2400)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(2300)는 데이터를 저장하는 장치이다. 기억 장치(2300)는 데이터 및/또는 제어기(2200)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(2300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 기억 장치(2300)는 플래시 메모리로 형성될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(2000)은 대용량의 데이터를 기억 장치(2300)에 안정적으로 저장할 수 있다. 제어기(2200) 및 기억 장치(2300)는 본 발명의 다양한 실시예에 따른 패키지 온 패키지 장치를 포함할 수 있다. 전자 시스템(2000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(2500)를 더 포함할 수 있다. 인터페이스(2500)는 유무선 형태일 수 있다. 예컨대, 인터페이스(2500)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
10: 하부 패키지 기판 14: 제1 상부 접속 패드
16: 제1 하부 접속 패드 18: 외부 연결 단자
20: 하부 반도체 칩 22: 칩 연결 단자
26: 하부 몰딩 컴파운드 층 28; 비아 연결 단자
30: 제1 트렌치 32: 제2 트렌치
36: 스토퍼 44: 열 전달 부재
60: 상부 패키지 기판 64: 제2 상부 접속 패드
66: 제2 하부 접속 패드 68: 본딩 와이어
70: 상부 반도체 칩 76: 상부 몰딩 컴파운드 층
78: 칩 패드 80: 접착제
100, 102, 110,112: 하부 패키지
150: 상부 패키지
200, 210,220,300,310,320,400,410,420,500,510,520,530: 패키지 온
패키지 장치

Claims (10)

  1. 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장된 하부 반도체 칩, 상기 하부 패키지 기판 상에 형성된 하부 몰딩 컴파운드 층, 상기 하부 반도체 칩을 둘러싸며 상기 하부 몰딩 컴파운드 층에 형성된 제1 트렌치, 및 상기 제1 트렌치와 연결되고 하부 패키지의 외벽으로 신장하며 상기 하부 몰딩 컴파운드 층에 형성되는 제 2 트렌치를 포함하는 상기 하부 패키지;
    상기 하부 패키지 상에 배치되되, 상부 패키지 기판 및 상기 상부 패키지 기판 상에 실장된 적어도 하나의 상부 반도체 칩을 포함하는 상부 패키지; 및
    상기 하부 패키지 및 상기 상부 패키지 사이에 배치된 열 전달 부재를 포함하는 반도체 패키지 장치.
  2. 제1 항에 있어서,
    상기 하부 패키지의 외벽은 4개의 측벽들과 4개의 모서리 부들을 포함하되, 상기 제2 트렌치는 상기 제1 트렌치로 부터 상기 하부 패키지의 적어도 하나의 모서리 부 또는 적어도 하나의 측벽으로 신장하는 반도체 패키지 장치.
  3. 제1 항에 있어서,
    상기 열 전달 부재는 상기 상부 패키지 기판의 하면과 상기 하부 반도체 칩 상면 사이 및 상기 제1 트렌치에 배치되거나, 상기 상부 패키지 기판의 하면과 상기 하부 반도체 칩 상면 사이, 상기 제1 트렌치 및 상기 제2 트렌치에 배치된 반도체 패키지 장치.
  4. 제3 항에 있어서,
    상기 제1 트렌치 또는 상기 제2 트렌치는 상기 하부 패키지 기판의 상면을 노출하는 반도체 패키지 장치.
  5. 제4 항에 있어서,
    상기 제1 트렌치 또는 상기 제2 트렌치에 의해 노출된 상기 하부 패키지 기판 상면에 형성된 도전패드를 더 포함하되, 상기 도전패드는 상기 열 전달 부재와 연결되는 반도체 패키지 장치.
  6. 제1 항에 있어서,
    상기 제1 트렌치 또는 제2 트렌치의 바닥면은 요철면을 포함하는 반도체 패키지 장치
  7. 그의 상면에 도전 패드를 포함하는 하부 패키지 기판, 상기 하부 패키지 기판 상면에 실장된 하부 반도체 칩, 상기 하부 패키지 기판의 상면에 형성된 하부 몰딩 컴파운드 층, 상기 하부 반도체 칩을 둘러싸며 하부 몰딩 컴파운드 층에 형성된 제1 트렌치, 및 상기 제1 트렌치와 연결되고 하부 패키지의 적어도 하나의 모서리 부 또는 적어도 하나의 측벽으로 신장하며 상기 하부 몰딩 컴파운드 층에 형성되는 제2 트렌치를 포함하는 상기 하부 패키지;
    상기 하부 패키지 상에 배치되는 상부 패키지 기판, 상기 상부 패키지 기판의 상면에 실장되는 적어도 하나의 상부 반도체 칩을 포함하는 상부 패키지; 및
    상기 하부 반도체 칩의 상면과 상기 상부 패키지의 기판의 하면 사이 및 상기 제1 트렌치에 배치된 열전달 부재를 포함하는 반도체 패키지 장치.
  8. 제7 항에 있어서,
    상기 제2 트렌치 내에 배치된 상기 열 전달 부재를 더 포함하는 반도체 패키지 장치.
  9. 제8 항에 있어서,
    상기 제2 트렌치는 상기 하부 패키지 기판의 상기 도전 패드를 노출하고, 상기 열 전달 부재가 상기 도전 패드와 연결되는 반도체 패키지 장치.
  10. 제7 항에 있어서,
    상기 제1 트렌치는 상기 하부 반도체 칩의 측면을 노출시키되 상기 열 전달 부재는 상기 하부 반도체 칩의 측면과 접촉하는 반도체 패키지 장치.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425121B2 (en) 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
US9455211B2 (en) * 2013-09-11 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with openings in buffer layer
JP6438225B2 (ja) * 2014-07-24 2018-12-12 株式会社ジェイデバイス 半導体パッケージ
KR102154830B1 (ko) * 2014-08-05 2020-09-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9754849B2 (en) * 2014-12-23 2017-09-05 Intel Corporation Organic-inorganic hybrid structure for integrated circuit packages
US10032704B2 (en) * 2015-02-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking by adjusting opening size in pop packages
US11037904B2 (en) * 2015-11-24 2021-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Singulation and bonding methods and structures formed thereby
KR20170065397A (ko) * 2015-12-03 2017-06-13 삼성전자주식회사 반도체 장치
US9773764B2 (en) * 2015-12-22 2017-09-26 Intel Corporation Solid state device miniaturization
US10622340B2 (en) * 2016-11-21 2020-04-14 Samsung Electronics Co., Ltd. Semiconductor package
KR102380821B1 (ko) * 2017-09-15 2022-03-31 삼성전자주식회사 팬-아웃 반도체 패키지
US10121722B1 (en) * 2017-09-30 2018-11-06 Intel Corporation Architecture material and process to improve thermal performance of the embedded die package
US11322449B2 (en) * 2017-10-31 2022-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package with fan-out structures
US10750619B2 (en) 2017-12-21 2020-08-18 Industrial Technology Research Institute Metallization structure and manufacturing method thereof
KR102086364B1 (ko) * 2018-03-05 2020-03-09 삼성전자주식회사 반도체 패키지
US11462527B2 (en) * 2018-07-30 2022-10-04 Intel Corporation Micro-trenching mold interface in a pop package
KR102545473B1 (ko) 2018-10-11 2023-06-19 삼성전자주식회사 반도체 패키지
US20200312738A1 (en) * 2019-03-26 2020-10-01 Intel Corporation Thermal management solutions using compartmentalized phase change materials
KR20210109258A (ko) 2020-02-27 2021-09-06 삼성전자주식회사 반도체 패키지 장치
JP7357595B2 (ja) 2020-09-17 2023-10-06 三菱電機株式会社 半導体装置および半導体装置の製造方法
KR20220081445A (ko) * 2020-12-08 2022-06-16 삼성전자주식회사 PoP 구조의 반도체 패키지 및 그 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158310A (ja) 2000-09-06 2002-05-31 Sanyo Electric Co Ltd 半導体装置および半導体モジュール
KR100817075B1 (ko) 2006-11-09 2008-03-26 삼성전자주식회사 멀티스택 패키지 및 그 제조 방법
US20120074586A1 (en) 2010-09-27 2012-03-29 Samsung Electronics Co., Ltd Methods of fabricating package stack structure and method of mounting package stack structure on system board
US20120280404A1 (en) 2011-05-02 2012-11-08 Samsung Electronics Co., Ltd Stack packages having fastening element and halogen-free inter-package connector

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100609334B1 (ko) 2005-06-13 2006-08-08 삼성전자주식회사 감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법
KR20070076084A (ko) 2006-01-17 2007-07-24 삼성전자주식회사 스택 패키지와 그 제조 방법
US7714453B2 (en) * 2006-05-12 2010-05-11 Broadcom Corporation Interconnect structure and formation for package stacking of molded plastic area array package
US7777351B1 (en) * 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
SG152086A1 (en) 2007-10-23 2009-05-29 Micron Technology Inc Packaged semiconductor assemblies and associated systems and methods
KR100997787B1 (ko) 2008-06-30 2010-12-02 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
KR101013562B1 (ko) 2009-01-23 2011-02-14 주식회사 하이닉스반도체 큐브 반도체 패키지
KR101046387B1 (ko) 2009-04-10 2011-07-05 주식회사 하이닉스반도체 반도체 패키지
KR101078737B1 (ko) 2009-08-10 2011-11-02 주식회사 하이닉스반도체 적층 반도체 패키지
KR20110085481A (ko) 2010-01-20 2011-07-27 삼성전자주식회사 적층 반도체 패키지
KR101228623B1 (ko) 2010-03-04 2013-02-01 한미반도체 주식회사 적층형 반도체 패키지의 제조방법
US8299595B2 (en) 2010-03-18 2012-10-30 Stats Chippac Ltd. Integrated circuit package system with package stacking and method of manufacture thereof
US8378476B2 (en) 2010-03-25 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with stacking option and method of manufacture thereof
JP2012033875A (ja) 2010-06-30 2012-02-16 Canon Inc 積層型半導体装置
KR20120007840A (ko) 2010-07-15 2012-01-25 삼성전자주식회사 두 개의 패키지 기판 사이에 배치된 스페이서를 가진 ｐｏｐ 반도체 패키지
KR101711045B1 (ko) 2010-12-02 2017-03-02 삼성전자 주식회사 적층 패키지 구조물
KR101874803B1 (ko) * 2012-01-20 2018-08-03 삼성전자주식회사 패키지 온 패키지 구조체
US8669140B1 (en) * 2013-04-04 2014-03-11 Freescale Semiconductor, Inc. Method of forming stacked die package using redistributed chip packaging

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158310A (ja) 2000-09-06 2002-05-31 Sanyo Electric Co Ltd 半導体装置および半導体モジュール
KR100817075B1 (ko) 2006-11-09 2008-03-26 삼성전자주식회사 멀티스택 패키지 및 그 제조 방법
US20120074586A1 (en) 2010-09-27 2012-03-29 Samsung Electronics Co., Ltd Methods of fabricating package stack structure and method of mounting package stack structure on system board
US20120280404A1 (en) 2011-05-02 2012-11-08 Samsung Electronics Co., Ltd Stack packages having fastening element and halogen-free inter-package connector

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