KR20210109258A - 반도체 패키지 장치 - Google Patents

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KR20210109258A
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KR
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semiconductor chip
interposer
package substrate
package
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이희석
임윤혁
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삼성전자주식회사
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Abstract

본 발명에 따른 반도체 패키지 장치는 하부 패키지 기판, 상기 하부 패키지 기판 상의 인터포저, 상기 하부 패키지 기판의 상면에 실장되는 하부 반도체 칩, 상기 하부 패키지 기판 및 상기 인터포저를 전기적으로 연결하는 연결 단자들, 상기 반도체 칩의 상면의 적어도 일부를 덮는 제1 몰딩 부재, 및 상기 연결 단자들의 측면을 덮는 제2 몰딩 부재를 포함한다. 상기 인터포저는 이를 수직 관통하는 적어도 하나의 관통 홀을 포함한다. 상기 제1 몰딩 부재는 상기 관통 홀을 채우고, 상기 인터포저의 상면으로부터 돌출된다. 상기 제1 몰딩 부재는 제1 물질을 포함하고, 상기 제2 몰딩 부재는 제2 물질을 포함한다. 상기 제1 물질은 상기 제2 물질보다 열전도성이 크다.

Description

반도체 패키지 장치{Semiconductor package device}
본 발명은 반도체 패키지 장치에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 그 중의 하나가 여러 가지 반도체 칩들을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 온 패키지(Package on package, PoP)이다. 패키지 온 패키지(POP)는 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 패키지의 높이(heght)를 감소시킬 수 있는 패키지 장치의 제조 방법을 제공하는데 있다.
본 발명의 실시예들에 따른 반도체 패키지 장치는 하부 패키지 기판, 상기 하부 패키지 기판 상의 인터포저, 상기 하부 패키지 기판의 상면에 실장되는 하부 반도체 칩, 상기 하부 패키지 기판 및 상기 인터포저를 전기적으로 연결하는 연결 단자들, 상기 반도체 칩의 상면의 적어도 일부를 덮는 제1 몰딩 부재, 및 상기 연결 단자들의 측면을 덮는 제2 몰딩 부재를 포함하고, 상기 인터포저는 이를 수직 관통하는 적어도 하나의 관통 홀을 포함하고, 상기 제1 몰딩 부재는 상기 관통 홀을 채우고, 상기 인터포저의 상면으로부터 돌출되고, 상기 제1 몰딩 부재는 제1 물질을 포함하고, 상기 제2 몰딩 부재는 제2 물질을 포함하고, 상기 제1 물질은 상기 제2 물질보다 열전도성이 클 수 있다.
일부 실시예들에 따른 반도체 패키지 장치는 하부 패키지 기판, 상기 하부 패키지 기판 상의 인터포저, 상기 하부 패키지 기판의 상면에 실장되는 하부 반도체 칩, 상기 하부 패키지 기판 및 상기 인터포저를 전기적으로 연결하는 연결 단자들, 상기 하부 반도체 칩의 상면의 적어도 일부를 덮는 제1 몰딩 부재, 및 상기 연결 단자들의 측면을 덮는 제2 몰딩 부재를 포함하고, 상기 인터포저는 이를 수직 관통하는 적어도 하나의 관통 홀(Through hole)을 포함하고, 상기 제1 몰딩 부재는 상기 관통 홀을 채우고, 상기 인터포저의 상면으로부터 돌출되고, 상기 제1 몰딩 부재 및 상기 제2 몰딩 부재는 서로 다른 물질을 포함하고, 상기 제1 몰딩 부재 및 상기 제2 몰딩 부재는 서로 접하고, 상기 제2 몰딩 부재는 상기 인터포저의 하면과 접할 수 있다.
일부 실시예들에 따른 반도체 패키지 장치는 하부 패키지, 및 상기 하부 패키지 상의 상부 패키지를 포함하고, 상기 하부 패키지는 하부 패키지 기판, 상기 하부 패키지 기판 상의 인터포저, 상기 하부 패키지 기판의 상면에 실장되는 하부 반도체 칩, 상기 하부 반도체 칩 및 상기 하부 패키지 기판 사이의 칩 단자들, 상기 하부 반도체 칩 및 상기 하부 패키지 기판 사이를 채우고, 상기 칩 단자들의 측면을 덮는 언더필 막, 상기 하부 패키지 기판 및 상기 인터포저를 전기적으로 연결하는 연결 단자들, 및 상기 하부 반도체 칩의 상면 및 측면들, 상기 언더필의 측면들, 상기 연결 단자들을 덮는 몰딩 구조체를 포함하고, 상기 몰딩 구조체는 상기 하부 반도체 칩의 상면의 적어도 일부를 덮는 제1 몰딩 부재, 및 상기 연결 단자들의 측면을 덮는 제2 몰딩 부재를 포함하고, 상기 인터포저는 이를 수직 관통하는 적어도 하나의 관통 홀(Through hole)을 포함하고, 상기 제1 몰딩 부재는 상기 관통 홀을 채우고, 상기 인터포저의 상면으로부터 돌출되고, 상기 제1 몰딩 부재 및 상기 제2 몰딩 부재는 서로 다른 물질을 포함하고, 상기 몰딩 구조체의 전체 부피에서 제1 몰딩 부재의 부피는 상기 제2 몰딩 부재의 부피보다 작을 수 있다.
본 발명의 실시예들에 따른 반도체 패키지 장치는, 하부 패키지 내에 서로 다른 물질로 구성된 제1 몰딩 부재 및 제2 몰딩 부재를 포함할 수 있다. 제1 몰딩 부재는 제2 몰딩 부재보다 열 전도성이 클 수 있다. 인터포저는 관통 홀을 포함하고 제1 몰딩 부재는 관통 홀을 채우고, 관통 홀 밖으로 연장되는 돌출부를 가질 수 있다. 하부 반도체 칩의 열은 제1 몰딩 부재를 통하여 외부로 용이하게 방출됨으로써, 하부 패키지의 열저항이 감소할 수 있고 그 결과 반도체 장치의 신뢰성이 향상될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지 장치의 제조 방법은 인터포저의 관통 홀을 통하여 몰딩 물질을 주입함으로써, 하부 반도체 칩 및 인터포저 사이의 갭이 작아지더라도 이를 용이하게 채울 수 있어, 패키지의 높이를 감소시킬 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 패키지 장치의 평면도이다.
도 1b는 도 1a의 I-I'의 단면도이다.
도 1c는 도 1a의 I-I'에 대응하는 단면도이다.
도 2a는 일부 실시예들에 따른 반도체 패키지의 평면도이다.
도 2b는 도 2a의 I-I'의 단면도이다.
도 3a는 일부 실시예들에 따른 반도체 패키지의 평면도이다.
도 3b는 도 3a의 I-I'의 단면도이다.
도 3c는 도 3b의 aa의 확대도이다.
도 4a는 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 4b는 도 4a의 bb의 확대도이다.
도 5a는 일부 실시예들에 따른 반도체 패키지의 평면도이다.
도 5b는 도 5a의 I-I'의 단면도이다.
도 5c는 도 5a의 I-I'에 대응하는 단면도이다.
도 6a는 일부 실시예들에 따른 반도체 패키지의 평면도이다.
도 6b는 도 5a의 I-I'의 단면도이다.
도 7a 내지 도 7e는 일부 실시예들에 따른 반도체 패키지 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 일부 실시예들에 따른 반도체 패키지 장치의 제조 방법을 설명하기 위한 단면도이다.
도 9는 일부 실시예들에 따른 반도체 패키지 장치의 제조 방법을 설명하기 위한 단면도이다.
도 10a 내지 도 10d는 일부 실시예들에 따른 반도체 패키지 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 개념에 따른 반도체 패키지 장치를 설명한다.
도 1a는 본 발명의 실시예들에 따른 반도체 패키지 장치의 평면도이다. 도 1b는 도 1a의 I-I'의 단면도이다. 도 1c는 도 1a의 I-I'에 대응하는 단면도이다. 구성요소를 보다 명확하게 나타내기 위하여 도 1b 및 도 1c의 일부 구성요소들은 도 1a에서 생략되었다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지 장치(1000)는 하부 패키지(100) 및 하부 패키지 상의 상부 패키지(200)를 포함할 수 있다.
하부 패키지(100)는 하부 패키지 기판(110), 하부 반도체 칩(120), 몰딩 구조체(MS), 인터포저(180), 및 제1 연결 단자(CT1)를 포함할 수 있다.
하부 패키지 기판(110)은 그 상면과 하면에 신호 패턴들을 가지는 단층의 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 또는, 하부 패키지 기판(110)은 절연막과 배선층이 교차로 적층된 다층의 인쇄회로 기판일 수 있다. 하부 패키지 기판(110)은 그의 상면 상에 배치되는 제1 하부 기판 패드들(114), 및 제2 하부 기판 패드들(116), 그의 하면 상에 배치되는 외부 단자 패드들(112)을 포함할 수 있다.
하부 패키지 기판(110)의 아래에 외부 단자들(105)과 제3 하부 기판 패드들(111)이 배치될 수 있고, 외부 단자들(105)은 외부 단자 패드들(112) 상에 본딩될 수 있다. 외부 단자들(105)은 도전 범프와 솔더 볼들 중 적어도 하나를 도전 범프을 포함할 수 있고, 외부 단자들(105)의 종류에 따라 하부 패키지(100)는 볼 그리드 어레이(ball grid array, BGA), 파인 볼 그리드 어레이(fine ball-grid array, FBGA) 또는 랜드 그리드 어레이(land grid array, LGA) 형태를 포함할 수 있다.
하부 패키지 기판(110) 상에 하부 반도체 칩(120)이 배치될 수 있다. 하부 반도체 칩(120)은 하부 패키지 기판(110)의 중심부 상에 배치될 수 있다. 예를 들어, 하부 반도체 칩(120)은 플립칩 본딩(flip-chip bonding) 방식으로 하부 패키지 기판(110) 상에 실장 될 수 있다. 즉, 하부 반도체 칩(120)은 그의 하면 상에 배치되는 솔더 볼들이나 솔더범프들과 같은 칩 단자들(124)에 의해 하부 패키지 기판(110)과 전기적으로 연결될 수 있다. 칩 단자들(124)은 하부 반도체 칩(120)의 하면 상에 제공되는 하부 칩 패드들(121) 및 하부 패키지 기판(110)의 제2 하부 기판 패드들(116) 사이에 제공될 수 있다.
하부 반도체 칩(120)은 예를 들어, 시스템 온 칩(System On Chip)일 수 있다. 하부 반도체 칩(120)은 서로 다른 기능을 하는 회로들을 포함할 수 있다. 하부 반도체 칩(120)은 로직 회로 및 메모리 회로를 포함할 수 있다. 하부 반도체 칩(120)은 디지털 집적회로(IC), 무선 초고주파 집적회로(RFIC), 및 입출력 회로 중에서 적어도 하나를 더 포함할 수 있다.
하부 반도체 칩(120) 및 하부 패키지 기판(110) 사이에서 칩 단자들(124)의 패키지 기판(110)의 상면 및 칩 단자들(124)의 측면을 덮는 언더필 막(122)이 제공될 수 있다. 언더필 막(122)은 하부 반도체 칩(120)의 측면의 일부를 덮게끔 연장될 수 있다.
하부 패키지 기판(110)의 하면 상에 수동 소자 패키지(300)가 제공될 수 있다. 수동 소자 패키지(300)는 플립 칩 본딩 방식으로 하부 패키지 기판(110)의 하면 상에 실장된 수동 소자(310)를 포함할 수 있다. 수동 소자(310)는 일 예로, 랜드 사이드 커패시터(land side capacitor)일 수 있고, 하부 반도체 칩(120)에 전력을 공급할 수 있다. 수동 소자(310)는 제3 하부 기판 패드들(111)에 본딩될 수 있다.
하부 반도체 칩(120) 상에 인터포저(interposer)(180)가 배치될 수 있다. 인터포저(180)는 하부 패키지 기판(110) 및 하부 반도체 칩(120)으로부터 수직으로 이격될 수 있다. 인터포저(180)는 절연 기판 또는 실리콘 기판을 포함할 수 있다. 인터포저(180)의 하면에 제1 패드들(182)이 배치될 수 있고, 인터포저(180)의 상면에 제2 패드들(184)이 배치될 수 있다.인터포저(180)는 그를 수직으로 관통하는 관통 홀(Through hole)(TH)을 포함할 수 있다. 관통 홀(TH)은 후술할 바와 같이, 몰딩 물질이 주입되는 개구일 수 있다. 관통 홀(TH)은 하부 패키지 기판(110)의 상면에 평행한 제1 방향(D1)으로의 제1 폭(W1)을 가질 수 있다. 하부 반도체 칩(120)은 제1 방향(D1)으로의 제2 폭(W2)을 가질 수 있다. 관통 홀(TH)의 제1 폭(W1)은 하부 반도체 칩(120)의 제2 폭(W2)보다 작을 수 있다. 또한 관통 홀(TH)은 평면적 관점에서 하부 반도체 칩(120)의 상면 내에 제공될 수 있다.
관통 홀(TH)은 인터포저(180)의 상면으로부터 하면을 향하는 방향을 따라 제1 폭(W1)이 실질적으로 일정할 수 있다. 일부 실시예들에 있어서는, 도 1c와 같이 관통 홀(TH)의 제1 폭(W1)은 인터포저(180)의 상면으로부터 하면을 향하는 방향을 따라 감소할 수 있다. 관통 홀(TH)은 인터포저(180)의 중심부에 위치할 수 있다. 관통 홀(TH)은 평면적 관점에서 하부 반도체 칩(120)과 오버랩 될 수 있다.
평면적 관점에서, 관통 홀(TH)은 모서리가 라운드진 사각형 형상일 수 있다. 다만, 관통 홀(TH)의 형상은 사각형, 원형, 삼각형 등 다양할 수 있으며 상기 모양에 한정되지 않는다.
하부 패키지 기판(110) 및 인터포저(180)의 사이에 제1 연결 단자들(CT1)이 배치될 수 있다. 제1 연결 단자들(CT1)은 제1 패드들(182) 및 제1 하부 기판 패드들(114)과 연결될 수 있다.
제1 연결 단자들(CT1)은 평면적 관점에서 하부 반도체 칩(120)의 외측에 배치될 수 있고, 반도체 칩(120)을 둘러쌀 수 있다. 제1 연결 단자들(CT1)은 하부 반도체 칩(120)의 측면으로부터 이격되어 배치될 수 있다. 관통 홀(TH)은 평면적 관점에서, 제1 연결 단자들(CT1)에 의해서 둘러싸일 수 있다.
하부 패키지 기판(110) 및 인터포저(180) 사이에 몰딩 구조체(MS)가 제공될 수 있다. 몰딩 구조체(MS)는 제1 몰딩 부재(MD1) 및 제2 몰딩 부재(MD2)를 포함할 수 있다.
제1 몰딩 부재(MD1)는 하부 반도체 칩(120)의 상면의 적어도 일부를 덮을 수 있고, 제1 몰딩 부재(MD1)는 관통 홀(TH)을 채울 수 있다. 제1 몰딩 부재(MD1)는 인터포저(180)의 상면으로부터 돌출되게 연장된 돌출부(PR)를 포함할 수 있다. 돌출부(PR)는 인터포저(180)의 상면의 일부를 덮을 수 있다. 제1 몰딩 부재(MD1)는 하부 반도체 칩(120)의 측면 및 언더필 막(122)의 측면을 덮을 수 있다. 제1 몰딩 부재(MD1)는 제1 연결 단자들(CT1)에 의해 둘러싸일 수 있고, 제1 연결 단자들(CT1)과 이격될 수 있다.
제2 몰딩 부재(MD2)는 제1 연결 단자들(CT1)의 측면을 덮을 수 있다. 제2 몰딩 부재(MD2)는 제1 몰딩 부재(MD1)와 접할 수 있다. 제1 몰딩 부재(MD1) 및 제2 몰딩 부재(MD2)의 경계면(MD1s)은 연결 단자들(CT1) 및 하부 반도체 칩(120) 사이에 있을 수 있다. 제2 몰딩 부재(MD2)는 하부 반도체 칩(120)의 측면으로부터 제1 방향(D1) 및 제2 방향(D2)을 따라 이격할 수 있다.
제1 몰딩 부재(MD1)는 제1 물질을 포함할 수 있고, 제2 몰딩 부재(MD2)는 제2 물질을 포함할 수 있다. 제1 물질은 제2 물질보다 열전도성이 큰 물질일 수 있다. 제1 물질은 제2 물질보다 전기전도성이 더 큰 물질일 수 있다. 제2 물질은 일 예로 비전도성 물질일 수 있다. 제2 물질은 제1 물질보다 탄성 계수(elastic modulus)가 더 큰 물질일 수 있다. 제2 물질은 제1 물질보다 고분자 밀도가 큰 물질일 수 있다.
구체적으로, 제1 물질은 열 전도도가 10 W/mK 이상인 에폭시 몰딩 콤파운드(EMC), 실버 페이스트(silver paste), 구리 페이스트(cupper paste) 중 적어도 어느 하나를 포함할 수 있다. 제1 물질은 열 전도도가 100 W/mK 이하일 수 있다.
제2 물질은 열 전도도가 0 초과 1 W/mK 이하인 에폭시 몰딩 콤파운드(EMC)를 포함할 수 있다.
몰딩 구조체(MS)의 전체 부피에 있어서, 제1 몰딩 부재(MD1)의 부피는 제2 몰딩 부재(MD2)의 부피보다 작을 수 있다. 일 예로 몰딩 구조체(MS)의 전체 부피의 제1 몰딩 부재(MD1)의 부피는 1/3이고, 몰딩 구조체(MS)의 전체 부피의 제2 몰딩 부재(MD2)의 부피는 2/3일 수 있다.
본 발명의 개념에 따르면, 하부 패키지(100)는 서로 다른 물질을 포함하는 제1 몰딩 부재(MD1) 및 제2 몰딩 부재(MD2)를 포함함으로써, 기계적 강성은 유지하면서도, 열저항(thermal resistance)은 작아질 수 있다. 열저항은 1W의 파워가 열원으로부터 대상으로 전달될 때 발생하는 온도차(℃/W)로서, 열저항이 작을수록 열원으로부터 대상으로의 열의 전달이 쉬울 수 있고, 열원 및 대상의 온도의 차이가 작을 수 있다. 하부 반도체 칩(120)에서 발생한 열은 그 상부에 인접한 제1 몰딩 부재(MD1)으로 전달될 수 있다. 제1 몰딩 부재(MD1)는 인터포저(180)의 관통 홀(TH)을 채우고 관통 홀(TH) 외부의 돌출부(PR)를 가짐에 따라서, 열을 하부 패키지(100) 외부로 용이하게 배출할 수 있다. 제2 몰딩 부재(MD2)는 제1 몰딩 부재(MD1)가 제1 연결 단자(CT1)와 접촉하는 것을 방지하여 쇼트를 방지하고, 탄성 계수가 제1 몰딩 부재(MD1)보다 더 큼으로써 기계적 특성 저하를 방지할 수 있다. 이로써 반도체 패키지 장치(1000)의 신뢰성이 향상될 수 있다.
상부 패키지(200)는 상부 패키지 기판(210), 상부 반도체 칩(220), 및 제3 몰딩 부재(MD3)를 포함할 수 있다.
상부 패키지 기판(210)은 인터포저(180) 상에 배치될 수 있다. 이 때 상부 패키지 기판(210)은 인터포저(180)로부터 수직으로 이격될 수 있다. 제1 몰딩 부재(MD1)의 돌출부(PR)는 상부 패키지 기판(210)의 하면으로부터 이격될 수 있다. 즉, 제1 몰딩 부재(MD1)의 돌출부(PR)의 최상면의 레벨은 상부 패키지 기판(210)의 하면의 레벨보다 낮을 수 있다.
상부 패키지 기판(210)은 그 상면과 하면에 신호 패턴들을 가지는 단층의 인쇄 회로 기판일 수 있다. 또는, 상부 패키지 기판(210)은 절연막과 배선층이 교차로 적층된 다층의 인쇄회로 기판일 수 있다.
상부 패키지 기판(210)의 아래에 제2 연결 단자들(CT2)이 배치될 수 있다. 제2 연결 단자들(CT2)은 상부 패키지 기판(210)의 하부의 제1 상부 기판 패드(212) 및은 인터포저(180)의 상부의 제2 패드들(184)과 연결 수 있다. 제2 연결 단자들(CT2)은 솔더 볼들 또는 도전 범프들을 포함할 수 있다.
평면적 관점에서 제2 연결 단자들(CT2)은 관통 홀(TH)을 둘러 쌀 수 있다. 제2 연결 단자들(CT2)은 제1 몰딩 부재(MD1)와는 이격하고, 접촉하지 않을 수 있다.
상부 패키지 기판(210) 상에 적어도 하나의 상부 반도체 칩(220)이 배치될 수 있다. 상부 반도체 칩(220)은 와이어 본딩(wire bonding) 방식으로 상부 패키지 기판(210)과 전기적으로 연결될 수 있다. 본딩 와이어(228)는 상부 패키지 기판(210)의 상면에 제공되는 제2 상부 기판 패드(214)와 상부 칩 패드(224)를 연결할 수 있다. 상부 반도체 칩(220)은 본딩 와이어(228)에 의해 상부 패키지 기판(210)과 전기적으로 연결될 수 있다. 도시하지는 않았으나, 상부 반도체 칩(220)은 접착층에 의해 상부 패키지 기판(210)의 상면에 접착될 수 있다. 일부 실시예들에 있어서는 상부 반도체 칩(220)은 플립칩(flip-chip) 본딩 방식으로 상부 패키지 기판(210)에 실장될 수 있다. 상부 반도체 칩(220)은 예를 들어, 메모리 칩(memory chip)일 수 있다. 예를 들어, 메모리 칩은 DRAM, NAND flash, NOR flash, PRAM, ReRAM 또는 MRAM일 수 있다.
상부 패키지 기판(210) 상에 제3 몰딩 부재(MD3)가 제공될 수 있다. 제3 몰딩 부재(MD3)는 상부 패키지 기판(210)의 상면 상에서 상부 반도체 칩(220)을 둘러 쌀 수 있다. 제3 몰딩 부재(MD3)는 상부 반도체 칩(220)의 상면 및 측면을 덮을 수 있다. 예를 들어, 제3 몰딩 부재(MD3)는 상부 패키지 기판(210) 상에서 상부 반도체 칩(220)을 덮을 수 있다. 제3 몰딩 부재(MD3)는 제1 몰딩 부재(MD1)와 다른 물질을 포함할 수 있다. 제3 몰딩 부재(MD3)는 제1 몰딩 부재(MD1)보다 열전도성 및 전기전도성이 작은 물질일 수 있다. 제3 몰딩 부재(MD3)는 비전도성 물질을 포함할 수 있다. 제3 몰딩 부재(MD3)는 일 예로 에폭시 몰딩 콤파운드(epoxy molding compound)를 포함할 수 있다. 일부 실시예에 있어서, 제3 몰딩 부재(MD3)는 제2 몰딩 부재(MD2)와 동일한 물질을 포함할 수 있다.
도 2a는 일부 실시예들에 따른 반도체 패키지의 평면도이다. 도 2b는 도 2a의 I-I'의 단면도이다. 구성요소를 보다 명확하게 나타내기 위하여 도 2b의 일부 구성요소들은 도 2a에서 생략되었다. 이하에서 설명하는 것들을 제외하면 도 1a 및 도 1b를 통하여 상세하게 설명하였으므로, 생략하기로 한다.
도 2a 및 도 2b를 참조하면, 일부 실시예들에 따른 반도체 패키지 장치(2000)는 관통 홀 그룹(THP)을 포함하는 인터포저(180)를 포함할 수 있다.
관통 홀 그룹(THP)은 제1 방향(D1) 및/또는 제2 방향(D2)을 따라서 배열되는 복수개의 관통 홀(TH)을 포함할 수 있다. 관통 홀들(TH)의 제1 폭(W1)은 하부 반도체 칩(120)의 제1 방향(D1)으로의 제2 폭(W2)에 대비하여 1/2 이하로 작을 수 있다.
평면적 관점에서, 관통 홀 그룹(THP)은 하부 반도체 칩(120)과 중첩될 수 있다. 관통 홀들(TH) 각각은 모서리가 라운드진 사각형 형상일 수 있다. 다만, 관통 홀(TH)의 형상은 사각형, 원형, 삼각형 등 다양할 수 있으며 상기 모양에 한정되지 않는다.
본 발명의 개념에 따르면, 관통 홀(TH)은 인터포저(180)의 제1 방향으로의 폭 대비하여, 작은 제1 폭(W1)을 가짐으로써, 인터포저(180)의 기계적 강성은 유지할 수 있고, 복수개를 가짐으로써, 몰딩 물질이 충분히 공급될 수 있는 공간은 확보될 수 있다.
도 3a는 일부 실시예들에 따른 반도체 패키지 장치(3000)의 평면도이다. 도 3b는 도 3a의 I-I'의 단면도이다. 도 3c는 도 3b의 aa의 확대도이다.
도 3a 및 도 3b를 참조하면, 하부 패키지 기판(110) 상에 제1 배리어(DM1)가 제공될 수 있다. 인터포저(180) 상에 제2 배리어(DM2)가 제공될 수 있다. 제1 배리어(DM1) 및 제2 배리어는 각각 제1 댐(dam) 구조체(DM1) 및 제2 댐 구조체(DM2)로 명칭될 수 있다.
구체적으로, 제1 댐 구조체(DM1)는 하부 패키지 기판(110)의 상면에 실장될 수 있다. 제2 댐 구조체(DM2)는 인터포저(180)의 하면에 실장될 수 있다. 제1 댐 구조체(DM1)는 인터포저(180)의 하면과는 이격할 수 있고, 제2 댐 구조체(DM2)는 하부 패키지 기판(110)의 상면과 이격할 수 있다.
제1 댐 구조체(DM1) 및 제2 댐 구조체(DM2)는 하부 반도체 칩(120)을 둘러쌀 수 있다. 제1 댐 구조체(DM1)는 제2 댐 구조체(DM2)를 사이에 두고 하부 반도체 칩(120)과 이격될 수 있다.
제1 댐 구조체(DM1)는 하부 패키지 기판(110)과 전기적으로 연결되지 않고, 제2 댐 구조체(DM2)는 인터포저(180)와 전기적으로 연결되지 않을 수 있다.
제1 댐 구조체(DM1) 및 제2 댐 구조체(DM2)는 일 예로 솔더 레지스트(solder resist)를 포함할 수 있다.
제1 몰딩 부재(MD1)는 일정 직경(P1) 이상의 필러(filler) 또는 입자들(particle)(BF)(이하 필러)를 포함할 수 있다. 필러(BF)는 도시된 바와 같이 구의 형상을 가질 수도 있지만, 모양은 이에 한정되지 않는다. 필러(BF)는 도전성이 있는 금속 물질을 포함할 수 있고, 상기 금속 물질은 일 예로 은, 구리 중 어느 하나일 수 있다.
도 3c를 참조하면, 제1 댐 구조체(DM1) 및 언더필 막(122) 사이의 공간(N1)에 필러(BF)가 위치할 수 있다. 일부 실시예에 있어서는 제1 댐 구조체(DM1) 및 언더필 막(122) 사이의 공간(N1)의 폭(DS1)보다 필러(BF)의 직경(P1)이 클 수 있다.
본 발명에 따르면, 제1 댐 구조체(DM1) 및 제2 댐 구조체(DM2)의 존재로 인하여, 제1 몰딩 부재(MD1)가 관통 홀(TH)을 통하여 인터포저(180) 및 하부 패키지 기판(110) 사이로 주입되는 경우에 있어서, 제1 연결 단자(CT1)에 접촉하지 않게끔 보호될 수 있다. 또한 필러(BF)의 존재로 인하여, 제1 몰딩 부재(MD1)의 유동을 방해함으로써 이러한 효과가 더 커질 수 있다.
도 4a는 일부 실시예들에 따른 반도체 패키지(4000)의 단면도이다. 도 4b는 도 4a의 bb의 확대도이다.
도 4a를 참조하면, 하부 패키지 기판(110) 상에 제1 배리어(DB1)가 제공될 수 있다. 인터포저(180) 상에 제2 배리어(DB2)가 제공될 수 있다. 제1 배리어(DB1) 및 제2 배리어는 각각 제1 더미 솔더 볼들(dummy solder balls)(DB1) 및 제2 더미 솔더 볼들(DB2)로 명칭될 수 있다.
제1 더미 솔더 볼들(DB1) 및 제2 더미 솔더 볼들(DB2)은 하부 반도체 칩(120)을 둘러쌀 수 있다. 제1 더미 솔더 볼들(DB1)은 제2 더미 솔더 볼들(DB2)을 사이에 두고 하부 반도체 칩(120과 이격할 수 있다. 제1 더미 솔더 볼들(DB1)은 제2 하부 기판 패드들(116) 상에 제공될 수 있고, 제2 더미 솔더 볼들(DB2)은 인터포저(180)의 제1 패드들(182)에 상에 제공될 수 있다. 제1 더미 솔더 볼들(DB1)과 연결되는 제2 하부 기판 패드들(116) 및 제2 더미 솔더 볼들(DB2)과 연결되는 제1 패드들(182)은 생략될 수 있다.
제1 더미 솔더 볼들(DB1)은 하부 패키지 기판(110)과 전기적으로 연결되지 않고, 제2 더미 솔더 볼들(DB2)은 인터포저(180)와 전기적으로 연결되지 않을 수 있다.
제1 몰딩 부재(MD1)는 필러(BF)를 포함할 수 있다. 도 4b를 참조하면, 제2 더미 솔더 볼들(DB2) 및 하부 반도체 칩(120) 사이의 공간(N1)을 필러(BF)가 가로막을 수 있다. 일부 실시예에 있어서는 제2 더미 솔더 볼들(DB2) 및 하부 반도체 칩(120) 사이의 공간(N2)의 폭(DS2)보다 필러(BF)의 직경(P1)이 클 수 있다.
본 발명의 개념에 따르면, 제1 더미 솔더 볼들(DB1) 및 제2 더미 솔더 볼들 (DB2)의 존재로 인하여, 제1 몰딩 부재(MD1)가 관통 홀(TH)을 통하여 인터포저(180) 및 하부 패키지 기판(110) 사이로 주입되는 경우에 있어서, 제1 연결 단자(CT1)에 접촉하지 않게끔 보호될 수 있다. 또한 필러(BF)의 존재로 인하여, 제1 몰딩 부재(MD1)의 유동을 방해함으로써 이러한 효과가 더 커질 수 있다.
도 5a는 일부 실시예들에 따른 반도체 패키지 장치(5000)의 평면도이다. 도 5b는 도 5a의 I-I'의 단면도이다. 도 5c는 도 5a의 I-I'에 대응하는 단면도이다. 구성요소를 보다 명확하게 나타내기 위하여 도 5b 및 도 5c의 일부 구성요소들은 도 5a에서 생략되었다.
도 5a 및 도 5b를 참조하면, 관통 홀(TH)의 제1 폭(W1)은 인터포저(180)의 상면에서 하면 방향을 향하여 감소할 수 있다. 평면적 관점에서, 제1 몰딩 부재(MD1)는 하부 반도체 칩(120)의 상면의 일부와 중첩될 수 있다. 돌출부(PR)의 제1 방향(D1)으로의 폭은 인터포저(180)의 하면 아래의 제1 몰딩 부재(MD1)의 제1 방향(D1)으로의 폭보다 클 수 있다.
제1 몰딩 부재(MD1)의 하면은 하부 반도체 칩(120)의 상면으로부터 수직방향으로 이격될 수 있다. 제2 몰딩 부재(MD2)는 하부 반도체 칩(120) 및 제1 몰딩 부재(MD1) 사이로 연장될 수 있다. 구체적으로, 제2 몰딩 부재(MD2)는 하부 반도체 칩(120)의 측면 및 상면, 언더필 막(122)의 측면을 덮을 수 있다. 제2 몰딩 부재(MD2) 및 제1 몰딩 부재(MD1)는 서로 접할 수 있고, 이들 사이의 경계면(MD1s)은 하부 반도체 칩(120)의 상면 상에 위치할 수 있다.
일부 실시예에 있어서는 도 5c와 같이 제1 몰딩 부재(MD1)의 하면은 하부 반도체 칩(120)의 상면과 접할 수 있다. 즉, 인터포저(180)의 하면 아래에서, 제1 몰딩 부재(MD1) 및 하부 반도체 칩(120) 사이에 제2 몰딩 부재(MD2)가 개재되지 않을 수 있다. 하부 반도체 칩(120)의 중심부는 제1 몰딩 부재(MD1)에 의해 덮일 수 있고, 하부 반도체 칩(120)의 외곽부는 제2 몰딩 부재(MD2)에 의해 덮일 수 있다.
도 6a는 일부 실시예들에 따른 반도체 패키지 장치(6000)의 평면도이다. 도 6b는 도 6a의 I-I'의 단면도이다. 구성요소를 보다 명확하게 나타내기 위하여 도 6b의 일부 구성요소들은 도 6a에서 생략되었다.
도 6a 및 도 6b를 참조하면, 인터포저(180)는 관통 홀 그룹(THP)을 포함할 수 있다. 관통 홀 그룹(THP)은 제1 방향(D1) 및/또는 제2 방향(D2)을 따라서 배열되는 복수개의 관통 홀(TH)을 포함할 수 있다. 평면적 관점에서, 관통 홀 그룹(THP)은 하부 반도체 칩(120)과 중첩될 수 있다.
제1 몰딩 부재(MD1)는 관통 홀 그룹(THP)을 채울 수 있다. 관통 홀 그룹(THP)은 복수개의 관통 홀들(TH)을 포함할 수 있다. 관통 홀들(TH)은 제1 방향(D1) 및/또는 제2 방향(D2)을 따라서 배열될 수 있다. 관통 홀들(TH)의 제1 폭(W1)은 인터포저(180)의 상면으로부터 하면 방향을 향하여 감소할 수 있다.
제1 몰딩 부재(MD1)의 하면은 하부 반도체 칩(120)의 상면으로부터 수직방향으로 이격될 수 있다. 하부 반도체 칩(120) 및 제1 몰딩 부재(MD1) 사이에는 제2 몰딩 부재(MD2)가 개재될 수 있다. 제2 몰딩 부재(MD2)는 하부 반도체 칩(120)의 측면 및 상면, 언더필 막(122)의 측면을 덮을 수 있다. 제2 몰딩 부재(MD2) 및 제1 몰딩 부재(MD1)는 서로 접할 수 있고, 이들의 경계면(MD1s)은 하부 반도체 칩(120)의 상면 상에 위치할 수 있다.
일부 실시예들에 따르면, 제1 몰딩 부재(MD1)의 하면은 하부 반도체 칩(120)의 상면과 접할 수 있다. 즉, 인터포저(180)의 하면 아래에서, 제1 몰딩 부재(MD1) 및 하부 반도체 칩(120) 사이에 제2 몰딩 부재(MD2)가 개재되지 않을 수 있다.
도 7a 내지 도 7e는 본 발명의 실시예들에 따른 반도체 패키지 장치(1000)의 제조 방법을 설명하기 위한 단면도들이다.
도 7a 를 참조하면, 하부 패키지 기판(110)이 제공될 수 있다. 하부 패키지 기판(110) 상에 하부 반도체 칩(120)이 실장될 수 있다. 하부 반도체 칩(120)은 플립칩 본딩 방식으로 기판(110) 상에 실장 될 수 있다. 하부 반도체 칩(120)을 둘러싸게끔, 제1 범프들(BP1)이 형성될 수 있다. 제1 범프들(BP1)은 하부 패키지 기판(110)의 상면의 제1 하부 기판 패드들(114) 상에 형성될 수 있다.
도 7b 및 도 7c를 참조하면, 인터포저(180)의 제1 패드들(182) 상에 제2 범프들(BP2)이 형성될 수 있다. 제2 범프들(BP2)의 각각은 제1 범프들(BP1)의 각각과 얼라인 될 수 있다.
이어서, 리플로우 공정에 의해서 인터포저(180)가 하부 반도체 칩(120) 및 하부 패키지 기판(110) 상에 실장될 수 있다. 제1 범프들(BP1) 및 제2 범프들(BP2)은 연결 단자들(CT1)을 형성할 수 있다.
이어서, 인터포저(180)의 중심부에 하부 반도체 칩(120)의 상면의 일부를 노출시키는 관통 홀(TH)이 형성될 수 있다. 관통 홀(TH)은 일 예로 레이저 드릴링 공정으로 형성될 수 있다. 관통 홀(TH)의 제1 폭(W1)은 인터포저(180)의 상면으로부터 하면 방향으로 감소할 수 있다. 관통 홀(TH)은 더 작은 제1 폭(W1)을 가지게끔, 복수개로 형성될 수도 있고, 관통 홀 그룹을 이룰 수도 있다.
도 7d를 참조하면, 인터포저(180)의 관통 홀(TH)을 통하여 용해된 상태의 제1 몰딩 부재(MD1)가 주입될 수 있다. 구체적으로 인터포저(180) 상에 연결부(410) 및 주입부(420)를 포함하는 몰딩 물질 주입기(400)를 통하여, 용해된 상태의 제1 몰딩 부재(MD1)가 주입될 수 있다. 용해된 상태의 제1 몰딩 부재(MD1)는 연결부(410)를 통해서, 주입부(420)를 통해서 배출될 수 있다. 용해된 상태의 제1 몰딩 부재(MD1)는 하부 반도체 칩(120)의 상면을 덮고, 이어서 하부 반도체 칩(120)의 측면, 노출된 언더필 막(122) 및 하부 반도체 칩(120)과 인접한 하부 패키지 기판(110)의 상면의 일부를 덮을 수 있다. 제1 몰딩 부재(MD1)는 제1 연결 단자(CT1)와 접촉하지 않게끔 주입이 중단될 수 있다.
이어서, 용해된 상태의 제1 몰딩 부재(MD1)의 응고가 이루어질 수 있다. 제1 몰딩 부재(MD1)의 돌출부(PR)의 형상은 주입부(420)의 형상과 대응될 수 있다. 주입부(420)는 돌출부(PR)의 상면의 높이를 조절하여, 상부 패키지 기판의 하면과 접촉하지 않게끔 할 수 있고, 돌출부(PR)가 인터포저(180) 상면 상의 제2 패드들(184)과 접촉하지 않게끔 조절하게 할 수 있다.
도 7e를 참조하면, 하부 반도체 칩(120)의 측면 방향으로, 용해된 상태의 제2 몰딩 부재(MD2)가 주입될 수 있다. 용해된 상태의 제2 몰딩 부재(MD2)는 제1 연결 단자(CT1)의 측면을 덮을 수 있고, 제1 몰딩 부재(MD1)와 접촉할 수 있다. 이어서 용해된 상태의 제2 몰딩 부재(MD2)의 응고가 이루어지고, 하부 패키지(100)가 형성될 수 있다.
인터포저(180)의 관통 홀(TH)을 통하여, 몰딩 부재를 주입하는 본 발명과 달리, 기존에는 하부 반도체 칩(120)의 측면 방향으로 몰딩 부재를 주입하였다. 하부 패키지의 높이가 축소되는 경우, 하부 반도체 칩(120)의 상면 및 인터포저(180)의 하면 사이의 갭(GP)도 작아지게 된다. 그 결과, 하부 반도체 칩(120)의 상면 및 인터포저(180)의 하면 사이의 갭(GP)이 몰딩 부재에 의해 채워지지 않는 문제가 발생하고, 결국 일정 폭 이상의 갭(GP)이 요구되었다. 따라서 기존의 방식으로는 패키지의 높이 축소에 한계가 있었다. 본 발명에 따르면, 인터포저(180)의 관통 홀(TH)을 통하여 몰딩 부재를 주입시킴에 따라서, 하부 반도체 칩(120)의 상면 및 인터포저(180)의 하면 사이의 갭(GP)을 잘 채울 수 있다. 따라서, 갭(GP)을 축소시킬수 있고, 결과적으로 패키지의 높이 축소를 이룰 수 있다.
다시 도 1b를 참조하면, 하부 패키지(100) 상에 상부 패키지(200)가 실장될 수 있다. 상부 패키지(200)의 하부의 솔더 볼들이 인터포저(180) 상의 제2 패드들(184)과 연결되고, 리플로우 과정에 의해서 제2 연결 단자들(CT2)이 형성할 수 있다. 상부 패키지 기판(210)은 인터포저(180)의 상면 및 제1 몰딩 부재(MD1)로부터 이격될 수 있다. 이후 하부 패키지 기판(110)의 하면 상에 외부 단자들(105) 및 수동 소자 패키지(300)가 형성될 수 있다.
도 8은 일부 실시예들에 따른 반도체 패키지 장치(1100)의 제조방법을 나타내는 도면이다.
도 7a 및 도 8을 참조하면, 하부 패키지 기판(110) 상에 인터포저(180)가 실장되기 전에, 관통 홀(TH)이 형성될 수 있다. 관통 홀(TH)은 일 예로 피어싱(percing) 또는 펀칭(punching) 공정에 의해서 형성될 수 있다. 관통 홀(TH)의 제1 폭(W1)은 인터포저(180)의 상면으로부터 하면 방향으로 실질적으로 일정할 수 있다. 일부 실시예에 있어서, 관통 홀(TH)은 더 작은 제1 폭(W1)을 가지는 복수개로 형성될 수도 있고, 이러한 복수개의 관통 홀들(TH)은 관통 홀 그룹(THP)을 이룰 수도 있다.
관통 홀(TH)이 형성된 인터포저(180)가 하부 패키지 기판(110) 및 반도체 칩(120) 상에 실장될 수 있다. 이후의 공정은 도 7c 내지 도 7e를 통한 공정과 동일할 수 있고, 최종적으로 도 1c와 같은 반도체 패키지 장치(1100)가 형성될 수 있다.
도 9는 일부 실시예들에 따른 반도체 패키지 장치의 제조방법을 나타내는 도면이다.
도 9를 참조하면, 하부 패키지 기판(110) 상에 제1 댐 구조체(DM1)가 실장될 수 있다. 제1 댐 구조체(DM1)는 제1 더미 솔더 볼들(DB1)로 대체될 수도 있다. 인터포저(180)의 하면 상에 제2 댐 구조체(DM2)가 실장될 수 있다. 제2 댐 구조체(DM2)는 제2 더미 솔더 볼들(DB2)로 대체될 수 있다. 제1 댐 구조체(DM1) 및 제2 댐 구조체(DM2)는 서로 중첩되지 않을 수 있다. 이후의 공정은, 도 7c 내지 도 7e를 통한 공정과 동일할 수 있고, 최종적으로 도 3b와 같은 반도체 패키지 장치(3000)가 형성될 수 있다. 이 때 도 7d에서, 제1 몰딩 부재(MD1)는 필러(BF)를 추가적으로 더 포함할 수 있다.
도 10a 내지 도 10d는 일부 실시예들에 따른 반도체 패키지 장치(5000)의 제조방법을 나타내는 도면들이다.
도 10a을 참조하면, 하부 반도체 칩(120)의 측면 쪽으로 용해된 제2 몰딩 부재(MD2)가 주입될 수 있다. 제2 몰딩 부재(MD2)는 패키지 기판(110)의 일 가장자리에 있는 연결 단자(CT1)를 덮기 시작하여, 하부 반도체 칩(120)의 측면 및 상면을 덮고, 다른 패키지 기판(110)의 다른 가장자리에 있는 연결 단자(CT1)를 덮을 수 있다. 이후 제1 몰딩 부재(MD1)가 응고될 수 있다.
도 10b를 참조하면, 인터포저(180)를 관통하는 관통 홀(TH)이 형성될 수 있다. 관통 홀(TH)은 일 예로 레이저 드릴링에 의해 형성될 수 있다. 레이저 드릴링은 노출된 제2 몰딩 부재(MD2)의 일부를 제거할 수 있다. 레이저 드릴링 후에도, 하부 반도체 칩(120)의 상면이 노출되지 않게 조절될 수 있다. 일부 실시예에 있어서는, 레이저 드릴링은 하부 반도체 칩(120)의 상면을 노출할 수 있다. 관통 홀(TH)은 인터포저(180)의 상면으로부터 하면 방향으로 제1 폭(W1)이 감소하는 방향으로 형성될 수 있다.
도 10c 및 도 10d를 참조하면, 관통 홀(TH)을 통하여, 용해된 상태의 제1 몰딩 부재(MD1)가 주입될 수 있다. 용해된 상태의 제1 몰딩 부재(MD1)는 하부 반도체 칩(120)의 상면의 일부를 덮게끔 채워질 수 있다. 용해된 상태의 제1 몰딩 부재(MD1)는 제2 몰딩 부재(MD2)를 사이에 두고, 하부 반도체 칩(120)의 상면과 이격할 수 있다. 일부 실시예에 있어서는 용해된 상태의 제1 몰딩 부재(MD1)는 하부 반도체 칩(120)의 상면과 접할 수 있다.
다시 도 5b를 참조하면, 하부 패키지(100) 상에 상부 패키지(200)가 실장될 수 있고, 이후 하부 패키지 기판(110)의 하면 상에 외부 단자들(105) 및 수동 소자 패키지(300)가 형성됨으로써, 반도체 패키지 장치(5000)가 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 패키지 MS: 몰딩 구조체
200: 상부 패키지 MD1: 제1 몰딩 부재
180: 인터포저 MD2: 제2 몰딩 부재
TH: 관통 홀

Claims (10)

  1. 하부 패키지 기판;
    상기 하부 패키지 기판 상의 인터포저;
    상기 하부 패키지 기판의 상면에 실장되는 하부 반도체 칩;
    상기 하부 패키지 기판 및 상기 인터포저를 전기적으로 연결하는 연결 단자들;
    상기 반도체 칩의 상면의 적어도 일부를 덮는 제1 몰딩 부재; 및
    상기 연결 단자들의 측면을 덮는 제2 몰딩 부재를 포함하고,
    상기 인터포저는 이를 수직 관통하는 적어도 하나의 관통 홀을 포함하고,
    상기 제1 몰딩 부재는 상기 관통 홀을 채우고, 상기 인터포저의 상면으로부터 돌출되고,
    상기 제1 몰딩 부재는 제1 물질을 포함하고, 상기 제2 몰딩 부재는 제2 물질을 포함하고,
    상기 제1 물질은 상기 제2 물질보다 열전도성이 큰 반도체 패키지 장치.
  2. 제1항에 있어서,
    상기 제2 몰딩 부재는 상기 제1 몰딩 부재 및 상기 하부 반도체 칩의 상면 사이로 연장되는 반도체 패키지 장치.
  3. 제1항에 있어서,
    상기 제1 몰딩 부재는 상기 하부 반도체 칩의 중심부를 덮고,
    상기 제2 몰딩 부재는 상기 하부 반도체 칩의 외곽부를 덮는 반도체 패키지 장치.
  4. 제1항에 있어서,
    상기 제1 몰딩 부재는 상기 하부 반도체 칩의 측면을 덮고,
    상기 제2 몰딩 부재는 상기 제1 몰딩 부재를 사이에 두고 상기 하부 반도체 칩과 이격하는 반도체 패키지 장치.
  5. 제1항에 있어서,
    상기 인터포저의 상면 상의 제1 몰딩 부재의 폭은 상기 인터포저의 하면 상의 제1 몰딩 부재의 폭보다 작은 반도체 패키지 장치.
  6. 제1항에 있어서,
    상기 제1 물질은 전기 전도성을 가지고,
    상기 제2 물질은 비전도성이고,
    상기 제2 물질은 상기 제1 물질보다 고분자 밀도가 큰 반도체 패키지 장치.
  7. 제1항에 있어서,
    하부 패키지 상의 상부 패키지를 더 포함하고,
    상기 상부 패키지는:
    상부 패키지 기판;
    상기 상부 패키지 기판 상의 상부 반도체 칩; 및
    상기 상부 반도체 칩을 덮는 제3 몰딩 부재를 포함하고,
    상기 제1 몰딩 부재의 최상면의 레벨은 상기 상부 패키지 기판의 하면의 레벨보다 낮은 반도체 패키지 장치.
  8. 하부 패키지 기판;
    상기 하부 패키지 기판 상의 인터포저;
    상기 하부 패키지 기판의 상면에 실장되는 하부 반도체 칩;
    상기 하부 패키지 기판 및 상기 인터포저를 전기적으로 연결하는 연결 단자들;
    상기 하부 반도체 칩의 상면의 적어도 일부를 덮는 제1 몰딩 부재; 및
    상기 연결 단자들의 측면을 덮는 제2 몰딩 부재를 포함하고,
    상기 인터포저는 이를 수직 관통하는 적어도 하나의 관통 홀(Through hole)을 포함하고,
    상기 제1 몰딩 부재는 상기 관통 홀을 채우고, 상기 인터포저의 상면으로부터 돌출되고,
    상기 제1 몰딩 부재 및 상기 제2 몰딩 부재는 서로 다른 물질을 포함하고,
    상기 제1 몰딩 부재 및 상기 제2 몰딩 부재는 서로 접하고, 상기 제2 몰딩 부재는 상기 인터포저의 하면과 접하는 반도체 패키지 장치.
  9. 제8 항에 있어서,
    상기 인터포저 및 상기 하부 패키지 기판 사이에 제공되는 배리어를 더 포함하고,
    상기 배리어는 상기 하부 반도체 칩 및 상기 연결 단자 사이에 배치되고,
    상기 배리어는 상기 인터포저 및 상기 하부 패키지 기판과 전기적으로 연결되지 않는 반도체 패키지 장치.
  10. 제9항에 있어서,
    상기 제1 몰딩 부재는 금속 필러가 함유된 에폭시 몰딩 콤파운드(epoxy molding compound)를 포함하고,
    상기 하부 반도체 칩 및 인접한 배리어 사이의 이격거리는 상기 금속 필러의 직경보다 작은 반도체 패키지 장치.
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