KR101550496B1 - 적층형 반도체패키지 및 그 제조방법 - Google Patents

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    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Abstract

본 발명은 적층형 반도체패키지에 관한 것으로, 실리콘 인터포저를 적용함으로써 신호 응답속도를 향상시키고 워패이지(Warpage)를 개선할 수 있으며 SMT 적층 수율을 향상시키고 재배선이 용이한 패키지 온 패키지 구조의 적층형 반도체패키지 및 그 제조방법에 관한 것이다.
본 발명에 따른 적층형 반도체패키지는 회로패턴을 구비하는 제1 기판과, 상기 제1 기판 상에 상기 회로패턴과 전기적으로 연결되도록 탑재되는 제1 반도체 칩과, 적어도 상기 제1 반도체 칩을 밀봉하는 제1 몰딩부를 포함하는 제1반도체패키지와; 제1 솔더범프에 의해 상기 제1 기판의 회로패턴과 전기적으로 연결되도록 상기 제1 기판 상에 탑재되며, 상기 제1 반도체 칩을 수용하도록 중공부를 구비하는 인터포저; 및 상기 제1반도체패키지 및 상기 인터포저 상에 적층되는 제2반도체패키지로서, 회로패턴을 구비하는 제2 기판과, 상기 제2 기판 상에 상기 회로패턴과 전기적으로 연결되도록 탑재되는 제2 반도체 칩과, 적어도 상기 제2 반도체 칩을 밀봉하도록 형성된 제2 몰딩부를 포함하며, 제2 솔더범프에 의해 상기 인터포저와 전기적으로 연결되는 상기 제2반도체패키지를 포함하는 것을 특징으로 한다.

Description

적층형 반도체패키지 및 그 제조방법{INTEGRATED CIRCUIT PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 적층형 반도체패키지에 관한 것으로, 실리콘 인터포저를 적용함으로써 신호 응답속도를 향상시키고 워패이지(Warpage)를 개선할 수 있으며 SMT 적층 수율을 향상시키고 재배선이 용이한 패키지 온 패키지 구조의 적층형 반도체패키지 및 그 제조방법에 관한 것이다.
통상, 반도체 산업은 저렴한 가격에 더욱 경량화, 소형화, 다기능화 및 고성능화가 요구되고 있다. 이와 같은 요구를 충족시키기 위하여 요구되는 중요한 기술 중의 하나가 바로 집적회로 패키징 기술이다.
집적회로 패키징은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 반도체 칩의 전기적 성능을 최적화, 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.
한편, 최근의 집적회로 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 집적회로 패키지 기술은 집적회로 패키지 내에 복수의 반도체 칩을 실장하는 SIP(System in Package), POP(Package on Package) 등과 같은 방식을 사용하는 추세이다.
이와 같은 집적회로 패키지의 용량이 증가함에 따라 입출력 단자의 수가 증가하는데, 집적회로 패키지의 전체 크기를 증가시키지 않으면서도 입출력 단자의 수를 증가시키기 위하여 몰드부에 관통홀을 형성하여 도전성 페이스트로 충진함으로써 TMV(Through Mold Via)를 형성하는 방법이 제안되었다.
도 1a 내지 도 1e는 종래기술에 따른 TMV 타입 적층형 반도체패키지의 제조과정을 나타낸 단면도로, 이들 도면을 참조하여 종래 TMV 타입 적층형 반도체패키지의 제조방법을 살펴보면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이 배선 단자(11), 외부 단자(12) 및 배선 단자(11)와 외부 단자(12)를 전기적으로 연결하는 비아콘택(13)을 구비하는 기판(10)을 준비한다.
다음으로, 도 1b에서 상기 기판(10) 상에 제1 반도체 칩(20) 및 솔더볼(30)을 부착한다. 이때, 제1 반도체 칩(20)은 회로패턴(21)이 아래쪽을 향하도록 페이스-다운(face down) 형태로 도전성 범프(22)를 통해 기판(10)의 배선단자(11)와 플립칩 본딩되며, 솔더볼(30)은 기판(10) 가장자리에 형성된다.
다음으로, 도 1c에서 반도체 칩(20)과 기판(10) 사이를 언더필(41)로 충진한 다음 반도체 칩(20)과 기판(10)의 상면 전체를 봉지재로 몰딩하여 몰딩부(40)를 형성한다.
다음으로, 도 1d에서 레이저가공 등의 공정을 이용하여 몰딩부(40)를 식각하여 비아홀(50)을 형성함으로써 기판(10) 상면의 솔더볼(30) 일부가 노출되도록 한다.
다음으로, 도 1e에 도시된 바와 같이 도 1d까지의 과정에 의해 형성된 제1반도체패키지 상부에 제2반도체패키지(60)를 적층한 다음 기판(10) 저면에 솔더볼을 형성한다.
그러나, 전술한 종래의 TMV 타입 적층형 반도체패키지의 경우 SMT 적층 수율의 개선을 위해 적용되는 것이지만, 반도체 패키지 스택(stack)시 하부 패키지(bottom package)의 top ball pad와 상부 패키지(top package)의 ball pad의 fine pitch(〈 0.2mm) 적용이 어려워 high I/0 interconnect 및 패키지 사이즈를 소형화하기 어렵다는 문제가 있다.
또한, 비아홀 형성을 위한 레이저 가공시 공정 시간이 오래 걸릴 뿐만 아니라 입출력 단자 수에 제약이 많고, 제2반도체패키지의 재배선이 실질적으로 불가능하여 회로설계에 어려움이 따르는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 일반적인 목적은 종래 기술에서의 한계와 단점에 의해 발생되는 다양한 문제점을 실질적으로 보완할 수 있는 적층형 반도체패키지 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 보다 구체적인 다른 목적은 실리콘 인터포저를 적용함으로써 신호 응답속도를 향상시키고 워패이지(Warpage)를 개선할 수 있는 적층형 반도체패키지 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 보다 구체적인 다른 목적은 SMT 적층 수율을 향상시키고 재배선이 용이한 적층형 반도체패키지 및 그 제조방법을 제공하기 위한 것이다.
이를 위해 본 발명의 일 실시예에 따른 적층형 반도체패키지는 회로패턴을 구비하는 제1 기판과, 상기 제1 기판 상에 상기 회로패턴과 전기적으로 연결되도록 탑재되는 제1 반도체 칩과, 적어도 상기 제1 반도체 칩을 밀봉하는 제1 몰딩부를 포함하는 제1반도체패키지와; 제1 솔더범프에 의해 상기 제1 기판의 회로패턴과 전기적으로 연결되도록 상기 제1 기판 상에 탑재되며, 상기 제1 반도체 칩을 수용하도록 중공부를 구비하는 인터포저; 및 상기 제1반도체패키지 및 상기 인터포저 상에 적층되는 제2반도체패키지로서, 회로패턴을 구비하는 제2 기판과, 상기 제2 기판 상에 상기 회로패턴과 전기적으로 연결되도록 탑재되는 제2 반도체 칩과, 적어도 상기 제2 반도체 칩을 밀봉하도록 형성된 제2 몰딩부를 포함하며, 제2 솔더범프에 의해 상기 인터포저와 전기적으로 연결되는 상기 제2반도체패키지를 포함하되, 상기 인터포저는 상기 제1 기판의 폭보다 좁게 이루어지며, 상기 제1몰딩부는 상기 인터포저를 기준으로 상기 중공부에 형성되어 상기 제1 반도체 칩을 밀봉하는 내측부와, 상기 인터포저의 외측에 형성되는 외측부와, 상기 인터포저와 상기 제1 기판 사이에 형성되는 하측부가 일체로 형성되는 것을 특징으로 한다.
본 발명의 일 실시예의 적층형 반도체패키지에서, 상기 인터포저는 실리콘 기판과; 상기 실리콘 기판의 상면 및 하면에 형성된 회로패턴과; 상기 상면 및 하면의 회로패턴을 전기적으로 연결하기 위한 TSV(Through Silicon Via) 구조의 비아콘택을 포함할 수 있다.
본 발명의 일 실시예의 적층형 반도체패키지에서, 상기 인터포저의 실리콘 기판과 상기 제1 몰딩부 각각의 상면은 동일 평면 상에 위치할 수 있다.
본 발명의 일 실시예의 적층형 반도체패키지에서, 상기 제1 반도체 칩은 솔더볼에 의해 플립칩 본딩 구조로 상기 제1 기판에 탑재할 수 있다.
본 발명의 일 실시예의 적층형 반도체패키지에서, 상기 제1 반도체 칩의 솔더볼은 언더필(underfill)로 몰딩할 수 있다.
본 발명의 일 실시예의 적층형 반도체패키지에서, 상기 제2 반도체 칩은 와이어 본딩 구조로 상기 제2 기판에 탑재할 수 있다.
본 발명의 일 실시예의 적층형 반도체패키지에서, 상기 인터포저는 리드프레임 또는 인터커넥션이 가능한 층 구조를 가질 수 있다.
또한, 본 발명의 일 실시예에 따른 적층형 반도체패키지의 제조방법은 회로패턴을 구비하는 제1 기판 상에 제1 반도체 칩을 탑재하는 S1단계와; 상기 제1 기판 상에 상기 제1 반도체 칩을 수용하도록 중공부를 구비하는 인터포저를 탑재하는 S2단계와; 상기 제1 기판과 상기 인터포저 사이 및 상기 제1 반도체 칩과 상기 인터포저 사이를 봉지재로 채우되 상기 제1 반도체 칩을 밀봉하는 S3단계와; 상기 제1 반도체 칩 상에, 제2 기판 및 상기 제2 기판 상에 탑재된 제2 반도체 칩을 포함하는 제2반도체패키지를 적층하되, 상기 제2 반도체 칩은 상기 인터포저를 통해 전기적으로 연결되도록 하는 S4단계;를 포함하되, 상기 인터포저는 상기 제1 기판의 폭보다 좁게 이루어지며, 상기 제1몰딩부는 상기 인터포저를 기준으로 상기 중공부에 형성되어 상기 제1 반도체 칩을 밀봉하는 내측부와, 상기 인터포저의 외측에 형성되는 외측부와, 상기 인터포저와 상기 제1 기판 사이에 형성되는 하측부가 일체로 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 적층형 반도체패키지의 제조방법에서, 상기 인터포저는 실리콘 기판과; 상기 실리콘 기판의 상면 및 하면에 형성된 회로패턴과; 상기 상면 및 하면의 회로패턴을 전기적으로 연결하기 위한 TSV(Through Silicon Via) 구조의 비아콘택을 포함하고, 상기 비아콘텍은 상기 제2 반도체 칩과 접속될 수 있다.
본 발명의 일 실시예에 따른 적층형 반도체패키지의 제조방법에서, 상기 S1단계의 제1 반도체 칩은 솔더볼에 의해 플립칩 본딩 구조로 상기 제1 기판에 탑재될 수 있다.
본 발명의 일 실시예에 따른 적층형 반도체패키지의 제조방법에서, 상기 S1단계의 상기 제1 반도체 칩의 솔더볼은 언더필(underfill)로 몰딩될 수 있다.
본 발명의 일 실시예에 따른 적층형 반도체패키지의 제조방법에서, 상기 S3단계는 상기 인터포저의 실리콘 기판과 상기 제1 몰딩부는 동일 평면 상에 위치하도록 구성될 수 있다.
본 발명의 일 실시예에 따른 적층형 반도체패키지의 제조방법에서, 상기 인터포저는 리드프레임 또는 인터커넥션이 가능한 층 구조를 가질 수 있다.
본 발명의 일 실시예에 따른 적층형 반도체패키지의 제조방법에서, 상기 S4단계의 상기 제2 반도체 칩은 와이어 본딩 구조로 상기 제2 기판에 탑재될 수 있다.
본 발명에 따른 적층형 반도체패키지 및 그 제조방법에 의하면, 실리콘 인터포저를 적용함으로써 신호 응답속도를 향상시키고 워패이지(Warpage)를 개선할 수 있는 효과가 있다.
또한,적층형 반도체패키지 및 그 제조방법에 의하면, SMT 적층 수율을 향상시키고 재배선이 용이한 효과가 있다.
도 1a 내지 도 1e는 종래기술에 따른 TMV 타입 적층형 반도체패키지의 제조과정을 나타낸 단면도이다.
도 2는 본 발명에 따른 적층형 반도체패키지의 일실시예를 도시하는 단면도이다.
도 3은 본 발명에 따른 인터포저의 구성을 나타낸 평면도이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 적층형 반도체패키지 제조과정을 나타낸 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 본 발명에 따른 적층형 반도체패키지의 일실시예를 도시하는 단면도이며, 도 3은 본 발명에 따른 인터포저의 구성을 나타낸 평면도이다.
도 2를 참조하면, 본 발명에 따른 적층형 반도체패키지는 크게 제1반도체패키지와, 인터포저 및 제2반도체패키지를 포함할 수 있다. 또한, 인터포저(300)와 제1반도체패키지(100) 또는 제2반도체패키지(200)의 사이 및 제2반도체패키지 저면에 형성된 제1 내지 제3 솔더범프(400, 500, 600)를 포함한다.
상기 제1반도체패키지는 회로패턴을 구비하는 제1 기판(110)과, 상기 제1 기판(110) 상에 상기 회로패턴과 전기적으로 연결되도록 탑재되는 제1 반도체 칩(120)과, 적어도 상기 제1 반도체 칩(120)을 밀봉하는 제1 몰딩부(130)를 포함할 수 있다.
상기 제1반도체패키지(100)는 제1 기판(110)과, 제1 반도체 칩(120)과, 제1 몰딩부(130)를 포함한다.
상기 제1 기판(110)은 상면(일면)에 형성되는 배선 단자(111)와, 하면(타면)에 형성되며 제2 솔더범프(500)를 통하여 외부와 접속하기 위한 외부 단자(112) 및 배선 단자(111)와 외부 단자(112)를 연결하기 위해 제1 기판(110)을 관통하도록 형성된 비아콘택(115)을 포함한다. 또한, 상면에 솔더볼 패드(미도시)를 포함할 수도 있다.
상기 제1 반도체 칩(120)은 솔더볼(121)을 통해 제1 기판(110)의 상면에 형성된 배선 단자(117)에 플립칩 본딩되어 있다. 여기서, 제1 반도체 칩(120)은 페이스-다운(face-down) 형태로 제1 기판(110) 상에 플립칩 본딩되어 제1 반도체 칩(120) 상에 형성된 솔더볼(121)을 통하여 제1 기판(110)의 배선 단자(111)와 전기적으로 연결된다. 상기 솔더볼은 언더필(underfill)을 통해 몰딩될 수도 있으며, 상기 언더필은 예를 들면, 에폭시 수지, 실리콘 수지 또는 그 등가물 중 선택된 어느 하나로 이루어질 수 있다.
상기 제1 몰딩부(130)는 제1 반도체 칩 및 인터포저를 밀봉하되, 상기 인터포저의 상면이 노출되도록 형성된다.
상기 제2반도체패키지(200)는 제2 기판(210)과, 제2 반도체 칩(220,225)과, 제2 몰딩부(230)를 포함한다.
상기 제2 기판(210)은 상면(일면)에 형성되는 배선 단자(211)와, 하면(타면)에 형성되며 인터포저(300)를 통하여 외부와 접속하기 위한 외부 단자(212) 및 배선 단자(211)와 외부 단자(212)를 연결하기 위해 제2 기판(210)을 관통하도록 형성된 비아콘택(213)을 포함한다.
상기 제2 반도체 칩(220,225)은 각각 와이어(240,241)를 통해 각각의 상면에 형성된 본딩 패드(미도시)와 상기 배선 단자(211)가 전기적으로 연결될 수 있다. 다만, 상기 제2 반도체 칩은 솔더볼(미도시)을 통해 제2 기판(210) 상면에 형성된 배선 단자에 플립칩 본딩되는 구조로 연결될 수도 있음은 물론이다.
상기 제2 몰딩부(230)는 제2 반도체 칩(220,225)과 제2 기판(210)의 상면 전체에 몰딩되며, 예를 들면, 에폭시 수지, 실리콘 수지 또는 그 등가물 중 선택된 어느 하나로 이루어질 수 있다.
상기 인터포저(300)는 도 3에 도시된 바와 같이 반도체 칩을 수용하기 위한 중공부(350)를 구비하고 있다. 본 실시예에서 상기 중공부(350)는 제1 반도체 칩(120)을 수용하기 위한 것으로 제1 반도체 칩(120)보다 큰 사이즈로 형성되어 제1 반도체 칩(120)과 중공부(350) 사이에 봉지재가 채워지도록 하며, 중공부(350)는 인터포저(300)의 중심부에 형성되는 것이 바람직하다.
상기 인터포저(300)는 제1 기판(110) 또는 제2 기판(210)과 동일한 층 구조로 이루어질 수 있다. 즉, 인터포저의 실리콘 기판(310)의 상면 및 하면에 형성된 배선단자(311, 312)와 상하면의 배선단자(311, 312)를 상호 접속하는 TSV(Through Silicon Via) 구조의 비아콘택(313)을 구비할 수 있다. 또한, 인터포저(300)는 제1 기판(110) 또는 제2 기판(210)과 유사한 열팽창 계수를 갖는 물질, 구체적으로 실리콘으로 이루어질 수 있으며, 이는 고온 리플로우 공정시 기판과 반도체 칩, 몰딩부 간의 열팽창계수 차이로 인한 워패이지(warpage)를 감소시킬 수 있는 장점이 있다.
또한, 본 발명의 적층형 반도체패키지는 TSV(Through Silicon Via) 구조를 적용한 실리콘 인터포저를 적용함으로써, 0.2mm pitch 이하의 top ball pad(배선 단자)를 가지는 bottom PKG(제1반도체 패키지)를 구현함으로써 높은 응답속도를 가지며, 소형화할 수 있는 장점이 있다.
상기 제1 솔더범프(400)는 인터포저(300)의 하면에 형성된 배선 단자(312)에 부착되며, 제1반도체패키지의 기판 즉, 제1 기판과의 전기접속을 위한 것이다.
상기 제2 솔더범프(500)는 제2반도체패키지의 기판, 즉 제2 기판(210)의 저면에 형성된 외부 단자(212)에 부착되며, 제1반도체패키지(100)와 제2반도체패키지(200)가 제2 솔더범프(500)를 통해 적층될 수 있도록 한다.
상기 제3 솔더범프(600)는 제1 기판(110)의 저면에 형성된 외부 단자(112)에 부착되며, 제1반도체패키지 위에 제2반도체패키지가 적층된 PoP 집적회로 패키지를 외부 소자(미도시) 또는 기판과 전기적으로 연결하기 위한 것이다.
제1 내지 제3 솔더범프(400, 500, 600)의 크기, 형태, 배치 등은 특별히 제한되지 않고 필요에 따라 적절히 설계할 수 있다.
전술한 바와 같이 본 실시예에서는 제1반도체패키지와 제2반도체패키지 사이에 인터포저를 개재함으로써 제2반도체패키지의 재배선이 가능하고 입출력 단자 수를 증가시킬 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 적층형 반도체패키지 제조과정을 나타낸 단면도로서, 이들 도면을 참조하여 본 발명의 일 실시예에 따른 적층형 반도체패키지 제조방법을 설명하면 다음과 같다.
먼저, 도 4a에 도시된 바와 같이, 상면에 배선 단자(111)가 구비되고, 하면에 외부 단자(112)가 구비되며 배선 단자(111)와 외부 단자(112)를 연결하는 비어콘택(113)이 구비된 제1 기판(110)을 준비한다.
그리고, 제1 기판(110)의 배선 단자(101) 상에 솔더볼(121)을 이용하여 반도체 칩(120)를 플립칩 본딩하고, 제1 반도체 칩(120)과 제1 기판(110) 사이에 연결된 상기 솔더볼(121)을 언더필(125)로 밀봉한다.
다음으로, 도 4b에 도시된 바와 같이, 제1 기판(110) 상에 인터포저(300)를 부착한다. 이때, 인터포저(300)의 중공부 내에 제1 반도체 칩(120)을 수용하도록 인터포저(300)를 배치한 다음 제1 솔더범프(400)를 이용하여 제1 기판(110)의 배선 단자(111)와 연결되도록 부착한다.
다음으로, 도 4c에 도시된 바와 같이 제1 반도체 칩(120)과 인터포저(300) 사이 및 제1 반도체 기판(110)과 인터포저(300) 사이를 봉지재로 밀봉하여 제1 몰딩부(130)를 형성한다.
그리고 제1 기판(110)의 저면에 형성된 외부 단자(112)에 제3 솔더범프(600)를 형성한다.
다음으로, 도 4d에 도시된 바와 같이 제2 솔더범프(500)를 이용하여 제1반도체패키지(100) 상부에 제2반도체패키지(200)를 적층한다. 여기서, 제2반도체패키지(200)는 배선 단자(211)와, 외부 단자(212) 및 비아콘택(213)을 구비하는 제2 기판(210)과, 와이어(240,241)을 통하여 제2 기판(210)의 배선 단자(211)와 전기적으로 연결된 제2 반도체 칩(220,225)과, 제2 반도체 칩(220)과 제2 기판(210)의 상면 전체에 형성된 제2 몰딩부(230)를 포함하고 있으며, 제2 솔더범프(500)를 통해 인터포저(300)의 배선 단자(311)와 제2 기판(210)의 외부 단자(213)가 전기적으로 연결되도록 한다.
전술한 실시예에서는 제1 기판 위에 제1 반도체 칩을 부착한 후에 인터포저를 부착하는 구성을 개시하였으나 인터포저를 제1 기판 위에 먼저 적층한 후 인터포저의 개구 내에 제1 반도체 칩이 수용되도록 제1 반도체 칩을 적층할 수도 있다. 또한, 제1 반도체 칩의 플립칩 본딩 구조와 제2 반도체 칩의 와이어 본딩 구조는 일실시예에 불과하므로, 다른 본딩 구조로 변경하여 구현할 수 있음은 물론이다.
전술한 바와 같이 본 실시예에 따르면 제1반도체패키지의 반도체 칩을 몰딩하기 전에 인터포저의 중공부 내에 반도체 칩이 위치하도록 인터포저를 개재한 다음 몰딩 공정을 진행하고, 몰딩이 완료된 제1반도체패키지 위에 제2반도체패키지를 탑재함으로써 장시간이 소요되는 레이저가공, 언더필 등의 공정을 진행하지 않으므로 공정과정을 단축할 수 있고 이에 따라 제조비용을 절감할 수 있다.
또한, 본 발명에 따른 적층형 반도체패키지 및 그 제조방법에 의하면, 실리콘 인터포저를 적용함으로써, 신호 응답 특성을 향상시키고, 고온 워패이지(Warpage)를 감소시킬 수 있다.
한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
100, 200 : 반도체 패키지 110, 210 : 기판
120, 220, 225 : 반도체 칩 130, 230 : 몰딩부
300 : 인터포저 350 : 중공부
400, 500, 600 : 솔더범프

Claims (14)

  1. 회로패턴을 구비하는 제1 기판과, 상기 제1 기판 상에 상기 회로패턴과 전기적으로 연결되도록 탑재되는 제1 반도체 칩과, 적어도 상기 제1 반도체 칩을 밀봉하는 제1 몰딩부를 포함하는 제1반도체패키지와;
    제1 솔더범프에 의해 상기 제1 기판의 회로패턴과 전기적으로 연결되도록 상기 제1 기판 상에 탑재되며, 상기 제1 반도체 칩을 수용하도록 중공부를 구비하는 인터포저; 및
    상기 제1반도체패키지 및 상기 인터포저 상에 적층되는 제2반도체패키지로서, 회로패턴을 구비하는 제2 기판과, 상기 제2 기판 상에 상기 회로패턴과 전기적으로 연결되도록 탑재되는 제2 반도체 칩과, 적어도 상기 제2 반도체 칩을 밀봉하도록 형성된 제2 몰딩부를 포함하며, 제2 솔더범프에 의해 상기 인터포저와 전기적으로 연결되는 상기 제2반도체패키지를 포함하며,
    상기 인터포저는 상기 제1 기판의 폭보다 좁게 이루어지며,
    상기 제1몰딩부는 상기 인터포저를 기준으로 상기 중공부에 형성되어 상기 제1 반도체 칩을 밀봉하는 내측부와, 상기 인터포저의 외측에 형성되는 외측부와, 상기 인터포저와 상기 제1 기판 사이에 형성되는 하측부가 일체로 형성되는 것을 특징으로 하는 적층형 반도체패키지.
  2. 제 1 항에 있어서,
    상기 인터포저는 실리콘 기판과; 상기 실리콘 기판의 상면 및 하면에 형성된 회로패턴과; 상기 상면 및 하면의 회로패턴을 전기적으로 연결하기 위한 TSV(Through Silicon Via) 구조의 비아콘택을 포함하는 것을 특징으로 하는 적층형 반도체패키지.
  3. 제 1 항에 있어서,
    상기 인터포저의 실리콘 기판과 상기 제1 몰딩부 각각의 상면은 동일 평면 상에 위치하는 것을 특징으로 하는 적층형 반도체패키지.
  4. 제 1 항에 있어서,
    상기 제1 반도체 칩은 솔더볼에 의해 플립칩 본딩 구조로 상기 제1 기판에 탑재되는 것을 특징으로 하는 적층형 반도체패키지.
  5. 제 4 항에 있어서,
    상기 제1 반도체 칩의 솔더볼은 언더필(underfill)로 몰딩되는 것을 특징으로 하는 적층형 반도체패키지.
  6. 제 1 항에 있어서,
    상기 제2 반도체 칩은 와이어 본딩 구조로 상기 제2 기판에 탑재되는 것을 특징으로 하는 적층형 반도체패키지.
  7. 제 1 항에 있어서,
    상기 인터포저는 리드프레임 또는 인터커넥션이 가능한 층 구조를 갖는 것을 특징으로 하는 적층형 반도체패키지.
  8. 회로패턴을 구비하는 제1 기판 상에 제1 반도체 칩을 탑재하는 S1단계와;
    상기 제1 기판 상에 상기 제1 반도체 칩을 수용하도록 중공부를 구비하는 인터포저를 탑재하는 S2단계와;
    상기 제1 기판과 상기 인터포저 사이 및 상기 제1 반도체 칩과 상기 인터포저 사이에 채워지고 상기 제1 반도체 칩을 밀봉하는 제1 몰딩부를 형성하는 S3단계와;
    상기 제1 반도체 칩 상에, 제2 기판 및 상기 제2 기판 상에 탑재된 제2 반도체 칩을 포함하는 제2반도체패키지를 적층하되, 상기 제2 반도체 칩은 상기 인터포저를 통해 전기적으로 연결되도록 하는 S4단계;를 포함하되,
    상기 인터포저는 상기 제1 기판의 폭보다 좁게 이루어지며,
    상기 제1 몰딩부는 상기 인터포저를 기준으로 상기 중공부에 형성되어 제1 반도체 칩을 밀봉하는 내측부와, 상기 인터포저의 외측에 형성되는 외측부와, 상기 인터포저와 상기 제1 기판 사이에 형성되는 하측부가 일체로 형성되는 것을 특징으로 하는 적층형 반도체패키지의 제조방법.
  9. 제 8 항에 있어서,
    상기 인터포저는 실리콘 기판과; 상기 실리콘 기판의 상면 및 하면에 형성된 회로패턴과; 상기 상면 및 하면의 회로패턴을 전기적으로 연결하기 위한 TSV(Through Silicon Via) 구조의 비아콘택을 포함하고,
    상기 비아콘텍은 상기 제2 반도체 칩과 접속되는 것을 특징으로 하는 적층형 반도체패키지의 제조방법.
  10. 제 8 항에 있어서,
    상기 S1단계의 제1 반도체 칩은 솔더볼에 의해 플립칩 본딩 구조로 상기 제1 기판에 탑재되는 것을 특징으로 하는 적층형 반도체패키지의 제조방법.
  11. 제 10 항에 있어서,
    상기 S1단계의 상기 제1 반도체 칩의 솔더볼은 언더필(underfill)로 몰딩되는 것을 특징으로 하는 적층형 반도체패키지의 제조방법.
  12. 제 8 항에 있어서,
    상기 S3단계는 상기 인터포저의 실리콘 기판과 상기 제1 몰딩부는 동일 평면 상에 위치하도록 구성되는 것을 특징으로 하는 적층형 반도체패키지의 제조방법.
  13. 제 8 항에 있어서,
    상기 인터포저는 리드프레임 또는 인터커넥션이 가능한 층 구조를 갖는 것을 특징으로 하는 적층형 반도체패키지의 제조방법.
  14. 제 8 항에 있어서,
    상기 S4단계의 상기 제2 반도체 칩은 와이어 본딩 구조로 상기 제2 기판에 탑재되는 것을 특징으로 하는 적층형 반도체패키지의 제조방법.
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