KR101372055B1 - 패키지-온-패키지형 장치의 스택형 칩 패키지, 그 조립 방법 및 그것을 포함하는 시스템 - Google Patents

패키지-온-패키지형 장치의 스택형 칩 패키지, 그 조립 방법 및 그것을 포함하는 시스템 Download PDF

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스리람 무수쿠마르
찰스 에이 길러
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인텔 코포레이션
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

스택형 칩 장치는 패키지 기판 및 인터포우저와 일치하는 오프셋으로 배치되는 칩 스택을 구비하는 인터포우저를 포함한다. 패키지-온-패키지 스택형 칩 장치는 상기 인터포우저 상에 배치되는 상부 패키지를 포함한다.

Description

패키지-온-패키지형 장치의 스택형 칩 패키지, 그 조립 방법 및 그것을 포함하는 시스템{STACKED-CHIP PACKAGES IN PACKAGE-ON-PACKAGE APPARATUS, METHODS OF ASSEMBLING SAME, AND SYSTEMS CONTAINING SAME}
개시된 실시예들은 반도체 마이크로전자 디바이스 및 그 패키지 공정에 관한 것이다.
실시예들이 획득되는 방식을 이해하기 위해, 위에서 간단히 기술된 다양한 실시예들에 대해 첨부된 도면들을 참조하여 더욱 구체적으로 설명한다. 이들 도면은 반드시 일정한 축척으로 도시되지 않고 또 범위를 제한하는 것으로 고려되지 않는 실시예들을 도시한다. 일부의 실시예들은 첨부하는 도면들을 사용하여 더욱 구체적이고 상세하게 기술 및 설명될 것이다.
도 1a는 예시적 실시예에 따른 스택형 다이 패키지를 위한 장착 기판 및 인터포우저의 횡단입면도,
도 1b는 일 실시예에 따른 추가의 프로세싱 후의 도 1a에 도시된 장치의 횡단입면도,
도 1c는 일 실시예에 따른 추가의 프로세싱 후의 도 1b에 도시된 장치의 횡단입면도,
도 1d는 일 실시예에 따른 추가의 프로세싱 후의 도 1c에 도시된 장치의 횡단입면도,
도 1e는 예시적 실시예에 따른 추가의 프로세싱 후의 도 1d에 도시된 장치가 조립된 패키지-온-패키지 스택형 칩 장치의 횡단입면도,
도 2a는 예시적 실시예에 따른 스택형 다이 패키지용 장착 기판 및 인터포우저 장치의 횡단입면도,
도 2b는 예시적 실시예에 따른 추가의 프로세싱 후의 도 2a에 도시된 장치로부터 조립된 패키지-온-패키지 스택형 칩 장치의 횡단입면도,
도 3a는 예시적 실시예에 따른 프로세싱 중의 혼합형 다이 장치의 횡단입면도,
도 3b는 일 실시예에 따른 추가의 프로세싱 후의 도 3a에 도시된 장치의 횡단입면도,
도 4는 예시적 실시예에 따른 스택형 다이 패키지용 인터포우저 장치의 횡단입면도,
도 5는 일 실시예에 따른 패키지-온-패키지 장치를 지지하는 혼합형 다이 장치의 횡단입면도,
도 6은 일 실시예에 따른 패키지-온-패키지 혼합형 다이 장치를 지지하는 혼합형 다이 장치의 횡단입면도,
도 7은 일 실시예에 따른 패키지-온-패키지 장치를 지지하는 혼합형 다이 장치의 횡단입면도,
도 8은 예시적 실시예에 따른 공정 및 방법의 흐름도,
도 9는 일 실시예에 따른 컴퓨터 시스템의 개략도이다.
이하, 도면을 참조하여 설명할 것인데, 동일한 구조에는 동일한 첨자 참조 표시가 부여될 수 있다. 다양한 실시예들의 구조를 가장 명확하게 도시하기 위해, 본 명세서에 포함되는 도면들은 집적회로 구조의 도식도들이다. 따라서, 조립된 구조의 실제의 외관은 여전히 도시된 실시예의 청구된 구조들을 결합하고 있으나 예컨대 현미경 사진 상에서 다르게 보일 수 있다. 더욱이, 도면들은 도시된 실시예들을 이해하기 위해 필요한 구조들을 보여주는 것일 뿐이다. 본 기술분야에 공지된 추가의 구조들은 도면의 명확화를 유지하기 위해 포함시키지 않는다. 비록 프로세서 칩 및 메모리 칩이 동일 문장 내에서 언급될 수 있지만, 이들이 등가의 구조라는 것으로 이것을 해석해서는 안 된다.
본 명세서를 전반에 걸쳐서 "일 실시예"라고 함은 그 실시예와 관련된 특수한 특성, 구조, 또는 특징이 본 발명의 적어도 하나의 실시예 내에 포함된 것을 의미한다. 본 명세서 전반에 걸쳐서 다양한 위치의 "일 실시예에서"라는 표현의 출현은 반드시 동일한 실시예를 언급하는 것이 아니다. 더욱이, 상기 특수한 특성들, 구조들, 또는 특징들은 하나 이상의 실시예들과 임의의 적합한 방식으로 조합될 수 있다.
"상측" 및 "하측"과 같은 용어들은 X-Z 또는 Y-Z 좌표를 참조하는 것에 의해 이해할 수 있고, "인접한"과 같은 용어는 X-Y 좌표를 참조하는 것에 의해 이해할 수 있다.
도 1a는 예시적 실시예에 따른 스택형 칩 패키지용 장착 기판 및 인터포우저(interposer) 장치(100)의 횡단입면도이다. 장치(100)는 패키지 기판(110) 및 인터포우저(130)를 포함하는 수직방향(Z 방향)의 전개도로서 도시되어 있다. 패키지 기판(110)은 프로세서를 수용하기 위한 다이 측(112), 및 보드(board)와 같은 외부 통신과 결합하기 위한 랜드 측(114)을 포함한다. "보드"는 무선통신기와 같은 휴대형 장치를 위한 외부 구조 또는 근접 외부 구조일 수 있다. 패키지 기판(110)은 다이 측(112) 상의 하부 칩 설치구역(116)을 포함한다. 하부 칩 설치구역(116)은 도시된 장착 기판의 각 다이 측 상에 도시된 프로세서들을 돌출시키는 것에 의해 본 명세서에 개시된 후속 도면에서 확인할 수 있다.
패키지 기판(110)은 랜드 측 볼 그리드 어레이를 포함하고, 그 하나의 볼 패드는 참조번호 118로 표시된다. 일 실시예에서, 볼 패드(118)는 표면 마감(finish; 120)을 포함한다. 표면 마감(120)은 볼 패드(118)에 비해 낮은 음전기 금속으로 구성된다. 표면 마감(120)은 일 실시예에 따라 전기도금으로 형성된다. 대안으로서, 표면 마감(120)은 무전해 도금으로 형성된다.
예시적 실시예에서, 볼 패드(118)는 구리이고, 표면 마감(120)은 구리 상에 도금된 니켈-팔라듐-금 합금이다. 일 실시예에서, 표면 마감(120)은 구리 상에 도금된 니켈-금 합금이다. 일 실시예에서, 표면 마감(120)은 구리 상에 도금된 구리-금 합금이다.
예시적 실시예에서, 볼 패드(118)는 구리이고, 표면 마감(120)은 아릴-페닐이미다졸과 같은 OSP(organic solderability preservative) 조성이다. 예시적 실시예에서, 표면 마감(120)은 1,000Å 내지 2,000Å의 두께를 가지는 아릴-페닐이미다졸이다.
마찬가지로, 패키지 기판(110)은 다이 측 볼 그리드 어레이를 포함하고, 그 하나의 볼 패드는 참조번호 122로 표시되고, 볼 패드(122)는 표면 마감(124)을 포함한다. 볼 패드(122) 및 표면 마감(124)은 보드측(114) 상에서 보이는 것과 유사한 실시예일 수 있다. 일 실시예에서, 다이 측 볼 그리드 어레이(122)는 솔더 리지스트(126)에 의해 규정된다. 마찬가지로, 솔더 리지스트(126)는 하부 칩 설치구역(116) 내에서 발견되는 다이 범프 패드를 규정할 수 있고, 그 중 하나는 참조번호 128로 표시되어 있다. 패키지 기판(110)은 다이 측(112)과 랜드 측(114) 사이에 설명을 위한 것이고 제한적이지 않는 인터커넥트 및 층간절연막 구조를 갖추고 있는 것으로 도시되어 있다.
장치(100)는 다이 측 볼 그리드 어레이(122)에 결합하는 인터포우저(130)와 조립된다. 인터포우저(130)는 다이 측(132)과 상측(134)을 포함하고, 하부 칩 설치구역(116)을 점유하게 될 다중 다이 스택(MDS; multiple die stack)용 패키지 기판(110)의 상부의 오프셋 높이(138)에 일치시키도록 구성되는 오프셋 높이(136)를 가진다. 인터포우저(130)는 코어(140) 및 인터커넥트(142)를 포함할 수 있다. 일 실시예에서, 다이 측 전기 범프(144) 및 상면 전기 범프(146)는 인터커넥트(142)에 연결된다.
도 1b는 일 실시예에 따른 추가의 프로세싱 후의 도 1a에 도시된 장치의 횡단입면도이다. 장치(101)는 인터포우저 오프셋 높이(136)가 패키지 기판 오프셋 높이(138)(도 1a)와 일치되는 것으로 도시되어 있다. 하부 칩 설치구역(116)은 인터포우저(130)에 의해 포위되고, 장치(101)의 일부로서 조립되도록 된 다중 다이 스택을 포위한다.
도 1c는 일 실시예에 따른 추가의 프로세싱 후의 도 1b에 도시된 장치의 횡단입면도이다. 장치(102)는 패키지 기판(110)과 인터포우저(130) 사이의 접합을 안정화하는 인터포우저 충전 재료(148)에 의해 강화되었다.
하부 칩(150)은 하부 칩 설치구역(116)(도 1b) 내에 설치된다. 일 실시예에서, 하부 칩(150)은 칩 볼 어레이를 통해 접착되는 플립 칩인 플립 칩(150)이다. 일 실시예에서, 언더필(154)은 하부 칩(250)과 패키지 기판(110) 사이의 접착을 강화하기 위해 플로우(flow) 처리되었다. 프로세싱 실시예에서, 전기 범프(150)의 리플로우는 언더필(154)의 동시 고화 중에 수행된다. 프로세싱 실시예에서, 전기 범프(152)의 리플로우는 충전재(148)의 동시 고화 중에 수행된다.
일 실시예에서, 하부 칩(150)을 프로세싱하여 전기 범프(152)를 리플로우하고, 범프 리플로우 후에 언더필(154)이 충전된다.
도 1d는 일 실시예에 따른 추가의 프로세싱 후의 도 1c에 도시된 장치의 횡단입면도이다. 도 1c에 도시된 장치(102)는 패키지-온-패키지(PoP) 스택형 칩 장치의 일부가 될 혼합형 다이 장치(103)을 획득하기 위해 추가로 프로세싱되었다. 혼합형 다이 장치(103)는 하부 칩(150) 상에 형성된 다이 간(inter-die) 접착제(156)를 포함하고, 상부 칩(158)은 접착제(156) 상에 장착되어 있다. 상부 칩(158)은 하부 칩(150)에 의해 지지된다. 이하, 패키지 기판(110) 상에 배치되는 하부 칩(예, 칩(150))에 의해 발단되고 후속 칩(예, 칩(158))에 의해 완성되는 칩 스택을 3-차원(3D) 칩 스택이라고도 부른다.
일 실시예에서, 상부 칩(158)은 와이어본드에 의해 패키지 기판(110)에 결합되고, 와이어본드 중의 하나는 참조번호 160으로 표시되었다. 그 결과, 혼합형 스택 장치(103)는 패키지 기판(110) 상에 장착된 플립 칩(150) 및 플립 칩(150)의 상측에 배치되는 와이어본드 칩(158)을 포함한다. 그러므로 인터포우저(130)의 오프셋 높이(136)는 와이어본드(160)뿐 아니라 상부 칩(158), 접착제(156), 하부 칩(150), 및 전기 범프(152)에 의해 형성되는 오프셋을 포함하는 혼합형 스택의 높이를 수용한다(도 1c 참조).
하나의 프로세스 실시예에서, 스택 봉입(162)이 혼합형 다이 스택을 절연하기 위해 또 본드 와이어(160)의 이동을 방지하기 위해 충전되어 있다. 스택 봉입(162)은 혼합형 다이 스택을 환경 및 조작 상의 위험으로부터 보호하기 위해서도 사용될 수 있다. 스택 봉입(162)은 혼합형 다이 스택으로부터 열의 소산을 촉진하기 위해서도 사용될 수 있다. 일 실시예에서는 스택 봉입이 사용되지 않는다.
일 실시예에서, 하부 칩(150)은 프로세서이고, 상부 칩(158)은 무선주파(RF) 장치이다. 혼합형 다이 스택은 스마트폰과 같은 무선통신기(예, 휴대전화기)에 사용될 수 있다.
도 1e는 일 실시예에 따른 추가의 프로세싱 후의 도 1d에 도시된 장치와 조립된 스택-온-스택(PoP) 스택형 칩 장치(104)의 횡단입면도이다. 하부 칩(150)과 상부 칩(158)은 인터포우저 오프셋(136) 내에 배치되고, 상부 패키지(164)는 인터포우저(130)의 상면(134)에 결합되었다. 상부 패키지(164)는 하부 칩(150) 및/또는 상부 칩(158)과의 통신을 위한 장착 기판(170)을 구비할 수 있다. 상부 패키지(164)는 예를 들면 주문자상표 부착생산(OEM)용 와이어본드 실현 해결법으로서 도시되어 있다. 2개의 와이어본드 다이스가 상부 패키지(164)에 도시되어 있다. 상부 패키지(164)에 위치된 다이는 마이크로전자 디바이스라고 부를 수 있다. 일 실시예에서, 도 1d에 도시된 혼합형 스택 장치(103)는 예를 들면 스마트폰용의 상부 패키지(164)를 수용하기 위해 제공되는 것으로서, 스마트폰 고유의 마이크로전자 디바이스는 상부 패키지(164) 내에 존재하고, 지지 마이크로전자 디바이스는 칩 스택 내에 존재한다.
일 실시예에서, 상부 패키지 충전재(172)는 인터포우저(130)와 상부 패키지(164) 사이의 본딩을 안정화시킨다.
하부 칩(150)과 상부 칩(158)의 혼합형 스택이 인터포우저 오프셋(136)에 의해 수용됨으로써 상부 패키지(164)가 혼합형 스택과 간섭하지 않도록 된 것을 볼 수 있다. 그 결과, PoP 스택형 칩 장치는 특정 적용분야에 따라 변화할 수 있는 칩 스택의 오프셋 높이를 수용하도록 충분한 인터포우저 오프셋(136)에 의해 조립된다.
도 2a는 일 실시예에 따른 스택형 다이 패키지용 장착 기판 및 인터포우저 장치(200)의 횡단입면도이다. 이 장치(200)는 도 1d에 도시된 장치와 유사하고, 패키지 기판(210) 상에 인터포우저(230)를 배치하는 것에 의해 유사하게 프로세스되었다.
스택형 칩 장치(200)가 도시된다. 이 스택형 칩 장치(200)는 하부 칩(250)과 상부 칩(258)을 포함한다. 일 실시예에서, 하부 칩(250)은 프로세서이고, 상부 칩(258)은 TSV(through silicon via) 기법에 의해 결합되는 메모리 다이이다. 단일 TSV(274)는 점선의 원 내에 상세히 도시되어 있다. 일 실시예에서, 상부 칩(258)은 프로세서(250)용 스태틱 RAM(SRAM)과 같은 레벨 2(L2) 메모리 캐시(여기서, L0 및 L1은 프로세서(250) 내에 존재한다)이다. 하부 칩(250) 및 상부 칩(258)은 3D이다.
그 결과, 스택형 칩 장치(200)는 패키지 기판(210) 상에 장착된 플립 칩(250) 및 이 플립 칩(250)의 상측에 배치되는 TSV 결합되는 칩(258)을 포함한다. 그러므로 인터포우저(230)의 오프셋 높이(236)는 스택형 칩 구조의 높이를 수용한다. 하부 칩(250)의 프로세싱은 도 1c 및 다른 도면에 도시된 하부 칩(150)과 관련하여 기술된 임의의 실시예에 의해 수행될 수 있다.
일 실시예에서, 상부 칩(258)은 RAM 다이(258)와 같은 메모리 다이이다. 일 실시예에서, 상부 칩(258)은 DRAM 다이(258)와 같은 메모리 다이이다. 일 실시예에서, 상부 칩(258)은 SRAM 다이(258)와 같은 메모리 다이이다. 일 실시예에서, 상부 칩(258)은 EPROM 다이(258)와 같은 메모리 다이이다. 다른 메모리 다이 구성도 특수 적용분야에 따라 사용될 수 있다.
일 실시예에서, 상부 칩(258)은 무선주파장치(RF) 태그를 포함한다. 일 실시예에서, 상부 칩(258)은 무선통신용 무선주파장치를 포함한다.
하나의 프로세스 실시예에서, 스택 봉입(262)은 칩 스택을 절연하기 위해 충전되었다. 스택 봉입(262)은 칩 스택을 환경 및 환경 및 조작 상의 위험으로부터 보호하기 위해서도 사용될 수 있다. 스택 봉입(262)은 칩 스택으로부터 열의 소산을 촉진하기 위해서도 사용될 수 있다. 일 실시예에서는 스택 봉입이 사용되지 않는다.
도 2b는 하나의 예시적 실시예에 따른 추가의 프로세싱 후의 도 2a에 도시된 장치로부터 조립된 PoP 스택형 칩 장치(201)의 횡단입면도이다. 하부 칩(250)과 상부 칩(258)은 인터포우저 오프셋(236) 내에 설치되고, 상부 패키지(264)는 인터포우저(230)의 상면(234)에 결합되었다. 상부 패키지(264)는 하부 칩(250) 및/또는 상부 칩(258)과의 통신을 위해 장착 기판(270)을 구비할 수 있다. 상부 패키지는 예를 들면 주문자상표 부착생산(OEM)용 TSV 실현 해결법과 같은 것으로서 도시되어 있다. 일 실시예에서, 도 2a에 도시된 칩 스택 장치(200)는 예를 들면 스마트폰용 상부 패키지(264)를 수용하기 위해 제공된다.
하부 칩(250)과 상부 칩(258)의 칩 스택이 인터포우저 오프셋(236)에 의해 수용됨으로써 상부 패키지(264)가 칩 스택과 간섭하지 않도록 된 것을 볼 수 있다.
도 1e에 관해 도시 및 기재된 상세는 필요한 경우 도 2b에 도시된 유사한 구조들 및 공간들을 관찰하는 것에 의해 추정할 수도 있다.
PoP 스택형 칩 장치(201)을 달성하기 위한 프로세싱은 도 1e에 도시된 PoP 스택형 칩 장치(104)를 달성하기 위한 프로세싱과 유사할 수 있다는 것이 이해될 것이다.
하나의 예시적 실시예에서, 하부 칩(150) 및 상부 칩(158) 사이의 I/O 밀도는 128(예, 상부 칩이 DRAM 다이인 경우) 내지 252 비트/다이의 범위에 있다. 하나의 예시적 실시예에서, 프로세서(250)과 후속 칩(258) 사이의 I/O 속도는 10 Gb/초 내지 1 Tb/초의 범위이다. DRAM 디바이스로서 후속 칩(250)의 10 mm 에지 부분을 따르는 총 처리능력(total bandwidth)은 160 GB/초 내지 320 GB/초의 범위이다. 패키지로서, PoP 장치(201)는 일 실시예에 따라 640 GB/초 내지 6400 GB/초 사이의 총 패키지 처리능력을 가지고, 여기서 프로세서 및 후속 칩(258)은 각각 256 비트 이상에서 동작할 수 있다. I/O 속도는 주어진 어플리케이션이 그 범위에서 유용한 경우 10 Gb/초 미만(예, 7 Gb/초)의 느린 속도가 될 수 있다.
도 3a는 하나의 예시적 실시예에 따른 프로세싱 중의 혼합형 다이 장치(300)의 횡단입면도이다. 하부 칩(350)은 도 1c에 도시된 패키지 기판과 유사할 수 있는 패키지 기판(310) 상에 배치된다. 일 실시예에서, 하부 칩(350)은 칩 볼 어레이를 통해 접착된 플립 칩인 플립 칩(350)이고, 이 칩의 하나의 전기 범프는 참조번호 352로 표시되었다. 일 실시예에서, 언더필(354)은 하부 칩(350)과 패키지 기판(310) 사이의 접착을 강화하기 위해 플로우(flow) 처리되었다. 프로세싱 실시예에서, 전기 범프(350)의 리플로우는 언더필(354)의 동시 고화 중에 수행된다.
하부 칩(350)의 프로세싱은 본 명세서에 기술된 하부 칩(150, 250)에 관하여 기술된 임의의 실시예에 의해 수행될 수 있다.
도 3b는 일 실시예에 따른 추가의 프로세싱 후의 도 3a에 도시된 장치의 횡단입면도이다. 도 3b에 도시된 장치(301)는 PoP 스택형 칩 장치의 일부가 될 혼합형 스택 장치(301)를 달성하기 위해 추가로 프로세싱되었다. 혼합형 다이 장치(303)는 하부 칩(350) 상에 형성된 다이 간(inter-die) 접착제(356)를 포함하고, 상부 칩(358)은 접착제(356) 상에 장착되어 있다. 상부 칩(358)은 하부 칩(350)에 의해 지지된다.
일 실시예에서, 상부 칩(358)은 와이어본드에 의해 패키지 기판(310)에 결합되고, 와이어본드 중의 하나는 참조번호 360으로 표시되었다. 그 결과, 혼합형 스택 장치(303)은 패키지 기판(310) 상에 장착된 플립 칩(350) 및 플립 칩(350)의 상측에 배치되는 와이어본드 칩(358)을 포함한다. 오프셋 높이(336)은 추가의 프로세싱에서 인터포우저의 오프셋 높이와 합치된다. 혼합형 스택의 조립이 패키지 기판(310)에 대한 인터포우저의 조립에 우선되어야 하는 것이 분명해질 것이다.
도 1d에 도시된 혼합형 다이 스택 장치에 마찬가지로, 조립될 인터포우저는 와이어본드(360)뿐 아니라 상부 칩(358), 접착제(356), 하부 칩(350), 및 전기 범프(352)에 의해 형성되는 오프셋을 포함하는 혼합형 다이 스택의 높이를 수용할 것이다. 일 실시예에서는 스택 봉입이 사용되지 않는다.
일 실시예에서, 하부 칩(350)은 프로세서이고, 상부 칩(358)은 무선주파 장치이다. 혼합형 다이 스택은 스마트폰과 같은 무선통신기에 사용될 수 있다. 전술한 실시예들에 관하여 도시 및 기재된 상세는 필요한 경우 도 3b에 도시된 유사한 구조들 및 공간들을 관찰하는 것에 의해 추정할 수도 있다. 또한, 전술한 I/O 및 처리능력은 도 3b에 도시 및 개시된 PoP 스택형 칩 실시예들에 관하여 추정할 수 있다.
도 4는 하나의 예시적 실시예에 따른 스택형 다이 패키지용 인터포우저 장치(400)의 횡단입면도이다. 이 장치(400)는 인터포우저의 조립이 스택형 다이스(450 및 458)의 조합 후에 실시되는 것을 제외하면 도 2a에 도시된 장치(200)와 유사하다.
스택형 칩 장치(400)가 도시된다. 이 스택형 칩 장치(400)는 하부 칩(450)과 상부 칩(458)을 포함한다. 일 실시예에서, 하부 칩(450)은 프로세서이고, 상부 칩(458)은 TSV(through silicon via) 기법에 의해 결합되는 메모리 다이이다. 단일 TSV(474)는 점선의 원 내에 상세히 도시되어 있다. 일 실시예에서, 상부 칩(458)은 프로세서(450)용 스태틱 RAM(SRAM)과 같은 레벨 2(L2) 메모리 캐시(여기서, L0 및 L1은 프로세서(250) 내에 존재한다)이다. 하부 칩(450)의 프로세싱은 하부 칩(150, 250, 350)과 관련하여 기술된 임의의 실시예 및 본 명세서에 기술된 임의의 실시예에 의해 수행될 수 있다.
그 결과, 스택형 칩 장치(400)는 패키지 기판(410) 상에 장착된 플립 칩(450) 및 이 플립 칩(450)의 상측에 배치되는 TSV 결합되는 칩(458)을 포함한다. 스택형 칩(450, 458)의 오프셋 높이(436)는 조립될 인터포우저에 의해 합치될 것이다. 그러므로 인터포우저는 스택형 칩 구조의 높이를 수용할 것이다.
일 실시예에서, 상부 칩(458)은 RAM 다이(458)와 같은 메모리 다이이다. 일 실시예에서, 상부 칩(458)은 DRAM 다이(458)와 같은 메모리 다이이다. 일 실시예에서, 상부 칩(458)은 SRAM 다이(458)와 같은 메모리 다이이다. 일 실시예에서, 상부 칩(458)은 EPROM 다이(458)와 같은 메모리 다이이다. 다른 메모리 다이 구성도 특수 적용분야에 따라 사용될 수 있다.
일 실시예에서, 상부 칩(458)은 무선주파장치(RF) 태그를 포함한다. 일 실시예에서, 상부 칩(458)은 무선통신용 무선주파장치를 포함한다. 하나의 프로세스 실시예에서, 스택 봉입은 요홈 내에 충전되고, 인터포우저는 칩 스택의 주위에 형성된다.
전술한 실시예들에 관하여 도시 및 기재된 상세는 필요한 경우 도 4에 도시된 유사한 구조들 및 공간들을 관찰하는 것에 의해 추정할 수도 있다. 또한, 전술한 I/O 및 처리능력은 도 4에 도시 및 개시된 PoP 스택형 칩 실시예들에 관하여 추정할 수 있다.
도 5는 일 실시예에 따른 패키지-온-패키지 장치를 지지할 혼합형 다이 장치(500)의 횡단입면도이다. 혼합형 다이 장치(500)는 하부 칩(550), 상부 칩(558), 및 중간 칩(551)을 포함한다. 상부 칩(558) 및 중간 칩(551)은 하부 칩(550)에 의해 지지된다. 하부 칩(550)은 제 1 칩으로 지칭될 수 있는 플립 칩이고, 중간 칩(551)은 제 2 칩(551)으로 지칭될 수 있는 TSV 결합된 칩이고, 상부 칩(558)은 후속 칩(558)으로 지칭될 수 있는 와이어본드 칩이다. 일 실시예에서, 하부 칩(550)의 직상부에 배치되는 TSV 결합된 칩의 개수는 2 내지 8개이고, 그 상측에 상부 칩(558)이 배치된다. 하부 칩(550)의 프로세싱은 본 명세서에 개시된 하부 칩에 관하여 개시된 임의의 실시예에 의해 수행될 수 있다.
일 실시예에서, 상부 칩(558)은 와이어본드에 의해 패키지 기판(510)에 결합되고, 와이어본드 중의 하나는 참조번호 560으로 표시되어 있다. 그러므로 인터포우저(530)의 오프셋 높이(536)는 도시된 바와 같이 와이어본드(560)뿐 아니라 상부 칩(558), 중간 칩(551), 하부 칩(550)을 포함하는 혼합식 다이 스택의 높이 및 전기 범프, 칩 간 접착제 및 스페이서에 의해 생성되는 오프셋을 포함한다.
하나의 프로세스 실시예에서, 스택 봉입(562)은 혼합형 다이 스택을 절연시키기 위해 또 본드 와이어(560)가 이동하는 것을 방지하기 위해 충전되었다. 스택 봉입(562)이 혼합 다이 스택을 환경 및 조작 상의 위험으로부터 보호하기 위해서 사용될 수 있다. 스택 봉입(562)은 혼합형 다이 스택으로부터 열의 소산을 촉진하기 위해서도 사용될 수 있다. 일 실시예에서는 스택 봉입이 사용되지 않는다.
일 실시예에서, 제 1 칩(550)은 프로세서이고, 중간 칩(551)은 TSV RAM 칩이고, 상부 칩(558)은 무선주파(RF) 장치이다. 혼합형 다이 스택은 스마트폰과 같은 무선통신기에 사용될 수 있다.
전술한 실시예들에 관하여 도시 및 기재된 상세는 필요한 경우 도 5에 도시된 유사한 구조들 및 공간들을 관찰하는 것에 의해 추정할 수도 있다. 또한, 전술한 I/O 및 처리능력은 도 5에 도시 및 개시된 PoP 스택형 칩 실시예들에 관하여 추정할 수 있다.
도 6은 일 실시예에 따른 PoP 혼합형 다이 장치를 지지할 혼합형 다이 장치(600)의 횡단입면도이다. 이 혼합형 다이 장치(600)는 하부 칩(650), 상부 칩(659), 및 다수의 중간 칩(651, 653, 658)을 포함한다. 상부 칩(659) 및 중간 칩(651, 653, 658)은 하부 칩(650)에 의해 지지된다. 하부 칩(650)의 프로세싱은 본 명세서에 개시된 하부 칩에 관하여 기술된 임의의 실시예에 의해 수행될 수 있다.
혼합형 다이 장치(600)는 다중 TSV 칩 및 다중 와이어본드 칩을 갖는 실시예이다. 하부 칩(650)은 제 1 칩이라 지칭될 수 있는 플립 칩이다. 중간 칩(651)은 제 2 칩(651)이라 지칭될 수 있는 플립 칩이다. 중간 칩(653)은 제 3 칩(653)으로 지칭될 수 있는 TSV 결합된 칩이고, 중간 칩(658)은 후속 칩(659)으로 지칭될 수 있는 와이어본드 칩이고, 상부 칩(659)은 후속 칩(659)으로 지칭될 수 있는 와이어본드 칩이다. 일 실시예에서, 하부 칩(550)의 직상부 및 와이어본드 칩(658)의 하측에 배치되는 TSV 결합된 칩의 개수는 2 내지 8개이다.
일 실시예에서, 와이어본드 칩(658) 및 와이어본드 칩(559)는 각각 와이어본드(660, 661)에 의해 패키지 기판(610)에 결합된다. 그러므로 인터포우저(630)의 오프셋 높이(636)는 도시된 바와 같이 와이어본드(660, 661)뿐 아니라 전체 칩 스택, 전기 범프, 칩 간 접착제 및 스페이서를 포함하는 혼합형 다이 스택의 높이를 수용한다.
하나의 프로세스 실시예에서, 스택 봉입(662)은 혼합형 다이 스택을 절연시키기 위해 또 본드 와이어(660, 661)가 이동하는 것을 방지하기 위해 충전되었다. 스택 봉입(662)이 혼합 다이 스택을 환경 및 조작 상의 위험으로부터 보호하기 위해서 사용될 수 있다. 스택 봉입(662)은 혼합형 다이 스택으로부터 열의 소산을 촉진하기 위해서도 사용될 수 있다. 일 실시예에서는 스택 봉입이 사용되지 않는다.
전술한 실시예들에 관하여 도시 및 기재된 상세는 필요한 경우 도 6에 도시된 유사한 구조들 및 공간들을 관찰하는 것에 의해 추정할 수도 있다. 또한, 전술한 I/O 및 대역 처리능력은 도 6에 도시 및 개시된 PoP 스택형 칩 실시예들에 관하여 추정할 수 있다.
도 7은 일 실시예에 따른 패키지-온-패키지 장치를 지지할 혼합형 다이 장치(700)의 횡단입면도이다. 이 혼합형 다이 장치(700)는 하부 칩(750), 상부 칩(759), 및 복수의 중간 칩(751, 753, 758)을 포함한다. 상부 칩(759) 및 중간 칩(751, 753, 758)은 하부 칩(750)에 의해 지지된다. 혼합형 다이 장치(700)는 다중 TSV 칩 및 다중 와이어본드 칩을 갖는 실시예로서, 하나의 와이어본드 칩은 TSV 칩의 하측에 존재한다.
하부 칩(750)은 제 1 칩으로 지칭될 수 있는 플립 칩이고, 중간 칩(751)은 제 2 칩(751)으로 지칭될 수 있는 TSV 결합된 칩이다. 중간 칩(758)은 제 3 칩(758)으로 지칭될 수 있는 와이어본드 칩이다. 중간 칩(753)은 제 4 칩(753)으로 지칭될 수 있는 TSV 결합된 칩이다. 상부 칩(759)은 후속 칩(759)으로 지칭될 수 있는 와이어본드 칩이다. 일 실시예에서, 제 2 칩(751)은 하부 칩(750)을 지지하는 메모리 캐시 칩이다. 하부 칩(750)의 프로세싱은 본 명세서에 개시된 하부 칩에 관하여 개시된 임의의 실시예에 의해 수행될 수 있다.
일 실시예에서, 제 4 칩(753)은 후속 칩(759)을 지지하는 TSV 메모리 캐시 칩이다. 하나의 예시적 실시예에서, 혼합형 다이 장치(700)는 슈퍼스마트폰과 같은 PoP 스택형 칩 장치의 일부이다. 본 실시예의 하부 칩(750)은 프로세서이고, 제 2 칩(751)은 메모리 캐시이다. 중간 칩(758)은 온라인 통신용 와이어본드 장치이다. 상부 칩(759)은 GPS 칩(759)용 캐시로서 작용하는 제 4 칩(753)에 의해 지지되는 GPS 칩이다. 또한 하나의 예시적 실시예에서, 상부 패키지이다.
일 실시예에서, 제 4 칩(753)은 중간 칩(758)과 상부 칩(759) 사이의 지지 및 인터페이스로서 사용된다. 예를 들면, 제 4 칩(753)은 상부 칩(759)과 중간 칩(758) 사이의 직접통신을 가능하게 하는 TSV를 구비한다.
일 실시예에서, 와이어본드 칩(758) 및 와이어본드 칩(759)는 각각 와이어본드(760, 761)에 의해 패키지 기판(710)에 결합된다. 그러므로 인터포우저(730)의 오프셋 높이(736)는 도시된 바와 같이 와이어본드(760, 761)뿐 아니라 전체 칩 스택, 전기 범프, 칩 간 접착제 및 스페이서를 포함하는 혼합형 다이 스택의 높이를 수용한다.
하나의 프로세스 실시예에서, 스택 봉입(762)은 혼합형 다이 스택을 절연시키기 위해 또 본드 와이어(760, 761)가 이동하는 것을 방지하기 위해 충전되었다. 스택 봉입(762)이 혼합 다이 스택을 환경 및 조작 상의 위험으로부터 보호하기 위해서 사용될 수 있다. 스택 봉입(762)은 혼합형 다이 스택으로부터 열의 소산을 촉진하기 위해서도 사용될 수 있다. 일 실시예에서는 스택 봉입이 사용되지 않는다.
전술한 실시예들에 관하여 도시 및 기재된 상세는 필요한 경우 도 6에 도시된 유사한 구조들 및 공간들을 관찰하는 것에 의해 추정할 수도 있다. 또한, 전술한 I/O 및 대역 처리능력은 도 6에 도시 및 개시된 PoP 스택형 칩 실시예들에 관하여 추정할 수 있다.
도 8은 하나의 예시적 실시예에 따른 공정 및 방법의 흐름도(800)이다.
단계 810에서 공정은 패키지 기판 상에 인터포우저를 형성하는 것을 포함한다. 이 인터포우저는 패키지 기판 상에 배치될 칩 스택과 합치될 오프셋을 갖도록 구성된다.
단계 820에서 공정은 패키지 기판 상에 칩 스택을 형성하는 것을 포함한다. 단계 820이 단계 810을 선행하는 경우, 인터포우저는 칩 스택의 형성 후에 패키지 기판 상에 배치된다. 단계 820이 단계 810를 따르는 경우, 칩 스택은 인터포우저에 의해 형성되는 요홈 내에서 형성된다. 일 실시예에서, 상기 공정은 단계 810에서 개시되고, 단계 820에서 종료된다.
단계 830에서 상기 공정은 칩 스택을 절연하기 위해 스택 봉입을 충전하는 것을 포함한다. 일 실시예에서, 상기 공정은 단계 810에서 개시되고, 단계 830에서 종료된다.
단계 840에서 상기 공정은 인터포우저 상에 상부 패키지를 형성하는 것을 포함한다. 일 실시예에서, 상기 공정은 단계 840에서 개시되고 종료된다.
도 9는 일 실시예에 따른 컴퓨터 시스템(900)의 개략도이다. 도시된 바와 같이 상기 컴퓨터 시스템(900)(전자 시스템(900)이라고도 지칭된다)은 본 명세서에 개시된 다수의 실시예들 중 임의의 실시예 및 그 등가물에 따른 PoP 스택형 칩 장치를 채용할 수 있다. 일 실시예에서, 상기 전자 시스템(900)은 상기 전자 시스템(900)의 다양한 컴포넌트들을 전기적으로 결합하기 위한 시스템 버스(920)을 포함하는 컴퓨터 시스템이다. 시스템 버스(920)는 다양한 실시예에 따른 단일 버스이거나 버스들의 임의의 조합이다. 전자 시스템(900)은 집적회로(910)에 전력을 제공하는 전원(930)을 포함한다. 일부의 실시예들에서, 전원(930)은 시스템 버스(920)를 통해 집적회로(910)에 전류를 공급한다.
집적회로(910)은 시스템 버스(920)에 전기적으로 결합되어 있고, 또 일 실시예에 따른 임의의 회로 또는 회로들의 조합을 포함한다. 일 실시예에서, 집적회로(910)는 임의의 형식일 수 있는 프로세서(912)를 포함한다. 본 명세서에서 사용되는 프로세서(912)는 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 신호 프로세서, 또는 기타 프로세서와 같은 그러나 이들에 한정되지 않는 임의의 회로를 의미할 수 있다. 일 실시예에서, SRAM 실시예들은 프로세서의 메모리 캐시에 존재할 수 있다. 집적회로(910) 내에 포함될 수 있는 기타 유형의 회로들은 커스텀 회로 또는 휴대전화, 페이저, 휴대형 컴퓨터, 쌍방향 라디오, 및 유사한 전자 시스템과 같은 무선장치용 통신회로(914)와 같은 특정용도지향 집적회로(ASIC)이다. 일 실시예에서, 프로세서(910)는 SRAM과 같은 온-다이(on-die) 메모리이고, 상기 SRAM는 액세스 및 풀다운 영역의 독립 S/D 섹션을 갖춘 6T SRAM 셀을 포함할 수 있다. 일 실시예에서, 프로세서(910)는 eDRAM과 같은 내장 온-다이 메모리(916)을 포함한다.
일 실시예에서, 상기 전자 시스템(900)은 또 RAM형태의 메인 메모리(942), 하나 이상의 하드 드라이브(944), 및/또는 디스켓, CD, DVD, 플래시 메모리 드라이브, 및 기타 본 기술분야에 공지된 착탈식 미디어와 같은 착탈식 미디어(946)를 조작하는 하나 이상의 드라이브와 같은 특정용도에 적합한 하나 이상의 메모리를 포함할 수 있는 외부 메모리(940)를 포함한다. 외부 메모리(940)는 또 일 실시예에 따른 프로세서 장착 기판에 내장된 마이크로전자 다이와 같은 내장 메모리(948)일 수 있다.
일 실시예에서, 상기 전자 시스템(900)은 또 디스플레이 장치(950), 음성출력(960)을 포함한다. 일 실시예에서, 상기 전자 시스템(900)은 키보드, 마우스, 트랙볼, 게임 컨트롤러, 마이크, 음성인식장치, 또는 전자 시스템(900) 내에 정보를 입력하는 임의의 기타 입력장치와 같은 입력장치를 포함한다.
본 명세서에 개시된 바와 같이, 집적회로(910)는 다수의 개시된 실시예들 중 임의의 실시예 및 그들의 등가물에 따른 PoP 스택형 칩 장치, 전자 시스템, 컴퓨터 시스템, 집적회로를 제작하는 하나 이상의 방법, 및 본 명세서에 개시된 다양한 실시예들 중의 임의의 실시예 및 당해 기술분야에서 승인된 그들의 등가물에 따른 PoP 스택형 칩 장치를 포함하는 전자 조립체를 제작하는 하나 이상의 방법을 포함하는 많은 상이한 실시예들로서 구현될 수 있다. 요소, 재료, 형상, 치수, 및 동작 순서는 어레이 컨택트 카운트, 다수의 개시된 PoP 스택형 칩 장치 실시예들 및 그들의 등가물에 따른 프로세서 장착 기판 내에 내장된 마이크로전자 다이를 위한 어레이 컨택트 구성을 포함하는 특정 I/O 결합요건들에 부합하기 위해 변화시킬 수 있다.
요약서는 독자로 하여금 기술의 개시의 특징 및 취지를 신속하게 확인할 수 있도록 하는 요약서를 요구하는 37 C.F.R. §.72(b)의 규정에 부합하도록 제공되었다. 요약서는 청구항의 범위 또는 의미를 해석하거나 한정하는데 사용되지 않는다는 이해에 기초하여 제출되었다.
전술한 상세한 설명에서, 다양한 특징들은 발명의 개시를 능률적으로 하기 위해 단일의 실시예 내에 그룹화되었다. 이와 같은 개시 방법을 본 발명의 청구된 실시예들이 각 청구항에 개시된 것보다 많은 특징들이 필요하다는 의도를 반영하는 것으로 해석해서는 안 된다. 오히려, 첨부된 청구항들이 반영하는 바와 같이, 발명의 주제는 개시된 단일의 실시예의 모든 특징들보다 더 적은 수의 특징에 존재한다. 따라서, 첨부된 청구항들은 그 자체가 별개의 바람직한 실시예로서 상세한 설명의 일부가 된다.
본 발명의 기술분야의 숙련자들은 본 발명을 설명하기 위해 기재 및 도시한 상세, 재료, 및 부품의 배열 및 방법의 단계들이 부가된 청구항들에 표현된 바와 같은 본 발명의 원리 및 범위로부터 벗어나지 않는 한 다양한 다른 변화가 가해질 수 있다는 것을 용이하게 이해할 것이다.

Claims (28)

  1. 패키지-온-패키지(package-on-package) 장치로서,
    다이 측 및 랜드 측을 포함하는 패키지 기판과,
    상기 다이 측 상에 배치되는 칩 스택 - 상기 칩 스택은 상기 다이 측 상에 배치되는 하부 칩(bottom chip) 및 상기 하부 칩 위에 배치되는 상부 칩을 포함하고, 상기 상부 칩은 하부 칩에 의해 지지되고, 상기 칩 스택은 오프셋 높이(an offset height)를 가짐 - 과,
    상기 다이 측 상에 배치되고, 상기 칩 스택을 둘러싸고, 상기 칩 스택의 오프셋 높이를 수용하는 인터포우저(interposer)를 포함하고,
    상기 하부 칩은 상기 기판의 상기 다이 측 상에 장착되는 플립 칩 - 상기 플립 칩은 실리콘 관통 비아(through-silicon vias: TSV)를 포함함 - 이고,
    상기 상부 칩은 와이어본드 칩(wire-bond chip)인
    패키지-온-패키지 장치.
  2. 제 1 항에 있어서,
    상기 인터포우저는 볼 그리드 어레이(ball-grid array)를 구비하고,
    상기 장치는
    적어도 하나의 마이크로전자 디바이스를 구비하고, 상기 인터포우저의 볼 그리드 어레이와 결합(mate)하는 상부 패키지를 더 포함하는
    패키지-온-패키지 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 칩 스택은,
    상기 플립 칩 위와 와이어 본드 칩인 상기 상부 칩의 아래에 배치되는 제 2 와이어본드 칩을 포함하는
    패키지-온-패키지 장치.
  5. 제 1 항에 있어서,
    상기 칩 스택은,
    상기 플립 칩 상에 배치되는 제 2 실리콘 관통 비아 칩과,
    상기 제 2 실리콘 관통 비아 칩 상에 배치되는 와이어 본드 칩인 상기 상부 칩을 포함하는
    패키지-온-패키지 장치.
  6. 제 1 항에 있어서,
    상기 칩 스택은,
    상기 플립 칩 상에 배치되는 제 2 실리콘 관통 비아 칩과,
    상기 제 2 실리콘 관통 비아 칩 상에 배치되는 제 3 실리콘 관통 비아 칩과,
    상기 제 3 실리콘 관통 비아 칩 상에 배치되는 와이어본드 칩인 상기 상부 칩을 포함하는
    패키지-온-패키지 장치.
  7. 제 1 항에 있어서,
    상기 칩 스택은,
    상기 플립 칩 상에 배치되는 제 2 실리콘 관통 비아 칩과,
    상기 제 2 실리콘 관통 비아 칩 상에 배치되는 제 3 실리콘 관통 비아 칩 - 상기 제 3 실리콘 관통 비아 칩은 2 내지 8개의 범위 내에서의 복수의 실리콘 관통 비아 칩을 포함함 - 과,
    상기 제 3 실리콘 관통 비아 칩 위에 배치되는 와이어본드 칩인 상기 상부 칩을 포함하는
    패키지-온-패키지 장치.
  8. 제 1 항에 있어서,
    상기 칩 스택은,
    상기 플립 칩 상에 배치되는 제 2 실리콘 관통 비아 칩과,
    상기 제 2 실리콘 관통 비아 칩 위에 배치되는 제 3 실리콘 관통 비아 칩과,
    상기 제 3 실리콘 관통 비아 칩 위에 배치되는 제 4 와이어본드 칩과,
    상기 제 4 와이어본드 칩 위에 배치되는 와이어본드 칩인 상기 상부 칩을 포함하는
    패키지-온-패키지 장치.
  9. 제 1 항에 있어서,
    상기 칩 스택은,
    상기 플립 칩 위에 배치되는 제 2 와이어본드 칩과,
    상기 제 2 와이어본드 칩 위에 배치되는 제 3 실리콘 관통 비아 칩과,
    상기 제 3 실리콘 관통 비아 칩 위에 배치되는 와이어본드 칩인 상기 상부 칩을 포함하는
    패키지-온-패키지 장치.
  10. 제 1 항에 있어서,
    상기 칩 스택은,
    상기 플립 칩과 와이어본드 칩인 상기 상부 칩 사이에 복수의 중간 칩을 포함하고,
    상기 플립 칩과 와이어본드 칩인 상기 상부 칩 사이의 상기 중간 칩 중 적어도 하나는 와이어본드 칩이고, 상기 플립 칩과 와이어본드 칩인 상기 상부 칩 사이의 상기 중간 칩 중 적어도 하나는 실리콘 관통 비아 칩인
    패키지-온-패키지 장치.
  11. 제 1 항에 있어서,
    상기 칩 스택은,
    2 내지 7개의 범위에서 상기 하부 칩과 와이어본드 칩인 상기 상부 칩의 사이에 배치되는 적어도 하나의 실리콘 관통 비아 칩을 포함하는
    패키지-온-패키지 장치.
  12. 패키지-온-패키지 스택형 칩 장치로서,
    다이 측 및 랜드 측을 포함하는 패키지 기판과,
    상기 다이 측 상에 배치되는 칩 스택 - 상기 칩 스택은 상기 다이 측 상에 배치되는 하부 칩 및 상기 하부 칩 위에 배치되는 상부 칩을 포함하고, 상기 하부 칩은 실리콘 관통 비아를 포함하고, 상기 상부 칩은 와이어본드 칩이고, 상기 상부 칩은 상기 하부 칩에 의해 지지되고, 상기 칩 스택은 오프셋 높이를 가짐 - 과,
    상기 다이 측 상에 배치되고, 상기 칩 스택을 둘러싸고, 상기 오프셋 높이를 수용하는 인터포우저와,
    상기 인터포우저 상에 배치되고, 적어도 하나의 마이크로전자 디바이스를 포함하는 상부 패키지를 포함하는
    패키지-온-패키지 스택형 칩 장치.
  13. 제 12 항에 있어서,
    상기 칩 스택은,
    플립 칩인 상기 하부 칩과,
    상기 플립 칩 상에 배치되는 실리콘 관통 비아 칩인 상기 상부 칩을 포함하는
    패키지-온-패키지 스택형 칩 장치.
  14. 제 12 항에 있어서,
    상기 칩 스택은,
    플립 칩인 상기 하부 칩과,
    2 내지 7개의 범위에서 상기 하부 칩과 상기 상부 칩의 사이에 배치되는 적어도 하나의 실리콘 관통 비아 칩을 포함하는
    패키지-온-패키지 스택형 칩 장치.
  15. 제 12 항에 있어서,
    상기 칩 스택은,
    상기 기판의 상기 다이 측 상에 장착되는 플립 칩인 상기 하부 칩과,
    상기 플립 칩 상에 배치되는 와이어본드 칩인 상기 상부 칩을 포함하는
    패키지-온-패키지 스택형 칩 장치.
  16. 제 12 항에 있어서,
    상기 칩 스택은,
    플립 칩인 상기 하부 칩과,
    상기 플립 칩 위에 배치되는 제 2 와이어본드 칩과,
    상기 제 2 와이어본드 칩 위에 배치되는 상기 상부 칩을 포함하는
    패키지-온-패키지 스택형 칩 장치.
  17. 패키지-온-패키지 스택형 칩 장치의 조립 방법으로서,
    볼 그리드 어레이를 갖는 상부 패키지를 3차원 스택형 칩 장치의 합치하는 볼 그리드 어레이에 조립하는 단계를 포함하고,
    상기 3차원 스택형 칩 장치는,
    랜드 측 및 다이 측을 포함하는 패키지 기판과,
    상기 다이 측 상에 배치되는 칩 스택 - 상기 칩 스택은 스택 높이를 갖고, 상기 칩 스택은 상기 패키지 기판의 다이 측 상에 하부 칩을 장착하는 플립 칩에 의해 형성되고, 상기 하부 칩은 복수의 실리콘 관통 비아를 포함하고, 와이어본드는 상기 하부 칩 상부에 상부 칩을 장착함 - 과,
    다이 측 및 상부 측(top side)을 포함하는 인터포우저 - 상기 인터포우저는 상기 스택 높이를 수용하는 오프셋 높이를 포함함 - 를 포함하고,
    상기 조립 단계는 상기 상부 패키지를 상기 인터포우저에 결합하는 단계를 포함하는
    패키지-온-패키지 스택형 칩 장치의 조립 방법.
  18. 제 17 항에 있어서,
    상기 인터포우저가 상기 패키지 기판에 조립되기 전에 상기 칩 스택이 상기 패키지 기판 상에 조립되는
    패키지-온-패키지 스택형 칩 장치의 조립 방법.
  19. 제 17 항에 있어서,
    상기 칩 스택이 상기 패키지 기판 상에 조립되기 전에 상기 인터포우저가 상기 패키지 기판 상에 조립되는
    패키지-온-패키지 스택형 칩 장치의 조립 방법.
  20. 제 17 항에 있어서,
    상기 칩 스택 위에 스택 봉입(stack encapsulation)을 형성하는 단계를 더 포함하는
    패키지-온-패키지 스택형 칩 장치의 조립 방법.
  21. 제 20 항에 있어서,
    상기 스택 봉입은 상기 인터포우저의 내부 표면과 직접 접촉하도록 제공되는
    패키지-온-패키지 스택형 칩 장치의 조립 방법.
  22. 제 17 항에 있어서,
    상기 칩 스택은,
    상기 하부 칩의 위와 상기 상부 칩의 아래에 제 2 칩을 장착하는 와이어본드를 포함하도록 형성되는
    패키지-온-패키지 스택형 칩 장치의 조립 방법.
  23. 제 17 항에 있어서,
    상기 칩 스택은,
    상기 플립 칩의 위와 상기 상부 칩의 아래에 제 2 칩을 장착하는 실리콘 관통 비아를 포함하도록 형성되는
    패키지-온-패키지 스택형 칩 장치의 조립 방법.
  24. 컴퓨팅 시스템(computing system)으로서,
    다이 측 및 랜드 측을 포함하는 패키지 기판과,
    상기 다이 측상에 배치되는 칩 스택 - 상기 칩 스택은 상기 다이 측 상에 배치되는 하부 칩 및 상기 하부 칩 위에 배치되는 상부 칩을 포함하고, 상기 하부 칩은 실리콘 관통 비아를 포함하고,상기 상부 칩은 와이어본드 칩이고, 상기 상부 칩은 상기 하부 칩에 의해 지지되고, 상기 칩 스택은 오프셋 높이를 가짐 - 과,
    상기 다이 측 상에 배치되고, 상기 칩 스택을 둘러싸고, 상기 오프셋 높이를 수용하는 인터포우저와,
    상기 인터포우저 상에 배치되고, 적어도 하나의 마이크로전자 디바이스를 포함하는 상부 패키지와,
    상기 상부 패키지를 수용하는 장치 하우징을 포함하는
    컴퓨팅 시스템.
  25. 제 24 항에 있어서,
    상기 컴퓨팅 시스템은 휴대전화기, 페이저(a pager), 휴대형 컴퓨터, 데스크탑 컴퓨터, 및 쌍방향 라디오 중의 하나의 일부인
    컴퓨팅 시스템.
  26. 다이 측과 랜드 측을 포함하는 패키지 기판과,
    상기 다이 측상에 배치되는 칩 스택 - 상기 칩 스택은 상기 다이 측상에 배치되는 하부 칩, 상기 하부 칩 위에 배치되는 상부 칩과, 상기 하부 칩과 상기 상부 칩의 사이에 하나 이상의 중간 칩을 포함하고, 상기 칩 스택은 오프셋 높이를 가짐 - 과,
    상기 다이 측상에 배치되고 상기 칩 스택을 둘러싸고, 상기 칩 스택의 상기 오프셋 높이를 수용하는 인터포우저를 포함하되,
    상기 칩들 중 적어도 하나는 실리콘 관통 비아를 포함하고,
    상기 칩들 중 적어도 하나는 와이어본드 칩인
    패키지-온-패키지 장치.
  27. 제 26 항에 있어서,
    상기 상부 칩은 실리콘 관통 비아를 포함하는
    패키지-온-패키지 장치.
  28. 제 26 항에 있어서,
    상기 상부 칩은 와이어본드 칩인
    패키지-온-패키지 장치.
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