KR101639989B1 - 윈도우 인터포저를 갖는 3d 집적 회로 패키지 - Google Patents

윈도우 인터포저를 갖는 3d 집적 회로 패키지 Download PDF

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Abstract

윈도우 인터포저를 포함하는 3D 집적 회로 패키지 및 그러한 반도체 패키지를 형성하는 방법을 개시한다. 예를 들어, 반도체 패키지는 기판을 포함한다. 상부 반도체 다이는 기판보다 위에 배치된다. 윈도우를 포함하는 인터포저는 기판과 상부 반도체 사이에 배치되고, 기판 및 상부 반도체 다이에 상호접속된다. 하부 반도체 다이는 인터포저의 윈도우 내에 배치되고 상부 반도체 다이에 상호접속된다. 다른 예에서, 반도체 패키지는 기판을 포함한다. 상부 반도체 다이는 기판보다 위에 배치된다. 인터포저는 기판과 상부 반도체 다이 사이에 배치되고, 기판 및 상부 반도체 다이에 상호접속된다. 하부 반도체 다이는 인터포저와 동일한 평면 내에 배치되고, 상부 반도체 다이에 상호접속된다.

Description

윈도우 인터포저를 갖는 3D 집적 회로 패키지{3D INTEGRATED CIRCUIT PACKAGE WITH WINDOW INTERPOSER}
본 발명의 실시예는 반도체 패키지 분야에 관한 것으로서, 특히, 윈도우 인터포저(window interposers)를 포함한 3D 집적 회로 및 그 집적 회로를 형성하는 방법에 관한 것이다.
오늘날 소비자 전자 시장은 종종 매우 복잡한 회로를 필요로 하는 복합 기능을 요구한다. 트랜지스터와 같은 보다 작은 기본 건축 블록으로의 크기 조정은 각 점진 세대에 따라 단일 다이 상에 한층 더 복잡한 회로의 통합을 가능하게 했다. 반도체 패키지는 IC(integrated circuit)칩 또는 다이를 보호하는 데 이용되고, 또한 외부 회로로의 전기적 인터페이스를 갖는 다이를 제공하는 데 이용된다. 보다 작은 전자 장치에 대한 요구가 증가함에 따라, 반도체 패키지는 한층 더 컴팩트해지고, 보다 큰 회로 밀도를 지원하도록 설계된다. 또한, 보다 높은 성능의 장치에 대한 요구는 얇은 패키징 프로파일과 후속 조립 공정과의 호환이 가능한 낮은 전체 왜곡을 가능하게 하는 개선된 반도체 패키지에 대한 필요를 야기한다.
C4 솔더볼 접속은 몇년 동안 반도체 장치와 기판 사이의 플립 칩 상호접속을 제공하는 데 이용되었다. 플립 칩 또는 C4(Controlled Collapse Chip Connection)은 무선 본딩 대신에 솔더 범프를 활용하는 IC칩, MEMS 또는 구성 부품과 같은 반도체 장치에 이용되는 탑재 유형이다. 솔더 범프는 기판 패키지의 상부측에 위치한 C4 패드 상에 적층된다. 기판에 반도체 장치를 탑재하기 위해, 반도체 장치는 뒤집힌다. 즉, 활성층이 탑재 영역을 아래로 마주본다. 솔더 범프는 기판에 직접 반도체 장치를 접속하는 데 이용된다. 그러나, 이 방안은 탑재 영역의 크기에 의해 제한될 수 있고, 스택형 다이를 용이하게 수용하지 못할 수 있다.
한편, 전형적인 와이어본딩 방안은 단일 반도체 패키지 내에 적절하게 포함될 수 있는 반도체 다이의 수가 제한될 수 있다. 또한, 반도체 패키지 내에 다수의 반도체 다이를 패키징하고자 할 때 일반적인 구조적 문제가 발생할 수 있다.
실리콘 관통 비아(TSV : through silicon via) 및 실리콘 인터포저(silicon interposer)와 같은 신규 패키징 방안은, 고성능 MCM(Multi-Chip Module) 및 SiP(System in Package)의 실현을 위해 디자이너로부터 많은 주목을 받고 있는 중이다. 그러나, 반도체 패키지의 발전에는 추가 개선이 필요하다.
본 발명의 실시예는 윈도우 인터포저를 갖는 3D 집적 회로 패키지 및 그러한 반도체 패키지의 제조 방법을 포함한다.
일 실시예에서, 반도체 패키지는 기판을 포함한다. 상부 반도체 다이는 기판보다 위에 배치된다. 윈도우를 포함하는 인터포저는 기판과 상부 반도체 다이 사이에 배치되고, 기판과 상부 반도체 다이에 상호접속된다. 하부 반도체 다이는 인터포저의 윈도우 내에 배치되고, 상부 반도체 다이에 상호접속된다.
다른 실시예에서, 반도체 패키지는 기판을 포함한다. 상부 반도체 다이는 기판보다 위에 배치된다. 인터포저는 기판과 상부 반도체 다이 사이에 배치되고, 기판과 상부 반도체 다이에 상호접속된다. 하부 반도체 다이는 인터포저와 동일한 평면 내에 배치되고, 상부 반도체 다이에 상호접속된다.
다른 실시예에서, 반도체 다이 페어링은 상부 반도체 다이를 포함한다. 인터포저는 상부 반도체 다이보다 아래에 배치되고, 상부 반도체 다이에 상호접속된다. 하부 반도체 다이는 인터포저와 동일한 평면 내에 배치되고, 상부 반도체 다이에 상호접속된다.
도 1a는 본 발명의 일 실시예에 따른 윈도우 인터포저를 포함한 3D 집적 회로 패키지의 평면도이다.
도 1b는 본 발명의 일 실시예에 따른 도 1의 윈도우 인터포저를 포함한 3D 집적 회로 패키지의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 윈도우 인터포저를 포함한 다른 3D 집적 회로 패키지의 단면도이다.
도 3a 및 도 3b는 각기 본 발명의 일 실시예에 따른 반도체 다이 페어링의 평면도 및 단면도이다.
도 4a 및 도 4b는 각기 본 발명의 다른 실시예에 따른 다른 반도체 다이 페어링의 평면도 및 단면도이다.
도 5a 및 도 5b는 각기 본 발명의 다른 실시예에 따른 다른 반도체 다이 페어링의 평면도 및 단면도이다.
도 6a 및 도 6b는 각기 본 발명의 다른 실시예에 따른 다른 반도체 다이 페어링의 평면도 및 단면도이다.
도 7a 및 도 7b는 각기 본 발명의 다른 실시예에 따른 다른 반도체 다이 페어링의 평면도 및 단면도이다.
도 8a 및 도 8b는 각기 본 발명의 다른 실시예에 따른 다른 반도체 다이 페어링의 평면도 및 단면도이다.
도 9는 본 발명의 일 실시예에 따른 윈도우 인터포저를 포함한 3D 집적 회로의 제조 방법에 관한 공정 흐름도이다.
도 10은 본 발명의 다른 실시예에 따른 윈도우 인터포저를 포함한 3D 집적 회로 패키지의 제조 방법에 관한 공정 흐름도이다.
도 11은 본 발명의 일 실시예에 따른 컴퓨터 시스템의 개략도이다.
윈도우 인터포저를 포함하는 3D 집적 회로 및 그러한 반도체 패키지의 제조 방법을 설명한다. 이하의 설명에서, 본 발명의 실시예의 완전한 이해를 위해서, 패키징 구조 및 재료 체제와 같은 여러 특정한 세부사항이 설정된다. 본 발명의 실시예가 이들 특정 세부사항 없이 실시될 수 있다는 점이 당업자에게는 명확할 것이다. 다른 예에서, 본 발명의 실시예를 불필요하게 모호하게 하지 않도록 집적 회로 설계 레이아웃과 같은 주지된 특징에 대해서는 상세하게 설명하지 않는다. 또한, 도면에 도시된 여러 실시예는 예시적인 묘사로서 반드시 축적대로 도시된 것은 아니다.
본 명세서에서 설명된 하나 이상의 실시예는 3D(three-dimensional) 집적 회로(IC : integrated circuit) 패키징을 위해 윈도우 인터포저를 통합하는 것을 목표로 한다. 예를 들어, 실리콘 인터포저는 CPU 및 메모리 뿐만 아니라 다른 장치의 3D 적층에 이용될 수 있다. 하나 이상의 실시예는 10㎚ 노드 및 그 이상의 제품에 특히 유용하다. 몇몇 실시예는 고밀도 상호접속(예를 들어, 재분배 및 팬 아웃) 형태를 위해 실리콘 인터포저를 통합한다. 실리콘 인터포저는 반도체 IC 다이 상의 상호접속층을 위한 라인 처리의 백엔드(back-end)와 유사한 방식으로 처리될 수 있다.
전형적인 실리콘 인터포저는 일반적으로 활성층 아래의 전체 층을 차지한다. 또한, 전형적인 3D 적층형 IC는 일반적으로 활성 다이 중 하나를 관통하여 형성된 하나 이상의 실리콘 관통 비아(TSV : through silicon via)를 요구한다. 활성 다이를 관통하는 TSV는 고가이다. 또한, 3D 적층형 IC 구조에서, 그러한 하부 활성 다이의 이면 상의 RDL(re-distribution layer)은 종종 TSV 및 다이-다이 상호접속(예를 들어, LMI 패드)의 배치를 관리하도록 요구된다. 긴 RDL 상호접속 라인은 고속 I/O 성능에 영향을 미칠 수 있다. 따라서, 본 명세서에서 설명한 하나 이상의 실시예는 임의의 활성 다이에서 TSV 없는 3D IC 적층을 가능하게 한다. 또한, 일 실시예에서, 실리콘 인터포저가 포함되고, 활성 다이층 중 적어도 하나는 인터포저와 동일한 수직면을 공유하여, Z 높이를 절약한다.
일 실시예에서, 실리콘 인터포저는 상부 활성 다이(T) 아래에 포함되고, 상부 다이 아래에 윈도우를 마련하여 하부 활성 다이(B)가 상부 다이 아래에 직접 적층될 수 있다. 하부 활성 다이 및 인터포저는 3D 적층 구조에서 동일한 수직 레벨 상에 위치한다. 하나의 그러한 실시예에서, 2개의 활성 다이의 3D IC 적층은 활성 다이 중 어느 하나에서 TSV를 요구하지 않고 달성된다. 인터포저는 MLI(mid-level interconnect)에 의해 패키지 기판에 부착된다. 인터포저는 패키지 기판과 활성 다이 사이에 수직 전기 경로를 제공하는 TSV를 포함한다. 일 실시예에서, MLI 범프는 하부 활성 다이 상에 더 포함된다. 범프 피치 변환, 수동 집적, ILD 보호 등과 같은 실리콘 인터포저의 장점은 본 명세서에서 설명한 신규 구조에서 유지될 수 있다. 일 실시예에서, 인터포저 재료는 실리콘이다. 그러나, 유리, 유기체 또는 세라믹이 대신에 또는 함께 이용될 수 있다.
본 명세서에서 설명되고, 하나 이상의 실시예에 관계된 특징은, (a) 하부 활성 다이의 상부 활성 다이로 직접 적층을 위해 상부 활성 다이 아래에 윈도우를 마련하는 방식으로 설계 및 조립되는 실리콘 인터포저, (b) 3D 적층의 동일한 수직 레벨 상에 위치하는 인터포저 및 하부 활성 다이, (c) 임의의 활성 다이에서 TSV를 요구하지 않고 달성되는 3D ID 적층, (d) 하부 다이 상의 TSV는 옵션이고, (e) (a)∼(d)의 치환 및 조합을 포함하지만, 그것으로 제한되는 것은 아니다.
본 명세서에서 포괄되는 일반적인 개념의 예로서, 도 1a는 본 발명의 일 실시예에 따른 윈도우 인터포저를 갖는 3D 집적 회로 패키지의 평면도를 도시한다. 도 1b는 본 발명의 일 실시예에 따른 도 1a의 윈도우 인터포저를 갖는 3D 집적 회로 패키지의 단면도를 도시한다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(100)(또는 반도체 패키지의 일부)는 기판(102)을 포함한다. 기판(102)보다 위에 상부 반도체 다이(104)가 배치된다. 기판(102)과 상부 반도체 다이(104) 사이에 윈도우(108)를 포함하는 인터포저(106)가 배치되고, (예를 들어, MLI(mid-level interconnects)(110)에 의해) 기판(102)과 (예를 들어, FLI(first level interconnects)(112)에 의해) 상부 반도체 다이(104)에 상호접속된다. 인터포저(106)의 윈도우(108)에 하부 반도체 다이(114)가 배치되고, (예를 들어, 상호접속부(116)에 의해) 상부 반도체 다이(104)에 상호접속된다. 하부 반도체 다이(114)는 실리콘 관통 비아(TSV : through silicon via)를 갖지 않아 기판(102)으로 직접 상호접속되지 않는다. 대신에, 하부 반도체 다이(114)의 활성측(118)은 상부 반도체 다이(104)의 활성측(120)을 마주보고, 기판(102)으로부터 떨어진다. 본 발명의 일 실시예에 따르면, 도 1a에 도시된 바와 같이, 하부 반도체 다이(114)는 인터포저(106)의 폐쇄형 윈도우(108)에 배치되고, 윈도우(106)는 하부 다이(114)를 완전히 둘러싼다. 일 실시예에서, 도 1a에 또 도시된 바와 같이, 상부 반도체 다이(104)는 하부 반도체 다이(114)에 완전히 중첩된다. 따라서, 일 실시예에서, 3D 패키지는 활성 다이에 TSV를 포함하지 않고 상부 다이 및 하부 다이의 면대면 정렬을 수반한다.
일 실시예에서, 윈도우 인터포저(106)는 실리콘으로 이루어진다. 그러나, 다른 실시예는 유리, 세라믹 또는 유기 재료 등으로 이루어지지만 그것으로 제한되지는 않는 윈도우 인터포저를 포함한다. 일 실시예에서, 윈도우 인터포저(106)는 수동 소자를 포함하거나 포함하지 않을 수 있다. 일 실시예에서, 윈도우 인터포저(106)는 고밀도 상호 접속부, TSV 및 핀 피치 마이크로 범프(fin pitch micro-bump)를 포함한다.
일 실시예에서, 하부 활성 다이(114)는 비적층형(단일칩) 또는 적층형(다중칩) 정렬을 나타낸다. 일 실시예에서, 하부 다이(114)는 아날로그 또는 메모리 소자이다. 일 실시예에서, 상부 활성 다이(104)는 단일 칩 또는 함께 정렬(예를 들어, MCP(multi chip package))을 나타내며, 도 6a 및 도 6b와 연관하여 보다 상세히 후술한다. 일 실시예에서, 상부 활성 다이(104)는 전체 두께이거나 얇아진다(또는 적층된 다이를 포함함). 일 실시예에서, 상부 다이(104)는 CPU 또는 메모리 소자이다.
전형적인 3D 적층형 IC 구조는 일반적으로 활성 다이 중 적어도 하나를 관통하는 TSV를 요구한다. 적어도 일부는 TSV 자신을 생성하는데 따른 비용으로 인하여 활성 다이를 관통하는 TSV는 고가이다. 또한, 비용이 큰 다이 영역은 TSV 플러스 TSV 배제 영역에 의해 점유될 수 있다. 따라서, 본 명세서에서 적어도 몇몇 실시예는 3D 패키징에 무TSV 방안을 제공한다.
일 실시예에서, 상부 반도체 다이(104)는 하부 반도체 다이(114)에 전원을 제공하도록 구성된다. 일 실시예에서, 상부 반도체 다이(104)는 예를 들어 기판(102)에서의 분배를 거쳐 하부 반도체 다이(114)와 기판(102) 사이의 통신을 가능하게 하도록 구성된다. 일 실시예에서, 하부 반도체 다이(104)는 TSV를 포함하지 않는다. 따라서, 하부 다이(114)와 기판(102) 사이의 접속은 상부 다이(104) 뿐만 아니라 인터포저(106) 상의 상호접속 라인을 통해 간접적으로 달성된다. 따라서, 도 1a를 참조하면, 3D IC에 관해, 하부 및 상부 활성 다이가 면대면(face-to-face) 적층된다. 그러나, 다른 실시예에서, 도 2와 연관하여 보다 상세하게 후술하는 바와 같이, 하부 다이가 하부 다이 상의 TSV를 이용하여 직접 접속될 수 있다는 점이 이해될 것이다.
반도체 다이(104) 또는 반도체 다이(114) 중 하나 또는 둘 다 단결정 실리콘 기판과 같은 반도체 기판으로부터 형성될 수 있다. 3-5족 재료 및 게르마늄 또는 실리콘 게르마늄 재료 기판과 같은 기타 재료도 고려될 수 있지만, 이것으로 제한되는 것은 아니다. 반도체 다이(104, 114)의 활성측(각기 120, 118)은 반도체 장치가 형성되는 쪽일 수 있다. 일 실시예에서, 반도체 다이(104, 114)의 활성측(120, 118)은 각기 다이 상호 접속 구조체에 의해 기능 회로로 함께 상호접속되는 트랜지스터, 캐패시터 저항과 같은 복수의 반도체 장치를 포함하지만 이것으로 한정되는 것은 아니며, 그럼으로써 집적 회로를 형성한다. 당업자에게 이해될 수 있는 바와 같이, 반도체 다이의 장치측은 집적 회로를 갖는 활성부와 상호접속부를 포함한다. 반도체 다이는 몇몇 상이한 실시예에 따른 마이크로프로세서(단일 또는 멀티코어), 메모리 장치, 칩셋, 그래픽 장치, ASIC을 포함하는 임의의 적절한 집적 회로 장치일 수 있지만, 이것으로 한정되는 것은 아니다.
적층형 다이 장치(100)는 로직 다이를 갖는 메모리 다이를 패키징하는 데 특히 적합할 수 있다. 예를 들어, 일 실시예에서, 다이(104) 또는 다이(114) 중 하나는 메모리 다이이다. 다른 다이는 로직 다이이다. 본 발명의 일 실시예에서, 메모리 다이는 SRAM(stati random access memory), DRAM(dynamic access memory), NVM(nonvolatile memory)과 같은 메모리 장치이지만, 이것으로 제한되는 것은 아니며, 로직 다이는 마이크로프로세서 및 디지털 신호 처리기와 같은 로직 장치이지만, 이것으로 제한되는 것은 아니다.
본 발명의 일 실시예에 따르면, 상호접속부 구조체(112, 116) 또는 기판(102)-인터포저(106) 상호접속부 구조체(110) 중 하나 이상은 금속 범프 어레이로 이루어진다. 일 실시예에 있어서, 각 금속 범프는 구리, 금 또는 니켈과 같은 금속으로 이루어지지만, 그것으로 제한되는 것은 아니다. 기판(102)은 특정 애플리케이션에 따라 플렉서블(flexible) 기판 또는 리지드(rigid) 기판일 수 있다. 일 실시예에서, 기판(102)은 기판 내에 배치된 다수의 전기 통로를 포함할 수 있다. 일 실시예에 있어서, 외부 접촉층도 형성될 수 있다. 일 실시예에서, 외부 접촉층은 BGA(ball grid array)를 포함한다. 다른 실시예에서, 외부 접촉층은 LGA(land grid array) 또는 PGA(array of pin)와 같은 어레이를 포함하지만, 그것으로 제한되는 것은 아니다. 일 실시예에서, 솔더 볼이 이용되고, 솔더 볼은 납으로 이루어지거나, 금과 주석 땜납의 얼로이(alloy) 또는 은과 주석 땜납의 얼로이와 같은 무연으로 이루어진다.
본 명세서에서 포괄되는 일반 개념의 다른 예로서, 도 2는 본 발명의 다른 실시예에 따른 윈도우 인터포저를 갖는 다른 3D 집적 회로 패키지의 단면도를 도시한다.
도 2를 참조하면, 반도체 패키지(200)(또는 반도체 패키지의 일부)는 기판(202)을 포함한다. 상부 반도체 다이(204)는 기판(202)보다 위에 배치된다. 윈도우(208)를 포함하는 인터포저(206)는 기판(202)과 상부 반도체 다이(204) 사이에 배치되고, (예를 들어, MLI(mid-level interconnect)(210)에 의해) 기판(202)과 (예를 들어, FLI(first level interconnect)(212)에 의해) 상부 반도체 다이(204)에 상호접속된다. 하부 반도체 다이(214)는 인터포저(206)의 윈도우(208) 내에 배치되고, (예를 들어, 상호접속부(216)에 의해) 상부 반도체 다이(204)에 상호접속된다. 하부 반도체 다이(214)는 TSV(through silicon via)(250)를 포함하고, 예를 들어 상호접속부(252)에 의해 기판(202)에 직접 상호접속된다. 그와 같이, 하부 반도체 다이(214)의 활성측(218)은 상부 반도체 다이(204)의 활성측(220)에 떨어져 마주보고, 기판(202)을 향한다. 본 발명의 일 실시예에 따르면, 하부 반도체 다이(214)는 인터포저(206)의 폐쇄형 윈도우(208) 내에 배치되고, 윈도우(206)는 하부 다이(214)를 완전히 에워싼다. 일 실시예에서, 상부 반도체 다이(204)는 하부 반도체 다이(214)에 완전히 중첩된다. 그래서, 일 실시예에서, 3D 패키지는 TSV 및 MLI를 갖는 하부 다이를 포함하고, 상부 다이에 관해 역 방향으로 대향한다. 패키지된 다이의 특성 및 구성과 패키지(200)의 재료는 패키지(100)에 대해 상술한 것과 동일하거나 유사할 수 있다.
전반적으로, 일 실시예에서, 도 1a, 도 1b 및 도 2를 다시 참조하면, 윈도우 인터포저는 3D 적층형 IC 패키지에 포함된다. 인터포저는 상부 및 하부 활성 다이의 3D 적층을 위해 상부 활성 다이의 아래에 윈도우를 제공한다. 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a 및 도 8b는 윈도우 인터포저를 포함하는 적층형 IC 상부 및 하부 다이 페어링의 여러 실시예를 도시한다. 페어링은 도 9와 연관하여 보다 상세히 후술하는 바와 같이, 궁극적으로 기판 위에 패키징될 수 있다.
제 1 예에서, 단일 폐쇄형 윈도우(예를 들어, 완전히 에워싸인 윈도우)를 갖는 인터포저가 포함된다. 도 3a 및 도 3b는 각기 본 발명의 일 실시예에 따른 반도체 다이 페어링의 평면도 및 단면도를 도시한다.
도 3a 및 도 3b를 참조하면, 반도체 다이 페어링(300)은 상부 반도체 다이(304)를 포함한다. 인터포저(306)는 상부 반도체 다이(304) 아래에 배치되고, (예를 들어, FLI(first level interconnect)(312)에 의해) 상부 반도체 다이(304)에 상호접속된다. 하부 반도체 다이(314)는 인터포저(306)와 동일한 평면 내에 배치되고, 상부 반도체 다이(304)에 (예를 들어, 상호접속부(316)에 의해) 상호접속된다. 하부 반도체 다이(314)는 인터포저(306)의 폐쇄형 윈도우(308) 내에 배치된다. 일 실시예에서, 도 3a에 도시된 바와 같이, 상부 반도체 다이(304)는 하부 반도체 다이(314)에 완전히 중첩된다. 다이의 특성 및 구성과 다이 페어링(300)의 재료는 패키지(100, 200)의 다이 페어링에 대해 상술한 것과 동일하거나 유사할 수 있다.
제 2 예에서, 다중 폐쇄형 윈도우(예를 들어, 완전히 에워싸인 윈도우)를 갖는 인터포저가 포함된다. 도 4a 및 도 4b는 각기 본 발명의 다른 실시예에 따른 다른 반도체 다이 페어링의 평면도 및 단면도를 도시한다.
도 4a 및 도 4b를 참조하면, 반도체 다이 페어링(400)은 상부 반도체 다이(404)를 포함한다. 인터포저(406)는 상부 반도체 다이(404) 아래에 배치되고, (예를 들어, FLI(first level interconnect)(412)에 의해) 상부 반도체 다이(404)에 상호접속된다. 4개의 하부 반도체 다이(414, 460, 462, 464)는 인터포저(406)와 동일한 평면 내에 배치되고, (예를 들어, 상호접속부(416)에 의해) 상부 반도체 다이(404)에 상호접속된다. 하부 반도체 다이(414, 460, 462, 464)는 각기 인터포저(406)의 개별 폐쇄형 윈도우(408, 470, 472, 474) 내에 배치된다. 일 실시예에서, 도 4a에 도시된 바와 같이, 상부 반도체 다이(404)는 하부 반도체 다이(414, 460, 462, 464)와 완전히 중첩된다. 다이의 특성 및 구성과 다이 페어링(400)의 재료는 패키지(100, 200)의 다이 페어링에 대해 상술한 것과 동일하거나 유사할 수 있다.
제 3 예에서, 개방형 윈도우(예를 들어, 일부만 에워싸인 윈도우)를 갖는 인터포저가 포함된다. 도 5a 및 도 5b는 각기 본 발명의 다른 실시예에 따른 다른 반도체 다이 페어링의 평면도 및 단면도이다.
도 5a 및 도 5b를 참조하면, 반도체 다이 페어링(500)은 상부 반도체 다이(504)를 포함한다. 인터포저(506)는 상부 반도체 다이(504) 아래에 배치되고, (예를 들어, FLI(first level interconnect)(512)에 의해) 상부 반도체 다이(504)에 상호접속된다. 하부 반도체 다이(514)는 인터포저(506)와 동일한 평면 내에 배치되고, (예를 들어, 상호접속부(516)에 의해) 상부 반도체 다이(504)에 상호접속된다. 하부 반도체 다이(514)는 인터포저(506)의 개방형 윈도우(508) 내에 배치된다. 일 실시예에서, 도 5a에 도시된 바와 같이, 상부 반도체 다이(504)는 하부 반도체 다이(514)와 일부만 중첩된다. 일 실시예에서(도시 생략함), 하부 다이는 상부 다이보다 크다. 다이의 특성 및 구성과 페어링(500)의 재료는 패키지(100, 200)의 다이 페어링에 대해 상술한 것과 동일하거나 유사할 수 있다.
제 4 예에서, 다중 상부 다이가 윈도우 인터포저를 포함하는 페어링 내에 포함된다. 도 6a 및 도 6b는 각기 본 발명의 다른 실시예에 따른 다른 반도체 다이 페어링의 평면도 및 단면도를 도시한다.
도 6a 및 도 6b를 참조하면, 반도체 다이 페어링(600)은 상부 반도체 다이(604)를 포함한다. 인터포저(606)는 상부 반도체 다이(604) 아래에 배치되고, (예를 들어, FLI(first level interconnect)(612)에 의해) 상부 반도체 다이(604)에 상호접속된다. 하부 반도체 다이(614)는 인터포저(606)와 동일한 평면 내에 배치되고, (예를 들어, 상호접속부(616)에 의해) 상부 반도체 다이(604)에 상호접속된다. 하부 반도체 다이(614)는 인터포저(606)의 폐쇄형 윈도우(608) 내에 배치된다. 하나 이상의 추가 상부 반도체 다이(680)가 포함되어, 상부 반도체 다이(604)와 동일한 평면 내에 배치되고, (예를 들어, FLI(first level interconnect)(613)에 의해) 인터포저에 상호접속된다. 일 실시예에서, 도 6a에 도시된 바와 같이, 상부 반도체 다이(604)는 하부 반도체 다이(614)와 완전히 중첩된다. 다이의 특성 및 구성과 다이 페어링(600)의 재료는 패키지(100, 200)의 다이 페어링에 대해 상술한 것과 동일하거나 유사할 수 있다.
제 5 예에서, 폐쇄형 윈도우(예를 들어, 완전히 에워싸인 윈도우)를 갖는 다중 구성 인터포저가 포함된다. 도 7a 및 도 7b는 각기 본 발명의 다른 실시예에 따른 다른 반도체 다이 페어링의 평면도 및 단면도를 도시한다.
도 7a 및 도 7b를 참조하면, 반도체 다이 페어링(700)은 상부 반도체 다이(704)를 포함한다. 인터포저(706)는 상부 반도체 다이(704) 아래에 배치되고, (예를 들어, FLI(first level interconnect)(712)에 의해) 상부 반도체 다이(704)에 상호접속된다. 인터포저(706)는 2개 이상의 개별 유닛(본 예에서, 4개의 개별 유닛(706A, 706B, 706C, 706D))으로 구성된다. 하부 반도체 다이(714)는 인터포저(706)와 동일한 평면 내에 배치되고, (예를 들어, 상호접속부(716)에 의해) 상부 반도체 다이(704)에 상호접속된다. 하부 반도체 다이(714)는 인터포저(706)의 폐쇄형 윈도우(708) 내에 배치된다. 특히, 하부 반도체 다이(714)는 인터포저(706)의 2개 이상의 개별 유닛(본 예에서, 4개의 개별 유닛(706A, 706B, 706C, 706D))의 폐쇄형 윈도우(708) 내에 배치된다. 일 실시예에서, 도 7a에 도시된 바와 같이, 상부 반도체 다이(704)는 하부 반도체 다이(714)와 완전히 중첩된다. 다이의 특성 및 구성과 다이 페어링(700)의 재료는 패키지(100, 200)의 다이 페어링에 대해 상술한 것과 동일하거나 유사할 수 있다.
제 6 예에서, 하부 다이는 인터포저와 동일한 평면 내에 나란히 포함된다. 도 8a 및 도 8b는 각기 본 발명의 다른 실시예에 따른 다른 반도체 다이 페어링의 평면도 및 단면도를 도시한다.
도 8a 및 도 8b를 참조하면, 반도체 다이 페어링(800)은 상부 반도체 다이(804)를 포함한다. 인터포저(806)는 상부 반도체 다이(804) 아래에 배치되고, (예를 들어, FLI(first level interconnect)(812)에 의해) 상부 반도체 다이(804)에 상호접속된다. 하부 반도체 다이(814)는 인터포저(806)와 동일 평면 내에 배치되고, (예를 들어, 상호접속부(816)에 의해) 상부 반도체 다이(804)에 상호 접속된다. 하부 반도체 다이(814)는 인터포저(806)에 인접하여 배치되지만 그 내부에 배치되는 것은 아니다. 일 실시예에서, 도 8a 및 도 8b에 도시된 바와 같이, 상부 반도체 다이(804)는 하부 반도체 다이(814)와 일부만 중첩된다. 다이의 특성 및 구성과 다이 페어링(800)의 재료는 패키지(100, 200)의 다이 페어링에 대해 상술한 것과 동일하거나 유사할 수 있다.
도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a 및 도 8b를 참조하면, 일 실시예에서, 각 페어링의 개별 하부 반도체 다이는 TSV(through silicon via)를 포함하지 않는다. 일 실시예에서, 하부 반도체 다이의 활성측은 상부 반도체 다이의 활성측과 마주본다. 다른 실시예에서, 각 페어링의 개별 하부 반도체 다이는 TSV(through silicon via)를 포함한다. 일 실시예에서, 하부 반도체 다이의 활성측은 상부 반도체 다이의 활성측으로부터 떨어져 마주본다. 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a 및 도 8b와 관련하여 설명된 다이 페어링의 여러 치환과 조합도 고려될 수 있다는 점을 이해할 것이다. 예를 들어, 일 실시예에서, 다이 페어링(400)과 다이 페어링(500), 또는 다이페어링(400)과 다이페어링(600), 또는 다이 페어링(400, 500)과 다이 페어링(600), 또는 다이 페어링(800)과 다이 페어링(400)의 특징의 조합, 또는 다른 그러한 조합이 제조될 수 있다.
다른 양태에 있어서, 윈도우 인터포저를 갖는 3D 집적 회로 패키지를 제조하는 방법을 본 명세서에서 제공한다. 제 1 예에서, 도 9는 본 발명의 일 실시예에 따른 윈도우 인터포저를 갖는 3D 집적 회로의 제조 방법에 대한 공정 흐름(900)을 도시한다.
도 9의 공정 흐름(900)을 참조하면, 흐름의 상부 다이(902) 부분은 테이프 및 릴 형태(910)로 상부 다이를 마련하는 단계를 포함한다. 흐름의 하부 다이(904) 부분은 테이프 및 릴 형태(912)로 하부 다이를 마련하는 단계를 포함한다. 그 다음 TCB(thermal compression bonding)를 이용하여 상부 다이(914) 위에 하부 다이를 적층한다. 흐름의 윈도우 인터포저(906) 부분은, 윈도우를 갖고 가능한 TSV, MLI(mid-level interconnect) 범프 및 FLI(first level interconnect) 패드를 갖는 인터포저를 마련하는 단계를 포함한다. 916에서, TSV 및 RDL(re-distribution layer)을 갖는 인터포저(예를 들어, 실리콘 인터포저)는 취급 웨이퍼로부터 탈착(de-bond)되고, 다이싱 테이프 위에 탑재된다. 레이저 및/또는 워터 젯 절단이 윈도우를 마련하는 데 이용될 수 있다. 918에서, 914로부터의 적층은 (예를 들어, TCB에 의해) 인터포저와 접착된다. 흐름의 패키지 기판(908) 부분은, 예를 들어, 920에서와 같은 트레이 위에 패키지 기판을 마련하는 단계를 포함한다. 922에서, 윈도우 인터포저 상의 MLI(mid-level interconncet)의 CAM 및/또는 CUF(copper underfill)는 패키지 기판 상에 윈도우 인터포저를 갖는 다이 페어링을 결합하는데 이용될 수 있다. 그래서, 공정 흐름 900을 다시 참조하면, FLI가 하부 다이, 상부 다이 및 윈도우 인터포저의 3D 적층에 의해 먼저 형성되고 나서, MLI가 패키지 기판에 페어링을 부착하는 데 이용된다. 하부 다이가 MLI 범프를 포함할 수 도 있고 포함하지 않을 수도 있다는 점을 이해할 것이다. 또한, 윈도우 인터포저는 다수의 조각으로 구성될 수 있다. 또한, 추가 다이가 페어링 내에 포함될 수 있다.
그러므로, 인터포저를 포함하는 다이 페어링은 패키징 공정의 일부로서 제조될 수 있다. 인터포저를 포함하는 다양한 다중 다이 페어링 중 일부는 도 9와 연관된 설명과 같이 패키지 기판에 결합될 수 있다. 따라서, 일 실시예에서, 반도체 패키지는 기판을 포함한다. 기판보다 위에 상부 반도체 다이가 배치된다. 윈도우를 포함하는 인터포저가 기판과 상부 반도체 다이 사이에 배치되고, 기판과 상부 반도체 다이에 상호접속된다. 하부 반도체 다이는 인터포저의 윈도우 내에 배치되고, 상부 반도체 다이에 상호접속된다.
하나의 그러한 실시예에서, 도 3a 및 도 3b와 연관하여 설명한 바와 같이, 하부 반도체 다이는 인터포저의 폐쇄형 윈도우 내에 배치된다. 그러한 특정 실시예에서, 도 3a 및 도 3b와 연관하여 또 설명한 바와 같이, 상부 반도체 다이는 하부 반도체 다이와 완전히 중첩된다.
다른 그러한 실시예에서, 하나 이상의 추가 하부 반도체 다이가 포함된다. 도 4a 및 도 4b와 연관하여 설명한 바와 같이, 하나 이상의 추가 하부 반도체 다이는 인터포저의 하나 이상의 추가 폐쇄형 윈도우 내에 배치된다. 그러한 특정 실시예에서, 도 4a 및 도 4b와 연관하여 설명한 바와 같이, 상부 반도체 다이는 하부 반도체 다이 뿐만 아니라 하나 이상의 추가 하부 반도체 다이와 완전히 중첩된다.
다른 그러한 실시예에서, 도 5a 및 도 5b와 연관하여 설명한 바와 같이, 하부 반도체 다이는 인터포저의 개방형 윈도우 내에 배치된다. 그러한 특정 실시예에서, 도 5a 및 도 5b에 연관하여 또 설명한 바와 같이, 상부 반도체 다이는 하부 반도체 다이에 일부만 중첩된다.
다른 그러한 실시예에서, 하나 이상의 추가 상부 반도체 다이가 포함된다. 도 6a 및 도 6b와 연관하여 설명한 바와 같이, 하나 이상의 추가 상부 반도체 다이는 상부 반도체 다이와 동일한 평면에서 기판보다 위에 배치되고, 인터포저에 상호접속된다. 그러한 특정 실시예에서, 도 6a 및 도 6b와 연관하여 또 설명한 바와 같이, 상부 반도체 다이는 하부 반도체 다이와 완전히 중첩된다.
다른 그러한 실시예에서, 인터포저는 2개 이상의 개별 유닛으로 이루어진다. 도 7a 및 도 7b와 연관하여 설명한 바와 같이, 하부 반도체 다이는 인터포저의 2개 이상의 개별 유닛의 폐쇄형 윈도우 내에 배치된다. 그러한 특정 실시예에서, 도 7a 및 도 7b와 연관하여 또 설명한 바와 같이, 상부 반도체 다이는 하부 반도체 다이와 완전히 중첩된다.
다른 실시예에서, 반도체 패키지는 기판을 포함한다. 상부 반도체 다이는 기판보다 위에 배치된다. 인터포저는 기판과 상부 반도체 다이 사이에 배치되고, 기판과 상부 반도체 다이에 상호접속된다. 하부 반도체 다이는 인터포저와 동일한 평면 내에 배치되고 상부 반도체 다이에 상호접속된다. 하나의 그러한 실시예에서, 도 8a 및 도 8b와 연관하여 설명한 바와 같이, 하부 반도체 다이는 인터포저와 인접하여 배치되지만, 내부에 배치되지는 않는다. 그러한 특정 실시예에서, 도 8a 및 도 8b와 연관하여 또 설명한 바와 같이 상부 반도체 다이는 하부 반도체 다이와 일부만 중첩된다.
상술한 다양한 다이 페어링에 다시 관련하여, 일 실시예에서, 하부 반도체 다이는 TSV(through silicon via)를 포함하지 않고 기판에 직접 상호접속되지 않는다. 일 실시예에서, 하부 반도체 다이의 활성측은 상부 반도체 다이의 활성측과 마주보고, 기판으로부터 떨어져 있다. 다른 실시예에서, 하부 반도체 다이는 TSV(through silicon via)를 포함하고, 기판에 직접 상호접속된다. 일 실시예에서, 하부 반도체 다이의 활성측은 상부 반도체 다이의 활성측으로부터 떨어져 마주보고, 기판을 향한다.
제 2 예에서, 도 10은 본 발명의 일 실시예에 따른 윈도우 인터포저를 갖는 3D 집적 회로 패키지를 제조하는 다른 방법에 관한 공정 흐름(1000)을 도시한다.
도 10의 공정 흐름(1000)을 참조하면, 흐름의 상부 다이(1002) 부분은 테이프 및 릴 형태(1010)로 상부 다이를 마련하는 단계를 포함한다. 흐름의 하부 다이(1004) 부분은 테이프 및 릴 형태(1012)로 하부 다이를 마련하는 단계를 포함한다. 그 다음 TCB(thermal compression bonding)를 이용하여 상부 다이(1014) 위에 하부 다이를 적층한다. 흐름의 윈도우 인터포저(1006) 부분은, 윈도우를 갖고 가능한 TSV, MLI(mid-level interconnect) 범프 및 FLI(first level interconnect) 패드를 갖는 인터포저를 마련하는 단계를 포함한다. 1016에서, TSV 및 RDL(re-distribution layer)을 갖는 인터포저(예를 들어, 실리콘 인터포저)는 취급 웨이퍼로부터 탈착(de-bond)되고, 다이싱 테이프 위에 탑재된다. 레이저 및/또는 워터 젯 절단이 윈도우를 마련하는 데 이용될 수 있다. 흐름의 패키지 기판(1008) 부분은, 1018에서와 같이 트레이 위에 패키지 기판을 마련하는 단계를 포함한다. 1020에서, 1016으로부터의 윈도우 인터포저는 (예를 들어, TCB 또는 CAM/CUF에 의해) 기판과 잡착된다. 1022에서, 1014로부터의 적층은 예를 들어, TCB 또는 CAM 및/또는 CUF에 의해 인터포저/기판 조합(1020으로부터의)과 접착된다. 그래서, 흐름 공정(1000)을 다시 참조하면, MLI가 먼저 형성된다. 하부 다이가 MLI 범프를 포함할 수도 있고 포함하지 않을 수도 있다는 점을 이해할 것이다. 또한, 윈도우 인터포저는 다수의 조각으로 구성될 수 있다. 또한, 추가 다이가 페어링 내에 포함될 수 있다.
많은 기타 옵션이 조립 및 패키징하기 위한 윈도우 인터포저를 갖는 WIP 다이 페어링에 이용될 수 있다. 최적 옵션은 적층하기 위한 상대적 다이 크기, 오버행 크기, 공정 재이용 등과 같은 요구되는 크기의 특징에 따라 달라질 수 있다.
본 명세서에서 설명된 적어도 몇몇 실시예에 관하여, 상부 다이 열 관리는 상부 다이의 이면에 직접 부착되는 히트 싱크 또는 HIS(integrated heat spreader)와 같은 특징의 이용을 포함하지만, 그것으로 제한되는 것은 아니다. 본 명세서에서 설명된 실시예는 활성 다이에 TSV를 요구하지 않고 3D IC 패키징을 가능하게 할 수 있다. 또한, 실리콘 인터포저의 종래 이익도 유지할 수 있다.
일 실시예에서, 더 느슨한 MLI(looser mid-level interconnect) 피치에 대한 FLI(first level interconnect) 피치 변환은 저비용 패키징 및 조립 기술을 위해 수행된다. 일 실시예에서, 수동 소자(예를 들어, 캐패시터, 저항 또는 인덕터)는 인터포저 내로 설계된다. 일 실시예에서, 패키지(즉, MLI) 유도 응력으로부터의 활성 다이 ILD(interlayer dielectric)의 디커플링(즉, 보호)이 달성된다. 그러나, 대체 실시예에서, TSV 및 MLI 범프를 갖는 다른 활성 다이가 인터포저 대신에 이용된다.
일 실시예에서, 하부 다이 및 윈도우 인터포저에 대한 FLI 범프 피치는 상이하며, 예를 들어, 보다 미세한 피치는 고대역에 대해 하부 다이/상부 다이 FLI(예를 들어, 대략 40㎛ 피치)용으로 이용되고, 느슨한 피치는 FLI에 관해 예상되는 보다 큰 영역에 대해 윈도우 인터포저/상부 다이 FLI(예를 드러, 대략 90㎛ 피치)용으로 이용된다. 하나의 그러한 실시예에서, 이 방안은 상부 다이 상에 두가지(bimodal) 범프 높이 분포를 생성한다. 그러나, 두가지 범프 높이 분포는 하부 다이 및 윈도우 인터포저가 해당하는 상부 다이에 독립적으로 부착됨에 따라 관리될 수 있다. 그러한 특정 실시예에서, 상부 다이 또는 하부 다이/윈도우 인터포저층을 위해 다이 상의 솔더가 이용된다. 일 실시예에서, FLI 용착 부족(underfill) 옵션은, (a) 상부 다이 상의 WLUF, (b) 윈도우 인터포저 및 하부 다이 EF-TCB, (c) CUF(copper underfill) 또는 (d) MUF를 포함하지만, 이것으로 한정되는 것은 아니다.
본 명세서에서 설명된 하나 이상의 실시예는 JEDEC 광역 I/O 메모리, CPU(또는 임의의 다른 로직 다이를 문제로 하는) 하의 다양한 기타 소형 장치와 같은 다양한 고대역 메모리를 적층하게 할 수 있다. 또한, 일 실시예에서, 실리콘 인터포저의 이용은 다이 크기 및 패키지 비용을 저감하는 데 도움이 된다. 일 실시예에서, 실리콘 인터포저의 통합과 관련하여, I/O 카운트를 갖는 로직 칩은 메모리 대역 및/또는 SoC에서와 같은 신규 특징의 수용으로 인해 증가한다. 로직 다이 크기가 저비용으로 작게 남아 있는 경우, 패키지 기판 상에 보다 미세한 범프 피치 및 보다 미세한 특징(예를 들어, 라인/공간/비아 등)을 필요로 하고, 보다 높은 패키지 비용을 야기하는, 보다 높은 I/O 범프 밀도가 요구될 수 있다. 일 실시예에서 실리콘 인터포저를 이용함으로써, 다이 감소 및 저비용 개략 특성 기판을 가능하게 하여, 보다 낮은 생산 비용을 달성할 수 있다.
본 발명의 하나 이상의 실시예는 저비용 CPU 및 메모리 적층과 같은 3D IC 적층을 제공하여 저전원에서 높은 생산 성능을 얻는다. 일 실시예에서, 활성 다이 상에 TSV가 없는 CPU 및 eDRAM의 적층은 저비용을 가능하게 하고 도움이 된다. 일 실시예에서, 실리콘 인터포저는 로직 다이 상의 높은 I/O 밀도를 관리하는 데 이용된다. 마찬가지로, 실시예는 3D IC 적층 작업에서 대상이 되어, CPU/GPU 상에 메모리를 메모리를 부가할 수 있다. 일 실시예에서, 인터포저는 비용면에서 효과적인 방식으로 3D IC와 결합되어, 활성 다이에서 TSV를 포함하지 않고 실리콘 인터포저를 이용하여 활성 다이의 3D 적층을 가능하게 한다.
도 11은 본 발명의 일 실시예에 따른 컴퓨터 시스템(1100)의 개략도이다. 도시된 바와 같이 컴퓨터 시스템(1100)(전자 시스템(1100)이라고도 함)은 몇몇 개시된 실시예 및 본 개시에서 설정된 것과 등가물 중 어느 하나에 따른 윈도우 인터포저를 갖는 3D 집적 회로 패키지를 구현할 수 있다. 컴퓨터 시스템(1100)은 넷북 컴퓨터와 같은 휴대 장치일 수 있다. 컴퓨터 시스템(1100)은 무선 스마트폰과 같은 휴대 장치일 수 있다. 컴퓨터 시스템(1100)은 데스크탑 컴퓨터일 수 있다. 컴퓨터 시스템(1100)은 휴대형 판독기일 수 있다.
일 실시예에서, 전자 시스템(1100)은 전자 시스템(1100)의 여러 부품을 전기적으로 결합하는 시스템 버스(1120)를 포함하는 컴퓨터 시스템이다. 시스템 버스(1120)는 단일 버스 또는 여러 실시예에 따른 버스의 임의 조합이다. 전자 시스템(1100)은 집적 회로(1110)에 전원을 제공하는 전압원(1130)을 포함한다. 몇몇 실시예에서, 전압원(1130)은 시스템 버스(1120)를 통해 집적 회로(1110)에 전류를 인가한다.
집적 회로(1110)는 시스템 버스(1120)에 전기적으로 결합되고, 임의의 회로 또는 실시예에 따른 회로들의 조합을 포함한다. 일 실시예에서, 집적 회로(1110)는 임의 유형일 수 있는 프로세서(1112)를 포함한다. 본 명세서에서 이용되는 바와 같이, 프로세서(1112)는 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 신호 처리기 또는 다른 프로세서와 같이 임의 유형의 회로를 의미하지만, 그것으로 제한되는 것은 아니다. 일 실시예에서, 프로세서(1112)는 본 명세서에 개시된 윈도우 인터포저를 갖는 3D 집적 회로 패키지이다. 일 실시예에서, SRAM 실시예는 프로세서의 메모리 캐시에서 찾을 수 있다. 집적 회로(1110)에 포함될 수 있는 다른 유형의 회로는 휴대폰, 스마트폰, 호출기, 휴대용 컴퓨터, 양방향 라디오 및 유사 전자 시스템과 같은 무선 장치에서 이용하기 위한 통신 회로(1114)와 같은 전용 회로 또는 ASIC(application-specific integrated circuit)이다. 일 실시예에서, 프로세서(1110)는 SRAM(static random-access memory)과 같은 온다이 메모리(1116)를 포함한다. 일 실시예에서, 프로세서(1110)는 eDRAM(embedded dynamic random-access memory)과 같은 내장형 온다이 메모리(1116)를 포함한다.
일 실시예에서, 집적 회로(1110)는 다음 집적 회로(1111)로 보충된다. 유용한 실시예는 듀얼 프로세서(1113) 및 듀얼 통신 회로(1115) 및 SRAM과 같은 듀얼 온다이 메모리(1117)를 포함한다. 일 실시예에서, 듀얼 집적 회로(1110)는 eDRAM과 같은 내장형 온다이 메모리(1117)를 포함한다.
일 실시예에서, 전자 시스템(1100)은 또한 RAM 형태의 메인 메모리(1142), 하나 이상의 하드 드라이브(1144) 및/또는 디스켓, CD(compact disk), DVD(digital variable disk), 프래시 메모리 드라이브, 및 당업계에 주지된 기타 탈착 가능한 매체와 같은 탈착 가능한 매체(1146)을 취급하는 하나 이상의 드라이브와 같은 특정 애플리케이션에 적합한 하나 이상의 메모리 소자를 결과적으로 포함할 수 있는 외부 메모리(1140)를 포함할 수 있다. 외부 메모리(1140)는 또한 일 실시예에 따른 윈도우 인터포저를 갖는 3D 집적 회로 패키지에서와 같은 내장형 메모리(1148)일 수 있다.
일 실시예에서, 전자 시스템(1100)은 또한 디스플레이 장치(1150), 오디오 출력 장치(1160)를 포함할 수 있다. 일 실시예에서, 전자 시스템(1100)은 키보드, 마우스, 트랙볼, 게임 컨트롤러, 마이크, 음성 인식 장치 또는 전자 시스템(1100)으로 정보를 입력하는 기타 임의의 입력 장치일 수 있는 컨트롤러(1170)와 같은 입력 장치를 포함한다. 일 실시예에서, 입력 장치(1170)는 카메라이다. 일 실시예에서, 입력 장치(1170)는 디지털 사운드 레코더이다. 일 실시예에서, 입력 장치(1170)는 카메라 및 디지털 사운드 레코더이다.
본 명세서에서 도시된 바와 같이, 집적 회로(1110)는 몇몇 개시된 실시예 및 그 등가물 중 어느 하나에 따른 윈도우 인터포저를 갖는 3D 집적 회로 패키지, 전자 시스템, 컴퓨터 시스템, 하나 이상의 집적 회로의 제조 방법, 및 여러 실시예에서 본 명세서에서 설정된 바와 같이 임의의 몇몇 개시된 실시예에 따른 윈도우 인터포저를 갖는 3D 집적 회로 패키지 및 당업자에게 알려진 등가물을 포함하는 하나 이상의 전자 조립체의 제조 방법을 포함하는 복수의 상이한 실시예에서 구현될 수 있다. 소자, 재료, 기하학, 치수 및 작동 순서는 모두 윈도우 인터포저 실시예 및 그 등가물을 포함하는 임의의 몇몇 개시된 3D 집적 회로 패키지에 따른 프로세서 탑재 기판 내에 내장되는 마이크로전자 다이에 대한 어레이 접촉 카운트, 어레이 첩촉 구성을 포함하는 적절한 특정 I/O 결합 요구로 변형될 수 있다.
따라서, 윈도우 인터포저를 갖는 3D 집적 회로 패키지 및 그러한 반도체 패키지를 형성하는 방법이 개시되었다. 일 실시예에서, 반도체 패키지는 기판을 포함한다. 상부 반도체 다이는 기판보다 위에 배치된다. 윈도우를 갖는 인터포저는 기판과 상부 반도체 다이 사이에 배치되고, 기판과 상부 반도체 다이에 상호접속된다. 하부 반도체 다이는 인터포저의 윈도우 내에 배치되고, 상부 반도체 다이에 상호접속된다. 다른 실시예에서, 반도체 패키지는 기판을 포함한다. 상부 반도체 다이는 기판보다 위에 배치된다. 인터포저는 기판과 상부 반도체 다이 사이에 배치되고, 기판과 상부 반도체 다이에 상호접속된다. 하부 반도체 다이는 인터포저와 동일한 평면 내에 배치되고, 상부 반도체 다이에 상호접속된다.

Claims (30)

  1. 기판과,
    상기 기판 위에 배치된 상부 반도체 다이와,
    윈도우를 가지고, 상기 기판과 상기 상부 반도체 다이 사이에 배치되고, 상기 기판 및 상기 상부 반도체에 상호 접속되는 인터포저(interposer)와,
    상기 인터포저의 상기 윈도우 내에 배치되고, 상기 상부 반도체 다이와 상호 접속되는 하부 반도체 다이를 포함하되,
    위에서 아래로 볼 때 상기 상부 반도체 다이는 상기 하부 반도체 다이에 일부만 중첩되고, 상기 상부 반도체 다이는 상기 하부 반도체 다이 위에 배치되고, 상기 하부 반도체 다이는 상기 인터포저의 외부 전도성 상호접속부보다 위쪽에 배치되는
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 하부 반도체 다이는 실리콘 관통 비아(TSV : through silicon via)를 포함하지 않고, 상기 기판에 직접적으로 상호접속되지 않는
    반도체 패키지.
  3. 제 1 항에 있어서,
    상기 하부 반도체 다이의 활성측(an active side)은 상기 상부 반도체 다이의 활성측을 마주보고, 상기 기판으로부터 떨어져 있는
    반도체 패키지.
  4. 제 1 항에 있어서,
    상기 하부 반도체 다이는 실리콘 관통 비아(TSV : through silicon via)를 포함하고 상기 기판에 직접적으로 상호접속되는
    반도체 패키지.
  5. 제 1 항에 있어서,
    상기 하부 반도체 다이의 활성측은 상기 상부 반도체 다이의 활성측으로부터 떨어져 마주보고, 상기 기판을 향하는
    반도체 패키지.
  6. 제 1 항에 있어서,
    상기 하부 반도체 다이는 상기 인터포저의 폐쇄형 윈도우 내에 배치되는
    반도체 패키지.
  7. 삭제
  8. 제 6 항에 있어서,
    하나 이상의 추가 하부 반도체 다이를 더 포함하되,
    상기 하나 이상의 추가 하부 반도체 다이는 상기 인터포저의 하나 이상의 추가 폐쇄형 윈도우 내에 배치되는
    반도체 패키지.
  9. 제 1 항에 있어서,
    상기 하부 반도체 다이는 상기 인터포저의 개방형 윈도우 내에 배치되는
    반도체 패키지.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 인터포저는 2개 이상의 개별 유닛을 포함하고, 상기 하부 반도체 다이는 상기 인터포저의 상기 2개 이상의 개별 유닛의 폐쇄형 윈도우 내에 배치되는
    반도체 패키지.
  12. 기판과,
    상기 기판 위에 배치된 상부 반도체 다이와,
    상기 기판과 상기 상부 반도체 다이 사이에 배치되고, 상기 기판 및 상기 상부 반도체 다이에 상호 접속되는 인터포저와,
    상기 인터포저와 동일한 평면 내에 배치되고, 상기 상부 반도체 다이에 상호접속되는 하부 반도체 다이를 포함하되,
    위에서 아래로 볼 때 상기 상부 반도체 다이는 상기 하부 반도체 다이에 일부만 중첩되고, 상기 상부 반도체 다이는 상기 하부 반도체 다이 위에 배치되고, 상기 하부 반도체 다이는 상기 인터포저의 외부 전도성 상호접속부보다 위쪽에 배치되는
    반도체 패키지.
  13. 제 12 항에 있어서,
    상기 하부 반도체 다이는 상기 인터포저에 인접하여 배치되지만 상기 인터포저의 내부에는 배치되지 않는
    반도체 패키지.
  14. 제 12 항에 있어서,
    상기 하부 반도체 다이는 실리콘 관통 비아(TSV)를 포함하지 않고, 상기 기판에 직접 상호접속되지 않는
    반도체 패키지.
  15. 제 12 항에 있어서,
    상기 하부 반도체 다이는 실리콘 관통 비아(TSV)를 포함하고 상기 기판에 직접 상호접속되는
    반도체 패키지.
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