TWI689072B - 針對用於半導體封裝的矽橋的傳導墊層之交替表面 - Google Patents

針對用於半導體封裝的矽橋的傳導墊層之交替表面 Download PDF

Info

Publication number
TWI689072B
TWI689072B TW105126483A TW105126483A TWI689072B TW I689072 B TWI689072 B TW I689072B TW 105126483 A TW105126483 A TW 105126483A TW 105126483 A TW105126483 A TW 105126483A TW I689072 B TWI689072 B TW I689072B
Authority
TW
Taiwan
Prior art keywords
layer
silicon
conductive pads
disposed
silicon nitride
Prior art date
Application number
TW105126483A
Other languages
English (en)
Other versions
TW201719843A (zh
Inventor
大宇 金
蘇吉斯 莎朗
Original Assignee
美商英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾公司 filed Critical 美商英特爾公司
Publication of TW201719843A publication Critical patent/TW201719843A/zh
Application granted granted Critical
Publication of TWI689072B publication Critical patent/TWI689072B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1712—Layout
    • H01L2224/1713—Square or rectangular array
    • H01L2224/17133—Square or rectangular array with a staggered arrangement, e.g. depopulated array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1712—Layout
    • H01L2224/17177—Combinations of arrays with different layouts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion

Abstract

茲描述針對用於半導體封裝的矽橋的傳導墊層之交替表面，和所得矽橋及半導體封裝。在一實施例中，一半導體結構包括有設置於其上之一下絕緣層的一基板。該基板有一周界。一金屬化結構設置於該下絕緣層上。該金屬化結構包括設置於一介電材料堆疊中的傳導接線。第一複數個及第二複數個傳導墊設置於在該金屬化結構上方的一平面中。該金屬化結構的傳導接線使該等第一複數個傳導墊與該等第二複數個傳導墊電氣連接。一上絕緣層設置於該等第一複數個及該等第二複數個傳導墊上。該上絕緣層有與該基板之該周界實質相同的一周界。

Description

針對用於半導體封裝的矽橋的傳導墊層之交替表面
本發明的具體實施例屬於半導體封裝領域，且特別有關於針對用於半導體封裝的矽橋的傳導墊層之交替表面和所得矽橋及半導體封裝。
現今的消費者電子產品市場經常要求需要極複雜電路的複雜功能。按比例縮放成越來越小的基本建構區塊，例如電晶體，已使得每個先進世代可在單一晶粒上加入更複雜的電路。半導體封裝用來保護積體電路(IC)晶片或晶粒，而且也用來提供具有外部電路之電氣介面的晶粒。隨著更小電子元件的需求增加，半導體封裝體也被設計成更加緊湊而且必須支援更高的電路密度。此外，效能更高裝置的需求導致亟須改善半導體封裝使得薄封裝輪廓及低整體翹曲有可能與後續組裝加工相容。
C4焊球連接多年來已用來提供半導體裝置與基板之間的倒裝晶片互連。倒裝晶片或控制塌陷高度晶片連接(C4)為一種使用於例如積體電路(IC)晶片、MEMS或組件之半導體裝置的安裝方式係利用銲錫凸塊而不是打線(wire bond)。銲錫凸塊沉積於位在基板封裝體頂面的C4墊上。為了安裝半導體裝置於基板，在安裝區上以主動面朝下的方式翻轉它。銲錫凸塊用來使半導體裝置直接連接至基板。
與習知IC製造類似的倒裝晶片加工有幾個額外步驟。在製程快要結束時，將附接墊(attachment pad)金屬化以使它們更能接收焊錫。這通常由數個處理組成。然後，在各個金屬化墊上沉積一個小點的焊錫。然後，照常從晶圓切出晶片。為了附加倒裝晶片於電路中，倒置該晶片使焊點降落到在底下電子器件或電路板上的連接器上。然後，再熔化該焊錫以產生電氣連接，通常是使用超音波或者回焊製程。這在晶片的電路與底下的座架之間也留下小空間。在大多數情形下，隨後「底填」一電絕緣黏著劑以提供較強的機械連接，提供熱橋(heat bridge)，以及確保焊接點沒有由於晶片與系統其餘部份之差別加熱(differential heating)引起的應力。
較新的封裝及晶粒對晶粒互連辦法，例如矽通孔(TSV)、矽中介層及矽橋，得到為了實現高效多晶片模組(MCM)和系統級封裝(SiP)的設計人員越來越多的關注。不過，此類較新的封裝方案需要額外的改良。
依據本發明之一實施例，係特地提出一種半導體結構，其包含：有設置於其上之一下絕緣層的一基板，該基板有一周界；設置於該下絕緣層上的一金屬化結構，該金屬化結構包含設置於一介電材料堆疊中的傳導接線(conductive routing)；設置於在該金屬化結構上方之一平面中的第一複數個及第二複數個傳導墊，其中該金屬化結構之該傳導接線使該等第一複數個傳導墊與該等第二複數個傳導墊電氣連接；以及設置於該等第一複數個及該等第二複數個傳導墊上的一上絕緣層，該上絕緣層有與該基板之該周界實質相同的一周界。
描述針對用於半導體封裝的矽橋的傳導墊層之交替表面，和所得矽橋及半導體封裝。在以下說明中，提出許多特定細節，例如封裝及互連架構，供徹底了解本發明的具體實施例。熟諳此藝者應瞭解，在沒有這些細節下可實施本發明的具體實施例。在其他情況下，不詳述習知特徵，例如特定產品組態，以免不必要地混淆本發明的具體實施例。此外，應瞭解，圖示於附圖的各種具體實施例為圖解說明且不一定按比例繪製。
描述於本文的一或更多具體實施例針對用於矽(Si)橋的傳導墊層之交替表面，例如銅墊層。應用特別有用於所謂的2.5D封裝設計。如通篇所用，用語「矽橋」用來指稱為兩個或更多裝置晶粒提供接線(routing)的晶粒。用語「嵌入式多晶粒互連橋(EMIB)」意指封裝基板或所得封裝包括此一矽橋晶粒。
為了提供上下文，先前技術嵌入式矽橋技術通常使用5至6微米之銅的墊層用於封裝通孔著陸(package via landing)。例如，在矽橋嵌入製程期間可蝕刻去除約3至4微米的銅。不過，5至6微米的銅結構需要典型晶圓廠銅製程增加大約3倍以上。另外，通常需要長前置時間的化學機械研磨(CMP)。此一超厚銅層也可能引起影響組裝製程的晶圓彎曲問題，例如晶圓減薄/單分(singulation)/膠帶及捲軸等等。
針對上述問題中之一或更多，根據本發明之一具體實施例，在相對較薄銅墊的正面上加入絕緣保護層，例如氮化矽層。此一絕緣保護層可包括於如下文所詳述的嵌入式矽橋結構中。可實作有相對較薄墊厚度的所得結構以排除厚銅墊加工，這可導致產出時間(TPT)改善以及晶圓彎曲減輕或排除。
在更特定的具體實施例中，氮化矽層沉積於薄銅墊層的正面上，例如，有約2微米或更小的厚度。該氮化矽層在組裝加工期間保護底下的銅墊層，使得，在一具體實施例中，可排除在矽橋嵌入製程期間蝕刻銅墊層的需要。在一具體實施例中，形成於一銅墊上的氮化矽層可用來增強封裝層(例如，ABF層)與矽橋的黏著，這有助於解決已知的可靠性問題。
大致上，應瞭解，沉積氮化矽層於整個晶圓上的製程比形成5-6微米厚銅墊層更簡單有效。取代使用此一厚銅墊層，在一具體實施例中，減少銅墊層到大約2微米導致銅墊製造更加類似在晶圓廠環境已公認有效的其他金屬層製程。此類標準加工用來製造相對較薄銅墊(例如，2微米而不是5-6微米)，以及接著沉積厚約0.1微米的氮化矽層用於銅墊保護。在晶圓減薄及單分後，基於所得「薄銅墊」的矽橋可嵌入封裝。在一特定具體實施例中，在矽橋嵌入製程期間，用封裝通孔雷射鑽孔製程移除薄氮化矽層的某些區域以暴露用於封裝通孔銅鍍覆的乾淨銅墊表面。在此一製程中，剛暴露的銅墊層有充分乾淨的表面使得可排除通常使用於封裝通孔黏著的額外蝕刻製程。另外，應瞭解，在一具體實施例中，只移除封裝通孔著陸區的氮化矽層，以及保留其餘的氮化矽層以保護矽橋。
為了舉例說明描述於本文的概念，圖1的橫截面圖圖示有相對厚銅墊結構的先前技術矽橋。
請參考圖1，矽橋包括有氮化矽層104配置於其上的矽基板102。金屬化結構106設置於氮化矽層104上。金屬化結構106包括設置於介電材料堆疊112中的銅線108及通孔110。銅墊114設置於金屬化結構106上方。該銅墊有約5-6微米的厚度。
與圖1相比，薄傳導墊層與上覆保護絕緣層可一起使用。例如，圖2的橫截面圖根據本發明之一具體實施例圖示有相對薄傳導墊結構的矽橋。
請參考圖2，半導體結構200(例如，矽橋)包括有下絕緣層204設置於其上的基板202。該基板有周界203。金屬化結構206設置於下絕緣層204上。該金屬化結構包括設置於介電材料堆疊中的傳導接線210/212/214/216/217。傳導墊218設置於在金屬化結構206上方的平面中。
應瞭解，在金屬化結構206上方的平面中，矽橋結構包括許多傳導墊218，不過，為使描述簡潔，只圖示一個墊。由於可應用於下述具體實施例，在一具體實施例中，在金屬化結構206上方的平面中，結構200包括第一複數個及第二複數個傳導墊218。在一個此類具體實施例中，金屬化結構206的傳導接線使該等第一複數個個傳導墊與該等第二複數個傳導墊電氣連接。
再參考圖2，上絕緣層220設置於傳導墊218上，例如，第一複數個及第二複數個傳導墊218上。在一具體實施例中，上絕緣層220有與基板202之周界203實質相同的周界。在一個此類具體實施例中，存在有與基板202周界203實質相同之周界的上絕緣層220表明在晶圓層級形成且經單分成有矽橋晶粒的一層，而不是包括作為較大的基板封裝層。
在一具體實施例中，上絕緣層220為一層氮化矽。在一具體實施例中，該層氮化矽為由下列各物組成之群組選出的一層：富矽氮化矽層、貧矽氮化矽層及化學計量氮化矽層(Si3 N4 )。在一具體實施例中，該層氮化矽有約75至150奈米的厚度。
在一具體實施例中，傳導墊218(從而第一複數個及第二複數個傳導墊)有約2微米的厚度。在一具體實施例中，傳導墊218(從而第一複數個及第二複數個傳導墊)包括銅。在一具體實施例中，上絕緣層220有多個孔(例如，孔230)設置於其中。該等多個孔暴露第一複數個及第二複數個傳導墊的傳導墊218。應瞭解，在一具體實施例中，在矽橋嵌入製程期間，於製造封裝通孔時，用雷射鑽孔製程形成多個孔230。
在一具體實施例中，金屬化結構206包括設置於下絕緣層204上的最下面金屬線層210。由金屬線層214、通孔層216交替組成的中間層212設置於最下面金屬線層210上。最上面金屬線層217設置於由金屬線層214、通孔層216交替組成的中間層212上。
在一具體實施例中，傳導墊218(從而第一複數個及第二複數個傳導墊)設置於一層上，該層包括設置於中間絕緣層226中的數個終端通孔結構(terminal via structure)(一終端通孔結構以224圖示)。終端通孔結構224使傳導墊218耦合至金屬化結構206的最上面金屬線層217。在一具體實施例中，傳導墊218(從而第一複數個及第二複數個傳導墊)設置於氧化矽層222中。
在一具體實施例中，半導體結構200為矽橋。在一個此類具體實施例中，基板202由單晶矽製成。在一特定具體實施例中，基板200沒有設置於其中的半導體裝置。亦即，矽橋晶粒的主要功能是要提供耦合至該矽橋晶粒之兩個晶粒的局部直接通訊。
在一具體實施例中，上絕緣層220用作穩定的保護層以提供氣密保護給銅墊金屬層。在一具體實施例中，上絕緣層220提供銅墊保護以免形成氧化或其他污染表面。在一具體實施例中，實行上絕緣層220的實作以減少矽橋晶圓廠加工產出時間及/或藉由減少晶圓彎曲來改善晶圓減薄良率。
在另一方面，製造矽橋的相對薄傳導墊，而不是製成厚的然後減少為薄傳導墊。在一示範製造方案中，圖3的流程圖300根據本發明之一具體實施例圖示製造有相對薄傳導墊結構之矽橋結構的方法操作。
請參考流程圖300的操作302，一種製造多個矽橋晶粒的方法包括提供有多個矽橋晶粒在其上的一晶圓。該等多個矽橋晶粒都有暴露且厚約2微米的最上面銅墊層。在一具體實施例中，該最上面銅墊層初始就形成約有2微米的厚度。
參考流程圖300的操作304，製造多個矽橋晶粒的方法也包括形成氮化矽層於晶圓上且覆蓋該等多個矽橋晶粒的最上面銅墊層。在一具體實施例中，該氮化矽層有約75至150奈米的厚度。在一具體實施例中，最上面銅墊層形成約有2微米的厚度，以及形成氮化矽層於晶圓上的步驟涉及：在形成該氮化矽層之前，形成該氮化矽層而不實質減薄該最上面銅墊層。在一具體實施例中，形成氮化矽層的步驟涉及：形成由下列各物組成之群組選出的一層：富矽氮化矽層、貧矽氮化矽層及化學計量氮化矽層(Si3 N4 )。在一具體實施例中，該氮化矽層形成於最上面銅墊層上以及於最上面銅墊層形成於其中的氧化矽層上。
參考流程圖300的操作306，製造多個矽橋晶粒的方法也包括藉由沿著該晶圓的刻劃線(scribe line)鋸穿該氮化矽層以單分該等多個矽橋晶粒。在一具體實施例中，在單分該等多個矽橋晶粒之後，在該氮化矽層中形成多個孔。該等多個孔暴露最上面銅墊層的銅墊。然後，該等個別晶粒可適合加入或嵌入封裝基板。應瞭解，在一具體實施例中，該等多個孔在製造封裝通孔時利用雷射鑽孔製程形成於矽橋嵌入製程期間。
上薄傳導墊及覆蓋絕緣層的配置可在矽橋晶粒中與圖2所示範之區域不同的區域上方延伸，例如有垂直對齊配置之傳導線及通孔的區域。舉例來說，圖4的另一橫截面圖根據本發明之一具體實施例圖示有相對薄傳導墊結構的矽橋。
請參考圖4，在一具體實施例中，半導體結構400(例如，矽橋)包括有絕緣層404設置於其上的基板402。金屬化結構408設置於絕緣層404上。金屬化結構408包括設置於介電材料堆疊412中的傳導接線410。線與通孔的垂直密集配置414包括在該金屬化結構中。線與通孔的垂直密集配置414沿著公共軸線499對齊。在一具體實施例中，該金屬化結構的最上面層包括在其上的第一複數個及第二複數個傳導墊，例如圖示於圖4的墊422。在一個此類具體實施例中，傳導墊422包括一層厚約2微米的銅且位在氧化矽層452中。在一具體實施例中，形成一層氮化矽450於傳導墊422上及氧化矽層452上作為保護層。
在另一方面，使用及/或評估用於例如組合高效運算(HPC)與高頻寬記憶體(HBM)之應用的嵌入式多晶粒互連橋(EMIB)技術。提供描述於本文之概念的高階概觀，圖5A的橫截面圖根據本發明之一具體實施例圖示有帶有連接兩個晶粒之相對薄傳導墊結構之嵌入式多晶粒互連橋(EMIB)的半導體封裝。
請參考圖5A，半導體封裝500包括第一晶粒502(例如，記憶體晶粒)與第二晶粒504(例如，邏輯、CPU或SoC晶粒)。例如，藉由熱壓接合(TCB)，第一晶粒502及第二晶粒504各自通過第一晶粒502及第二晶粒504的凸塊508A及510A以及矽橋506的焊墊512A及512B(也被稱為傳導墊512A及512B)耦合至矽橋506。
在一具體實施例中，矽橋506包括設置於第一複數個及第二複數個傳導墊512A及512B上的上絕緣層599。在一具體實施例中，如上述，上絕緣層599有與基板506之周界實質相同的一周界。在一具體實施例中，矽橋506的上絕緣層599有多個孔設置於其中。該等多個孔暴露第一複數個及第二複數個傳導墊512A及512B的傳導墊。在一特定具體實施例中，矽橋506的上絕緣層599為由下列各物組成之群組選出的一層氮化矽：富矽氮化矽層、貧矽氮化矽層及化學計量氮化矽層(Si3 N4 )。在一特定具體實施例中，該層氮化矽有約75至150奈米的厚度。
再參考圖5A，第一晶粒102及第二晶粒104設置於封裝基板514上。封裝基板514包括形成於絕緣層518中的金屬化層516(例如，線與通孔的垂直配置)。金屬化層516可為簡單或複雜型且可用來耦合至其他封裝或可形成有機封裝或印刷電路板(PCB)的一部份或全部等等。第一晶粒502及第二晶粒504各自通過凸塊508B及510B可直接耦合至封裝基板514，如圖5A所示。圖5B的平面圖圖示圖5之A第一502、第二504晶粒的凸塊陣列508A、508B、510A及510B。
再參考圖5A，圖示矽橋506被稱為嵌入式多晶粒互連橋(EMIB)，因為它包括封裝基板514的諸層。在另一具體實施例中，此一矽橋506不嵌入封裝，反而在基板或板的開放空腔中。在這兩種情形下，在一具體實施例中，以及如下文所詳述的，矽橋506沒有設置於其中的半導體裝置(亦即，矽橋506只提供接線層(routing layer)而且不是主動半導體裝置)。
再參考圖5A，第一502、第二504相鄰半導體晶粒設置於半導體封裝基板514上以及用矽橋506之金屬化結構的傳導接線互相電氣耦合。在一具體實施例中，第一半導體晶粒502為記憶體晶粒，以及第二半導體晶粒504為邏輯晶粒。第一半導體晶粒502通過設置於矽橋506之上絕緣層599中的多個孔附接至矽橋506的第一複數個傳導墊512A。第二半導體晶粒504通過設置於矽橋506之上絕緣層599的多個孔附接至矽橋506的第二複數個傳導墊512B。在一具體實施例中，矽橋506的傳導接線電氣耦合第一複數個傳導墊512A與第二複數個傳導墊512B。在一具體實施例中，矽橋506的第一複數個、第二複數個傳導墊512A、512B包括一層厚約2微米的銅。
儘管上述具體實施例針對用矽橋或EMIB互相耦合的兩個個別晶粒，然而應瞭解，複雜結構也可受益於描述於本文的具體實施例。在第一實施例中，圖6的橫截面圖根據本發明之一具體實施例圖示包括與嵌入式多晶粒互連橋(EMIB)耦合之多個晶粒的半導體封裝，該嵌入式多晶粒互連橋(EMIB)係基於有相對薄傳導墊結構的矽橋。
請參考圖6，半導體封裝600包括第一晶粒652(例如，邏輯晶粒中央處理單元，CPU)和記憶體晶粒堆疊654。例如，藉由熱壓接合(TCB)，第一晶粒652及記憶體晶粒堆疊654各自通過第一晶粒652及記憶體晶粒堆疊654的凸塊658及660耦合至EMIB 656。根據本發明之一具體實施例，第一晶粒652及記憶體晶粒堆疊654的凸塊658及660通過EMIB 656的絕緣層(例如，氮化矽層)耦合至EMIB 656的傳導墊。EMIB 656嵌入基板(例如，可撓性有機基板)或板(例如，環氧樹脂PCB材料)材料670。在第一晶粒652、EMIB 656/基板670介面之間以及在記憶體晶粒堆疊654、EMIB 656/基板670介面之間可包含底填材料(underfill material)699，如圖6所示。
在第二實施例中，圖7的平面圖根據本發明之一具體實施例圖示基於有相對薄傳導墊結構之矽橋的共封裝高效運算(HPC)晶粒之封裝佈局與高頻寬記憶體(HBM)佈局。
請參考圖7，封裝佈局700包括共用基板702。中央處理單元或系統單晶片(CPU/SoC)晶粒704與8個記憶體晶粒706一起由基板702支撐。多個EMIB 708用C4連接710使記憶體晶粒706橋接至CPU/SoC晶粒704。根據本發明之一具體實施例，形成穿過EMIB 708之絕緣層(例如，氮化矽層)的C4連接710。晶粒對晶粒間距712約有100至200微米。應瞭解，從由上而下的視線透視，晶粒704及706設置於C4連接710上方，C4連接710設置於包括在基板702中的EMIB 708上方。
如上述，在一具體實施例中，矽橋的基板可為單晶矽基板。在其他具體實施例中，以及仍在「矽橋」的背景下，基板可由多或單晶體材料構成，它可包括但不限於鍺、矽-鍺或III-V族化合物半導體材料。在另一具體實施例中，使用玻璃基板。
參考以上關於矽橋技術的說明，在一具體實施例中，例如但不限於，絕緣、介電或層間介電(ILD)材料為以下各物中之一者：矽的氧化物(例如，二氧化矽(SiO2 ))，矽的摻雜氧化物，矽的氟化氧化物，矽的摻碳氧化物，本技藝所習知的各種低k介電材料，以及彼等的組合。該絕緣、介電或層間介電(ILD)材料可用習知技術形成，例如，化學氣相沉積(CVD)，物理氣相沉積(PVD)，或其他沉積方法。
參考以上關於矽橋技術的說明，在一具體實施例中，互連或傳導接線材料由一或更多金屬或其他傳導結構構成。常見實施例是使用在銅與周圍ILD材料之間可能包括或不包括阻障層的銅線與結構(例如，通孔)。如本文所使用的，用語金屬包括多種金屬的合金、堆疊及其他組合。例如，金屬互連線可包括阻障層，不同金屬或合金的堆疊等等。該等互連線或傳導接線在本技藝有時被稱為跡線、配線、線、金屬、或簡稱互連。
圖8根據本發明之一具體實施例圖示電腦系統800。圖示電腦系統800(也被稱為電子系統800)可體現具有交替表面用於彼之傳導墊層的矽橋，這是根據如本揭示內容所述之數個揭示具體實施例及其等效物中之任一者。電腦系統800可為例如上網電腦的行動裝置。電腦系統800可為例如無線智慧型手機的行動裝置。電腦系統800可為桌上電腦。電腦系統800可為手持讀取器。電腦系統800可為伺服器系統。電腦系統800可為超級電腦或高效運算系統。
在一具體實施例中，電子系統800為包括能電氣耦合電子系統800之各種組件之系統匯流排820的電腦系統。根據各種具體實施例，系統匯流排820為單一匯流排或數個匯流排之任何組合。電子系統800包括提供電力給積體電路810的電壓源830。在一些具體實施例中，電壓源830通過系統匯流排820供應電流給積體電路810。
根據一具體實施例，積體電路810電氣耦合至系統匯流排820且包括任何電路或電路組合。在一具體實施例中，積體電路810包括可為任何類型的處理器812。如本文所使用的，處理器812可意指任何類型的電路，例如但不限於微處理器、微控制器、圖形處理器、數位訊號處理器、或另一處理器。在一具體實施例中，處理器812包括如本文所揭示具有交替表面用於彼之傳導墊層的矽橋或與其耦合。在一具體實施例中，在處理器的記憶體快取中發現SRAM具體實施例。可包含於積體電路810中的其他類型電路為客製電路或特殊應用積體電路(ASIC)，例如通訊電路814供使用於例如行動電話、智慧型手機、呼叫器、可攜式電腦、雙向收音機及類似電子系統的無線裝置，或用於伺服器的通訊電路。在一具體實施例中，積體電路810包括晶粒上記憶體(on-die memory)816，例如靜態隨機存取記憶體(SRAM)。在一具體實施例中，積體電路810包括嵌入式晶粒上記憶體816，例如嵌入式動態隨機存取記憶體(eDRAM)。
在一具體實施例中，積體電路810與後續積體電路811互補。有用的具體實施例包括雙處理器813與雙通訊電路815及雙晶粒上記憶體817，例如SRAM。在一具體實施例中，雙積體電路810包括嵌入式晶粒上記憶體817，例如eDRAM。
在一具體實施例中，電子系統800也包括外部記憶體840，接著它可包括適合特定應用的一或更多記憶體元件，例如形式為RAM的主記憶體842，一或更多硬碟844，及/或處理可移除式媒體846(例如，軟碟、光碟(CD)、數位光碟(DVD)、快閃記憶體驅動器及本技藝習知其他可移除式媒體)的一或更多驅動器。根據一具體實施例，外部記憶體840也可為嵌入式記憶體848，例如晶粒堆疊中的第一晶粒。
在一具體實施例中，電子系統800也包括顯示裝置850，聲頻輸出860。在一具體實施例中，電子系統800包括輸入裝置，例如可為鍵盤、滑鼠、軌跡球、遊戲控制器、麥克風、語音辨識裝置、或輸入資訊於電子系統800中之任何其他輸入裝置的控制器870。在一具體實施例中，輸入裝置870為相機。在一具體實施例中，輸入裝置870為數位錄音機。在一具體實施例中，輸入裝置870為相機及數位錄音機。
如本文所示，積體電路810可實作於許多不同的具體實施例中，包括如根據數個揭示具體實施例及其等效物中之任一所述有矽橋的封裝基板，該矽橋有用於彼之傳導墊層的交替表面，電子系統，電腦系統，製造積體電路的一或更多方法，以及製造包括有矽橋之封裝基板之電子總成的一或更多方法，該矽橋有用於彼之傳導墊層的交替表面，這是根據如各種具體實施例所述之數個揭示具體實施例及其經本技藝認定之等效物中之任一者。元件、材料、幾何、尺寸及操作順序都可改變以適合特定I/O耦合要求，包括用於嵌入處理器安裝基板之微電子晶粒的陣列接觸數目(array contact count)、陣列接觸組態，這是根據有矽橋之數個揭示封裝基板中之任一者，該矽橋有用於矽橋具體實施例及其等效物之傳導墊層的交替表面。可包括一基礎基板，如圖8的虛線所示。也可包括被動裝置，也如圖8所示。
本發明的具體實施例包括針對用於半導體封裝的矽橋的傳導墊層之交替表面，和所得矽橋及半導體封裝。
在一具體實施例中，半導體結構包括有設置於其上之一下絕緣層的一基板。該基板有一周界。金屬化結構設置於該下絕緣層上。該金屬化結構包括設置於一介電材料堆疊中的傳導接線。第一複數個及第二複數個傳導墊設置於在該金屬化結構上方的一平面中。該金屬化結構的傳導接線使該等第一複數個傳導墊與該等第二複數個傳導墊電氣連接。一上絕緣層設置於該等第一複數個及該等第二複數個傳導墊上。該上絕緣層有與該基板之該周界實質相同的一周界。
在一具體實施例中，該上絕緣層為一層氮化矽。
在一具體實施例中，該層氮化矽為由下列各物組成之群組選出的一層：富矽氮化矽層、貧矽氮化矽層及化學計量氮化矽層(Si3 N4 )。
在一具體實施例中，該層氮化矽有約75至150奈米的厚度。
在一具體實施例中，該等第一複數個及該等第二複數個傳導墊有約2微米的厚度。
在一具體實施例中，該等第一複數個及該等第二複數個傳導墊包括銅。
在一具體實施例中，該上絕緣層有設置於其中的多個孔。該等多個孔暴露該等第一複數個及該等第二複數個傳導墊的傳導墊。
在一具體實施例中，該金屬化結構包括：設置於該下絕緣層上的一最下面金屬線層，由設置於該最下面金屬線層上之數個金屬線層及數個通孔層交替組成的數個中間層，以及設置於由該等金屬線層及該等通孔層交替組成之該等中間層上的一最上面金屬線層。
在一具體實施例中，該等第一複數個及該等第二複數個傳導墊設置於包括設置於一中間絕緣層中之數個終端通孔結構的一層上。該等終端通孔結構使該等第一複數個及該等第二複數個傳導墊耦合至該金屬化結構的該最上面金屬線層。
在一具體實施例中，該等第一複數個及該等第二複數個傳導墊設置於一氧化矽層中。
在一具體實施例中，該半導體結構為一矽橋。
在一具體實施例中，該基板沒有設置於其中的半導體裝置。
在一具體實施例中，一種製造多個矽橋晶粒的方法包括提供有多個矽橋晶粒在其上的一晶圓。該等多個矽橋晶粒中之每一者有暴露且厚約2微米的一最上面銅墊層。該方法也包括形成一氮化矽層於該晶圓上且覆蓋該等多個矽橋晶粒的該最上面銅墊層。該氮化矽層有約75至150奈米的厚度。該方法也包括藉由沿著該晶圓的數條刻劃線鋸穿該氮化矽層以單分該等多個矽橋晶粒。
在一具體實施例中，該最上面銅墊層以約2微米的厚度形成，以及形成該氮化矽層於該晶圓上的步驟涉及：在形成該氮化矽層之前，形成該氮化矽層而不實質減薄該最上面銅墊層。
在一具體實施例中，形成該氮化矽層的步驟涉及：形成由下列各物組成之群組選出的一層：富矽氮化矽層、貧矽氮化矽層及化學計量氮化矽層(Si3 N4 )。
在一具體實施例中，該方法更包括：在單分該等多個矽橋晶粒之後，在該氮化矽層中形成多個孔。該等多個孔暴露該最上面銅墊層的銅墊。
在一具體實施例中，形成該氮化矽層於該晶圓上的步驟涉及：形成該氮化矽層於該最上面銅墊層上以及於該最上面銅墊層形成於其中的一氧化矽層上。
在一具體實施例中，半導體封裝包括包括設置於半導體封裝基板內之矽橋的嵌入式互連橋(EMIB)。該矽橋包括有設置於其上之一下絕緣層的一矽基板，該矽基板有一周界。該矽橋也包括設置於該下絕緣層上的一金屬化結構，該金屬化結構包括設置於一介電材料堆疊中的傳導接線。該矽橋也包括設置於在該金屬化結構上方之一平面中的第一複數個及第二複數個傳導墊。該金屬化結構之該傳導接線使該等第一複數個傳導墊與該等第二複數個傳導墊電氣連接。該矽橋也包括設置於該等第一複數個及該等第二複數個傳導墊上的一上絕緣層。該上絕緣層有與該矽基板之該周界實質相同的周界。該矽橋之該上絕緣層有多個孔設置於其中，該等多個孔暴露該等第一複數個及該等第二複數個傳導墊的傳導墊。該半導體封裝也包括第一及第二相鄰半導體晶粒，彼等設置於該半導體封裝基板上且通過設置於該上絕緣層中之該等多個孔各自直接電氣耦合至該矽橋的該等第一複數個及該等第二複數個傳導墊。該第一及該第二相鄰半導體晶粒用該矽橋之該金屬化結構的該傳導接線互相電氣耦合。
在一具體實施例中，該第一半導體晶粒為一記憶體晶粒，以及該第二半導體晶粒為一邏輯晶粒。
在一具體實施例中，該矽橋之該上絕緣層為由下列各物組成之群組選出的一層氮化矽：富矽氮化矽層、貧矽氮化矽層及化學計量氮化矽層(Si3 N4 )，以及該層氮化矽有約75至150奈米的厚度。
在一具體實施例中，該矽橋之該等第一複數個及該等第二複數個傳導墊有約2微米的厚度，以及該等第一複數個及該等第二複數個傳導墊包括銅。
在一具體實施例中，該矽橋的該金屬化結構包括設置於該下絕緣層上的一最下面金屬線層，由設置於該最下面金屬線層上之數個金屬線層及數個通孔層交替組成的數個中間層，以及設置於由該等金屬線層及該等通孔層交替組成之該等中間層上的一最上面金屬線層。
在一具體實施例中，該矽橋的該等第一複數個及該等第二複數個傳導墊設置於包括設置於一中間絕緣層中之數個終端通孔結構的一層上，以及該等終端通孔結構使該等第一複數個及該等第二複數個傳導墊耦合至該矽橋之該金屬化結構的該最上面金屬線層。
在一具體實施例中，該矽橋的該等第一複數個及該等第二複數個傳導墊設置於該矽橋的一氧化矽層中。
在一具體實施例中，該矽橋的該矽基板沒有設置於其中的半導體裝置。
102‧‧‧矽基板 104、450‧‧‧氮化矽層 106、206、408‧‧‧金屬化結構 108‧‧‧銅線 110‧‧‧通孔 112‧‧‧介電材料堆疊 114‧‧‧銅墊 200‧‧‧半導體結構 202‧‧‧基板 203‧‧‧周界 204‧‧‧下絕緣層 210‧‧‧最下面金屬線層 212‧‧‧中間層 214‧‧‧金屬線層 216‧‧‧通孔層 217‧‧‧最上面金屬線層 218‧‧‧傳導墊 220‧‧‧上絕緣層 222‧‧‧氧化矽層 224‧‧‧終端通孔結構 226‧‧‧中間絕緣層 230‧‧‧孔 300‧‧‧流程圖 302-306‧‧‧操作 400‧‧‧半導體結構 402‧‧‧基板 404‧‧‧絕緣層 410‧‧‧傳導接線 412‧‧‧介電材料堆疊 414‧‧‧垂直密集配置 422‧‧‧墊 452‧‧‧氧化矽層 499‧‧‧公共軸線 500‧‧‧半導體封裝 502、652‧‧‧第一晶粒 504‧‧‧第二晶粒 506‧‧‧矽橋 508A、508B 、510A、510B、658、660‧‧‧凸塊 512A、512B‧‧‧焊墊、傳導墊 514‧‧‧封裝基板 516‧‧‧金屬化層 518‧‧‧絕緣層 599‧‧‧上絕緣層 600‧‧‧半導體封裝 654‧‧‧記憶體晶粒堆疊 656‧‧‧嵌入式多晶粒互連橋/EMIB 670‧‧‧基板或板材料 699‧‧‧底填材料 700‧‧‧封裝佈局 702‧‧‧共用基板 704‧‧‧中央處理單元或系統單晶片晶粒 706‧‧‧記憶體晶粒 708‧‧‧嵌入式多晶粒互連橋/EMIB 710‧‧‧C4連接 712‧‧‧晶粒對晶粒間距 800‧‧‧電腦系統 810、811‧‧‧積體電路(晶粒) 812、813‧‧‧處理器 814、815‧‧‧通訊電路 816、817‧‧‧晶粒上記憶體/eDRAM 820‧‧‧系統匯流排 830‧‧‧電壓源 840‧‧‧外部記憶體 842‧‧‧主記憶體(RAM) 844‧‧‧硬碟 846‧‧‧可移除式媒體 848‧‧‧嵌入式記憶體 850‧‧‧顯示裝置 860‧‧‧聲頻輸出 870‧‧‧控制器/輸入裝置
圖1的橫截面圖圖示有相對厚銅墊結構的先前技術矽橋。
圖2的橫截面圖根據本發明之一具體實施例圖示有相對薄傳導墊結構的矽橋。
圖3的流程圖根據本發明之一具體實施例圖示製造有相對薄傳導墊結構之矽橋結構之方法的操作。
圖4的另一橫截面圖根據本發明之一具體實施例圖示有相對薄傳導墊結構的矽橋。
圖5A的橫截面圖根據本發明之一具體實施例圖示具有用相對薄傳導墊結構連接多個晶粒之嵌入式多晶粒互連橋(EMIB)的半導體封裝。
圖5B的平面圖根據本發明之一具體實施例圖示圖5A之第一及第二晶粒的凸塊陣列。
圖6的橫截面圖根據本發明之一具體實施例圖示包括多個晶粒的半導體封裝，該等多個晶粒與基於有相對薄傳導墊結構之矽橋的一嵌入式多晶粒互連橋(EMIB)耦合。
圖7的平面圖根據本發明之一具體實施例圖示基於有相對薄傳導墊結構之矽橋的共封裝高效運算(HPC)晶粒之封裝佈局與高頻寬記憶體(HBM)佈局。
圖8根據本發明之一具體實施例示意圖示一電腦系統。
200‧‧‧半導體結構
202‧‧‧基板
203‧‧‧周界
204‧‧‧下絕緣層
206‧‧‧金屬化結構
210‧‧‧最下面金屬線層
212‧‧‧中間層
214‧‧‧金屬線層
216‧‧‧通孔層
217‧‧‧最上面金屬線層
218‧‧‧傳導墊
220‧‧‧上絕緣層
222‧‧‧氧化矽層
224‧‧‧終端通孔結構
226‧‧‧中間絕緣層
230‧‧‧孔

Claims (25)

  1. 一種半導體結構，其包含： 具有設置於其上之一下絕緣層的一基板，該基板具有一周界； 設置於該下絕緣層上的一金屬化結構，該金屬化結構包含設置於一介電材料堆疊中的傳導接線； 設置於在該金屬化結構上方之一平面中的第一複數個及第二複數個傳導墊，其中該金屬化結構之該傳導接線使該等第一複數個傳導墊與該等第二複數個傳導墊電氣連接；以及 設置於該等第一複數個及該等第二複數個傳導墊上的一上絕緣層，該上絕緣層具有與該基板之該周界實質相同的一周界。
  2. 如請求項1所述之半導體結構，其中該上絕緣層為一層氮化矽。
  3. 如請求項2所述之半導體結構，其中該層氮化矽為從下列化合物組成之群組選出的一層：富矽氮化矽層、貧矽氮化矽層及化學計量氮化矽層(Si3 N4 )。
  4. 如請求項2所述之半導體結構，其中該層氮化矽具有約在75至150奈米的範圍內的厚度。
  5. 如請求項1所述之半導體結構，其中該等第一複數個及該等第二複數個傳導墊具有約2微米的厚度。
  6. 如請求項1所述之半導體結構，其中該等第一複數個及該等第二複數個傳導墊包含銅。
  7. 如請求項1所述之半導體結構，其中該上絕緣層具有設置於其中的多個孔，該等多個孔暴露出該等第一複數個及該等第二複數個傳導墊的傳導墊。
  8. 如請求項1所述之半導體結構，其中該金屬化結構包含設置於該下絕緣層上的一最下面金屬線層、由設置於該最下面金屬線層上之交替的金屬線層及通孔層組成的數個中間層、以及設置於由交替的金屬線層及通孔層組成之該等中間層上的一最上面金屬線層。
  9. 如請求項8所述之半導體結構，其中該等第複數個一及該等第二複數個個傳導墊係設置於包含數個終端通孔結構的一層上，該等終端通孔結構係設置於一中間絕緣層之中，且其中該等終端通孔結構使該等第一複數個及該等第二複數個傳導墊耦合至該金屬化結構的該最上面金屬線層。
  10. 如請求項1所述之半導體結構，其中該等第一複數個及該等第二複數個傳導墊係設置於一氧化矽層中。
  11. 如請求項1所述之半導體結構，其中該半導體結構為一矽橋。
  12. 如請求項1所述之半導體結構，其中該基板沒有設置於其中的半導體裝置。
  13. 一種製造多個矽橋晶粒的方法，該方法包含下列步驟： 提供具有多個矽橋晶粒在其上的一晶圓，該等多個矽橋晶粒中之每一者具有被暴露出的一最上面銅墊層並且具有且約2微米的厚度； 形成一氮化矽層於該晶圓上並覆蓋該等多個矽橋晶粒的該最上面銅墊層，該氮化矽層具有約在75至150奈米的範圍內的厚度；以及 藉由沿著該晶圓的數條刻劃線鋸穿該氮化矽層以單分該等多個矽橋晶粒。
  14. 如請求項13所述之方法，其中該最上面銅墊層係以約2微米的厚度來形成，且其中形成該氮化矽層於該晶圓上的步驟包含在形成該氮化矽層之前，形成該氮化矽層而不實質減薄該最上面銅墊層。
  15. 如請求項13所述之方法，其中形成該氮化矽層的步驟包含形成從下列化合物組成之群組選出的一層：富矽氮化矽層、貧矽氮化矽層及化學計量氮化矽層(Si3 N4 )。
  16. 如請求項13所述之方法，其更包含： 在單分該等多個矽橋晶粒之後，在該氮化矽層中形成多個孔，該等多個孔暴露出該最上面銅墊層的銅墊。
  17. 如請求項13所述之方法，其中形成該氮化矽層於該晶圓上的步驟包含形成該氮化矽層於該最上面銅墊層上以及於該最上面銅墊層形成於其中的一氧化矽層上。
  18. 一種半導體封裝，其包含： 包含設置於一半導體封裝基板內之一矽橋的一嵌入式互連橋(EMIB)，該矽橋包含： 具有設置於其上之一下絕緣層的一矽基板，該矽基板有一周界； 設置於該下絕緣層上的一金屬化結構，該金屬化結構包含設置於一介電材料堆疊中的傳導接線； 設置於在該金屬化結構上方之一平面中的第一複數個及第二複數個傳導墊，其中該金屬化結構之該傳導接線使該等第一複數個傳導墊與該等第二複數個傳導墊電氣連接；以及 設置於該等第一複數個及該等第二複數個傳導墊上的一上絕緣層，該上絕緣層具有與該矽基板之該周界實質相同的一周界，其中該上絕緣層具有設置於其中的多個孔，該等多個孔暴露出該等第一複數個及該等第二複數個傳導墊的傳導墊；以及 第一及第二相鄰半導體晶粒，其等設置於該半導體封裝基板上且透過設置於該上絕緣層中之該等多個孔而分別直接電氣耦合至該矽橋的該等第一複數個及該等第二複數個傳導墊，該第一及該第二相鄰半導體晶粒藉由該矽橋之該金屬化結構的該傳導接線而互相電氣耦合。
  19. 如請求項18所述之半導體封裝，其中該第一半導體晶粒為一記憶體晶粒，且該第二半導體晶粒為一邏輯晶粒。
  20. 如請求項18所述之半導體封裝，其中該矽橋的該上絕緣層為從下列化合物組成之群組選出的一層氮化矽：富矽氮化矽層、貧矽氮化矽層及化學計量氮化矽層(Si3 N4 )，且其中該層氮化矽具有約在75至150奈米的範圍內的厚度。
  21. 如請求項18所述之半導體封裝，其中該矽橋之該等第一複數個及該等第二複數個傳導墊具有約2微米的厚度，且其中該等第一複數個及該等第二複數個傳導墊包含銅。
  22. 如請求項18所述之半導體封裝，其中該矽橋的該金屬化結構包含設置於該下絕緣層上的一最下面金屬線層、由設置於該最下面金屬線層上之交替的金屬線層及通孔層組成的數個中間層、以及設置於由交替的金屬線層及通孔層組成之該等中間層上的一最上面金屬線層。
  23. 如請求項22所述之半導體封裝，其中該矽橋的該等第一複數個及該等第二複數個傳導墊係設置於包含數個終端通孔結構的一層上，，該等終端通孔結構係設置於一中間絕緣層之中，且其中該等終端通孔結構使該等第一複數個及該等第二複數個傳導墊耦合至該矽橋之該金屬化結構的該最上面金屬線層。
  24. 如請求項18所述之半導體封裝，其中該矽橋的該等第一複數個及該等第二複數個傳導墊係設置於該矽橋的一氧化矽層中。
  25. 如請求項18所述之半導體封裝，其中該矽橋的該矽基板沒有設置於其中的半導體裝置。
TW105126483A 2015-10-29 2016-08-19 針對用於半導體封裝的矽橋的傳導墊層之交替表面 TWI689072B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/US15/58069 2015-10-29
PCT/US2015/058069 WO2017074390A1 (en) 2015-10-29 2015-10-29 Alternative surfaces for conductive pad layers of silicon bridges for semiconductor packages

Publications (2)

Publication Number Publication Date
TW201719843A TW201719843A (zh) 2017-06-01
TWI689072B true TWI689072B (zh) 2020-03-21

Family

ID=58630863

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105126483A TWI689072B (zh) 2015-10-29 2016-08-19 針對用於半導體封裝的矽橋的傳導墊層之交替表面

Country Status (4)

Country Link
US (3) US10177083B2 (zh)
DE (1) DE112015007068T5 (zh)
TW (1) TWI689072B (zh)
WO (1) WO2017074390A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10641911B2 (en) * 2015-12-02 2020-05-05 Shenzhen Xpectvision Technology Co., Ltd. Packaging methods of semiconductor X-ray detectors
US10497689B2 (en) * 2017-08-04 2019-12-03 Mediatek Inc. Semiconductor package assembly and method for forming the same
JP2019169215A (ja) * 2018-03-22 2019-10-03 株式会社東芝 ディスク装置のフレキシブル配線基板およびこれを備えるディスク装置
KR102530320B1 (ko) * 2018-11-21 2023-05-09 삼성전자주식회사 반도체 패키지
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11094662B1 (en) 2020-02-03 2021-08-17 Nanya Technology Corporation Semiconductor assembly and method of manufacturing the same
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
US11869872B2 (en) * 2021-08-05 2024-01-09 Institute of semiconductors, Guangdong Academy of Sciences Chip stack packaging structure and chip stack packaging method

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140042612A1 (en) * 2012-08-07 2014-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Methods of Manufacture Thereof
TW201419485A (zh) * 2012-11-14 2014-05-16 Taiwan Semiconductor Mfg 半導體晶粒封裝與其形成方法
US20140174807A1 (en) * 2012-12-20 2014-06-26 Mihir K. Roy High density organic bridge device and method
US20140252599A1 (en) * 2013-03-08 2014-09-11 Xilinx, Inc. Substrate-less interposer technology for a stacked silicon interconnect technology (ssit) product
US20140264791A1 (en) * 2013-03-14 2014-09-18 Mathew J. Manusharow Direct external interconnect for embedded interconnect bridge package
US20150091179A1 (en) * 2013-09-27 2015-04-02 Qualcomm Mems Technologies, Inc. Semiconductor device with via bar
US20150200179A1 (en) * 2012-11-09 2015-07-16 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
TW201533862A (zh) * 2014-02-13 2015-09-01 Taiwan Semiconductor Mfg Co Ltd 封裝的半導體元件、層疊封裝元件以及封裝半導體元件的方法
TW201539678A (zh) * 2014-01-24 2015-10-16 Taiwan Semiconductor Mfg Co Ltd 封裝半導體裝置以及形成封裝半導體裝置之方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8773866B2 (en) 2010-12-10 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Radio-frequency packaging with reduced RF loss
JP5849478B2 (ja) * 2011-07-11 2016-01-27 富士通セミコンダクター株式会社 半導体装置および試験方法
US9202803B2 (en) * 2014-03-28 2015-12-01 Intel Corporation Laser cavity formation for embedded dies or components in substrate build-up layers
US20150364422A1 (en) * 2014-06-13 2015-12-17 Apple Inc. Fan out wafer level package using silicon bridge
US9385110B2 (en) * 2014-06-18 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9640521B2 (en) * 2014-09-30 2017-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die package with bridge layer and method for making the same
US9595496B2 (en) * 2014-11-07 2017-03-14 Qualcomm Incorporated Integrated device package comprising silicon bridge in an encapsulation layer
KR102295103B1 (ko) * 2015-02-24 2021-08-31 삼성전기주식회사 회로기판 및 회로기판 조립체
US9595494B2 (en) * 2015-05-04 2017-03-14 Qualcomm Incorporated Semiconductor package with high density die to die connection and method of making the same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140042612A1 (en) * 2012-08-07 2014-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Methods of Manufacture Thereof
US20150200179A1 (en) * 2012-11-09 2015-07-16 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
TW201419485A (zh) * 2012-11-14 2014-05-16 Taiwan Semiconductor Mfg 半導體晶粒封裝與其形成方法
US20140174807A1 (en) * 2012-12-20 2014-06-26 Mihir K. Roy High density organic bridge device and method
US20140252599A1 (en) * 2013-03-08 2014-09-11 Xilinx, Inc. Substrate-less interposer technology for a stacked silicon interconnect technology (ssit) product
US20140264791A1 (en) * 2013-03-14 2014-09-18 Mathew J. Manusharow Direct external interconnect for embedded interconnect bridge package
US20150091179A1 (en) * 2013-09-27 2015-04-02 Qualcomm Mems Technologies, Inc. Semiconductor device with via bar
TW201539678A (zh) * 2014-01-24 2015-10-16 Taiwan Semiconductor Mfg Co Ltd 封裝半導體裝置以及形成封裝半導體裝置之方法
TW201533862A (zh) * 2014-02-13 2015-09-01 Taiwan Semiconductor Mfg Co Ltd 封裝的半導體元件、層疊封裝元件以及封裝半導體元件的方法

Also Published As

Publication number Publication date
US20240071884A1 (en) 2024-02-29
WO2017074390A1 (en) 2017-05-04
US20190131229A1 (en) 2019-05-02
US11848259B2 (en) 2023-12-19
US20180226330A1 (en) 2018-08-09
US10177083B2 (en) 2019-01-08
TW201719843A (zh) 2017-06-01
DE112015007068T5 (de) 2018-09-13

Similar Documents

Publication Publication Date Title
TWI689072B (zh) 針對用於半導體封裝的矽橋的傳導墊層之交替表面
TWI704657B (zh) 針對用於半導體封裝之矽橋的無金屬框設計
TWI757526B (zh) 具有橫向偏移堆疊之半導體晶粒之半導體裝置及製造其之方法
US9607947B2 (en) Reliable microstrip routing for electronics components
US9391013B2 (en) 3D integrated circuit package with window interposer
US10381326B2 (en) Structure and method for integrated circuits packaging with increased density
US8916981B2 (en) Epoxy-amine underfill materials for semiconductor packages
TWI508242B (zh) 帶有貫穿模具第一層級互連體之三維積體電路封裝
TW201826461A (zh) 堆疊型晶片封裝結構
TWI496270B (zh) 半導體封裝件及其製法
TWI710070B (zh) 用於半導體封裝體之致能矽橋線內測試的防護環設計
JP2012160707A (ja) 積層半導体チップ、半導体装置およびこれらの製造方法
TWI814050B (zh) 具有用於晶粒堆疊信號路由之再分配結構之半導體總成
US20230141447A1 (en) Semiconductor package, and method of manufacturing the same
US20230317585A1 (en) Package structure and manufacturing method thereof