KR20210020640A - 반도체 패키지 - Google Patents

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KR20210020640A
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semiconductor chip
semiconductor
chip
substrate
pads
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최윤석
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
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    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
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Abstract

반도체 패키지는 하부 구조체, 상기 하부 구조체 상의 제1 반도체 칩, 상기 하부 구조체와 상기 제1 반도체 칩 사이에 배치되는 제2 반도체 칩 및 상기 하부 구조체와 상기 제1 반도체 칩 사이에 배치되고, 상기 제2 반도체 칩의 일 측에 배치되는 복수의 도전 필라들을 포함한다. 상기 제2 반도체 칩 및 상기 도전 필라들은 상기 제1 반도체 칩의 제1 면에 연결되고, 상기 제1 반도체 칩은 상기 제1 면이 상기 하부 구조체를 향하도록 배치된다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 대한 것으로, 보다 상세하게는 적층 반도체 패키지에 대한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달에 따라 전자 기기의 소형화, 경량화, 및 다기능화가 요구되고 있고, 이에 따라, 하나의 반도체 패키지 내에 복수의 반도체 칩들을 적층한 적층 반도체 패키지에 대한 다양한 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 복수의 반도체 칩들의 적층이 용이하고 우수한 신뢰성을 갖는 반도체 패키지를 제공하는데 있다.
본 발명에 따른 반도체 패키지는 제1 반도체 칩, 상기 제1 반도체 칩의 제1 면 상에 배치되는 제2 반도체 칩, 및 상기 제1 반도체 칩의 상기 제1 면 상에서 상기 제2 반도체 칩의 일 측에 배치되는 복수의 도전 필라들을 포함할 수 있다. 상기 제1 반도체 칩은 제1 회로층을 포함하고, 상기 제1 회로층은 상기 제1 반도체 칩의 상기 제1 면에 인접할 수 있다. 상기 제2 반도체 칩 및 상기 도전 필라들은 상기 제1 반도체 칩의 상기 제1 면에 연결될 수 있다.
본 발명에 따른 반도체 패키지는 제1 반도체 칩, 상기 제1 반도체 칩의 제1 면 상에 배치되고 수평적으로 서로 이격되는 복수의 제2 반도체 칩들, 및 상기 제1 반도체 칩의 상기 제1 면 상에 상기 복수의 제2 반도체 칩들 사이에 배치되는 복수의 도전 필라들을 포함할 수 있다. 상기 복수의 제2 반도체 칩들 및 상기 복수의 도전 필라들은 상기 제1 반도체 칩의 상기 제1 면에 연결될 수 있다.
본 발명의 개념에 따르면, 상대적으로 큰 폭을 갖는 제1 반도체 칩이 반도체 패키지의 상부에 배치될 수 있다. 이에 따라, 상기 제1 반도체 칩으로부터 발생되는 열이 외부로 쉽게 방출될 수 있다. 더하여, 상기 반도체 패키지는 상기 제1 반도체 칩을 하부 구조체에 전기적으로 연결시키기 위한 도전 필라들을 포함할 수 있다. 상기 제1 반도체 칩이 상기 도전 필라들을 통해 상기 하부 구조체에 전기적으로 연결됨에 따라, 상기 제1 반도체 칩을 관통하는 관통 전극이 요구되지 않을 수 있다. 따라서, 복수의 반도체 칩들의 적층이 용이하고 우수한 신뢰성을 갖는 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지(1000)의 평면도이다.
도 2는 도 1의 I-I'에 따른 단면도이다.
도 3 내지 도 7은 본 발명의 일부 실시예들에 따른 반도체 패키지(1000)의 다양한 변형예들을 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다.
도 8 내지 도 10은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 11 내지 도 12는 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 13 내지 도 16은 본 발명의 일부 실시예들에 따른 반도체 패키지(1000)의 다양한 변형예들을 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다.
도 17은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도이다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도이다.
도 19는 본 발명의 일부 실시예들에 따른 반도체 패키지(1100)를 나타내는 단면도이다.
도 20은 본 발명의 일부 실시예들에 따른 반도체 패키지(1200)를 나타내는 단면도이다.
도 21은 본 발명의 일부 실시예들에 따른 반도체 패키지(1300)를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지(1000)의 평면도이다. 도 2는 도 1의 I-I'에 따른 단면도이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 제1 반도체 칩(400)이 배치될 수 있다. 상기 제1 반도체 칩(400)은 서로 대향하는 제1 면(400S1) 및 제2 면(400S2)을 가질 수 있고, 상기 제1 면(400S1)에 인접하는 제1 회로층(420)을 포함할 수 있다. 상기 제1 회로층(420)은 집적회로들을 포함할 수 있다. 상기 제1 반도체 칩(400)은 상기 제1 면(400S1)이 상기 기판(100)의 상면(100U)을 향하도록 배치될 수 있다. 상기 제1 반도체 칩(400)은 상기 제1 면(400S1)에 배치되는 제1 칩 패드들(410)을 포함할 수 있다. 상기 제1 칩 패드들(410)은 도전성 물질을 포함할 수 있다. 상기 제1 반도체 칩(400)은 로직 칩 또는 메모리 칩일 수 있다.
상기 기판(100)은 일 예로, 인쇄회로기판(PCB)일 수 있다. 상기 기판(100)은 기판 패드들(110)을 포함할 수 있고, 상기 기판 패드들(110)은 상기 기판(100)의 상기 상면(100U) 상에 배치될 수 있다. 상기 기판 패드들(110)은 도전성 물질을 포함할 수 있다. 외부 단자들(미도시)이 상기 기판(100)의 하면(100L) 상에 배치될 수 있고, 상기 기판 패드들(110)은 상기 기판(100) 내 내부 배선들을 통해 상기 외부 단자들에 전기적으로 연결될 수 있다.
제2 반도체 칩(200)이 상기 기판(100)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있다. 상기 제2 반도체 칩(200)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1) 상에 배치될 수 있고, 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 연결될 수 있다. 일부 실시예들에 따르면, 복수의 제2 반도체 칩들(200)이 상기 기판(100)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있다. 상기 복수의 제2 반도체 칩들(200)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1) 상에 배치될 수 있고, 상기 제1 면(400S1)에 평행한 제1 방향(D1)을 따라 수평적으로 서로 이격될 수 있다. 상기 복수의 제2 반도체 칩들(200)의 각각은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 연결될 수 있다.
상기 제2 반도체 칩(200)은 서로 대향하는 제3 면(200S3) 및 제4 면(200S4)을 포함할 수 있고, 상기 제3 면(200S3)에 인접하는 제2 회로층(220)을 포함할 수 있다. 상기 제2 회로층(220)은 집적회로들을 포함할 수 있다. 상기 제2 반도체 칩(200)은 상기 제3 면(200S3)이 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)과 마주하도록 배치될 수 있다. 상기 제2 반도체 칩(200)은 상기 제3 면(200S3)에 배치되는 제2 칩 패드들(210)을 포함할 수 있다. 상기 제2 칩 패드들(210)은 도전성 물질을 포함할 수 있다.
연결부들(310)이 상기 제1 반도체 칩(400)과 상기 제2 반도체 칩(200) 사이에 배치될 수 있고, 상기 제2 칩 패드들(210)에 각각 연결될 수 있다. 상기 연결부들(310)은 상기 제1 반도체 칩(400)의 상기 제1 칩 패드들(410) 중 대응하는 제1 칩 패드들(410)에 각각 연결될 수 있다. 상기 연결부들(310)은 도전성 물질을 포함할 수 있고, 솔더볼, 범프, 및 필라 중에서 적어도 하나의 형상을 가질 수 있다. 상기 제2 반도체 칩(200)은 상기 제2 칩 패드들(210), 상기 연결부들(310), 및 상기 대응하는 제1 칩 패드들(410)을 통해 상기 제1 반도체 칩(400)에 전기적으로 연결될 수 있다. 상기 제2 반도체 칩(200)의 상기 제4 면(200S4)은 상기 기판(100)의 상면(100U)과 마주할 수 있고, 상기 기판(100)의 상면(100U)으로부터 이격될 수 있다.
상기 제2 반도체 칩(200)은 로직 칩 또는 메모리 칩일 수 있다. 일 예로, 상기 제1 반도체 칩(400)은 로직 칩일 수 있고, 상기 제2 반도체 칩(200)은 메모리 칩일 수 있다. 일부 실시예들에 따르면, 상기 복수의 제2 반도체 칩들(200) 중 적어도 하나는 수동 소자(일 예로, 캐패시터)로 대체될 수도 있다.
상기 제1 반도체 칩(400) 및 상기 제2 반도체 칩(200)의 각각은 상기 제1 방향(D1)에 따른 폭을 가질 수 있다. 상기 제1 반도체 칩(400)의 폭(400W)은 상기 제2 반도체 칩(200)의 폭(200W)보다 클 수 있다. 일부 실시예들에 따르면, 상기 제1 반도체 칩(400)의 상기 폭(400W)은 상기 복수의 제2 반도체 칩들(200)의 폭들(200W)의 합보다 클 수 있다.
복수의 도전 필라들(300)이 상기 기판(100)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있다. 상기 도전 필라들(300)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1) 상에서 상기 제2 반도체 칩(200)의 적어도 일 측에 배치될 수 있다. 일부 실시예들에 따르면, 상기 도전 필라들(300)은 상기 복수의 제2 반도체 칩들(200) 사이에 배치될 수 있다. 상기 도전 필라들(300)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1) 상에서 상기 제1 방향(D1)을 따라 수평적으로 서로 이격될 수 있다. 상기 도전 필라들(300)의 각각은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 연결될 수 있다. 일 예로, 상기 도전 필라들(300)은 상기 제1 반도체 칩(400)의 상기 제1 칩 패드들(410) 중 대응하는 제1 칩 패드들(410)에 각각 연결될 수 있다. 상기 도전 필라들(300)은 금속(일 예로, 구리)을 포함할 수 있다.
상기 제2 반도체 칩(200) 및 상기 도전 필라들(300)의 각각은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 수직한 제2 방향(D2)에 따른 높이를 가질 수 있다. 일부 실시예들에 따르면, 상기 도전 필라들(300)의 각각의 높이(300H)는 상기 제2 반도체 칩(200)의 높이(200H)보다 클 수 있다. 상기 도전 필라들(300)의 각각의 일 면(300S)은 상기 기판(100)의 상면(100U)과 마주할 수 있고, 상기 기판(100)의 상면(100U)으로부터 이격될 수 있다. 상기 도전 필라들(300)의 각각의 상기 면(300S)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)으로부터 상기 제2 반도체 칩(200)의 상기 제4 면(200S4)과 실질적으로 동일한 레벨에 위치할 수 있다.
몰드막(350)이 상기 기판(100)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있고, 상기 제2 반도체 칩(200) 및 상기 도전 필라들(300)의 측면들을 덮을 수 있다. 상기 몰드막(350)은 상기 제1 반도체 칩(400)과 상기 제2 반도체 칩(200) 사이로 연장되어 상기 연결부들(310)을 덮을 수 있다. 일부 실시예들에 따르면, 상기 몰드막(350)은 상기 기판(100)의 상면(100U)으로부터 이격될 수 있고, 상기 몰드막(350)의 일 면(350S)은 상기 제2 반도체 칩(200)의 상기 제4 면(200S4), 및 상기 도전 필라들(300)의 각각의 상기 면(300S)과 실질적으로 공면을 이룰 수 있다. 상기 제2 반도체 칩(200)의 상기 제4 면(200S4), 및 상기 도전 필라들(300)의 각각의 상기 면(300S)은 상기 몰드막(350)에 의해 덮이지 않고 노출될 수 있다. 상기 몰드막(350)은 절연 물질(일 예로, 에폭시계 몰딩 컴파운드)를 포함할 수 있다.
복수의 범프들(320)이 상기 기판(100)과 상기 도전 필라들(300) 사이에 배치될 수 있고, 상기 도전 필라들(300)에 연결될 수 있다. 상기 도전 필라들(300)의 각각은 상기 몰드막(350)을 관통하여 상기 범프들(320) 중 대응하는 범프(320)에 연결될 수 있다. 상기 범프들(320)은 상기 기판 패드들(110)에 연결될 수 있다. 상기 도전 필라들(300)의 각각은 상기 대응하는 범프(320)를 통해 상기 기판(100)에 연결될 수 있다. 상기 범프들(320)은 도전성 물질을 포함할 수 있다.
상기 제1 반도체 칩(400)은 상기 도전 필라들(300)을 통해 상기 기판(100)에 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 제2 반도체 칩(200)은 상기 기판(100)으로부터 이격될 수 있다. 이 경우, 상기 제2 반도체 칩(200)은 상기 제1 반도체 칩(400) 내 내부 배선을 통해 상기 도전 필라들(300) 중 대응하는 도전 필라(300)에 연결될 수 있고, 상기 대응하는 도전 필라(300)를 통해 상기 기판(100)에 전기적으로 연결될 수 있다.
본 발명의 개념에 따르면, 반도체 패키지(1000)는 상기 기판(100) 상에 적층된 상기 제1 반도체 칩(400) 및 상기 제2 반도체 칩(200)을 포함할 수 있다. 상기 제2 반도체 칩(200)보다 큰 폭을 갖는 상기 제1 반도체 칩(400)은 상기 반도체 패키지(1000)의 상부에 배치될 수 있다. 이에 따라, 상기 제1 반도체 칩(400)으로부터 발생되는 열이 외부로 쉽게 방출될 수 있다. 더하여, 상기 반도체 패키지(1000)는 상기 제1 반도체 칩(400)을 상기 기판(100)에 전기적으로 연결시키기 위한 상기 도전 필라들(300)을 포함할 수 있다. 상기 제1 반도체 칩(400)이 상기 도전 필라들(300)을 통해 상기 기판(100)에 전기적으로 연결됨에 따라, 상기 제1 반도체 칩(400)을 관통하는 관통 전극이 요구되지 않을 수 있다. 따라서, 복수의 반도체 칩들의 적층이 용이하고 우수한 신뢰성을 갖는 반도체 패키지가 제공될 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 반도체 패키지(1000)의 일 변형예를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 3을 참조하면, 언더필막(370)이 상기 제1 반도체 칩(400)과 상기 제2 반도체 칩(200) 사이에 배치될 수 있고, 상기 연결부들(310)을 덮을 수 있다. 상기 언더필막(370)은 상기 제2 반도체 칩(200)의 상기 제3 면(200S3)을 덮을 수 있고, 상기 연결부들(310) 사이를 채울 수 있다. 상기 언더필막(370)은 상기 제2 반도체 칩(200)의 상기 제3 면(200S3) 상에 국소적으로 제공될 수 있고, 상기 몰드막(350)과 접할 수 있다. 상기 언더필막(370)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
도 4는 본 발명의 일부 실시예들에 따른 반도체 패키지(1000)의 일 변형예를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 4를 참조하면, 상기 제2 반도체 칩(200)은 상기 제3 면(200S3)이 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)과 마주하도록 배치될 수 있고, 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 연결될 수 있다. 상기 제2 반도체 칩(200)의 상기 제4 면(200S4)은 상기 기판(100)의 상면(100U)과 마주할 수 있고, 상기 기판(100)의 상면(100U)으로부터 이격될 수 있다. 상기 도전 필라들(300)의 각각의 일 면(300S)은 상기 기판(100)의 상면(100U)과 마주할 수 있고, 상기 기판(100)의 상면(100U)으로부터 이격될 수 있다. 일부 실시예들에 따르면, 상기 도전 필라들(300)의 각각의 상기 면(300S)은 상기 제2 반도체 칩(200)의 상기 제4 면(200S4)보다 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)으로부터 멀리 위치할 수 있다.
일부 실시예들에 따르면, 상기 몰드막(350)은 상기 제2 반도체 칩(200) 및 상기 도전 필라들(300)의 측면들을 덮을 수 있고, 상기 제2 반도체 칩(200)의 상기 제4 면(200S4)을 덮을 수 있다. 상기 제2 반도체 칩(200)은 상기 몰드막(350)에 의해 밀봉될 수 있다. 상기 몰드막(350)은 상기 기판(100)의 상면(100U)으로부터 이격될 수 있고, 상기 몰드막(350)의 일 면(350S)은 상기 도전 필라들(300)의 각각의 상기 면(300S)과 실질적으로 공면을 이룰 수 있다.
도 5는 본 발명의 일부 실시예들에 따른 반도체 패키지(1000)의 일 변형예를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 5를 참조하면, 상기 제2 반도체 칩(200)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1) 상에 배치될 수 있고, 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 연결될 수 있다. 상기 제2 반도체 칩(200)의 상기 제3 면(200S3)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)과 마주할 수 있고, 상기 제2 반도체 칩(200)의 상기 제4 면(200S4)은 상기 기판(100)의 상면(100U)과 마주할 수 있다. 일부 실시예들에 따르면, 도 2를 참조하여 설명한, 상기 제2 반도체 칩(200)의 상기 제2 회로층(220)은 상기 제2 반도체 칩(200)의 상기 제3 면(200S3)에 인접하거나, 또는 상기 제2 반도체 칩(200)의 상기 제4 면(200S4)에 인접할 수 있다.
관통 전극들(230)이 상기 제2 반도체 칩(200) 내에 배치될 수 있고, 도전 패드들(240)이 상기 제2 반도체 칩(200)의 상기 제4 면(200S4) 상에 배치될 수 있다. 상기 관통 전극들(230)의 각각은 상기 제2 반도체 칩(200)을 관통하여 상기 제2 칩 패드들(210) 중 대응하는 제2 칩 패드(210), 및 상기 도전 패드들(240) 중 대응하는 도전 패드(240)에 연결될 수 있다. 상기 관통 전극들(230) 및 상기 도전 패드들(240)을 도전성 물질을 포함할 수 있다.
상기 도전 패드들(240)의 각각의 일 면(240S)은 상기 기판(100)의 상면(100U)과 마주할 수 있고, 상기 기판(100)의 상면(100U)으로부터 이격될 수 있다. 상기 도전 필라들(300)의 각각의 일 면(300S)은 상기 기판(100)의 상면(100U)과 마주할 수 있고, 상기 기판(100)의 상면(100U)으로부터 이격될 수 있다. 상기 도전 패드들(240)의 각각의 상기 면(240S)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)으로부터 상기 도전 필라들(300)의 각각의 상기 면(300S)과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 몰드막(350)이 상기 제2 반도체 칩(200) 및 상기 도전 필라들(300)의 측면들을 덮을 수 있고, 상기 제2 반도체 칩(200)의 상기 제4 면(200S4) 상으로 연장되어 상기 도전 패드들(240)을 덮을 수 있다. 상기 몰드막(350)은 상기 기판(100)의 상면(100U)으로부터 이격될 수 있고, 상기 몰드막(350)의 일 면(350S)은 상기 도전 패드들(240)의 상기 면들(240S) 및 상기 도전 필라들(300)의 상기 면들(300S)과 실질적으로 공면을 이룰 수 있다. 상기 도전 패드들(240)의 상기 면들(240S) 및 상기 도전 필라들(300)의 상기 면들(300S)은 상기 몰드막(350)에 의해 덮이지 않고 노출될 수 있다.
상기 복수의 범프들(320)이 상기 기판(100)과 상기 도전 필라들(300) 사이, 및 상기 기판(100)과 상기 도전 패드들(240) 사이에 배치될 수 있고, 상기 도전 필라들(300) 및 상기 도전 패드들(240)에 연결될 수 있다. 상기 범프들(320)은 상기 기판 패드들(110)에 연결될 수 있다. 상기 도전 필라들(300) 및 상기 도전 패드들(240)의 각각은 상기 범프들(320) 중 대응하는 범프(320)를 통해 상기 기판(100)에 연결될 수 있다.
상기 제1 반도체 칩(400)은 상기 도전 필라들(300)을 통해 상기 기판(100)에 전기적으로 연결될 수 있다. 더하여, 상기 관통 전극들(230) 중 적어도 하나는 상기 제1 반도체 칩(400)과 상기 기판(100)의 전기적 연결을 위해 이용될 수 있다. 이 경우, 상기 제1 반도체 칩(400)은 상기 관통 전극들(230) 중 대응하는 관통 전극(230)을 통해 상기 제2 반도체 칩(200)을 거쳐 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 제2 반도체 칩(200)은 상기 관통 전극들(230) 중 대응하는 관통 전극(230)을 통해 상기 기판(100)에 전기적으로 연결될 수 있다.
도 6은 본 발명의 일부 실시예들에 따른 반도체 패키지(1000)의 일 변형예를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 6을 참조하면, 상기 복수의 제2 반도체 칩들(200)이 상기 기판(100)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있다. 상기 복수의 제2 반도체 칩들(200)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1) 상에 배치될 수 있고, 상기 제1 방향(D1)을 따라 수평적으로 서로 이격될 수 있다. 상기 복수의 제2 반도체 칩들(200)의 각각은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 연결될 수 있다. 상기 복수의 제2 반도체 칩들(200)의 각각은 서로 대향하는 상기 제3 면(200S3) 및 상기 제4 면(200S4)을 포함할 수 있다. 상기 복수의 제2 반도체 칩들(200)의 각각의 상기 제3 면(200S3)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)과 마주할 수 있고, 상기 복수의 제2 반도체 칩들(200)의 각각의 상기 제4 면(200S4)은 상기 기판(100)의 상면(100U)과 마주할 수 있다. 상기 복수의 제2 반도체 칩들(200)의 각각은 상기 제2 회로층(220)을 포함할 수 있다. 상기 복수의 제2 반도체 칩들(200) 중 하나(200a)의 상기 제2 회로층(220)은 상기 제3 면(200S3)에 인접하거나, 또는 상기 제4 면(200S4)에 인접할 수 있다. 상기 복수의 제2 반도체 칩들(200) 중 다른 하나(200b)의 상기 제2 회로층(220)은 상기 제3 면(200S3)에 인접할 수 있다.
관통 전극들(230)이 상기 복수의 제2 반도체 칩들(200) 중 상기 하나(200a) 내에 배치될 수 있고, 도전 패드들(240)이 상기 복수의 제2 반도체 칩들(200) 중 상기 하나(200a)의 상기 제4 면(200S4) 상에 배치될 수 있다. 상기 관통 전극들(230)의 각각은 상기 복수의 제2 반도체 칩들(200) 중 상기 하나(200a)를 관통하여 상기 제2 칩 패드들(210) 중 대응하는 제2 칩 패드(210), 및 상기 도전 패드들(240) 중 대응하는 도전 패드(240)에 연결될 수 있다. 상기 관통 전극들(230) 및 상기 도전 패드들(240)은 상기 복수의 제2 반도체 칩들(200) 중 상기 다른 하나(200b)에는 제공되지 않을 수 있다.
상기 도전 패드들(240)의 각각의 일 면(240S)은 상기 기판(100)의 상면(100U)과 마주할 수 있고, 상기 기판(100)의 상면(100U)으로부터 이격될 수 있다. 상기 도전 필라들(300)의 각각의 일 면(300S)은 상기 기판(100)의 상면(100U)과 마주할 수 있고, 상기 기판(100)의 상면(100U)으로부터 이격될 수 있다. 상기 도전 패드들(240)의 각각의 상기 면(240S)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)으로부터 상기 도전 필라들(300)의 각각의 상기 면(300S)과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 복수의 제2 반도체 칩들(200) 중 상기 다른 하나(200b)의 상기 제4 면(200S4)은 상기 기판(100)의 상면(100U)과 마주할 수 있고, 상기 기판(100)의 상면(100U)으로부터 이격될 수 있다. 상기 복수의 제2 반도체 칩들(200) 중 상기 다른 하나(200b)의 상기 제4 면(200S4)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)으로부터 상기 도전 필라들(300)의 각각의 상기 면(300S)과 실질적으로 동일한 레벨에 위치할 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
상기 몰드막(350)이 상기 복수의 제2 반도체 칩들(200) 및 상기 도전 필라들(300)을 덮을 수 있다. 상기 몰드막(350)은 상기 복수의 제2 반도체 칩들(200) 중 상기 하나(200a)의 상기 제4 면(200S4) 상으로 연장되어 상기 도전 패드들(240)을 덮을 수 있다. 상기 몰드막(350)은 상기 기판(100)의 상면(100U)으로부터 이격될 수 있고, 상기 몰드막(350)의 일 면(350S)은 상기 도전 패드들(240)의 상기 면들(240S) 및 상기 도전 필라들(300)의 상기 면들(300S)과 실질적으로 공면을 이룰 수 있다. 상기 도전 패드들(240)의 상기 면들(240S) 및 상기 도전 필라들(300)의 상기 면들(300S)은 상기 몰드막(3500에 의해 덮이지 않고 노출될 수 있다. 일부 실시예들에 따르면, 상기 몰드막(350)의 상기 면(350S)은 상기 복수의 제2 반도체 칩들(200) 중 상기 다른 하나(200b)의 상기 제4 면(200S4)과 실질적으로 공면을 이룰 수 있다. 이 경우, 상기 복수의 제2 반도체 칩들(200) 중 상기 다른 하나(200b)의 상기 제4 면(200S4)은 상기 몰드막(350)에 의해 덮이지 않고 노출될 수 있다.
상기 복수의 범프들(320)이 상기 기판(100)과 상기 도전 필라들(300) 사이, 및 상기 기판(100)과 상기 도전 패드들(240) 사이에 배치될 수 있고, 상기 도전 필라들(300) 및 상기 도전 패드들(240)에 연결될 수 있다. 상기 범프들(320)은 상기 기판 패드들(110)에 연결될 수 있다. 상기 도전 필라들(300) 및 상기 도전 패드들(240)의 각각은 상기 범프들(320) 중 대응하는 범프(320)를 통해 상기 기판(100)에 연결될 수 있다.
상기 제1 반도체 칩(400)은 상기 도전 필라들(300)을 통해 상기 기판(100)에 전기적으로 연결될 수 있다. 더하여, 상기 관통 전극들(230) 중 적어도 하나는 상기 제1 반도체 칩(400)과 상기 기판(100)의 전기적 연결을 위해 이용될 수 있다. 이 경우, 상기 제1 반도체 칩(400)은 상기 관통 전극들(230) 중 대응하는 관통 전극(230)을 통해 상기 복수의 제2 반도체 칩들(200) 중 상기 하나(200a)를 거쳐 상기 기판(100)에 전기적으로 연결될 수 있다.
상기 복수의 제2 반도체 칩들(200) 중 상기 하나(200a)는 상기 관통 전극들(230) 중 대응하는 관통 전극(230)을 통해 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 복수의 제2 반도체 칩들(200) 중 상기 다른 하나(200b)는 상기 관통 전극들(230)을 포함하지 않을 수 있다. 이 경우, 상기 복수의 제2 반도체 칩들(200) 중 상기 다른 하나(200b)는 상기 제1 반도체 칩(400) 내 내부 배선을 통해 상기 도전 필라들(300) 중 대응하는 도전 필라(300)에 연결될 수 있고, 상기 대응하는 도전 필라(300)를 통해 상기 기판(100)에 전기적으로 연결될 수 있다.
도 7은 본 발명의 일부 실시예들에 따른 반도체 패키지(1000)의 일 변형예를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 7을 참조하면, 상기 복수의 제2 반도체 칩들(200)이 상기 기판(100)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있다. 상기 복수의 제2 반도체 칩들(200)이 상기 제1 반도체 칩(400)의 상기 제1 면(400S1) 상에 배치될 수 있고, 상기 제1 방향(D1)을 따라 수평적으로 서로 이격될 수 있다. 상기 복수의 제2 반도체 칩들(200)의 각각은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 연결될 수 있다.
상기 복수의 제2 반도체 칩들(200) 중 하나(200a)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 수직한 상기 제2 방향(D2)을 따라 적층된 복수의 서브 반도체 칩들(202, 204, 206)을 포함할 수 있다. 상기 서브 반도체 칩들(202, 204, 206)의 각각은 로직 칩 또는 메모리 칩일 수 있다. 관통 전극들(230)이 상기 복수의 제2 반도체 칩들(200) 중 상기 하나(200a) 내에 배치될 수 있고, 도전 패드들(240)이 상기 복수의 제2 반도체 칩들(200) 중 상기 하나(200a)의 상기 제4 면(200S4) 상에 배치될 수 있다. 상기 관통 전극들(230)의 각각은 상기 서브 반도체 칩들(202, 204, 206)을 관통할 수 있고, 상기 제2 칩 패드들(210) 중 대응하는 제2 칩 패드(210), 및 상기 도전 패드들(240) 중 대응하는 도전 패드(240)에 연결될 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 반도체 패키지(1000)는 도 1 및 도 6을 참조하여 설명한 반도체 패키지(1000)와 실질적으로 동일하다.
도 8 내지 도 10은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다. 도 1 및 도 2를 참조하여 설명한 반도체 패키지와 중복되는 설명은 생략될 수 있다.
도 8을 참조하면, 복수의 제1 반도체 칩들(400)을 포함하는 웨이퍼(400WF)가 제공될 수 있다. 상기 복수의 제1 반도체 칩들(400)은 제1 회로층들(420)을 각각 포함할 수 있고, 상기 제1 회로층들(420)은 상기 웨이퍼(400WF)의 상면(400U)에 인접하게 배치될 수 있다. 상기 제1 회로층들(420)은 집적회로들을 포함할 수 있다. 상기 복수의 제1 반도체 칩들(400)은 제1 칩 패드들(410)을 포함할 수 있고, 상기 제1 칩 패드들(410)은 상기 웨이퍼(400WF)의 상면(400U)에 인접하게 배치될 수 있다. 상기 제1 칩 패드들(410)은 상기 제1 회로층들(420)에 전기적으로 연결될 수 있다.
복수의 도전 필라들(300)이 상기 웨이퍼(400WF)의 상면(400U) 상에 형성될 수 있다. 칩 실장 영역들(400R)이 상기 웨이퍼(400WF)의 상면(400U) 상에 미리 정의될 수 있고, 상기 도전 필라들(300)은 상기 칩 실장 영역들(400R)을 제외한, 상기 웨이퍼(400WF)의 상면(400U) 상에 형성될 수 있다. 상기 도전 필라들(300)은 상기 제1 칩 패드들(410) 중 대응하는 제1 칩 패드들(410)에 각각 연결될 수 있다. 상기 도전 필라들(300)은 일 예로, 전기 도금 공정을 이용하여 형성될 수 있다. 일 예로, 상기 도전 필라들(300)을 형성하는 것은, 상기 웨이퍼(400WF)의 상면(400U) 상에 상기 도전 필라들(300)이 형성될 영역을 노출하는 개구부들을 갖는 포토 레지스트 패턴을 형성하는 것, 상기 포토 레지스트 패턴 상에 시드층을 형성하는 것, 및 상기 시드층 상에 상기 전기 도금 공정을 수행함으로써 상기 도전 필라들(300)을 형성하는 것을 포함할 수 있다. 상기 도전 필라들(300)이 형성된 후, 상기 포토 레지스트 패턴은 제거될 수 있다.
도 9를 참조하면, 연결부들(310)이 상기 칩 실장 영역들(400R) 내 상기 웨이퍼(400WF)의 상면(400U) 상에 형성될 수 있다. 상기 연결부들(310)은 상기 제1 칩 패드들(410) 중 대응하는 제1 칩 패드들(410) 상에 각각 형성될 수 있고, 상기 대응하는 제1 칩 패드들(410)에 각각 연결될 수 있다.
복수의 제2 반도체 칩들(200)이 상기 칩 실장 영역들(400R) 내에 각각 제공될 수 있다. 상기 제2 반도체 칩들(200)의 각각은 제2 칩 패드들(210)을 포함할 수 있고, 상기 제2 칩 패드들(210)은 상기 제2 반도체 칩들(200)의 각각의 일 면에 인접하게 배치될 수 있다. 상기 제2 반도체 칩들(200)의 각각은 상기 제2 칩 패드들(210)이 상기 연결부들(310) 중 대응하는 연결부들(310)에 각각 접촉하도록 상기 웨이퍼(400WF)의 상면(400U) 상에 제공될 수 있다.
몰드막(350)이 상기 웨이퍼(400WF)의 상면(400U) 상에 형성될 수 있고, 상기 제2 반도체 칩들(200) 및 상기 도전 필라들(300)을 덮을 수 있다. 일부 실시예들에 따르면, 상기 몰드막(350)은 상기 제2 반도체 칩들(200)의 각각과 상기 웨이퍼(400WF) 사이로 연장되어 상기 연결부들(310)을 덮을 수 있다. 상기 몰드막(350)은 상기 연결부들(310) 사이의 공간을 채울 수 있다. 다른 실시예들에 따르면, 상기 몰드막(350)의 형성 전에, 도 3을 참조하여 설명한 상기 언더필막(370)이 상기 제2 반도체 칩들(200)의 각각과 상기 웨이퍼(400WF) 사이의 공간을 채우도록 형성될 수 있고, 상기 연결부들(310)을 덮을 수 있다.
도 10을 참조하면, 상기 몰드막(350) 상에 그라인딩(grinding) 공정을 수행함으로써, 상기 몰드막(350)의 상부가 제거될 수 있다. 상기 그라인딩 공정에 의해 상기 도전 필라들(300)의 각각의 일 면이 노출될 수 있다. 일부 실시예들에 따르면, 상기 제2 반도체 칩들(200)의 각각의 일 면이 상기 그라인딩 공정에 의해 노출될 수 있다. 다른 실시예들에 따르면, 상기 제2 반도체 칩들(200)은 상기 그라인딩 공정에 의해 노출되지 않을 수 있고, 도 4를 참조하여 설명한 바와 같이, 상기 몰드막(350)에 의해 덮일 수 있다.
복수의 범프들(320)이 상기 몰드막(350) 상에 형성될 수 있다. 상기 범프들(320)은 상기 도전 필라들(300) 상에 각각 형성될 수 있고, 상기 도전 필라들(300)에 각각 연결될 수 있다. 상술한 공정들에 의해, 적층 구조체(SS)가 형성될 수 있다. 상기 적층 구조체(SS)는 쏘잉 공정(SP)에 의해 복수의 칩 스택들(CS)로 분리될 수 있다. 상기 웨이퍼(400WF)는 상기 쏘잉 공정(SP)에 의해 상기 복수의 제1 반도체 칩들(400)로 분리될 수 있고, 상기 칩 스택들(CS)은 상기 제1 반도체 칩들(400)을 각각 포함할 수 있다. 상기 칩 스택들(CS)의 각각은 상기 제1 반도체 칩들(400)의 각각 상에 적층된 대응하는 제2 반도체 칩(들)(200), 및 상기 제1 반도체 칩들(400)의 각각 상에 형성된 대응하는 도전 필라들(300)을 포함할 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 칩 스택들(CS) 중 대응하는 칩 스택(CS)이 기판(100) 상에 제공될 수 있다. 상기 기판(100)은 일 예로, 인쇄회로기판(PCB)일 수 있다. 상기 기판(100)은 상기 기판(100)의 상면(100U) 상에 배치된 기판 패드들(110)을 포함할 수 있다. 상기 대응하는 칩 스택(CS)은 상기 범프들(320)이 상기 기판 패드(110) 중 대응하는 기판 패드들(110)에 각각 접촉하도록 상기 기판(100)의 상면(100U) 상에 적층될 수 있다. 상기 기판(100) 및 상기 대응하는 칩 스택(CS)은 반도체 패키지(1000)를 구성할 수 있다.
도 11 내지 도 12는 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다. 도 8 내지 도 10을 참조하여 설명한 반도체 패키지의 제조방법과 차이점을 주로 설명한다.
먼저, 도 8을 참조하여 설명한 바와 같이, 상기 복수의 제1 반도체 칩들(400)을 포함하는 상기 웨이퍼(400WF)가 제공될 수 있고, 상기 복수의 도전 필라들(300)이 상기 웨이퍼(400WF)의 상면(400U) 상에 형성될 수 있다. 상기 도전 필라들(300)은 상기 칩 실장 영역들(400R)을 제외한, 상기 웨이퍼(400WF)의 상면(400U) 상에 형성될 수 있다.
도 11을 참조하면, 연결부들(310)이 상기 칩 실장 영역들(400R) 내 상기 웨이퍼(400WF)의 상면(400U) 상에 형성될 수 있다. 상기 연결부들(310)은 상기 제1 칩 패드들(410) 중 대응하는 제1 칩 패드들(410) 상에 각각 형성될 수 있고, 상기 대응하는 제1 칩 패드들(410)에 각각 연결될 수 있다.
복수의 제2 반도체 칩들(200)이 상기 칩 실장 영역들(400R) 내에 각각 제공될 수 있다. 상기 제2 반도체 칩들(200)의 각각은 제2 칩 패드들(210)을 포함할 수 있고, 상기 제2 칩 패드들(210)은 상기 제2 반도체 칩들(200)의 각각의 일 면에 인접하게 배치될 수 있다. 일부 실시예들에 따르면, 상기 제2 반도체 칩들(200)의 각각은 이를 관통하는 관통 전극들(230)을 포함할 수 있고, 상기 제2 반도체 칩들(200)의 각각의 타면 상에 배치된 도전 패드들(240)을 포함할 수 있다. 상기 관통 전극들(230)은 상기 제2 반도체 칩들(200)의 각각을 관통하여 상기 제2 칩 패드들(210) 및 상기 도전 패드들(240)에 연결될 수 있다. 상기 제2 반도체 칩들(200)의 각각은 상기 제2 칩 패드들(210)이 상기 연결부들(310) 중 대응하는 연결부들(310)에 각각 접촉하도록 상기 웨이퍼(400WF)의 상면(400U) 상에 제공될 수 있다. 몰드막(350)이 상기 웨이퍼(400WF)의 상면(400U) 상에 형성될 수 있고, 상기 제2 반도체 칩들(200) 및 상기 도전 필라들(300)을 덮을 수 있다.
도 12를 참조하면, 상기 몰드막(350) 상에 그라인딩(grinding) 공정을 수행함으로써, 상기 몰드막(350)의 상부가 제거될 수 있다. 상기 그라인딩 공정에 의해 상기 도전 필라들(300)의 각각의 일 면, 및 상기 도전 패드들(240)의 각각의 일 면이 노출될 수 있다. 복수의 범프들(320)이 상기 몰드막(350) 상에 형성될 수 있다. 상기 범프들(320)은 상기 도전 필라들(300) 및 상기 도전 패드들(240) 상에 각각 형성될 수 있고, 상기 도전 필라들(300) 및 상기 도전 패드들(240)에 각각 연결될 수 있다. 상술한 공정들에 의해, 적층 구조체(SS)가 형성될 수 있다. 상기 적층 구조체(SS)는 쏘잉 공정(SP)에 의해 복수의 칩 스택들(CS)로 분리될 수 있다. 이후의 공정은 도 1, 도 2, 도 8 내지 도 10을 참조하여 설명한 반도체 패키지의 제조방법과 실질적으로 동일하다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 패키지(1000)의 일 변형예를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다.
도 1 및 도 13을 참조하면, 상기 제2 반도체 칩(200)의 상기 제2 칩 패드들(210)은 상기 제1 반도체 칩(400)의 상기 제1 칩 패드들(410) 중 대응하는 제1 칩 패드들(410)에 직접 접할 수 있다. 일부 실시예들에 따르면, 도 1 및 도 2를 참조하여 설명한 상기 연결부들(310)은 생략될 수 있다. 상기 제2 반도체 칩(200) 및 상기 도전 필라들(300)의 각각은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 수직한 상기 제2 방향(D2)에 따른 높이를 가질 수 있다. 일부 실시예들에 따르면, 상기 도전 필라들(300)의 각각의 높이(300H)는 상기 제2 반도체 칩(200)의 높이(200H)와 실질적으로 동일할 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 반도체 패키지(1000)는 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 실질적으로 동일하다.
도 14는 본 발명의 일부 실시예들에 따른 반도체 패키지(1000)의 일 변형예를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다.
도 1 및 도 14를 참조하면, 상기 제2 반도체 칩(200)의 상기 제2 칩 패드들(210)은 상기 제1 반도체 칩(400)의 상기 제1 칩 패드들(410) 중 대응하는 제1 칩 패드들(410)에 직접 접할 수 있다. 일부 실시예들에 따르면, 도 1 및 도 2를 참조하여 설명한 상기 연결부들(310)은 생략될 수 있다.
상기 제2 반도체 칩(200) 및 상기 도전 필라들(300)의 각각은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 수직한 상기 제2 방향(D2)에 따른 높이를 가질 수 있다. 일부 실시예들에 따르면, 상기 도전 필라들(300)의 각각의 높이(300H)는 상기 제2 반도체 칩(200)의 높이(200H)보다 클 수 있다. 상기 도전 필라들(300)의 각각의 일 면(300S)은 상기 기판(100)의 상면(100U)과 마주할 수 있고, 상기 기판(100)의 상면(100U)으로부터 이격될 수 있다. 상기 도전 필라들(300)의 각각의 상기 면(300S)은 상기 제2 반도체 칩(200)의 상기 제4 면(200S4)보다 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)으로부터 멀리 위치할 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 반도체 패키지(1000)는 도 1 및 도 4를 참조하여 설명한 반도체 패키지(1000)와 실질적으로 동일하다.
도 15는 본 발명의 일부 실시예들에 따른 반도체 패키지(1000)의 일 변형예를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다.
도 1 및 도 15를 참조하면, 상기 제2 반도체 칩(200)의 상기 제2 칩 패드들(210)은 상기 제1 반도체 칩(400)의 상기 제1 칩 패드들(410) 중 대응하는 제1 칩 패드들(410)에 직접 접할 수 있다. 일부 실시예들에 따르면, 도 1 및 도 2를 참조하여 설명한 상기 연결부들(310)은 생략될 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 반도체 패키지(1000)는 도 1 및 도 5를 참조하여 설명한 반도체 패키지(1000)와 실질적으로 동일하다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 패키지(1000)의 일 변형예를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다.
도 1 및 도 16을 참조하면, 상기 복수의 제2 반도체 칩들(200)이 상기 기판(100)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있다. 상기 복수의 제2 반도체 칩들(200)의 각각은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 연결될 수 있다. 상기 복수의 제2 반도체 칩들(200)의 각각의 상기 제2 칩 패드들(210)은 상기 제1 반도체 칩(400)의 상기 제1 칩 패드들(410) 중 대응하는 제1 칩 패드들(410)에 직접 접할 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 반도체 패키지(1000)는 도 1 및 도 6을 참조하여 설명한 반도체 패키지(1000)와 실질적으로 동일하다.
도 17은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도이다. 도 8 내지 도 10을 참조하여 설명한 반도체 패키지의 제조방법과 차이점을 주로 설명한다.
먼저, 도 8을 참조하여 설명한 바와 같이, 상기 복수의 제1 반도체 칩들(400)을 포함하는 상기 웨이퍼(400WF)가 제공될 수 있고, 상기 복수의 도전 필라들(300)이 상기 웨이퍼(400WF)의 상면(400U) 상에 형성될 수 있다. 상기 도전 필라들(300)은 상기 칩 실장 영역들(400R)을 제외한, 상기 웨이퍼(400WF)의 상면(400U) 상에 형성될 수 있다.
도 17을 참조하면, 복수의 제2 반도체 칩들(200)이 상기 칩 실장 영역들(400R) 내에 각각 제공될 수 있다. 상기 제2 반도체 칩들(200)의 각각은 제2 칩 패드들(210)을 포함할 수 있고, 상기 제2 칩 패드들(210)은 상기 제2 반도체 칩들(200)의 각각의 일 면에 인접하게 배치될 수 있다. 상기 제2 반도체 칩들(200)의 각각은 상기 제2 칩 패드들(210)이 상기 제1 칩 패드들(410) 중 대응하는 제1 칩 패드들(410)에 직접 접촉하도록 상기 웨이퍼(400WF)의 상면(400U) 상에 적층될 수 있다. 상기 제2 반도체 칩들(200)의 각각의 상기 제2 칩 패드들(210)은 열처리 공정에 의해 상기 대응하는 제1 칩 패드들(410)과 결합될 수 있다. 몰드막(350)이 상기 웨이퍼(400WF)의 상면(400U) 상에 형성될 수 있고, 상기 제2 반도체 칩들(200) 및 상기 도전 필라들(300)을 덮을 수 있다. 이후의 공정은 도 1, 도 2, 도 8 내지 도 10을 참조하여 설명한 반도체 패키지의 제조방법과 실질적으로 동일하다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도이다. 도 8 내지 도 10을 참조하여 설명한 반도체 패키지의 제조방법과 차이점을 주로 설명한다.
먼저, 도 8을 참조하여 설명한 바와 같이, 상기 복수의 제1 반도체 칩들(400)을 포함하는 상기 웨이퍼(400WF)가 제공될 수 있고, 상기 복수의 도전 필라들(300)이 상기 웨이퍼(400WF)의 상면(400U) 상에 형성될 수 있다. 상기 도전 필라들(300)은 상기 칩 실장 영역들(400R)을 제외한, 상기 웨이퍼(400WF)의 상면(400U) 상에 형성될 수 있다.
도 18을 참조하면, 복수의 제2 반도체 칩들(200)이 상기 칩 실장 영역들(400R) 내에 각각 제공될 수 있다. 상기 제2 반도체 칩들(200)의 각각은 제2 칩 패드들(210)을 포함할 수 있고, 상기 제2 칩 패드들(210)은 상기 제2 반도체 칩들(200)의 각각의 일 면에 인접하게 배치될 수 있다. 일부 실시예들에 따르면, 상기 제2 반도체 칩들(200)의 각각은 이를 관통하는 관통 전극들(230)을 포함할 수 있고, 상기 제2 반도체 칩들(200)의 각각의 타면 상에 배치된 도전 패드들(240)을 포함할 수 있다. 상기 관통 전극들(230)은 상기 제2 반도체 칩들(200)의 각각을 관통하여 상기 제2 칩 패드들(210) 및 상기 도전 패드들(240)에 연결될 수 있다. 상기 제2 반도체 칩들(200)의 각각은 상기 제2 칩 패드들(210)이 상기 제1 칩 패드들(410) 중 대응하는 제1 칩 패드들(410)에 직접 접촉하도록 상기 웨이퍼(400WF)의 상면(400U) 상에 적층될 수 있다. 상기 제2 반도체 칩들(200)의 각각의 상기 제2 칩 패드들(210)은 열처리 공정에 의해 상기 대응하는 제1 칩 패드들(410)과 결합될 수 있다. 몰드막(350)이 상기 웨이퍼(400WF)의 상면(400U) 상에 형성될 수 있고, 상기 제2 반도체 칩들(200) 및 상기 도전 필라들(300)을 덮을 수 있다. 이후의 공정은 도 1, 도 2, 도 8 내지 도 10을 참조하여 설명한 반도체 패키지의 제조방법과 실질적으로 동일하다.
도 19는 본 발명의 일부 실시예들에 따른 반도체 패키지(1100)를 나타내는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 19를 참조하면, 재배선층(100R) 상에 상기 제1 반도체 칩(400)이 배치될 수 있다. 상기 제1 반도체 칩(400)은 상기 제1 면(400S1)이 상기 재배선층(100R)의 상면(100RU)을 향하도록 배치될 수 있다. 상기 재배선층(110R)은 재배선 패턴들(150)을 포함할 수 있다. 상기 재배선 패턴들(150)은 도전성 물질을 포함할 수 있다. 상기 재배선 패턴들(150) 중 일부는 간략한 도시를 위해 점선으로 표기된다. 상기 재배선층(100R) 및 상기 제1 반도체 칩(400)의 각각은 상기 제1 방향(D1)에 따른 폭을 가질 수 있다. 상기 재배선층(100R)의 폭(100RW)은 상기 제1 반도체 칩(400)의 폭(400W)보다 클 수 있다. 본 명세서에서, 상기 재배선층(110R)은 기판으로 지칭될 수도 있다.
상기 제2 반도체 칩(200)이 상기 재배선층(100R)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있다. 상기 제2 반도체 칩(200)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1) 상에 배치될 수 있고, 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 연결될 수 있다. 일부 실시예들에 따르면, 복수의 제2 반도체 칩들(200)이 상기 재배선층(100R)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있다. 상기 복수의 제2 반도체 칩들(200)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1) 상에 배치될 수 있고, 상기 제1 면(400S1)에 평행한 상기 제1 방향(D1)을 따라 수평적으로 서로 이격될 수 있다. 상기 복수의 제2 반도체 칩들(200)의 각각은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 연결될 수 있다.
일부 실시예들에 따르면, 관통 전극들(230)이 상기 복수의 제2 반도체 칩들(200) 중 적어도 하나 내에 배치될 수 있고, 도전 패드들(240)이 상기 복수의 제2 반도체 칩들(200) 중 상기 적어도 하나의 상기 제4 면(200S4) 상에 배치될 수 있다. 상기 관통 전극들(230)의 각각은 상기 복수의 제2 반도체 칩들(200) 중 상기 적어도 하나를 관통하여 상기 제2 칩 패드들(210) 중 대응하는 제2 칩 패드(210), 및 상기 도전 패드들(240) 중 대응하는 도전 패드(240)에 연결될 수 있다. 일부 실시예들에 따르면, 상기 관통 전극들(230) 및 상기 도전 패드들(240)은 상기 복수의 제2 반도체 칩들(200) 중 다른 하나에는 제공되지 않을 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
상기 복수의 도전 필라들(300)이 상기 재배선층(100R)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있다. 상기 도전 필라들(300)의 각각은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 연결될 수 있다. 일 예로, 상기 도전 필라들(300)은 상기 제1 반도체 칩(400)의 상기 제1 칩 패드들(410) 중 대응하는 제1 칩 패드들(410)에 각각 연결될 수 있다.
상기 몰드막(350)이 상기 재배선층(100R)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있고, 상기 제2 반도체 칩(200) 및 상기 도전 필라들(300)의 측면들을 덮을 수 있다. 상기 몰드막(350)은 상기 복수의 제2 반도체 칩들(200)의 각각의 상기 제4 면(200S4) 상으로 연장되어 상기 제4 면(200S4)을 덮을 수 있다. 상기 몰드막(350)은 상기 복수의 제2 반도체 칩들(200) 중 상기 적어도 하나의 상기 제4 면(200S4) 상으로 연장되어 상기 도전 패드들(240)을 덮을 수 있다. 상기 몰드막(350)은 상기 재배선층(100R)의 상면(100RU)과 접할 수 있다. 상기 도전 필라들(300) 및 상기 도전 패드들(240)의 각각은 상기 몰드막(350)의 적어도 일부를 관통하여 상기 재배선 패턴들(150) 중 대응하는 재배선 패턴(150)에 연결될 수 있다.
상기 복수의 범프들(320)이 상기 재배선층(100R)의 하면(100RL) 상에 배치될 수 있다. 상기 복수의 범프들(320)의 각각은 상기 재배선 패턴들(150) 중 대응하는 재배선 패턴(150)에 연결될 수 있다. 상기 도전 필라들(300) 및 상기 도전 패드들(240)의 각각은 대응하는 재배선 패턴(들)(150)을 통해 상기 복수의 범프들(320) 중 대응하는 범프(320)에 전기적으로 연결될 수 있다.
상기 제1 반도체 칩(400)은 상기 도전 필라들(300)을 통해 상기 재배선층(100R)에 전기적으로 연결될 수 있다. 더하여, 상기 관통 전극들(230) 중 적어도 하나는 상기 제1 반도체 칩(400)과 상기 재배선층(100R)의 전기적 연결을 위해 이용될 수 있다. 이 경우, 상기 제1 반도체 칩(400)은 상기 관통 전극들(230) 중 대응하는 관통 전극(230)을 통해 상기 복수의 제2 반도체 칩들(200) 중 상기 적어도 하나를 거쳐 상기 재배선층(100R)에 전기적으로 연결될 수 있다.
상기 복수의 제2 반도체 칩들(200) 중 상기 적어도 하나는 상기 관통 전극들(230) 중 대응하는 관통 전극(230)을 통해 상기 재배선층(100R)에 전기적으로 연결될 수 있다. 상기 복수의 제2 반도체 칩들(200) 중 상기 다른 하나는 상기 제1 반도체 칩(400) 내 내부 배선을 통해 상기 도전 필라들(300) 중 대응하는 도전 필라(300)에 연결될 수 있고, 상기 대응하는 도전 필라(300)를 통해 상기 재배선층(100R)에 전기적으로 연결될 수 있다.
추가적인 몰드막(500)이 상기 재배선층(110R) 상에 배치되어 상기 제1 반도체 칩(400) 및 상기 몰드막(350)을 덮을 수 있다. 상기 추가적인 몰드막(500)은 상기 제1 반도체 칩(400) 및 상기 몰드막(350)의 측면들을 따라 연장되어 상기 재배선층(100R)의 상면(100RU)과 접할 수 있다. 상기 추가적인 몰드막(500)은 절연 물질(일 예로, 에폭시계 몰딩 컴파운드)를 포함할 수 있다. 일부 실시예들에 따르면, 상기 추가적인 몰드막(500)은 생략될 수도 있다. 본 실시예들에 따른 반도체 패키지(1100)는 팬-아웃 웨이퍼 레벨(fan-out wafer levek) 패키지를 구성할 수 있다.
도 20은 본 발명의 일부 실시예들에 따른 반도체 패키지(1200)를 나타내는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 20을 참조하면, 상기 기판(100) 상에 하부 반도체 칩(600)이 배치될 수 있다. 상기 기판(100)은 일 예로, 인쇄회로기판(PCB)일 수 있다. 상기 기판(100)은 기판 패드들(110)을 포함할 수 있고, 상기 기판 패드들(110)은 상기 기판(100)의 상면(100U) 상에 배치될 수 있다.
상기 하부 반도체 칩(600)은 서로 대향하는 제5 면(600S5) 및 제6 면(600S6)을 가질 수 있고, 상기 제5 면(600S5)에 배치되는 하부 칩 패드들(610)을 포함할 수 있다. 상기 하부 칩 패드들(610)은 도전성 물질을 포함할 수 있다. 상기 하부 반도체 칩(600)은 상기 제6 면(600S6)이 상기 기판(100)의 상면(100U)을 향하도록 배치될 수 있다. 상기 하부 반도체 칩(600)은 로직 칩 또는 메모리 칩일 수 있다.
하부 관통 전극들(650)이 상기 하부 반도체 칩(600) 내에 배치될 수 있고, 하부 범프들(620)이 상기 하부 반도체 칩(600)의 상기 제6 면(600S6) 상에 배치될 수 있다. 상기 하부 관통 전극들(650)의 각각은 상기 하부 반도체 칩(600)을 관통할 수 있고, 상기 하부 칩 패드들(610) 중 대응하는 하부 칩 패드(610), 및 상기 하부 범프들(620) 중 대응하는 하부 범프(620)에 연결될 수 있다. 상기 하부 범프들(620)의 각각은 상기 기판 패드들(110) 중 대응하는 기판 패드(110)에 연결될 수 있다. 상기 하부 관통 전극들(650) 및 상기 하부 범프들(620)은 도전성 물질을 포함할 수 있다.
상기 제1 반도체 칩(400)이 상기 하부 반도체 칩(600) 상에 배치될 수 있다. 상기 제1 반도체 칩(400)은 상기 제1 면(400S1)이 상기 하부 반도체 칩(600)은 상기 제5 면(600S5)을 향하도록 배치될 수 있다. 상기 제2 반도체 칩(200)이 상기 하부 반도체 칩(600)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있다. 상기 제2 반도체 칩(200)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1) 상에 배치될 수 있고, 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 연결될 수 있다. 일부 실시예들에 따르면, 복수의 제2 반도체 칩들(200)이 상기 하부 반도체 칩(600)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있다. 상기 복수의 제2 반도체 칩들(200)은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1) 상에 배치될 수 있고, 상기 제1 면(400S1)에 평행한 상기 제1 방향(D1)을 따라 수평적으로 서로 이격될 수 있다. 상기 복수의 제2 반도체 칩들(200)의 각각은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 연결될 수 있다.
일부 실시예들에 따르면, 관통 전극들(230)이 상기 복수의 제2 반도체 칩들(200) 중 적어도 하나 내에 배치될 수 있고, 도전 패드들(240)이 상기 복수의 제2 반도체 칩들(200) 중 상기 적어도 하나의 상기 제4 면(200S4) 상에 배치될 수 있다. 상기 관통 전극들(230)의 각각은 상기 복수의 제2 반도체 칩들(200) 중 상기 적어도 하나를 관통하여 상기 제2 칩 패드들(210) 중 대응하는 제2 칩 패드(210), 및 상기 도전 패드들(240) 중 대응하는 도전 패드(240)에 연결될 수 있다. 일부 실시예들에 따르면, 상기 관통 전극들(230) 및 상기 도전 패드들(240)은 상기 복수의 제2 반도체 칩들(200) 중 다른 하나에는 제공되지 않을 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
상기 복수의 도전 필라들(300)이 상기 하부 반도체 칩(600)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있다. 상기 도전 필라들(300)의 각각은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 연결될 수 있다. 일 예로, 상기 도전 필라들(300)은 상기 제1 반도체 칩(400)의 상기 제1 칩 패드들(410) 중 대응하는 제1 칩 패드들(410)에 각각 연결될 수 있다.
상기 몰드막(350)이 상기 하부 반도체 칩(600)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있고, 상기 제2 반도체 칩(200) 및 상기 도전 필라들(300)을 덮을 수 있다. 상기 몰드막(350)은 상기 복수의 제2 반도체 칩들(200) 중 상기 적어도 하나의 상기 제4 면(200S4) 상으로 연장되어 상기 도전 패드들(240)을 덮을 수 있다. 상기 몰드막(350)은 상기 하부 반도체 칩(600)의 상기 제5 면(600S5)으로부터 이격될 수 있다.
상기 복수의 범프들(320)이 상기 하부 반도체 칩(600)과 상기 도전 필라들(300) 사이, 및 상기 하부 반도체 칩(600)과 상기 도전 패드들(240) 사이에 배치될 수 있고, 상기 도전 필라들(300) 및 상기 도전 패드들(240)에 연결될 수 있다. 상기 범프들(320)은 상기 하부 반도체 칩(600)의 상기 하부 칩 패드들(610)에 연결될 수 있다. 상기 도전 필라들(300) 및 상기 도전 패드들(240)의 각각은 상기 범프들(320) 중 대응하는 범프(320)를 통해 상기 하부 반도체 칩(600)에 연결될 수 있다.
상기 제1 반도체 칩(400)은 상기 도전 필라들(300)을 통해 상기 하부 반도체 칩(600)에 전기적으로 연결될 수 있다. 상기 관통 전극들(230) 중 적어도 하나는 상기 제1 반도체 칩(400)과 상기 하부 반도체 칩(600)의 전기적 연결을 위해 이용될 수 있다. 이 경우, 상기 제1 반도체 칩(400)은 상기 관통 전극들(230) 중 대응하는 관통 전극(230)을 통해 상기 복수의 제2 반도체 칩들(200) 중 상기 적어도 하나를 거쳐 상기 하부 반도체 칩(600)에 전기적으로 연결될 수 있다. 더하여, 상기 하부 관통 전극들(650) 중 적어도 하나는 상기 제1 반도체 칩(400)과 상기 기판(100)의 전기적 연결을 위해 이용될 수 있다. 이 경우, 상기 제1 반도체 칩(400)은 상기 하부 관통 전극들(650) 중 대응하는 하부 관통 전극(650)을 통해 상기 하부 반도체 칩(600)을 거쳐 상기 기판(100)에 전기적으로 연결될 수 있다.
상기 복수의 제2 반도체 칩들(200) 중 상기 적어도 하나는 상기 관통 전극들(230) 중 대응하는 관통 전극(230)을 통해 상기 하부 반도체 칩(600)에 전기적으로 연결될 수 있다. 상기 복수의 제2 반도체 칩들(200) 중 상기 다른 하나는 상기 제1 반도체 칩(400) 내 내부 배선을 통해 상기 도전 필라들(300) 중 대응하는 도전 필라(300)에 연결될 수 있고, 상기 대응하는 도전 필라(300)를 통해 상기 하부 반도체 칩(600)에 전기적으로 연결될 수 있다. 상기 하부 관통 전극들(650) 중 일부는 상기 복수의 제2 반도체 칩들(200)과 상기 기판(100)의 전기적 연결을 위해 이용될 수 있다. 이 경우, 상기 복수의 제2 반도체 칩들(200)은 상기 하부 관통 전극들(650) 중 대응하는 하부 관통 전극들(650)을 통해 상기 하부 반도체 칩(600)을 거쳐 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 하부 반도체 칩(600)은 상기 하부 관통 전극들(650) 중 대응하는 하부 관통 전극들(650)을 통해 상기 기판(100)에 전기적으로 연결될 수 있다.
도 21은 본 발명의 일부 실시예들에 따른 반도체 패키지(1300)를 나타내는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 21을 참조하면, 하부 반도체 패키지(PKG)가 제공될 수 있다. 상기 하부 반도체 패키지(PKG)는 제1 기판(700), 및 상기 제1 기판(700) 상의 반도체 칩(800)을 포함할 수 있다. 상기 제1 기판(700)은 회로 패턴을 갖는 인쇄회로기판이거나, 재배선층일 수 있다. 상기 제1 기판(700)은 제1 기판 패드들(710)을 포함할 수 있다. 상기 제1 기판 패드들(710)은 도전성 물질을 포함할 수 있다. 상기 반도체 칩(800)은 그 하면에 배치되는 칩 패드들(810)을 포함할 수 있다. 하부 연결부들(820)이 상기 제1 기판(700)과 상기 반도체 칩(800) 사이에 배치될 수 있고, 상기 칩 패드들(810)에 각각 연결될 수 있다. 상기 하부 연결부들(820)은 상기 제1 기판 패드들(710) 중 대응하는 제1 기판 패드들(710)에 연결될 수 있다. 상기 칩 패드들(810) 및 상기 하부 연결부들(820)은 도전성 물질을 포함할 수 있다. 상기 하부 연결부들(820)은 솔더볼, 범프, 및 필라 중에서 적어도 하나의 형상을 가질 수 있다. 상기 반도체 칩(800)은 집적 회로들(미도시)을 포함할 수 있고, 상기 집적 회로들은 상기 반도체 칩(800)의 상기 하면에 인접할 수 있다. 상기 반도체 칩(800)은 로직 칩 또는 메모리 칩일 수 있다.
상기 하부 반도체 패키지(PKG)는 상기 제1 기판(700) 상의 솔더 구조체들(850)을 포함할 수 있다. 상기 솔더 구조체들(850)은 상기 반도체 칩(800)으로부터 수평적으로 이격될 수 있다. 상기 솔더 구조체들(850)은 상기 제1 기판 패드들(710) 중 대응하는 제1 기판 패드들(710)에 연결될 수 있다. 상기 솔더 구조체들(850)은 주석, 납, 은, 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 상기 솔더 구조체들(850)의 각각은 상기 제1 기판(700) 내 내부 배선을 통해 외부 단자 또는 상기 반도체 칩(800)에 전기적으로 연결될 수 있다.
상기 하부 반도체 패키지(PKG)는 상기 반도체 칩(800) 상에 배치되는 제2 기판(900)을 포함할 수 있다. 상기 제2 기판(900)은 일 예로, 인터포저 기판일 수 있다. 상기 제2 기판(900)은 상기 제2 기판(900)의 하면에 배치되는 제1 패드들(910), 및 상기 제2 기판(900)의 상면에 배치되는 제2 패드들(920)을 포함할 수 있다. 배선들이 상기 제2 기판(900) 내에 제공되어 상기 제1 패드들(910) 및 상기 제2 패드들(920)을 서로 전기적으로 연결할 수 있다. 상기 제1 패드들(910) 및 상기 제2 패드들(920)은 도전성 물질(일 예로, 구리 또는 알루미늄과 같은 금속)을 포함할 수 있다. 상기 솔더 구조체들(850)은 상기 제1 패드들(910)에 연결될 수 있다. 상기 제2 기판(900)은 상기 솔더 구조체들(850)을 통해 상기 제1 기판(700) 및 상기 반도체 칩(800)에 전기적으로 연결될 수 있다.
상기 하부 반도체 패키지(PKG)는 상기 제1 기판(700)과 상기 제2 기판(900) 사이의 하부 몰드막(860)을 포함할 수 있다. 상기 하부 몰드막(860)은 상기 반도체 칩(800) 및 상기 솔더 구조체들(850)을 덮을 수 있다. 상기 하부 몰드막(860)은 상기 제1 기판(700)과 상기 반도체 칩(800) 사이로 연장되어 상기 하부 연결부들(820)을 밀봉할 수 있다. 상기 하부 몰드막(860)은 절연 물질(일 예로, 에폭시계 몰딩 컴파운드)를 포함할 수 있다.
상기 제1 반도체 칩(400)이 상기 하부 반도체 패키지(PKG)의 상기 제2 기판(900) 상에 배치될 수 있다. 상기 제1 반도체 칩(400)은 상기 제1 면(400S1)이 상기 제2 기판(900)을 향하도록 배치될 수 있다. 상기 제2 반도체 칩(200)이 상기 제2 기판(900)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있다. 일부 실시예들에 따르면, 복수의 제2 반도체 칩들(200)이 상기 제2 기판(900)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있다.
일부 실시예들에 따르면, 관통 전극들(230)이 상기 복수의 제2 반도체 칩들(200) 중 적어도 하나 내에 배치될 수 있고, 도전 패드들(240)이 상기 복수의 제2 반도체 칩들(200) 중 상기 적어도 하나의 상기 제4 면(200S4) 상에 배치될 수 있다. 상기 관통 전극들(230)의 각각은 상기 복수의 제2 반도체 칩들(200) 중 상기 적어도 하나를 관통하여 상기 제2 칩 패드들(210) 중 대응하는 제2 칩 패드(210), 및 상기 도전 패드들(240) 중 대응하는 도전 패드(240)에 연결될 수 있다. 일부 실시예들에 따르면, 상기 관통 전극들(230) 및 상기 도전 패드들(240)은 상기 복수의 제2 반도체 칩들(200) 중 다른 하나에는 제공되지 않을 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
상기 복수의 도전 필라들(300)이 상기 제2 기판(900)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있다. 상기 도전 필라들(300)의 각각은 상기 제1 반도체 칩(400)의 상기 제1 면(400S1)에 연결될 수 있다. 일 예로, 상기 도전 필라들(300)은 상기 제1 반도체 칩(400)의 상기 제1 칩 패드들(410) 중 대응하는 제1 칩 패드들(410)에 각각 연결될 수 있다.
상기 몰드막(350)이 상기 제2 기판(900)과 상기 제1 반도체 칩(400) 사이에 배치될 수 있고, 상기 제2 반도체 칩(200) 및 상기 도전 필라들(300)을 덮을 수 있다. 상기 몰드막(350)은 상기 복수의 제2 반도체 칩들(200) 중 상기 적어도 하나의 상기 제4 면(200S4) 상으로 연장되어 상기 도전 패드들(240)을 덮을 수 있다. 상기 몰드막(350)은 상기 제2 기판(900)으로부터 이격될 수 있다.
상기 복수의 범프들(320)이 상기 제2 기판(900)과 상기 도전 필라들(300) 사이, 및 상기 제2 기판(900)과 상기 도전 패드들(240) 사이에 배치될 수 있고, 상기 도전 필라들(300) 및 상기 도전 패드들(240)에 연결될 수 있다. 상기 범프들(320)은 상기 제2 기판(900)의 상기 제2 패드들(920)에 연결될 수 있다. 상기 도전 필라들(300) 및 상기 도전 패드들(240)의 각각은 상기 범프들(320) 중 대응하는 범프(320)를 통해 상기 제2 기판(900)에 연결될 수 있다.
상기 제1 반도체 칩(400)은 상기 도전 필라들(300)을 통해 상기 하부 반도체 패키지(PKG)에 전기적으로 연결될 수 있다. 상기 관통 전극들(230) 중 적어도 하나는 상기 제1 반도체 칩(400)과 상기 하부 반도체 패키지(PKG)의 전기적 연결을 위해 이용될 수 있다. 이 경우, 상기 제1 반도체 칩(400)은 상기 관통 전극들(230) 중 대응하는 관통 전극(230)을 통해 상기 복수의 제2 반도체 칩들(200) 중 상기 적어도 하나를 거쳐 상기 하부 반도체 패키지(PKG)에 전기적으로 연결될 수 있다.
상기 복수의 제2 반도체 칩들(200) 중 상기 적어도 하나는 상기 관통 전극들(230) 중 대응하는 관통 전극(230)을 통해 상기 하부 반도체 패키지(PKG)에 전기적으로 연결될 수 있다. 상기 복수의 제2 반도체 칩들(200) 중 상기 다른 하나는 상기 제1 반도체 칩(400) 내 내부 배선을 통해 상기 도전 필라들(300) 중 대응하는 도전 필라(300)에 연결될 수 있고, 상기 대응하는 도전 필라(300)를 통해 상기 하부 반도체 패키지(PKG)에 전기적으로 연결될 수 있다.
본 발명의 개념에 따르면, 상대적으로 큰 폭을 갖는 상기 제1 반도체 칩(400)이 상기 반도체 패키지(1000/1100/1200/1300)의 상부에 배치될 수 있다. 이에 따라, 상기 제1 반도체 칩(400)으로부터 발생되는 열이 외부로 쉽게 방출될 수 있다. 더하여, 상기 반도체 패키지(1000/1100/1200/1300)는 상기 제1 반도체 칩(400)을 하부 구조체(일 예로, 상기 기판(100), 상기 재배선층(100R), 상기 하부 반도체 칩(600), 또는 상기 하부 반도체 패키지(PKG))에 전기적으로 연결시키기 위한 상기 도전 필라들(300)을 포함할 수 있다. 상기 제1 반도체 칩(400)이 상기 도전 필라들(300)을 통해 상기 하부 구조체에 전기적으로 연결됨에 따라, 상기 제1 반도체 칩(400)을 관통하는 관통 전극이 요구되지 않을 수 있다. 따라서, 복수의 반도체 칩들의 적층이 용이하고 우수한 신뢰성을 갖는 반도체 패키지가 제공될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 제1 반도체 칩;
    상기 제1 반도체 칩의 제1 면 상에 배치되는 제2 반도체 칩; 및
    상기 제1 반도체 칩의 상기 제1 면 상에서 상기 제2 반도체 칩의 일 측에 배치되는 복수의 도전 필라들을 포함하되,
    상기 제1 반도체 칩은 제1 회로층을 포함하고, 상기 제1 회로층은 상기 제1 반도체 칩의 상기 제1 면에 인접하고,
    상기 제2 반도체 칩 및 상기 도전 필라들은 상기 제1 반도체 칩의 상기 제1 면에 연결되는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩의 각각은 상기 제1 면에 평행한 제1 방향에 따른 폭을 가지고,
    상기 제1 반도체 칩의 폭은 상기 제2 반도체 칩의 폭보다 큰 반도체 패키지.
  3. 청구항 1에 있어서,
    기판을 더 포함하되,
    상기 제1 반도체 칩은 상기 제1 면이 상기 기판의 상면을 향하도록 배치되고,
    상기 제2 반도체 칩 및 상기 도전 필라들은 상기 제1 반도체 칩의 상기 제1 면과 상기 기판의 상기 상면 사이에 배치되는 반도체 패키지.
  4. 청구항 3에 있어서,
    상기 도전 필라들은 상기 기판에 연결되는 반도체 패키지.
  5. 청구항 4에 있어서,
    상기 제2 반도체 칩은 상기 기판으로부터 이격되는 반도체 패키지.
  6. 청구항 4에 있어서,
    상기 제2 반도체 칩을 관통하는 적어도 하나의 관통 전극을 더 포함하되,
    상기 관통 전극은 상기 기판에 연결되는 반도체 패키지.
  7. 청구항 4에 있어서,
    상기 제2 반도체 칩 및 상기 도전 필라들의 각각은 상기 제1 면에 수직한 제2 방향에 따른 높이를 가지고,
    상기 도전 필라들의 각각의 높이는 상기 제2 반도체 칩의 높이보다 크거나 같은 반도체 패키지.
  8. 청구항 4에 있어서,
    상기 제1 반도체 칩은 상기 제1 면에 인접하게 배치되는 제1 칩 패드들을 포함하고,
    상기 제2 반도체 칩은 제2 칩 패드들을 포함하되,
    상기 제2 칩 패드들은 상기 제1 칩 패드들 중 대응하는 제1 칩 패드들에 각각 연결되고,
    상기 도전 필라들은 상기 제1 칩 패드들 중 대응하는 제1 칩 패드들에 각각 연결되는 반도체 패키지.
  9. 청구항 8에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 개재되는 연결부들을 더 포함하되,
    상기 제2 칩 패드들은 상기 연결부들을 통해 상기 대응하는 제1 칩 패드들에 연결되는 반도체 패키지.
  10. 청구항 8에 있어서,
    상기 제2 칩 패드들은 상기 대응하는 제1 칩 패드들과 직접 접하는 반도체 패키지.
  11. 청구항 4에 있어서,
    상기 기판과 상기 도전 필라들 사이에 배치되는 범프들을 더 포함하되,
    상기 도전 필라들의 각각은 상기 범프들 중 대응하는 범프를 통해 상기 기판에 연결되는 반도체 패키지.
  12. 청구항 4에 있어서,
    상기 기판의 하면 상에 배치되는 범프들을 더 포함하되,
    상기 기판은 재배선 패턴들을 포함하고,
    상기 도전 필라들의 각각은 상기 재배선 패턴들 중 대응하는 재배선 패턴에 연결되는 반도체 패키지.
  13. 청구항 12에 있어서,
    상기 제1 반도체 칩 및 상기 기판의 각각은 상기 제1 면에 평행한 제1 방향에 따른 폭을 가지고,
    상기 기판의 폭은 상기 제1 반도체 칩의 폭보다 큰 반도체 패키지.
  14. 제1 반도체 칩;
    상기 제1 반도체 칩의 제1 면 상에 배치되고, 수평적으로 서로 이격되는 복수의 제2 반도체 칩들; 및
    상기 제1 반도체 칩의 상기 제1 면 상에 상기 복수의 제2 반도체 칩들 사이에 배치되는 복수의 도전 필라들을 포함하되,
    상기 복수의 제2 반도체 칩들 및 상기 복수의 도전 필라들은 상기 제1 반도체 칩의 상기 제1 면에 연결되는 반도체 패키지.
  15. 청구항 14에 있어서,
    상기 제1 반도체 칩은 상기 제1 면에 인접하는 제1 회로층을 포함하는 반도체 패키지.
  16. 청구항 14에 있어서,
    상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩들의 각각은 상기 제1 면에 평행한 제1 방향에 따른 폭을 가지고,
    상기 제1 반도체 칩의 폭은 상기 복수의 제2 반도체 칩들의 폭들의 합보다 큰 반도체 패키지.
  17. 청구항 16에 있어서,
    상기 복수의 제2 반도체 칩들 및 상기 복수의 도전 필라들의 각각은 상기 제1 면에 수직한 제2 방향에 따른 높이를 가지고,
    상기 복수의 도전 필라들의 각각의 높이는 상기 복수의 제2 반도체 칩들의 각각의 높이보다 크거나 같은 반도체 패키지.
  18. 청구항 14에 있어서,
    하부 구조체를 더 포함하되,
    상기 제1 반도체 칩은 상기 제1 면이 상기 하부 구조체를 향하도록 배치되고,
    상기 복수의 제2 반도체 칩들 및 상기 복수의 도전 필라들은 상기 제1 반도체 칩과 상기 하부 구조체 사이에 배치되는 반도체 패키지.
  19. 청구항 18에 있어서,
    상기 복수의 도전 필라들은 상기 하부 구조체에 연결되는 반도체 패키지.
  20. 청구항 19에 있어서,
    상기 하부 구조체는 인쇄회로기판, 재배선층, 하부 반도체 칩, 및 하부 반도체 패키지 중 어느 하나인 반도체 패키지.
KR1020190100400A 2019-08-16 2019-08-16 반도체 패키지 KR20210020640A (ko)

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