KR20210110008A - 반도체 패키지 - Google Patents

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KR20210110008A
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substrate
upper substrate
semiconductor chip
pads
conductive pillars
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최윤석
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/367—Cooling facilitated by shape of device
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 상부 기판, 상기 상부 기판의 상기 제1 면 상에 배치되는 하부 반도체 칩, 상기 상부 기판의 상기 제1 면 상에 상기 하부 반도체 칩의 적어도 일 측에 배치되는 복수의 도전 필라들, 및 상기 상부 기판의 상기 제2 면 상에 배치되는 상부 반도체 칩을 포함한다. 상기 하부 반도체 칩 및 상기 복수의 도전 필라들은 상기 상부 기판의 상기 제1 면에 연결되고, 상기 상부 반도체 칩은 상기 상부 기판의 상기 제2 면에 연결된다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 대한 것으로, 보다 상세하게는 복수의 반도체 칩들이 실장된 반도체 패키지에 대한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달에 따라 전자 기기의 소형화, 경량화, 및 다기능화가 요구되고 있고, 이에 따라, 하나의 반도체 패키지 안에 복수의 칩들이 적층된 멀티 칩 패키지(Multi-Chip Package), 또는 하나의 반도체 패키지 안에 이종 칩들이 실장되어 하나의 시스템으로 동작하는 시스템 인 패키지(System-In Package) 등이 제시되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 복수의 반도체 칩들의 실장이 용이한 반도체 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화가 용이한 반도체 패키지를 제공하는데 있다.
본 발명에 따른 반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 상부 기판; 상기 상부 기판의 상기 제1 면 상에 배치되는 하부 반도체 칩; 상기 상부 기판의 상기 제1 면 상에 상기 하부 반도체 칩의 적어도 일 측에 배치되는 복수의 도전 필라들; 및 상기 상부 기판의 상기 제2 면 상에 배치되는 상부 반도체 칩을 포함할 수 있다. 상기 하부 반도체 칩 및 상기 복수의 도전 필라들은 상기 상부 기판의 상기 제1 면에 연결될 수 있고, 상기 상부 반도체 칩은 상기 상부 기판의 상기 제2 면에 연결될 수 있다.
본 발명에 따른 반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 상부 기판; 상기 상부 기판의 상기 제1 면 상에 수평적으로 서로 이격되도록 배치되는 복수의 하부 반도체 칩들; 상기 상부 기판의 상기 제1 면 상에 상기 복수의 하부 반도체 칩들로부터 수평적으로 이격되는 복수의 도전 필라들; 및 상기 상부 기판의 상기 제2 면 상에 수평적으로 서로 이격되도록 배치되는 복수의 상부 반도체 칩들을 포함할 수 있다. 상기 상부 기판은 상기 제1 면에 인접하는 제1 상부 기판 패드들, 및 상기 제2 면에 인접하는 제2 상부 기판 패드들을 포함할 수 있다. 상기 복수의 하부 반도체 칩들의 각각의 하부 칩 패드들, 및 상기 복수의 도전 필라들은 상기 제1 상부 기판 패드들 중 대응하는 제1 상부 기판 패드들에 연결될 수 있다. 상기 복수의 상부 반도체 칩들의 각각의 상부 칩 패드들은 상기 제2 상부 기판 패드들 중 대응하는 제2 상부 기판 패드들에 연결될 수 있다.
본 발명에 따른 반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 상부 기판; 상기 상부 상기 상부 기판의 상기 제1 면 상에 배치되는 하부 반도체 칩; 상기 상부 기판의 상기 제1 면 상에 상기 하부 반도체 칩의 적어도 일 측에 배치되는 중간 기판; 및 상기 상부 기판의 상기 제2 면 상에 배치되는 상부 반도체 칩을 포함할 수 있다. 상기 하부 반도체 칩 및 상기 중간 기판은 상기 상부 기판의 상기 제1 면에 연결될 수 있고, 상기 상부 반도체 칩은 상기 상부 기판의 상기 제2 면에 연결될 수 있다. 상기 중간 기판은 그 내부를 관통하는 중간 관통 전극들을 포함하는 반도체 칩, 인쇄회로 기판, 인터포저 기판, 또는 재배선 기판일 수 있다.
본 발명의 개념에 따르면, 수직 및 수평적으로 적층된 복수의 반도체 칩들이 상부 기판을 통해 서로 용이하게 연결될 수 있고, 복수의 도전 필라들 또는 중간 기판을 통해 하부 구조체에 용이하게 연결될 수 있다. 따라서, 상기 복수의 반도체 칩들이 상기 하부 구조체 상에 용이하게 실장될 수 있고, 이에 따라, 반도체 패키지의 고집적화가 용이할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 2는 도 1의 I-I'에 따른 단면도이다.
도 3 내지 도 7, 도 12, 도 14, 및 도 16 내지 도 20은 각각 본 발명의 일부 실시예들에 따른 반도체 패키지를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다.
도 8 내지 도 11, 도 13, 및 도 15는 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 2는 도 1의 I-I'에 따른 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(1000)는 하부 기판(100), 상기 하부 기판(100) 상의 상부 기판(300), 상기 하부 기판(100)과 상기 상부 기판(300) 사이에 배치되는 하부 반도체 칩(200), 상기 하부 기판(100)과 상기 상부 기판(300) 사이에 상기 하부 반도체 칩(200)의 적어도 일 측에 배치되는 복수의 도전 필라들(280), 및 상기 상부 기판(300) 상에 배치되는 상부 반도체 칩(400)을 포함할 수 있다.
상기 상부 기판(300)은 서로 대향하는 제1 면(300S1) 및 제2 면(300S2)을 가질 수 있다. 상기 상부 기판(300)은 상기 제1 면(300S1)이 상기 하부 기판(100)의 상면(100U)과 마주하도록 상기 하부 기판(100) 상에 배치될 수 있다. 상기 상부 기판(300)은 상기 제1 면(300S1)에 인접하는 제1 상부 기판 패드들(314), 및 상기 제2 면(300S2)에 인접하는 제2 상부 기판 패드들(324)을 포함할 수 있다. 상기 제1 및 제2 상부 기판 패드들(314, 324)은 도전 물질을 포함할 수 있다.
일부 실시예들에 따르면, 상기 상부 기판(300)은 실리콘 인터포저 기판일 수 있다. 이 경우, 상기 상부 기판(300)은 관통 비아층(310), 및 상기 관통 비아층(310) 상의 금속 배선층(320)을 포함할 수 있다. 상기 금속 배선층(320)은 상기 상부 기판(300)의 상기 제2 면(300S2)에 인접하게 배치될 수 있고, 상기 관통 비아층(310)은 상기 금속 배선층(320)을 사이에 두고 상기 상부 기판(300)의 상기 제2 면(300S2)으로부터 이격될 수 있다. 상기 금속 배선층(320)은 상기 상부 기판(300)의 상기 제2 면(300S2)에 인접하게 배치되는 금속 배선들(322)을 포함할 수 있다. 상기 금속 배선들(322)은 상기 제2 상부 기판 패드들(324)에 연결될 수 있다. 상기 관통 비아층(310)은 상기 금속 배선들(322)에 연결되는 관통 비아들(312)을 포함할 수 있다. 상기 관통 비아들(312)은 상기 금속 배선들(322)로부터 상기 상부 기판(300)의 상기 제1 면(300S1)으로 연장(일 예로, 수직적으로 연장)될 수 있다. 상기 관통 비아들(312)은 상기 제1 상부 기판 패드들(314)에 연결될 수 있다. 상기 관통 비아들(312)은 도전 물질을 포함할 수 있다. 상기 제1 상부 기판 패드들(314)은 상기 관통 비아들(312) 및 상기 금속 배선들(322)을 통해 상기 제2 상부 기판 패드들(324)에 전기적으로 연결될 수 있다.
상기 제1 상부 기판 패드들(314) 및 상기 제2 상부 기판 패드들(324)은 상기 제1 면(300S1)에 평행한 제1 방향(D1)에 따른 폭(또는, 피치(pitch))를 가질 수 있다. 상기 제1 상부 기판 패드들(314) 및 상기 제2 상부 기판 패드들(324)의 폭(또는, 피치)는 일 예로, 약 1μm보다 크고 약 30μm보다 작을 수 있다. 상기 상부 기판(300)은 상기 제1 면(300S1)에 수직한 제2 방향(D2)에 따른 두께를 가질 수 있다. 상기 상부 기판(300)은 일 예로, 약 30μm 내지 150μm의 두께를 가질 수 있다.
상기 하부 반도체 칩(200)은 상기 상부 기판(300)의 상기 제1 면(300S1) 상에 배치될 수 있고, 상기 상부 기판(300)의 상기 제1 면(300S1)에 연결될 수 있다. 일부 실시예들에 따르면, 복수의 하부 반도체 칩(200)들이 상기 상부 기판(300)과 상기 하부 기판(100) 사이에 배치될 수 있다. 상기 복수의 하부 반도체 칩들(200)은 상기 상부 기판(300)의 상기 제1 면(300S1) 상에 배치될 수 있고, 상기 제1 면(300S1)에 평행한 상기 제1 방향(D1)을 따라 수평적으로 서로 이격될 수 있다. 상기 복수의 하부 반도체 칩들(200)의 각각은 상기 상부 기판(300)의 상기 제1 면(300S1)에 연결될 수 있다. 상기 복수의 하부 반도체 칩들(200)은, 일 예로, 동종 반도체 칩들일 수 있다. 즉, 상기 복수의 하부 반도체 칩들(200)은 메모리 칩들, 로직 칩들, 어플리케이션 프로세서(AP) 칩들, 또는 시스템 온 칩들(SOC)일 수 있다. 다른 예로, 상기 복수의 하부 반도체 칩들(200)은 이종 반도체 칩들을 포함할 수 있다. 즉, 상기 복수의 하부 반도체 칩들(200)은, 메모리 칩, 로직 칩, 어플리케이션 프로세서(AP) 칩, 및 시스템 온 칩(SOC) 중, 서로 다른 반도체 칩들을 포함할 수 있다.
상기 하부 반도체 칩(200)의 일 면(200S)은 상기 상부 기판(300)의 상기 제1 면(300S1)과 마주할 수 있다. 상기 하부 반도체 칩(200)은 일 예로, 상기 하부 반도체 칩(200)의 상기 일 면(200S)에 인접하는 하부 회로층(210)을 포함할 수 있다. 상기 하부 회로층(210)은 집적회로들을 포함할 수 있다. 다른 예로, 도시된 바와 달리, 상기 하부 회로층(210)은 상기 하부 반도체 칩(200)의 타면(200SO)에 인접하게 배치될 수도 있다.
상기 하부 반도체 칩(200)은 상기 하부 반도체 칩(200)의 상기 일 면(200S)에 인접하는 하부 칩 패드들(220)을 포함할 수 있다. 상기 하부 칩 패드들(220)은 도전 물질을 포함할 수 있다. 상기 하부 칩 패드들(220)은 상기 제1 상부 기판 패드들(314) 중 대응하는 제1 상부 기판 패드들(314)에 연결될 수 있다. 일부 실시예들에 따르면, 하부 범프들(240)이 상기 하부 칩 패드들(220)과 상기 대응하는 제1 상부 기판 패드들(314) 사이에 개재될 수 있다. 상기 하부 칩 패드들(220)의 각각은 상기 하부 범프들(240) 중 대응하는 하나를 통해 상기 대응하는 제1 상부 기판 패드들(314)의 각각에 연결될 수 있다. 상기 하부 범프들(240)은 도전 물질을 포함할 수 있고, 솔더볼, 범프, 및 필라 중 적어도 하나의 형태를 가질 수 있다. 일부 실시예들에 따르면, 하부 언더필막(245)이 상기 하부 반도체 칩(200)의 상기 일 면(200S)과 상기 상부 기판(300)의 상기 제1 면(300S1) 사이에 배치될 수 있고, 상기 하부 범프들(240)을 덮을 수 있다. 상기 하부 언더필막(245)은 상기 하부 반도체 칩(200)의 상기 일 면(200S) 상에 국소적으로 배치될 수 있고, 상기 하부 범프들(240) 사이의 공간을 채울 수 있다. 상기 하부 언더필막(245)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
상기 하부 반도체 칩(200)의 상기 타면(200SO)은 상기 하부 기판(100)의 상면(100U)과 마주할 수 있다. 도전 패드들(230)이 상기 하부 반도체 칩(200)의 상기 타면(200SO) 상에 배치될 수 있다. 일부 실시예들에 따르면, 상기 복수의 하부 반도체 칩들(200) 중 적어도 하나는 그 내부를 관통하는 하부 관통 전극들(250)을 포함할 수 있다. 즉, 상기 하부 관통 전극들(250)은 상기 복수의 하부 반도체 칩들(200) 중 적어도 하나 내에 배치될 수 있다. 상기 하부 관통 전극들(250)의 각각은 상기 하부 칩 패드들(220) 중 대응하는 하부 칩 패드(220), 및 상기 도전 패드들(230) 중 대응하는 도전 패드(230)에 연결될 수 있다. 상기 하부 관통 전극들(250)은 도전 물질을 포함할 수 있다.
상기 복수의 도전 필라들(280)은 상기 상부 기판(300)의 상기 제1 면(300S1) 상에서 상기 하부 반도체 칩(200)의 적어도 일 측에 배치될 수 있다. 일부 실시예들에 따르면, 상기 복수의 도전 필라들(280)은 상기 복수의 하부 반도체 칩(200)들 사이에 배치될 수 있다. 상기 도전 필라들(280)은 상기 상부 기판(300)의 상기 제1 면(300S1) 상에서 상기 제1 방향(D1)을 따라 수평적으로 서로 이격될 수 있고, 상기 도전 필라들(280)의 각각은 상기 상부 기판(300)의 상기 제1 면(300S1)에 연결될 수 있다. 일 예로, 상기 도전 필라들(280)은 상기 제1 상부 기판 패드들(314) 중 대응하는 제1 상부 기판 패드들(314)에 각각 연결될 수 있다. 상기 도전 필라들(280)은 금속(일 예로, 구리)을 포함할 수 있다. 상기 도전 필라들(280)은 상기 제2 방향(D2)에 따른 길이를 가질 수 있고, 상기 도전 필라들(280)의 길이는 일 예로, 약 20μm 내지 약 30μm일 수 있다.
상기 하부 반도체 칩(200)은 상기 하부 칩 패드들(220), 대응하는 하부 범프들(240), 및 대응하는 제1 상부 기판 패드들(314)을 통해 상기 상부 기판(300)에 전기적으로 연결될 수 있다. 상기 도전 필라들(280)은 대응하는 제1 상부 기판 패드들(314)을 통해 상기 상부 기판(300)에 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 하부 반도체 칩(200)에 연결된 상기 제1 상부 기판 패드들(314)의 폭(또는 피치(pitch))는 상기 도전 필라들(280)에 연결된 상기 제1 상부 기판 패드들(314)의 폭(또는 피치(pitch))와 다를 수 있다. 일 예로, 상기 도전 필라들(280)에 연결된 상기 제1 상부 기판 패드들(314)의 폭(또는 피치(pitch))는 상기 하부 반도체 칩(200)에 연결된 상기 제1 상부 기판 패드들(314)의 폭(또는 피치(pitch))보다 클 수 있다.
상기 하부 기판(100)은 상기 하부 기판(100)의 상면(100U)에 인접하는 제1 하부 기판 패드들(110), 및 상기 하부 기판(100)의 하면(100L)에 인접하는 제2 하부 기판 패드들(120)을 포함할 수 있다. 상기 제1 및 제2 하부 기판 패드들(110, 120)은 도전 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 하부 기판(100)은 인쇄회로기판(PCB)일 수 있다. 외부 단자들(130)이 상기 기판(100)의 하면(100L) 상에 배치될 수 있고, 상기 제2 하부 기판 패드들(120)에 각각 연결될 수 있다. 상기 제1 하부 기판 패드들(110)은 상기 하부 기판(100) 내 내부 배선들(미도시)을 통해 상기 제2 하부 기판 패드들(120)에 전기적으로 연결될 수 있다. 본 명세서에서, 상기 하부 기판(100)은 하부 구조체로 지칭될 수도 있다.
상기 도전 패드들(230) 및 상기 도전 필라들(280)은 상기 제1 하부 기판 패드들(110)에 연결될 수 있다. 일부 실시예들에 따르면, 연결 범프들(260)이 상기 도전 패드들(230)과 대응하는 제1 하부 기판 패드들(110) 사이, 및 상기 도전 필라들(280)과 대응하는 제1 하부 기판 패드들(110) 사이에 개재될 수 있다. 상기 도전 패드들(230) 및 상기 도전 필라들(280)의 각각은 대응하는 연결 범프(260)를 통해 대응하는 제1 하부 기판 패드(110)에 연결될 수 있다. 상기 연결 범프들(260)은 도전 물질을 포함할 수 있고, 솔더볼, 범프, 및 필라 중 적어도 하나의 형태를 가질 수 있다.
상기 하부 반도체 칩(200)은 대응하는 도전 패드들(230), 대응하는 연결 범프들(260), 및 대응하는 제1 하부 기판 패드들(110)을 통해 상기 하부 기판(100)에 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 복수의 하부 반도체 칩들(200) 중 적어도 하나는 상기 하부 관통 전극들(250)을 포함할 수 있고, 상기 복수의 하부 반도체 칩들(200) 중 상기 적어도 하나는 상기 하부 관통 전극들(250), 대응하는 도전 패드들(230), 대응하는 연결 범프들(260), 및 대응하는 제1 하부 기판 패드들(110)을 통해 상기 하부 기판(100)에 전기적으로 연결될 수 있다. 상기 도전 필라들(280)은 대응하는 연결 범프들(260) 및 대응하는 제1 하부 기판 패드들(110)을 통해 상기 하부 기판(100)에 전기적으로 연결될 수 있다.
하부 몰드막(290)이 상기 하부 기판(100)과 상기 상부 기판(300) 사이에 배치될 수 있고, 상기 하부 반도체 칩(200) 및 상기 도전 필라들(280) 사이의 공간을 채울 수 있다. 상기 하부 몰드막(290)은 상기 하부 반도체 칩(200)의 상기 타면(200SO) 상으로 연장되어 상기 도전 패드들(230)의 측면들을 덮을 수 있다. 상기 하부 몰드막(290)은 절연 물질(일 예로, 에폭시계 몰딩 컴파운드)를 포함할 수 있다.
언더필막(150)이 상기 하부 기판(100)과 상기 하부 몰드막(290) 사이에 개재될 수 있고, 상기 연결 범프들(260) 사이의 공간을 채울 수 있다. 상기 언더필막(150)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
상기 상부 반도체 칩(400)은 상기 상부 기판(300)의 상기 제2 면(300S2) 상에 배치될 수 있고, 상기 상부 기판(300)의 상기 제2 면(300S2)에 연결될 수 있다. 상기 상부 반도체 칩(400)은 상기 하부 반도체 칩(200)의 적어도 일부 및/또는 상기 도전 필라들(280)의 적어도 일부와 수직적으로 중첩할 수 있다.
일부 실시예들에 따르면, 복수의 상부 반도체 칩들(400)이 상기 상부 기판(300)의 상기 제2 면(300S2) 상에 배치될 수 있고, 상기 제1 방향(D1)을 따라 수평적으로 서로 이격될 수 있다. 상기 복수의 상부 반도체 칩들(400)의 각각은 상기 상부 기판(300)의 상기 제2 면(300S2)에 연결될 수 있다. 상기 복수의 상부 반도체 칩들(400)은, 일 예로, 동종 반도체 칩들일 수 있다. 즉, 상기 복수의 상부 반도체 칩들(400)은 메모리 칩들, 로직 칩들, 어플리케이션 프로세서(AP) 칩들, 또는 시스템 온 칩들(SOC)일 수 있다. 다른 예로, 상기 복수의 상부 반도체 칩들(400)은 이종 반도체 칩들을 포함할 수 있다. 즉, 상기 복수의 상부 반도체 칩들(400)은, 메모리 칩, 로직 칩, 어플리케이션 프로세서(AP) 칩, 및 시스템 온 칩(SOC) 중, 서로 다른 반도체 칩들을 포함할 수 있다. 일부 실시예들에 따르면, 상기 복수의 상부 반도체 칩들(400) 중 적어도 하나는 상기 상부 기판(300)의 상기 제2 면(300S2)에 수직한 상기 제2 방향(D2)으로 적층된 복수의 메모리 칩들을 포함하는 고대역 메모리(HBM, High Bandwidth Memory) 칩일 수 있다.
상기 상부 반도체 칩(400)의 일 면(400S)은 상기 상부 기판(300)의 상기 제2 면(300S2)과 마주할 수 있다. 상기 상부 반도체 칩(400)은 상기 상부 반도체 칩(400)의 상기 일 면(400S)에 인접하는 상부 회로층(410)을 포함할 수 있다. 상기 상부 회로층(410)은 집적회로들을 포함할 수 있다.
상기 상부 반도체 칩(400)은 상기 상부 반도체 칩(400)의 상기 일 면(400S)에 인접하는 상부 칩 패드들(420)을 포함할 수 있다. 상기 상부 칩 패드들(420)은 도전 물질을 포함할 수 있다. 상기 상부 칩 패드들(420)은 상기 제2 상부 기판 패드들(324)에 연결될 수 있다. 일부 실시예들에 따르면, 상부 범프들(440)이 상기 상부 칩 패드들(420)과 상기 제2 상부 기판 패드들(324) 사이에 개재될 수 있다. 상기 상부 칩 패드들(420)의 각각은 상기 상부 범프들(440) 중 대응하는 하나를 통해 상기 제2 상부 기판 패드들(324)의 각각에 연결될 수 있다. 상기 상부 범프들(440)은 도전 물질을 포함할 수 있고, 솔더볼, 범프, 및 필라 중 적어도 하나의 형태를 가질 수 있다. 일부 실시예들에 따르면, 상부 언더필막(445)이 상기 상부 반도체 칩(400)의 상기 일 면(400S)과 상기 상부 기판(300)의 상기 제2 면(300S2) 사이에 배치될 수 있고, 상기 상부 범프들(440)을 덮을 수 있다. 상기 상부 언더필막(445)은 상기 상부 반도체 칩(400)의 상기 일 면(400S) 상에 국소적으로 배치될 수 있고, 상기 상부 범프들(440) 사이의 공간을 채울 수 있다. 상기 상부 언더필막(445)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
상기 상부 반도체 칩(400)은 상기 상부 칩 패드들(420), 대응하는 상부 범프들(440), 및 대응하는 제2 상부 기판 패드들(324)을 통해 상기 상부 기판(300)에 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 상부 반도체 칩(400)은 상기 상부 기판(300) 내 상기 금속 배선들(322)에 연결될 수 있다. 상기 상부 반도체 칩(400)은 상기 상부 기판(300) 내 상기 금속 배선들(322) 및 상기 관통 비아들(312)을 통해 상기 하부 반도체 칩(200) 및/또는 대응하는 도전 필라들(280)에 전기적으로 연결될 수 있고, 상기 하부 반도체 칩(200) 및/또는 상기 대응하는 도전 필라들(280)을 통해 상기 하부 기판(100)에 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 복수의 상부 반도체 칩들(400)은 상기 금속 배선들(322)을 통해 서로 전기적으로 연결될 수 있다.
본 발명의 개념에 따르면, 상기 상부 반도체 칩(400)은 상기 하부 반도체 칩(200)의 적어도 일부 및/또는 상기 복수의 도전 필라들(280) 중 적어도 일부와 수직적으로 중첩될 수 있고, 상기 상부 기판(300)을 통해 상기 하부 반도체 칩(200) 및/또는 대응하는 도전 필라들(280)에 연결될 수 있다. 더하여, 상기 복수의 상부 반도체 칩들(400)은 상기 상부 기판(300) 상에 수평적으로 적층될 수 있고, 상기 상부 기판(300)을 통해 서로 연결될 수 있다. 즉, 수직 및 수평적으로 적층된 복수의 반도체 칩들(200, 400)이 상기 상부 기판(300)을 통해 서로 용이하게 연결될 수 있고, 상기 복수의 도전 필라들(280)을 통해 상기 하부 기판(100)에 용이하게 연결될 수 있다. 따라서, 상기 복수의 반도체 칩들(200, 400)이 상기 하부 기판(100) 상에 용이하게 실장될 수 있고, 이에 따라, 상기 반도체 패키지(1000)의 고집적화가 용이할 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 반도체 패키지(1100)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 3을 참조하면, 상기 상부 기판(300)은 상기 제1 면(300S1)에 인접하는 상기 제1 상부 기판 패드들(314), 및 상기 제2 면(300S2)에 인접하는 상기 제2 상부 기판 패드들(324)을 포함할 수 있다. 본 실시예들에 따르면, 상기 상부 기판(300)은 인쇄회로기판(PCB)일 수 있다. 상기 제1 상부 기판 패드들(314)은 상기 상부 기판(300) 내 내부 배선들(미도시)을 통해 상기 제2 상부 기판 패드들(324)에 전기적으로 연결될 수 있다.
상기 상부 반도체 칩(400)은 상기 상부 칩 패드들(420), 상기 대응하는 상부 범프들(440), 및 상기 대응하는 제2 상부 기판 패드들(324)을 통해 상기 상부 기판(300)에 전기적으로 연결될 수 있다. 본 실시예들에 따르면, 상기 상부 반도체 칩(400)은 상기 대응하는 제2 상부 기판 패드들(324) 및 이에 연결된 제1 상부 기판 패드들(314)을 통해 상기 하부 반도체 칩(200) 및/또는 상기 대응하는 도전 필라들(280)에 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 복수의 상부 반도체 칩들(400)은 대응하는 제2 상부 기판 패드들(324)을 통해 서로 전기적으로 연결될 수 있다.
도 4는 본 발명의 일부 실시예들에 따른 반도체 패키지(1200)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 4를 참조하면, 상기 상부 기판(300)은 상기 제1 면(300S1)에 인접하는 상기 제1 상부 기판 패드들(314), 및 상기 제2 면(300S2)에 인접하는 상기 제2 상부 기판 패드들(324)을 포함할 수 있다. 본 실시예들에 따르면, 상기 상부 기판(300)은 재배선 기판일 수 있다. 상기 상부 기판(300)은 재배선 패턴들(342, 344)을 포함할 수 있고, 상기 재배선 패턴들(342, 344)은 재배선 라인들(342), 및 상기 재배선 라인들(342) 사이에 개재되는 재배선 콘택들(344)을 포함할 수 있다. 상기 재배선 패턴들(342, 344)은 도전 물질을 포함할 수 있다. 상기 제1 상부 기판 패드들(314)은 상기 재배선 패턴들(342, 344)을 통해 상기 제2 상부 기판 패드들(324)에 전기적으로 연결될 수 있다.
상기 상부 반도체 칩(400)은 상기 상부 칩 패드들(420), 상기 대응하는 상부 범프들(440), 및 상기 대응하는 제2 상부 기판 패드들(324)을 통해 상기 상부 기판(300)에 전기적으로 연결될 수 있다. 본 실시예들에 따르면, 상기 상부 반도체 칩(400)은, 상기 대응하는 제2 상부 기판 패드들(324)에 연결된, 재배선 패턴들(342, 344) 및 제1 상부 기판 패드들(314)을 통해 상기 하부 반도체 칩(200) 및/또는 상기 대응하는 도전 필라들(280)에 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 복수의 상부 반도체 칩들(400)은 대응하는 제2 상부 기판 패드들(324) 및 이에 연결된 재배선 패턴들(342, 344)을 통해 서로 전기적으로 연결될 수 있다.
도 5는 본 발명의 일부 실시예들에 따른 반도체 패키지(1300)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 5를 참조하면, 상기 상부 기판(300)은 상기 제1 면(300S1)에 인접하는 상기 제1 상부 기판 패드들(314), 및 상기 제2 면(300S2)에 인접하는 상기 제2 상부 기판 패드들(324)을 포함할 수 있다. 본 실시예들에 따르면, 상기 상부 기판(300)은 반도체 칩일 수 있다. 상기 상부 기판(300)은 그 내부를 관통하는 상부 관통 전극들(352)을 포함할 수 있고, 상기 상부 관통 전극들(352)은 도전 물질을 포함할 수 있다. 상기 제1 상부 기판 패드들(314)은 상기 상부 관통 전극들(352)을 통해 상기 제2 상부 기판 패드들(324)에 전기적으로 연결될 수 있다.
상기 상부 반도체 칩(400)은 상기 상부 칩 패드들(420), 상기 대응하는 상부 범프들(440), 및 상기 대응하는 제2 상부 기판 패드들(324)을 통해 상기 상부 기판(300)에 전기적으로 연결될 수 있다. 본 실시예들에 따르면, 상기 상부 반도체 칩(400)은, 상기 대응하는 제2 상부 기판 패드들(324)에 연결된, 상부 관통 전극들(352) 및 제1 상부 기판 패드들(314)을 통해 상기 하부 반도체 칩(200) 및/또는 대응하는 도전 필라들(280)에 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 복수의 상부 반도체 칩들(400)은 대응하는 제2 상부 기판 패드들(324) 및 이에 연결된 상부 관통 전극들(352)을 통해 서로 전기적으로 연결될 수도 있다.
도 6은 본 발명의 일부 실시예들에 따른 반도체 패키지(1400)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 6을 참조하면, 상기 상부 기판(300)은 상기 제1 면(300S1)에 인접하는 상기 제1 상부 기판 패드들(314), 및 상기 제2 면(300S2)에 인접하는 상기 제2 상부 기판 패드들(324)을 포함할 수 있다. 본 실시예들에 따르면, 상기 상부 기판(300)은 상기 상부 기판(300)의 상기 제1 면(300S1)에 인접하게 배치되는 상부 재배선층(360)을 포함할 수 있다. 상기 상부 재배선층(360)은 상부 재배선 라인들(362), 및 이에 연결된 상부 재배선 콘택들(364)을 포함할 수 있다. 상기 상부 재배선 라인들(362) 및 상기 상부 재배선 콘택들(364)은 도전 물질을 포함할 수 있다. 상기 상부 재배선 라인들(362) 및 상기 상부 재배선 콘택들(364)은 상기 제1 상부 기판 패드들(314)에 연결될 수 있다.
일부 실시예들에 따르면, 상기 상부 기판(300)은 도 2를 참조하여 설명한 실리콘 인터포저 기판일 수 있고, 상기 관통 비아층(310) 및 상기 금속 배선층(320)을 더 포함할 수 있다. 이 경우, 상기 관통 비아층(310)은 상기 금속 배선층(320)과 상기 상부 재배선층(360) 사이에 개재될 수 있다. 상기 상부 재배선 라인들(362) 및 상기 상부 재배선 콘택들(364)은 상기 관통 비아층(310) 내 상기 관통 비아들(312)에 연결될 수 있다. 상기 제1 상부 기판 패드들(314)은 상기 상부 재배선 라인들(362), 상기 상부 재배선 콘택들(364), 상기 관통 비아들(312), 및 상기 금속 배선들(322)을 통해 상기 제2 상부 기판 패드들(324)에 연결될 수 있다.
다른 실시예들에 따르면, 상기 상부 기판(300)은 도 3을 참조하여 설명한 인쇄회로 기판, 또는 도 5를 참조하여 설명한 반도체 칩일 수 있다. 이 경우, 도시된 바와 달리, 상기 제1 상부 기판 패드들(314)은 상기 상부 재배선 라인들(362), 상기 상부 재배선 콘택들(364), 및 상기 상부 기판(300) 내 내부 배선(일 예로, 도 3의 내부 배선들(미도시), 또는 도 5의 상부 관통 전극들(352))을 통해 상기 제2 상부 기판 패드들(324)에 연결될 수도 있다.
상기 상부 반도체 칩(400)은 상기 상부 칩 패드들(420), 상기 대응하는 상부 범프들(440), 및 상기 대응하는 제2 상부 기판 패드들(324)을 통해 상기 상부 기판(300)에 전기적으로 연결될 수 있다. 본 실시예들에 따르면, 상기 상부 반도체 칩(400)은 상기 상부 기판(300) 내 내부 배선(일 예로, 도 2의 상기 금속 배선들(322) 및 상기 관통 비아들(312), 도 3의 내부 배선들(미도시), 또는 도 5의 상부 관통 전극들(352)), 상기 상부 재배선 라인들(362) 및 상기 상부 재배선 콘택들(364)을 통해 상기 하부 반도체 칩(200) 및/또는 상기 대응하는 도전 필라들(280)에 전기적으로 연결될 수 있고, 상기 하부 반도체 칩(200) 및/또는 상기 대응하는 도전 필라들(280)을 통해 상기 하부 기판(100)에 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 복수의 하부 반도체 칩들(200)은 대응하는 제1 상부 기판 패드들(314), 및 이에 연결된 상기 상부 재배선 라인들(362) 및 상기 상부 재배선 콘택들(364)을 통해 서로 전기적으로 연결될 수도 있다.
도 7은 본 발명의 일부 실시예들에 따른 반도체 패키지(1500)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 7을 참조하면, 반도체 패키지(1500)는 상기 하부 기판(100)과 상기 하부 반도체 칩(200) 사이, 및 상기 하부 기판(100)과 상기 복수의 도전 필라들(280) 사이에 배치되는 하부 재배선층(370)을 더 포함할 수 있다. 상기 하부 재배선층(370)은 하부 재배선 라인들(372) 및 이에 연결된 하부 재배선 콘택들(374)을 포함할 수 있다. 상기 하부 재배선 라인들(372) 및 상기 하부 재배선 콘택들(374)은 도전 물질을 포함할 수 있다. 상기 하부 재배선층(370)의 일면(370S)은 상기 하부 기판(100)의 상면(100U)과 마주할 수 있다. 상기 하부 재배선층(370)은 상기 하부 재배선층(370)의 상기 일면(370S)에 인접하는 재배선 패드들(376)을 더 포함할 수 있다. 상기 하부 재배선 라인들(372) 및 상기 하부 재배선 콘택들(374)은 상기 재배선 패드들(376)에 연결될 수 있다.
상기 하부 반도체 칩(200) 및 상기 도전 필라들(280)은 상기 하부 재배선층(370)을 통해 상기 하부 기판(100)에 전기적으로 연결될 수 있다. 일 예로, 상기 도전 패드들(230) 및 상기 도전 필라들(280)은 상기 하부 재배선층(370) 내 상기 하부 재배선 라인들(372) 및 상기 하부 재배선 콘택들(374)에 연결될 수 있고, 상기 재배선 패드들(376)이 상기 하부 기판(100)의 상기 제1 하부 기판 패드들(110)에 연결될 수 있다. 상기 연결 범프들(260)은 상기 재배선 패드들(376)과 상기 제1 하부 기판 패드들(110) 사이에 개재될 수 있고, 상기 재배선 패드들(376)의 각각은 대응하는 연결 범프(260)를 통해 대응하는 제1 하부 기판 패드(110)에 연결될 수 있다. 상기 언더필막(150)은 상기 하부 기판(100)과 상기 하부 재배선층(370) 사이에 개재될 수 있고, 상기 연결 범프들(260) 사이의 공간을 채울 수 있다. 상기 하부 몰드막(290)은 상기 하부 재배선층(370)과 상기 상부 기판(300) 사이에 배치될 수 있고, 상기 하부 반도체 칩(200) 및 상기 도전 필라들(280) 사이의 공간을 채울 수 있다.
도 8 내지 도 11은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 7을 참조하여 설명한 반도체 패키지(1000, 1100, 1200, 1300, 1400, 1500)과 중복되는 설명은 생략된다.
도 1 및 도 8을 참조하면, 상부 기판(300)이 제1 캐리어 기판(CA1) 상에 제공될 수 있다. 상기 상부 기판(300)은 서로 대향하는 제1 면(300S1) 및 제2 면(300S2)을 가질 수 있다. 상기 상부 기판(300)은 상기 제2 면(300S2)이 상기 제1 캐리어 기판(CA1)과 마주하도록 상기 제1 캐리어 기판(CA1) 상에 제공될 수 있다. 상기 상부 기판(300)은 상기 제1 면(300S1)에 인접하는 제1 상부 기판 패드들(314), 및 상기 제2 면(300S2)에 인접하는 제2 상부 기판 패드들(324)을 포함할 수 있다. 이하에서, 설명의 간소화를 위해, 상기 상부 기판(300)이 도 2의 실리콘 인터포저 기판인 경우가 예시로 설명되나, 본 발명의 개념은 이에 한정되지 않는다. 상기 상부 기판(300)은 도 3의 인쇄회로 기판, 도 4의 재배선 기판, 또는 도 5의 반도체 칩일 수도 있다.
상기 상부 기판(300)은 관통 비아층(310) 및 금속 배선층(320)을 포함할 수 있다. 상기 금속 배선층(320)은 상기 상부 기판(300)의 상기 제2 면(300S2)에 인접하게 배치되는 금속 배선들(322)을 포함할 수 있고, 상기 관통 비아층(310)은 상기 금속 배선들(322)에 연결되는 관통 비아들(312)을 포함할 수 있다. 상기 관통 비아들(312)은 상기 금속 배선들(322)로부터 상기 상부 기판(300)의 상기 제1 면(300S1)으로 연장(일 예로, 수직적으로 연장)될 수 있다. 일부 실시예들에 따르면, 상기 상부 기판(300)은 도 6을 참조하여 설명한 바와 같이, 상기 상부 기판(300)의 상기 제1 면(300S1)에 인접하게 배치되는 상부 재배선층(360)을 더 포함할 수도 있다.
복수의 도전 필라들(280)이 상기 상부 기판(300)의 상기 제1 면(300S1) 상에 형성될 수 있다. 칩 실장 영역(200R)이 상기 상부 기판(300)의 상기 제1 면(300S1) 상에 미리 정의될 수 있고, 상기 도전 필라들(280)은 상기 칩 실장 영역(200R)을 제외한, 상기 상부 기판(300)의 상기 제1 면(300S1) 상에 형성될 수 있다. 상기 도전 필라들(280)은 상기 제1 상부 기판 패드들(314) 중 대응하는 제1 상부 기판 패드들(314)에 각각 연결될 수 있다. 상기 도전 필라들(280)은 일 예로, 전기 도금 공정을 이용하여 형성될 수 있다. 일 예로, 상기 도전 필라들(280)을 형성하는 것은, 상기 상부 기판(300)의 상기 제1 면(300S1) 상에 상기 도전 필라들(280)이 형성될 영역을 노출하는 개구부들을 갖는 포토 레지스트 패턴을 형성하는 것, 상기 포토 레지스트 패턴 상에 시드층을 형성하는 것, 및 상기 시드층 상에 상기 전기 도금 공정을 수행함으로써 상기 도전 필라들(280)을 형성하는 것을 포함할 수 있다. 상기 도전 필라들(280)이 형성된 후, 상기 포토 레지스트 패턴은 제거될 수 있다.
도 1 및 도 9를 참조하면, 하부 범프들(240)이 상기 칩 실장 영역(200R) 내 상기 상부 기판(300)의 상기 제1 면(300S1) 상에 형성될 수 있다. 상기 하부 범프들(240)은 상기 제1 상부 기판 패드들(314) 중 대응하는 제1 상부 기판 패드들(314) 상에 각각 형성될 수 있고, 상기 대응하는 제1 상부 기판 패드들(314)에 각각 연결될 수 있다.
하부 반도체 칩(200)이 상기 칩 실장 영역(200R) 내에 실장될 수 있다. 상기 하부 반도체 칩(200)은 하부 칩 패드들(220)을 포함할 수 있고, 상기 하부 칩 패드들(220)은 상기 하부 반도체 칩(200)의 일 면(200S)에 인접하게 배치될 수 있다. 상기 하부 반도체 칩(200)은 상기 하부 칩 패드들(220)이 상기 하부 범프들(240)에 각각 접촉하도록 상기 상부 기판(300)의 상기 제1 면(300S1) 상에 제공될 수 있다. 상기 하부 반도체 칩(200)은, 일 예로, 상기 하부 반도체 칩(200)의 상기 일 면(200S)에 인접하는 하부 회로층(210)을 포함할 수 있다. 다른 예로, 도시된 바와 달리, 상기 하부 회로층(210)은 상기 하부 반도체 칩(200)의 타면(200SO)에 인접하게 배치될 수도 있다. 도전 패드들(230)이 상기 하부 반도체 칩(200)의 타면(200SO) 상에 형성될 수 있다.
일부 실시예들에 따르면, 복수의 하부 반도체 칩들(200)이 상기 상부 기판(300)의 상기 제1 면(300S1) 상에 수평적으로 서로 이격되도록 실장될 수 있다. 상기 복수의 하부 반도체 칩들(200) 중 적어도 하나는 그 내부를 관통하는 하부 관통 전극들(250)을 포함할 수 있다. 상기 하부 관통 전극들(250)의 각각은 상기 하부 칩 패드들(220) 중 대응하는 하부 칩 패드(220), 및 상기 도전 패드들(230) 중 대응하는 도전 패드(230)에 연결될 수 있다.
하부 언더필막(245)이 상기 하부 반도체 칩(200)의 상기 일 면(200S)과 상기 상부 기판(300)의 상기 제1 면(300S1) 사이에 형성될 수 있고, 상기 하부 범프들(240) 사이의 공간을 채우도록 형성될 수 있다. 하부 몰드막(290)이 상기 상부 기판(300)의 상기 제1 면(300S1) 상에 형성될 수 있고, 상기 하부 반도체 칩(200), 상기 도전 필라들(280), 및 상기 도전 패드들(230)을 덮을 수 있다.
도 1 및 도 10을 참조하면, 상기 하부 몰드막(290) 상에 그라인딩(grinding) 공정을 수행함으로써, 상기 하부 몰드막(290)의 일부가 제거될 수 있다. 상기 그라인딩 공정에 의해 상기 도전 필라들(280)의 각각의 일 면, 및 상기 도전 패드들(230)의 각각의 일 면이 노출될 수 있다. 연결 범프들(260)이 상기 하부 몰드막(290) 상에 형성될 수 있다. 상기 연결 범프들(260)은 상기 도전 필라들(280) 및 상기 도전 패드들(230) 상에 각각 형성될 수 있고, 상기 도전 필라들(280) 및 상기 도전 패드들(230)에 각각 연결될 수 있다. 일부 실시예들에 따르면, 상기 연결 범프들(260)의 형성 전에, 도 7을 참조하여 설명한 하부 재배선층(370)이 상기 하부 몰드막(290) 상에 형성될 수도 있다. 이 경우, 상기 연결 범프들(260)은 상기 하부 재배선층(370) 상에 형성될 수 있고, 상기 하부 재배선층(370)의 재배선 패드들(376)에 연결되도록 형성될 수 있다.
도 1 및 도 11을 참조하면, 상기 제1 캐리어 기판(CA1) 상에 형성된 상술한 적층 구조체가 하부 기판(100) 상에 실장될 수 있다. 상기 하부 기판(100)은 일 예로, 인쇄회로기판(PCB)일 수 있다. 상기 하부 기판(100)은 상기 하부 기판(100)의 상면(100U)에 인접하는 제1 하부 기판 패드들(110), 및 상기 하부 기판(100)의 하면(100L)에 인접하는 제2 하부 기판 패드들(120)을 포함할 수 있다. 상술한 적층 구조체는 상기 연결 범프들(260)이 상기 제1 하부 기판 패드들(110) 중 대응하는 제1 하부 기판 패드들(110)과 접촉하도록 상기 하부 기판(100)의 상면(100U) 상에 제공될 수 있다.
언더필막(150)이 상기 하부 기판(100)과 상기 하부 몰드막(290) 사이에 형성될 수 있고, 상기 연결 범프들(260) 사이의 공간을 채우도록 형성될 수 있다. 외부 단자들(130)이 상기 기판(100)의 하면(100L) 상에 배치될 수 있고, 상기 제2 하부 기판 패드들(120)에 각각 연결될 수 있다. 상술한 적층 구조체가 상기 하부 기판(100) 상에 실장된 후, 상기 제1 캐리어 기판(CA1)은 제거될 수 있다.
도 1 및 도 2를 다시 참조하면, 상부 범프들(440)이 상기 상부 기판(300)의 상기 제2 면(300S2) 상에 형성될 수 있다. 상기 상부 범프들(440)은 상기 제2 상부 기판 패드들(324) 중 대응하는 제2 상부 기판 패드들(324) 상에 각각 형성될 수 있고, 상기 대응하는 제2 상부 기판 패드들(324)에 각각 연결될 수 있다.
상부 반도체 칩(400)이 상기 상부 기판(300)의 상기 제2 면(300S2) 상에 실장될 수 있다. 상기 상부 반도체 칩(400)은 상부 칩 패드들(420)을 포함할 수 있고, 상기 상부 칩 패드들(420)은 상기 상부 반도체 칩(400)의 일 면(400S)에 인접하게 배치될 수 있다. 상기 상부 반도체 칩(400)은 상기 상부 칩 패드들(420)이 상기 상부 범프들(440)에 각각 접촉하도록 상기 상부 기판(300)의 상기 제2 면(300S2) 상에 제공될 수 있다. 상기 상부 반도체 칩(400)은, 일 예로, 상기 상부 반도체 칩(400)의 상기 일 면(200S)에 인접하는 상부 회로층(410)을 포함할 수 있다.
상기 상부 반도체 칩(400)은 상기 하부 반도체 칩(200)의 적어도 일부 및/또는 상기 복수의 도전 필라들(280) 중 적어도 일부와 수직적으로 중첩할 수 있다. 일부 실시예들에 따르면, 복수의 상부 반도체 칩들(400)이 상기 상부 기판(300)의 상기 제1 면(300S1) 상에 수평적으로 서로 이격되도록 실장될 수 있다.
상부 언더필막(445)이 상기 상부 반도체 칩(400)의 상기 일 면(400S)과 상기 상부 기판(300)의 상기 제2 면(300S2) 사이에 형성될 수 있고, 상기 상부 범프들(440) 사이의 공간을 채우도록 형성될 수 있다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 패키지(1600)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 12를 참조하면, 상기 하부 반도체 칩(200)의 상기 하부 칩 패드들(220)은 상기 상부 기판(300)의 대응하는 제1 상부 기판 패드들(314)에 직접 연결(direct-bonding)될 수 있다. 상기 하부 칩 패드들(220)은 상기 대응하는 제1 상부 기판 패드들(314)과 접촉할 수 있다. 본 실시예들에 따르면, 도 1 및 도 2를 참조하여 설명한 상기 하부 범프들(240) 및 상기 하부 언더필막(245)은 생략될 수 있다. 더하여, 상기 상부 반도체 칩(400)의 상기 상부 칩 패드들(420)은 상기 상부 기판(300)의 대응하는 제2 상부 기판 패드들(324)에 직접 연결(direct-bonding)될 수 있다. 상기 상부 칩 패드들(420)은 상기 대응하는 제2 상부 기판 패드들(324)과 접촉할 수 있다. 본 실시예들에 따르면, 도 1 및 도 2를 참조하여 설명한 상기 상부 범프들(440) 및 상기 상부 언더필막(445)은 생략될 수 있다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 8 내지 도 11을 참조하여 설명한 반도체 패키지의 제조방법과 차이점을 주로 설명한다.
먼저, 도 1 및 도 8을 참조하여 설명한 바와 같이, 상기 상부 기판(300)이 상기 제1 캐리어 기판(CA1) 상에 제공될 수 있고, 상기 복수의 도전 필라들(280)이 상기 칩 실장 영역(200R)을 제외한, 상기 상부 기판(300)의 상기 제1 면(300S1) 상에 형성될 수 있다.
도 1 및 도 13을 참조하면, 상기 하부 반도체 칩(200)이 상기 칩 실장 영역(200R) 내에 실장될 수 있다. 본 실시예들에 따르면, 상기 하부 반도체 칩(200)은 상기 하부 칩 패드들(220)이 상기 상부 기판(300)의 대응하는 제1 상부 기판 패드들(314)과 직접 접촉하도록 상기 상부 기판(300)의 상기 제1 면(300S1) 상에 제공될 수 있다. 상기 하부 반도체 칩(200)의 상기 하부 칩 패드들(220)은 열처리 공정에 의해 상기 대응하는 제1 상부 기판 패드들(314)과 직접 결합(bonding)될 수 있다. 상기 하부 몰드막(290)이 상기 상부 기판(300)의 상기 제1 면(300S1) 상에 형성될 수 있고, 상기 하부 반도체 칩(200), 상기 도전 필라들(280), 및 상기 도전 패드들(230)을 덮을 수 있다. 이후, 도 1 및 도 10을 참조하여 설명한 바와 같이, 상기 하부 몰드막(290) 상에 그라인딩(grinding) 공정을 수행함으로써, 상기 하부 몰드막(290)의 일부가 제거될 수 있다. 상기 그라인딩 공정에 의해 상기 도전 필라들(280)의 각각의 일 면, 및 상기 도전 패드들(230)의 각각의 일 면이 노출될 수 있다. 상기 연결 범프들(260)이 상기 도전 필라들(280) 및 상기 도전 패드들(230) 상에 각각 형성될 수 있다.
도 1 및 도 12를 다시 참조하면, 상기 제1 캐리어 기판(CA1) 상에 형성된 상술한 적층 구조체가 상기 하부 기판(100) 상에 실장될 수 있다. 상술한 적층 구조체가 상기 하부 기판(100) 상에 실장된 후, 상기 제1 캐리어 기판(CA1)은 제거될 수 있다.
상기 상부 반도체 칩(400)이 상기 상부 기판(300)의 상기 제2 면(300S2) 상에 실장될 수 있다. 본 실시예들에 따르면, 상기 상부 반도체 칩(400)은 상기 상부 칩 패드들(420)이 상기 상부 기판(300)의 대응하는 제2 상부 기판 패드들(324)과 직접 접촉하도록 상기 상부 기판(300)의 상기 제2 면(300S2) 상에 제공될 수 있다. 상기 상부 반도체 칩(400)의 상기 상부 칩 패드들(420)은 열처리 공정에 의해 상기 대응하는 제2 상부 기판 패드들(324)과 직접 결합(bonding)될 수 있다.
도 14는 본 발명의 일부 실시예들에 따른 반도체 패키지(1700)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 14를 참조하면, 반도체 패키지(1700)는 상기 상부 기판(300)의 상기 제2 면(300S2) 상에 배치되는 상부 몰드막(490)을 더 포함할 수 있다. 상기 상부 몰드막(490)은 상기 상부 반도체 칩(400)을 덮을 수 있다. 상기 상부 몰드막(490)은 절연 물질(일 예로, 에폭시계 몰딩 컴파운드)를 포함할 수 있다.
도 15는 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 8 내지 도 11을 참조하여 설명한 반도체 패키지의 제조방법과 차이점을 주로 설명한다.
도 1 및 도 15를 참조하면, 도 10의 상기 적층 구조체가 제2 캐리어 기판(CA2) 상에 제공될 수 있다. 상기 적층 구조체가 상기 제2 캐리어 기판(CA2) 상에 제공된 후, 상기 제1 캐리어 기판(CA1)은 제거될 수 있다.
이 후, 상기 상부 범프들(440)이 상기 제2 상부 기판 패드들(324) 중 대응하는 제2 상부 기판 패드들(324) 상에 각각 형성될 수 있고, 상기 상부 반도체 칩(400)이 상기 상부 기판(300)의 상기 제2 면(300S2) 상에 실장될 수 있다. 상기 상부 반도체 칩(400)은 상기 상부 칩 패드들(420)이 상기 상부 범프들(440)에 각각 접촉하도록 상기 상부 기판(300)의 상기 제2 면(300S2) 상에 제공될 수 있다. 상기 상부 언더필막(445)이 상기 상부 반도체 칩(400)의 상기 일 면(400S)과 상기 상부 기판(300)의 상기 제2 면(300S2) 사이에 형성될 수 있고, 상기 상부 범프들(440) 사이의 공간을 채우도록 형성될 수 있다. 본 실시예들에 따르면, 상부 몰드막(490)이 상기 상부 기판(300)의 상기 제2 면(300S2) 상에 상기 상부 반도체 칩(400)을 덮도록 형성될 수 있다.
도 1 및 도 14를 다시 참조하면, 상기 제2 캐리어 기판(CA2) 상에 형성된 적층 구조체가 상기 하부 기판(100) 상에 실장될 수 있다. 상기 제2 캐리어 기판(CA2)은 제거될 수 있다. 상기 적층 구조체는 상기 연결 범프들(260)이 상기 제1 하부 기판 패드들(110) 중 대응하는 제1 하부 기판 패드들(110)과 접촉하도록 상기 하부 기판(100)의 상면(100U) 상에 제공될 수 있다. 상기 언더필막(150)이 상기 하부 기판(100)과 상기 하부 몰드막(290) 사이에 형성될 수 있고, 상기 연결 범프들(260) 사이의 공간을 채우도록 형성될 수 있다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 패키지(1800)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 16을 참조하면, 반도체 패키지(1800)는 상기 하부 기판(100), 상기 하부 기판(100) 상의 상기 상부 기판(300), 상기 하부 기판(100)과 상기 상부 기판(300) 사이에 배치되는 상기 하부 반도체 칩(200), 상기 하부 기판(100)과 상기 상부 기판(300) 사이에 상기 하부 반도체 칩(200)의 적어도 일 측에 배치되는 중간 기판(500), 및 상기 상부 기판(300) 상에 배치되는 상기 상부 반도체 칩(400)을 포함할 수 있다
상기 중간 기판(500)은 상기 상부 기판(300)의 상기 제1 면(300S1) 상에 배치될 수 있고, 상기 상부 기판(300)의 상기 제1 면(300S1)에 연결될 수 있다. 상기 중간 기판(500)의 일 면(500S)은 상기 상부 기판(300)의 상기 제1 면(300S1)과 마주할 수 있다. 상기 중간 기판(500)은 상기 중간 기판(500)의 일 면(500S)에 인접하는 중간 기판 패드들(520)을 포함할 수 있다. 상기 중간 기판 패드들(520)은 도전 물질을 포함할 수 있다. 상기 중간 기판 패드들(520)은 상기 제1 상부 기판 패드들(314) 중 대응하는 제1 상부 기판 패드들(314)에 연결될 수 있다. 일부 실시예들에 따르면, 상기 하부 범프들(240)이 상기 중간 기판 패드들(520)과 상기 대응하는 제1 상부 기판 패드들(314) 사이에 개재될 수 있다. 상기 중간 기판 패드들(520)의 각각은 상기 하부 범프들(240) 중 대응하는 하나를 통해 상기 대응하는 제1 상부 기판 패드들(314)의 각각에 연결될 수 있다. 상기 하부 언더필막(245)이 상기 중간 기판(500)의 상기 일 면(500S)과 상기 상부 기판(300)의 상기 제1 면(300S1) 사이에 배치될 수 있고, 상기 하부 범프들(240)을 덮을 수 있다. 상기 하부 언더필막(245)은 상기 중간 기판(500)의 상기 일 면(500S) 상에 국소적으로 배치될 수 있고, 상기 하부 범프들(240) 사이의 공간을 채울 수 있다.
상기 중간 기판(500)의 타면(500SO)은 상기 하부 기판(100)의 상면(100U)과 마주할 수 있다. 상기 도전 패드들(230)이 상기 중간 기판(500)의 타면(500SO)에 배치될 수 있다.
일부 실시예들에 따르면, 상기 중간 기판(500)은 반도체 칩일 수 있다. 이 경우, 상기 중간 기판(500)은 상기 중간 기판(500)의 상기 일면(500S)에 인접하는 중간 회로층(510)을 포함할 수 있다. 상기 중간 회로층(510)은 집적회로들을 포함할 수 있다. 다른 예로, 도시된 바와 달리, 상기 중간 회로층(510)은 상기 중간 기판(500)의 타면(500SO)에 인접하게 배치될 수도 있다. 상기 중간 기판(500)은 그 내부를 관통하는 중간 관통 전극들(550)을 포함할 수 있고, 상기 중간 관통 전극들(550)은 도전 물질을 포함할 수 있다. 상기 중간 관통 전극들(550)의 각각은 상기 중간 기판 패드들(520) 중 대응하는 중간 기판 패드(520), 및 상기 도전 패드들(230) 중 대응하는 도전 패드(230)에 연결될 수 있다. 상기 도전 패드들(230)은 상기 하부 기판(100)의 대응하는 제1 하부 기판 패드들(110)에 연결될 수 있다. 일부 실시예들에 따르면, 상기 도전 패드들(230)의 각각은 대응하는 연결 범프(260)를 통해 대응하는 제1 하부 기판 패드(110)에 연결될 수 있다.
상기 중간 기판(500)은 상기 중간 기판 패드들(520), 대응하는 하부 범프들(240), 및 대응하는 제1 상부 기판 패드들(314)을 통해 상기 상부 기판(300)에 전기적으로 연결될 수 있다. 상기 중간 기판(500)은 상기 중간 관통 전극들(550), 대응하는 도전 패드들(230), 대응하는 연결 범프들(260), 및 대응하는 제1 하부 기판 패드들(110)을 통해 상기 하부 기판(100)에 전기적으로 연결될 수 있다.
상기 하부 몰드막(290)은 상기 하부 기판(100)과 상기 상부 기판(300) 사이에 배치될 수 있고, 상기 하부 반도체 칩(200) 및 상기 중간 기판(500) 사이의 공간을 채울 수 있다. 상기 하부 몰드막(290)은 상기 하부 반도체 칩(200)의 상기 타면(200SO), 및 상기 중간 기판(500)의 상기 타면(500SO) 상으로 연장되어 상기 도전 패드들(230)의 측면들을 덮을 수 있다.
본 실시예들에 따르면, 상기 상부 반도체 칩(400)은 상기 상부 기판(300)을 통해 상기 하부 반도체 칩(200) 및/또는 상기 중간 기판(500)에 전기적으로 연결될 수 있고, 상기 하부 반도체 칩(200) 및/또는 상기 중간 기판(500)을 통해 상기 하부 기판(100)에 전기적으로 연결될 수 있다.
도 17은 본 발명의 일부 실시예들에 따른 반도체 패키지(1900)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 17을 참조하면, 반도체 패키지(1900)는 상기 하부 기판(100), 상기 하부 기판(100) 상의 상기 상부 기판(300), 상기 하부 기판(100)과 상기 상부 기판(300) 사이에 배치되는 상기 하부 반도체 칩(200), 상기 하부 기판(100)과 상기 상부 기판(300) 사이에 상기 하부 반도체 칩(200)의 적어도 일 측에 배치되는 중간 기판(500), 및 상기 상부 기판(300) 상에 배치되는 상기 상부 반도체 칩(400)을 포함할 수 있다.
상기 중간 기판(500)은 상기 상부 기판(300)의 상기 제1 면(300S1) 상에 배치될 수 있고, 상기 상부 기판(300)의 상기 제1 면(300S1)에 연결될 수 있다. 상기 중간 기판(500)의 일 면(500S)은 상기 상부 기판(300)의 상기 제1 면(300S1)과 마주할 수 있다. 상기 중간 기판(500)은 상기 중간 기판(500)의 일 면(500S)에 인접하는 중간 기판 패드들(520)을 포함할 수 있다. 상기 중간 기판(500)의 타면(500SO)은 상기 하부 기판(100)의 상면(100U)과 마주할 수 있다. 상기 도전 패드들(230)이 상기 중간 기판(500)의 타면(500SO)에 배치될 수 있다.
일부 실시예들에 따르면, 상기 중간 기판(500)은 인터포저 기판, 인쇄회로 기판, 또는 재배선 기판일 수 있다. 이 경우, 상기 중간 기판 패드들(520)은 상기 중간 기판(500) 내 내부 배선들(점선도시)을 통해 대응하는 도전 패드들(230)에 전기적으로 연결될 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 반도체 패키지(1900)는 도 1 및 도 16을 참조하여 설명한 반도체 패키지(1800)와 실질적으로 동일하다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 패키지(2000)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 18을 참조하면, 반도체 패키지(2000)는 하부 구조체(LS), 상기 하부 구조체(LS) 상의 상기 상부 기판(300), 상기 하부 구조체(LS)와 상기 상부 기판(300) 사이에 배치되는 상기 하부 반도체 칩(200), 상기 하부 구조체(LS)와 상기 상부 기판(300) 사이에 상기 하부 반도체 칩(200)의 적어도 일 측에 배치되는 상기 복수의 도전 필라들(280), 및 상기 상부 기판(300) 상에 배치되는 상기 상부 반도체 칩(400)을 포함할 수 있다.
상기 하부 구조체(LS)는 상기 하부 기판(100), 및 상기 하부 기판(100) 상의 반도체 칩(700)을 포함할 수 있다. 상기 반도체 칩(700)은 상기 하부 기판(100)과 상기 상부 기판(300) 사이에 배치될 수 있다. 상기 하부 반도체 칩(200) 및 상기 복수의 도전 필라들(280)은 상기 반도체 칩(700)과 상기 상부 기판(300) 사이에 배치될 수 있다.
상기 반도체 칩(700)의 일면(700S)은 상기 상부 기판(300)의 상기 제1 면(300S1)과 마주할 수 있고, 상기 반도체 칩(700)의 타면(700SO)은 상기 하부 기판(100)의 상면(100U)과 마주할 수 있다. 상기 반도체 칩(700)은 상기 반도체 칩(700)의 상기 일면(700S)에 인접하는 칩 패드들(720)을 포함할 수 있고, 상기 칩 패드들(720)은 도전 물질을 포함할 수 있다. 상기 반도체 칩(700)은 그 내부를 관통하는 관통 전극들(750)을 포함할 수 있고, 상기 관통 전극들(750)은 도전 물질을 포함할 수 있다. 상기 관통 전극들(750)은 상기 칩 패드들(720)에 연결될 수 있다.
상기 연결 범프들(260)이 상기 도전 패드들(230)과 대응하는 칩 패드들(720) 사이, 및 상기 도전 필라들(280)과 대응하는 칩 패드들(720) 사이에 개재될 수 있다. 상기 도전 패드들(230) 및 상기 도전 필라들(280)의 각각은 대응하는 연결 범프(260)를 통해 대응하는 칩 패드(720)에 연결될 수 있다. 상기 하부 반도체 칩(200)은 대응하는 도전 패드들(230), 대응하는 연결 범프들(260), 및 대응하는 칩 패드들(720)을 통해 상기 반도체 칩(700)에 전기적으로 연결될 수 있다. 상기 도전 필라들(280)은 대응하는 연결 범프들(260) 및 대응하는 칩 패드들(720)을 통해 상기 반도체 칩(700)에 전기적으로 연결될 수 있다.
상기 하부 몰드막(290)은 상기 반도체 칩(700)과 상기 상부 기판(300) 사이에 배치될 수 있고, 상기 하부 반도체 칩(200) 및 상기 도전 필라들(280) 사이의 공간을 채울 수 있다. 상기 언더필막(150)은 상기 반도체 칩(700)과 상기 하부 몰드막(290) 사이에 개재될 수 있고, 상기 연결 범프들(260) 사이의 공간을 채울 수 있다.
추가적인 연결 범프들(760)이 상기 반도체 칩(700)과 상기 하부 기판(100) 사이에 배치될 수 있다. 상기 추가적인 연결 범프들(760)은 상기 반도체 칩(700)의 상기 관통 전극들(750)과 상기 하부 기판(100)의 상기 제1 하부 기판 패드들(110) 사이에 개재될 수 있다. 상기 반도체 칩(700)의 상기 관통 전극들(750)의 각각은 대응하는 추가적인 연결 범프(760)를 통해 대응하는 제1 하부 기판 패드(110)에 연결될 수 있다. 상기 반도체 칩(700)은 상기 관통 전극들(750), 상기 추가적인 연결 범프들(760), 및 상기 제1 하부 기판 패드들(110)을 통해 상기 하부 기판(100)에 전기적으로 연결될 수 있다. 상기 추가적인 연결 범프들(760)은 도전 물질을 포함할 수 있고, 솔더볼, 범프, 및 필라 중 적어도 하나의 형태를 가질 수 있다.
추가적인 언더필막(770)이 상기 반도체 칩(700)과 상기 하부 기판(100) 사이에 개재될 수 있고, 상기 추가적인 연결 범프들(760) 사이의 공간을 채울 수 있다. 상기 추가적인 언더필막(770)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
도 19는 본 발명의 일부 실시예들에 따른 반도체 패키지(2100)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 19를 참조하면, 반도체 패키지(2100)는 하부 구조체(LS), 상기 하부 구조체(LS) 상의 상기 상부 기판(300), 상기 하부 구조체(LS)와 상기 상부 기판(300) 사이에 배치되는 상기 하부 반도체 칩(200), 상기 하부 구조체(LS)와 상기 상부 기판(300) 사이에 상기 하부 반도체 칩(200)의 적어도 일 측에 배치되는 상기 복수의 도전 필라들(280), 및 상기 상부 기판(300) 상에 배치되는 상기 상부 반도체 칩(400)을 포함할 수 있다.
상기 하부 구조체(LS)는 하부 반도체 패키지를 포함할 수 있다. 상기 하부 구조체(LS)는 제1 기판(800), 및 상기 제1 기판(800) 상의 반도체 칩(820)을 포함할 수 있다. 상기 제1 기판(800)은 인쇄회로기판이거나, 재배선층일 수 있다. 상기 제1 기판(800)은 제1 기판 패드들(810)을 포함할 수 있다. 상기 제1 기판 패드들(810)은 도전성 물질을 포함할 수 있다. 상기 반도체 칩(820)은 그 하면에 배치되는 칩 패드들(822)을 포함할 수 있다. 연결부들(824)이 상기 제1 기판(800)과 상기 반도체 칩(820) 사이에 배치될 수 있고, 상기 칩 패드들(822)에 각각 연결될 수 있다. 상기 연결부들(824)은 상기 제1 기판 패드들(810) 중 대응하는 제1 기판 패드들(810)에 연결될 수 있다. 상기 칩 패드들(822) 및 상기 연결부들(824)은 도전성 물질을 포함할 수 있다. 상기 연결부들(824)은 솔더볼, 범프, 및 필라 중에서 적어도 하나의 형상을 가질 수 있다. 상기 반도체 칩(820)은 집적 회로들(미도시)을 포함할 수 있고, 상기 집적 회로들은 상기 반도체 칩(820)의 상기 하면에 인접할 수 있다. 상기 반도체 칩(820)은 로직 칩 또는 메모리 칩일 수 있다.
상기 하부 구조체(LS)는 상기 제1 기판(800) 상의 솔더 구조체들(830)을 포함할 수 있다. 상기 솔더 구조체들(830)은 상기 반도체 칩(820)으로부터 수평적으로 이격될 수 있다. 상기 솔더 구조체들(830)은 상기 제1 기판 패드들(810) 중 대응하는 제1 기판 패드들(810)에 연결될 수 있다. 상기 솔더 구조체들(830)은 주석, 납, 은, 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 상기 솔더 구조체들(830)의 각각은 상기 제1 기판(800) 내 내부 배선을 통해 외부 단자 또는 상기 반도체 칩(820)에 전기적으로 연결될 수 있다.
상기 하부 구조체(LS)는 상기 반도체 칩(820) 상에 배치되는 제2 기판(850)을 포함할 수 있다. 상기 제2 기판(850)은 일 예로, 인터포저 기판일 수 있다. 상기 제2 기판(850)은 상기 제2 기판(850)의 하면에 배치되는 제1 패드들(852), 및 상기 제2 기판(850)의 상면에 배치되는 제2 패드들(854)을 포함할 수 있다. 배선들이 상기 제2 기판(850) 내에 제공되어 상기 제1 패드들(852) 및 상기 제2 패드들(854)을 서로 전기적으로 연결할 수 있다. 상기 제1 패드들(852) 및 상기 제2 패드들(854)은 도전성 물질(일 예로, 구리 또는 알루미늄과 같은 금속)을 포함할 수 있다. 상기 솔더 구조체들(830)은 상기 제1 패드들(852)에 연결될 수 있다. 상기 제2 기판(850)은 상기 솔더 구조체들(830)을 통해 상기 제1 기판(800) 및 상기 반도체 칩(820)에 전기적으로 연결될 수 있다.
상기 하부 구조체(LS)는 상기 제1 기판(800)과 상기 제2 기판(850) 사이의 몰드막(840)을 포함할 수 있다. 상기 몰드막(840)은 상기 반도체 칩(820) 및 상기 솔더 구조체들(830)을 덮을 수 있다. 일 예로, 상기 몰드막(840)은 상기 제1 기판(800)과 상기 반도체 칩(820) 사이로 연장되어 상기 연결부들(824)을 밀봉할 수 있다. 상기 몰드막(840)은 절연 물질(일 예로, 에폭시계 몰딩 컴파운드)를 포함할 수 있다.
상기 연결 범프들(260)이 상기 도전 패드들(230)과 상기 제2 기판(850) 사이, 및 상기 도전 필라들(280)과 상기 제2 기판(850) 사이에 배치될 수 있다. 상기 도전 패드들(230) 및 상기 도전 필라들(280)의 각각은 대응하는 연결 범프(260)를 통해 상기 제2 기판(850)의 대응하는 제2 패드(854)에 연결될 수 있다. 상기 하부 반도체 칩(200)은 대응하는 도전 패드들(230), 대응하는 연결 범프들(260), 및 대응하는 제2 패드들(854)을 통해 상기 하부 구조체(LS, 일 예로, 상기 하부 반도체 패키지)에 전기적으로 연결될 수 있다. 상기 도전 필라들(280)은 대응하는 연결 범프들(260) 및 대응하는 제2 패드들(854)을 통해 상기 하부 구조체(LS, 일 예로, 상기 하부 반도체 패키지)에 전기적으로 연결될 수 있다.
상기 하부 몰드막(290)은 상기 하부 구조체(LS)와 상기 상부 기판(300) 사이에 배치될 수 있고, 상기 하부 반도체 칩(200) 및 상기 도전 필라들(280) 사이의 공간을 채울 수 있다. 상기 언더필막(150)은 상기 하부 구조체(LS)와 상기 하부 몰드막(290) 사이에 개재될 수 있고, 상기 연결 범프들(260) 사이의 공간을 채울 수 있다.
도 20은 본 발명의 일부 실시예들에 따른 반도체 패키지(2200)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1 및 도 20을 참조하면, 반도체 패키지(2200)는 상기 하부 기판(100) 상에 배치되는 방열 구조체(920)를 더 포함할 수 있다. 상기 방열 구조체(920)는 상기 하부 기판(100)의 상면(100U) 상에 배치될 수 있고, 상기 상부 기판(300), 상기 하부 반도체 칩(200), 상기 복수의 도전 필라들(280), 및 상기 상부 반도체 칩(400)을 덮을 수 있다. 상기 방열 구조체(920)는 열전도성 물질을 포함할 수 있다. 상기 열전도성 물질은 금속(예를 들어, 구리 및/또는 알루미늄 등) 또는 탄소 함유 물질(예를 들어, 그래핀, 그라파이트, 및/또는 탄소 나노튜브 등)을 포함할 수 있다. 일 예로, 상기 방열 구조체(920)는 단일 금속층 또는 적층된 복수의 금속층들을 포함할 수 있다. 다른 예로, 상기 방열 구조체(920)는 히트 싱크(heat sink) 또는 히트파이프(heatpipe)를 포함할 수 있다. 또 다른 예로, 상기 방열 구조체(920)는 수냉(water cooling) 방식을 이용할 수도 있다.
상기 반도체 패키지(2200)는 상기 상부 반도체 칩(400) 상에 배치되는 열 전도층(910)을 더 포함할 수 있다. 상기 열 전도층(910)은 상기 상부 반도체 칩(400)과 상기 방열 구조체(920) 사이에 개재될 수 있다. 상기 열 전도층(910)은 열 인터페이스 물질(Thermal interface material, TIM)을 포함할 수 있다. 열 인터페이스 물질은 일 예로, 폴리머 및 열전도성 입자들을 포함할 수 있다. 상기 열전도성 입자들은 폴리머 내에 분산될 수 있다. 상기 상부 반도체 칩(400)으로부터 발생된 열은 상기 열 전도층(910)을 통해 상기 방열 구조체(920)로 전달될 수 있다.
본 발명의 개념에 따르면, 수직 및 수평적으로 적층된 복수의 반도체 칩들(200, 400)이 상기 상부 기판(300)을 통해 서로 용이하게 연결될 수 있고, 상기 복수의 도전 필라들(280) 또는 상기 중간 기판(500)을 통해 상기 하부 기판(100) 또는 상기 하부 구조체(LS)에 용이하게 연결될 수 있다. 따라서, 상기 복수의 반도체 칩들(200, 400)이 상기 하부 기판(100) 또는 상기 하부 구조체(LS) 상에 용이하게 실장될 수 있고, 이에 따라, 반도체 패키지의 고집적화가 용이할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 서로 대향하는 제1 면 및 제2 면을 갖는 상부 기판;
    상기 상부 기판의 상기 제1 면 상에 배치되는 하부 반도체 칩;
    상기 상부 기판의 상기 제1 면 상에 상기 하부 반도체 칩의 적어도 일 측에 배치되는 복수의 도전 필라들; 및
    상기 상부 기판의 상기 제2 면 상에 배치되는 상부 반도체 칩을 포함하되,
    상기 하부 반도체 칩 및 상기 복수의 도전 필라들은 상기 상부 기판의 상기 제1 면에 연결되고,
    상기 상부 반도체 칩은 상기 상부 기판의 상기 제2 면에 연결되는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 상부 반도체 칩은 상기 상부 기판의 상기 제2 면 상에 수평적으로 서로 이격되도록 배치된 복수의 상부 반도체 칩들 중 하나이고,
    상기 복수의 상부 반도체 칩들의 각각은 상기 상부 기판의 상기 제2 면에 연결되는 반도체 패키지.
  3. 청구항 2에 있어서,
    상기 복수의 상부 반도체 칩들은 이종 반도체 칩들을 포함하는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 하부 반도체 칩은 상기 상부 기판의 상기 제1 면 상에 수평적으로 서로 이격되도록 배치된 복수의 하부 반도체 칩들 중 하나이고,
    상기 복수의 하부 반도체 칩들의 각각은 상기 상부 기판의 상기 제1 면에 연결되는 반도체 패키지.
  5. 청구항 4에 있어서,
    상기 복수의 도전 필라들은 상기 복수의 하부 반도체 칩들로부터 수평적으로 이격되는 반도체 패키지.
  6. 청구항 4에 있어서,
    상기 복수의 하부 반도체 칩들 중 적어도 하나는 그 내부를 관통하는 적어도 하나의 하부 관통 전극을 포함하는 반도체 패키지.
  7. 청구항 4에 있어서,
    상기 복수의 하부 반도체 칩들은 이종 반도체 칩들을 포함하는 반도체 패키지.
  8. 청구항 1에 있어서,
    하부 기판을 더 포함하되,
    상기 상부 기판은 상기 제1 면이 상기 하부 기판의 상면을 향하도록 배치되고,
    상기 하부 반도체 칩 및 상기 복수의 도전 필라들은 상기 상부 기판의 상기 제1 면과 상기 하부 기판의 상기 상면 사이에 배치되는 반도체 패키지.
  9. 청구항 8에 있어서,
    상기 복수의 도전 필라들은 상기 하부 기판의 상기 상면에 연결되는 반도체 패키지.
  10. 청구항 9에 있어서,
    상기 하부 반도체 칩은 상기 하부 기판의 상기 상면에 연결되는 반도체 패키지.
  11. 청구항 1에 있어서,
    상기 상부 기판은 금속 배선들을 포함하는 인터포저 기판이고,
    상기 금속 배선들은 상기 상부 기판의 상기 제2 면에 인접하고,
    상기 상부 반도체 칩은 상기 금속 배선들에 연결되는 반도체 패키지.
  12. 청구항 11에 있어서,
    상기 상부 기판은 상기 금속 배선들에 연결되는 관통 비아들을 더 포함하고,
    상기 관통 비아들은 상기 금속 배선들로부터 상기 상부 기판의 상기 제1 면으로 수직적으로 연장되는 반도체 패키지.
  13. 청구항 1에 있어서,
    상기 상부 기판은 인쇄회로 기판, 재배선 기판, 또는 반도체 칩인 반도체 패키지.
  14. 청구항 1에 있어서,
    상기 상부 기판의 상기 제1 면 상에 배치되고, 상기 하부 반도체 칩 및 상기 복수의 도전 필라들을 덮는 하부 몰드막을 더 포함하는 반도체 패키지.
  15. 청구항 14에 있어서,
    상기 상부 기판의 상기 제2 면 상에 배치되고, 상기 상부 반도체 칩을 덮는 상부 몰드막을 더 포함하는 반도체 패키지.
  16. 청구항 1에 있어서,
    상기 상부 기판은 상기 제1 면에 인접하게 배치되는 상부 재배선층을 포함하되,
    상기 하부 반도체 칩 및 상기 복수의 도전 필라들은 상기 상부 재배선층에 연결되는 반도체 패키지.
  17. 청구항 1에 있어서,
    상기 하부 반도체 칩 및 상기 복수의 도전 필라들을 사이에 두고 상기 상부 기판의 상기 제1 면으로부터 이격되는 하부 기판; 및
    상기 하부 반도체 칩과 상기 하부 기판 사이, 및 상기 복수의 도전 필라들과 상기 하부 기판 사이에 개재되는 하부 재배선층을 더 포함하되,
    상기 하부 반도체 칩 및 상기 복수의 도전 필라들은 상기 하부 재배선층에 연결되는 반도체 패키지.
  18. 청구항 1에 있어서,
    상기 하부 반도체 칩 및 상기 복수의 도전 필라들을 사이에 두고 상기 상부 기판의 상기 제1 면으로부터 이격되는 하부 구조체를 더 포함하되,
    상기 복수의 도전 필라들은 상기 하부 구조체에 연결되고,
    상기 하부 구조체는 인쇄회로 기판, 반도체 칩, 또는 하부 반도체 패키지를 포함하는 반도체 패키지.
  19. 청구항 18에 있어서,
    상기 하부 구조체 상에 배치되고, 상기 상부 반도체 칩, 상기 상부 기판, 상기 하부 반도체 칩, 및 상기 복수의 도전 필라들을 덮는 방열 구조체를 더 포함하는 반도체 패키지.
  20. 서로 대향하는 제1 면 및 제2 면을 갖는 상부 기판;
    상기 상부 기판의 상기 제1 면 상에 수평적으로 서로 이격되도록 배치되는 복수의 하부 반도체 칩들;
    상기 상부 기판의 상기 제1 면 상에 상기 복수의 하부 반도체 칩들로부터 수평적으로 이격되는 복수의 도전 필라들; 및
    상기 상부 기판의 상기 제2 면 상에 수평적으로 서로 이격되도록 배치되는 복수의 상부 반도체 칩들을 포함하되,
    상기 상부 기판은 상기 제1 면에 인접하는 제1 상부 기판 패드들, 및 상기 제2 면에 인접하는 제2 상부 기판 패드들을 포함하고,
    상기 복수의 하부 반도체 칩들의 각각의 하부 칩 패드들, 및 상기 복수의 도전 필라들은 상기 제1 상부 기판 패드들 중 대응하는 제1 상부 기판 패드들에 연결되고,
    상기 복수의 상부 반도체 칩들의 각각의 상부 칩 패드들은 상기 제2 상부 기판 패드들 중 대응하는 제2 상부 기판 패드들에 연결되는 반도체 패키지.
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