KR20220007410A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20220007410A
KR20220007410A KR1020200085590A KR20200085590A KR20220007410A KR 20220007410 A KR20220007410 A KR 20220007410A KR 1020200085590 A KR1020200085590 A KR 1020200085590A KR 20200085590 A KR20200085590 A KR 20200085590A KR 20220007410 A KR20220007410 A KR 20220007410A
Authority
KR
South Korea
Prior art keywords
layer
upper substrate
electrodes
mold layer
bumps
Prior art date
Application number
KR1020200085590A
Other languages
English (en)
Inventor
최윤석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200085590A priority Critical patent/KR20220007410A/ko
Priority to TW110105315A priority patent/TWI843940B/zh
Priority to US17/181,116 priority patent/US11887919B2/en
Priority to CN202110289212.6A priority patent/CN113921507A/zh
Publication of KR20220007410A publication Critical patent/KR20220007410A/ko
Priority to US18/538,458 priority patent/US20240113003A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 상부 기판, 상기 상부 기판의 상기 제1 면 상의 반도체 칩, 상기 상부 기판의 상기 제1 면과 상기 반도체 칩 사이의 배선층, 상기 상부 기판의 상기 제2 면 상의 버퍼층, 상기 상부 기판의 상기 제2 면과 상기 버퍼층 사이의 몰드층, 상기 상부 기판 및 상기 몰드층을 관통하는 복수의 관통 전극들, 및 상기 버퍼층 상에 배치되고, 상기 몰드층으로부터 이격되는 복수의 범프들을 포함한다. 상기 몰드층은 상기 상부 기판보다 열팽창계수가 큰 절연 물질을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 대한 것으로, 보다 상세하게는 복수의 반도체 칩들이 실장된 반도체 패키지에 대한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달에 따라 전자 기기의 소형화, 경량화, 및 다기능화가 요구되고 있고, 이에 따라, 하나의 반도체 패키지 안에 복수의 칩들이 적층된 멀티 칩 패키지(Multi-Chip Package), 또는 하나의 반도체 패키지 안에 이종 칩들이 실장되어 하나의 시스템으로 동작하는 시스템 인 패키지(System-In Package) 등이 제시되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 휨(warpage)을 용이하게 제어할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 반도체 패키지를 제공하는데 있다.
본 발명에 따른 반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 상부 기판; 상기 상부 기판의 상기 제1 면 상의 반도체 칩; 상기 상부 기판의 상기 제1 면과 상기 반도체 칩 사이의 배선층; 상기 상부 기판의 상기 제2 면 상의 버퍼층; 상기 상부 기판의 상기 제2 면과 상기 버퍼층 사이의 몰드층; 상기 상부 기판 및 상기 몰드층을 관통하는 복수의 관통 전극들; 및 상기 버퍼층 상에 배치되고, 상기 몰드층으로부터 이격되는 복수의 범프들을 포함할 수 있다. 상기 몰드층은 상기 상부 기판보다 열팽창계수가 큰 절연 물질을 포함할 수 있다.
본 발명에 따른 반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 상부 기판; 상기 상부 기판의 상기 제1 면 상의 복수의 반도체 칩들; 상기 상부 기판의 상기 제2 면 상의 몰드층, 상기 몰드층은 상기 상부 기판보다 열팽창계수가 큰 물질을 포함하는 것; 상기 상부 기판을 관통하는 제1 관통 전극들; 및 상기 몰드층을 관통하는 제2 관통 전극들을 포함할 수 있다. 상기 제1 관통 전극들의 각각은 상기 제2 관통 전극들 중 대응하는 하나에 연결될 수 있다. 상기 제1 및 제2 관통 전극들의 각각은 상기 상부 기판의 상기 제1 면에 평행한 방향에 따른 폭을 가질 수 있고, 상기 제2 관통 전극들의 각각의 제2 폭은 상기 제1 관통 전극들의 각각의 제1 폭보다 클 수 있다.
본 발명에 따른 반도체 패키지는 하부 기판 상의 상부 기판; 상기 상부 기판 상에 실장된 복수의 반도체 칩들; 상기 복수의 반도체 칩들과 상기 상부 기판 사이의 배선층, 상기 복수의 반도체 칩들의 각각은 상기 배선층 내 금속 배선들에 연결되는 것; 상기 상부 기판과 상기 하부 기판 사이의 몰드층; 상기 몰드층과 상기 하부 기판 사이의 버퍼층; 상기 버퍼층과 상기 하부 기판 사이에 배치되고, 상기 하부 기판에 연결되는 복수의 범프들; 및 상기 상부 기판 및 상기 몰드층을 관통하는 복수의 관통 전극들을 포함할 수 있다. 상기 복수의 범프들의 각각은 상가 버퍼층 내로 연장되어 상기 복수의 관통 전극들 중 대응하는 관통 전극에 연결될 수 있다. 상기 몰드층은 상기 상부 기판보다 열팽창계수가 큰 절연 물질을 포함할 수 있다.
본 발명의 개념에 따르면, 복수의 반도체 칩들이 상부 기판의 제1 면 상에 실장될 수 있고, 몰드층이 상기 상부 기판의 제2 면 상에 배치될 수 있다. 상기 몰드층은 상기 상부 기판보다 열팽창계수가 큰 절연 물질을 포함할 수 있고, 이에 따라, 반도체 패키지의 휨이 감소될 수 있다. 또한, 상기 몰드층은 필러(filler, 일 예로, 실리카(silica))를 포함할 수 있고, 이로 인해 상기 몰드층(240)의 열팽창계수가 용이하게 조절될 수 있다. 이에 따라, 상기 반도체 패키지의 휨이 용이하게 조절될 수 있다.
더하여, 버퍼층이 상기 상부 기판의 상기 제2 면 상에 배치될 수 있고, 복수의 범프들이 상기 버퍼층 상에 상기 몰드층으로부터 이격되도록 배치될 수 있다. 이 경우, 상기 버퍼층은 상기 복수의 범프들에 인가되는 스트레스를 감소시킬 수 있다.
따라서, 휨(warpage)을 용이하게 제어할 수 있고, 우수한 신뢰성을 갖는 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지의 평면도이다.
도 2는 도 1의 I-I'에 따른 단면도이다.
도 3 내지 도 8은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다.
도 9는 본 발명의 일부 실시예들에 따른 반도체 패키지를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다.
도 10은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다.
도 11은 본 발명의 일부 실시예들에 따른 반도체 패키지를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 패키지를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다.
도 14 내지 도 16은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다.
도 17은 본 발명의 일부 실시예들에 따른 반도체 패키지를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다.
도 19는 본 발명의 일부 실시예들에 따른 반도체 패키지를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다.
도 20은 본 발명의 일부 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 21은 본 발명의 일부 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지의 평면도이다. 도 2는 도 1의 I-I'에 따른 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(1000)는 하부 기판(100), 상기 하부 기판(100) 상의 상부 기판(210), 상기 하부 기판(100)과 상기 상부 기판(210) 사이의 몰드층(240), 상기 하부 기판(100)과 상기 몰드층(240) 사이의 버퍼층(260), 상기 상부 기판(210) 상에 배치되는 복수의 반도체 칩들(300), 및 상기 상부 기판(210)과 상기 복수의 반도체 칩들(300) 사이에 배치되는 배선층(220)을 포함할 수 있다.
상기 상부 기판(210)은 서로 대향하는 제1 면(210a) 및 제2 면(210b)을 가질 수 있다. 상기 상부 기판(210)은 상기 제2 면(210b)이 상기 하부 기판(100)의 상면(100U)과 마주하도록 상기 하부 기판(100) 상에 배치될 수 있다. 상기 복수의 반도체 칩들(300)은 상기 상부 기판(210)의 상기 제1 면(210a) 상에 배치될 수 있고, 상기 배선층(220)은 상기 상부 기판(210)의 상기 제1 면(210a)과 상기 복수의 반도체 칩들(300) 사이에 배치될 수 있다. 상기 버퍼층(260)은 상기 상부 기판(210)의 상기 제2 면(210b)과 상기 하부 기판(100) 사이에 배치될 수 있고, 상기 몰드층(240)은 상기 상부 기판(210)의 상기 제2 면(210b)과 상기 버퍼층(260) 사이에 배치될 수 있다.
상기 상부 기판(210) 및 상기 배선층(220)은 인터포저 기판(200)으로 지칭될 수 있다. 상기 배선층(220)은 상기 상부 기판(210)의 상기 제1 면(210a) 상에 배치되는 금속 배선들(222), 상기 금속 배선들(222) 상의 제1 도전 패드들(224), 및 상기 금속 배선들(222) 및 상기 제1 도전 패드들(224)을 덮는 배선 절연층(223)을 포함할 수 있다. 상기 금속 배선들(222) 중 최상층의 금속 배선들(222)은 상기 제1 도전 패드들(224)에 연결될 수 있고, 상기 배선 절연층(223)은 상기 제1 도전 패드들(224)의 상면들을 노출할 수 있다.
상기 상부 기판(210)은 일 예로, 실리콘 기판일 수 있다. 복수의 관통 전극들(250)이 상기 상부 기판(210) 내에 배치될 수 있고, 상기 금속 배선들(222) 중 최하층의 금속 배선들(222)에 연결될 수 있다. 상기 복수의 관통 전극들(250)의 각각은 상기 상부 기판(210)을 관통할 수 있고, 상기 금속 배선들(222) 중 대응하는 금속 배선(222)에 연결될 수 있다. 상기 복수의 관통 전극들(250)의 각각은 상기 몰드층(240) 내로 연장되어 상기 몰드층(240)을 관통할 수 있다. 상기 복수의 관통 전극들(250)은 도전 물질(일 예로, 구리(Cu))을 포함할 수 있다. 절연 라이너(252)가 상기 복수의 관통 전극들(250)의 각각과 상기 상부 기판(210) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 절연 라이너(252)는 상기 복수의 관통 전극들(250)의 각각과 상기 몰드층(240) 사이로 연장될 수 있다. 상기 절연 라이너(252)는 절연 물질을 포함할 수 있다.
일부 실시예들에 따르면, 절연층(230)이 상기 상부 기판(210)의 상기 제2 면(210b)과 상기 몰드층(240) 사이에 개재될 수 있다. 상기 절연층(230)은 일 예로, 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 이 경우, 상기 복수의 관통 전극들(250)의 각각은 상기 절연층(230)을 관통하여 상기 몰드층(240) 내로 연장될 수 있다. 상기 절연 라이너(252)는 상기 복수의 관통 전극들(250)의 각각과 상기 절연층(230) 사이로 연장될 수 있다.
상기 몰드층(240)은 상기 상부 기판(210)보다 열팽창계수가 큰 절연 물질을 포함할 수 있다. 상기 몰드층(240)은 필러(filler, 일 예로, 실리카(silica))를 포함할 수 있다. 일 예로, 상기 몰드층(240)은 필러(filler, 일 예로, 실리카(silica))를 포함하는 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 상기 몰드층(240)은 상기 복수의 관통 전극들(250)의 각각의 측면의 일부를 덮을 수 있다. 일부 실시예들에 따르면, 상기 절연 라이너(252)가 상기 복수의 관통 전극들(250)의 각각의 측면과 상기 몰드층(240) 사이에 개재될 수 있다.
상기 상부 기판(210) 및 상기 몰드층(240)의 각각은 상기 상부 기판(210)의 상기 제1 면(210a)에 수직한 제1 방향(D1)에 따른 두께를 가질 수 있다. 상기 몰드층(240)의 두께(240T)는 상기 상부 기판(210)의 두께(210T)보다 작을 수 있다. 일 예로, 상기 상부 기판(210)의 두께(210T)는 30μm 내지 110μm 일 수 있고, 상기 몰드층(240)의 두께(240T)는 약 5μm 내지 약 100 μm일 수 있다. 상기 절연층(230)은 상기 제1 방향(D1)에 따른 두께(230T)를 가질 수 있고, 상기 절연층(230)의 두께(230T)는 상기 몰드층(240)의 두께(240T)보다 작을 수 있다. 일 예로, 상기 절연층(230)의 두께(230T)는 약 1μm 내지 약 2μm 일 수 있다. 상기 배선층(220)은 상기 제1 방향(D1)에 따른 두께를 가질 수 있고, 상기 배선층(220)의 두께는 일 예로, 약 10μm 내지 약 20μm 일 수 있다.
상기 버퍼층(260)은 일 예로, 감광성 절연 물질(PID)을 포함할 수 있다. 상기 버퍼층(260)은 상기 제1 방향(D1)에 따른 두께(260T)를 가질 수 있고, 상기 버퍼층(260)의 두께(260T)는 상기 몰드층(240)의 두께(240T)보다 작을 수 있다. 상기 절연층(230)의 두께(230T)는 상기 버퍼층(260)의 두께(260T)보다 작을 수 있다. 일 예로, 상기 버퍼층(260)의 두께(260T)는 약 3μm 내지 약 7μm 일 수 있다.
일부 실시예들에 따르면, 제2 도전 패드들(264)이 상기 몰드층(240)과 상기 버퍼층(260) 사이에 배치될 수 있다. 상기 복수의 관통 전극들(250)의 각각은 상기 몰드층(240)을 관통하여 상기 제2 도전 패드들(264) 중 대응하는 제2 도전 패드(264)에 연결될 수 있다. 일부 실시예들에 따르면, 상기 제2 도전 패드들(254)의 크기(또는 피치(pitch))는 상기 제1 도전 패드들(224)의 크기(또는 피치(pitch))보다 클 수 있다. 상기 버퍼층(260)은 상기 제2 도전 패드들(264)을 덮을 수 있고, 상기 제2 도전 패드들(264) 사이로 연장되어 상기 몰드층(240)과 접촉할 수 있다.
복수의 범프들(270)이 상기 하부 기판(100)과 상기 버퍼층(260) 사이에 배치될 수 있다. 상기 복수의 범프들(270)은 상기 버퍼층(260) 상에 배치될 수 있고, 상기 몰드층(240)으로부터 이격될 수 있다. 일부 실시예들에 따르면, 상기 복수의 범프들(270)의 각각은 상기 버퍼층(260) 내로 연장될 수 있고, 상기 제2 도전 패드들(264) 중 대응하는 제2 도전 패드(264)에 연결될 수 있다. 상기 복수의 범프들(270)의 각각은 상기 대응하는 제2 도전 패드(264)를 통해 상기 복수의 관통 전극들(250) 중 대응하는 관통 전극(250)에 전기적으로 연결될 수 있다. 상기 복수의 범프들(270)은 도전 물질을 포함할 수 있고, 솔더볼, 범프, 및 필라 중 적어도 하나의 형태를 가질 수 있다.
상기 하부 기판(100)은 상기 하부 기판(100)의 상면(100U)에 인접하는 제1 하부 기판 패드들(110), 및 상기 하부 기판(100)의 하면(100L)에 인접하는 제2 하부 기판 패드들(120)을 포함할 수 있다. 상기 제1 및 제2 하부 기판 패드들(110, 120)은 도전 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 하부 기판(100)은 인쇄회로기판(PCB)일 수 있다. 외부 단자들(130)이 상기 기판(100)의 하면(100L) 상에 배치될 수 있고, 상기 제2 하부 기판 패드들(120)에 각각 연결될 수 있다. 상기 복수의 범프들(270)은 상기 제1 하부 기판 패드들(110) 중 대응하는 제1 하부 기판 패드들(110)에 각각 연결될 수 있다. 상기 제1 하부 기판 패드들(110)은 상기 하부 기판(100) 내 내부 배선들(미도시)을 통해 상기 제2 하부 기판 패드들(120)에 전기적으로 연결될 수 있다.
하부 언더필막(280)이 상기 하부 기판(100)과 상기 버퍼층(260) 사이에 개재될 수 있고, 상기 복수의 범프들(270) 사이의 공간을 채울 수 있다. 상기 하부 언더필막(280)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
상기 복수의 반도체 칩들(300)은 상기 상부 기판(210)의 상기 제1 면(210a) 상에 상기 배선층(220) 상에 배치될 수 있다. 상기 복수의 반도체 칩들(300)은 상기 상부 기판(210)의 상기 제1 면(210a)에 평행한 제2 방향(D2)을 따라 상기 배선층(220) 상에 수평적으로 서로 이격될 수 있다. 상기 복수의 반도체 칩들(300)의 각각의 일 면(300S)은 상기 상부 기판(210)의 상기 제1 면(210a)과 마주할 수 있다. 상기 복수의 반도체 칩들(300)의 각각은 상기 복수의 반도체 칩들(300)의 각각의 일 면(300S)에 인접하는 회로층(310)을 포함할 수 있다. 상기 회로층(310)은 집적회로들을 포함할 수 있다.
상기 복수의 반도체 칩들(300)의 각각은 상기 복수의 반도체 칩들(300)의 각각의 일 면(300S)에 인접하는 칩 패드들(320)을 포함할 수 있다. 상기 칩 패드들(320)을 도전 물질을 포함할 수 있다. 상기 칩 패드들(320)은 상기 제1 도전 패드들(224) 중 대응하는 제1 도전 패드들(224)에 연결될 수 있다. 일부 실시예들에 따르면, 연결 범프들(330)이 상기 칩 패드들(320)과 상기 제1 도전 패드들(224) 사이에 개재될 수 있다. 상기 칩 패드들(320)의 각각은 상기 연결 범프들(330) 중 대응하는 하나를 통해 대응하는 제1 도전 패드(224)에 연결될 수 있다. 상기 연결 범프들(330)은 도전 물질을 포함할 수 있고, 솔더볼, 범프, 및 필라 중 적어도 하나의 형태를 가질 수 있다.
일부 실시예들에 따르면, 상부 언더필막(340)이 상기 복수의 반도체 칩들(300)의 각각의 일 면(300S)과 상기 배선층(220) 사이에 배치될 수 있다. 상기 상부 언더필막(340)은 상기 복수의 반도체 칩들(300)의 각각의 일 면(300S) 상에 국소적으로 배치될 수 있고, 상기 연결 범프들(330) 사이의 공간을 채울 수 있다. 상기 상부 언더필막(340)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다. 일부 실시예들에 따르면, 도시된 바와 달리, 상기 연결 범프들(330) 및 상기 상부 언더필막(340)은 생략될 수 있다. 이 경우, 상기 칩 패드들(320)은 상기 대응하는 제1 도전 패드들(224)과 접촉할 수 있고, 직접 접합(direct bonding)될 수 있다.
일부 실시예들에 따르면, 상기 복수의 반도체 칩들(300)은 서로 동일한 반도체 칩들일 수 있다. 일 예로, 상기 복수의 반도체 칩들(300)은 메모리 칩들, 로직 칩들, 어플리케이션 프로세서(AP) 칩들, 또는 시스템 온 칩들(SOC)일 수 있다. 다른 실시예들에 따르면, 상기 복수의 반도체 칩들(300)은 서로 다른 반도체 칩들을 포함할 수 있다. 일 예로, 상기 복수의 반도체 칩들(300)은 메모리 칩, 로직 칩, 어플리케이션 프로세서(AP) 칩, 및 시스템 온 칩(SOC) 중, 서로 다른 반도체 칩들을 포함할 수 있다. 또 다른 실시예들에 따르면, 상기 복수의 반도체 칩들(300) 중 적어도 하나는 상기 상부 기판(210)의 상기 제1 면(210a)에 수직한 상기 제1 방향(D1)으로 적층된 복수의 메모리 칩들을 포함하는 고대역 메모리(HBM, High Bandwidth Memory) 칩일 수 있다.
상기 복수의 반도체 칩들(300)의 각각은 상기 칩 패드들(320), 대응하는 연결 범프들(330), 및 대응하는 제1 도전 패드들(224)을 통해 상기 금속 배선들(222)에 전기적으로 연결될 수 있다. 상기 복수의 반도체 칩들(300)의 각각은 대응하는 금속 배선들(222) 및 대응하는 관통 전극들(250)을 통해 상기 하부 기판(100)에 전기적으로 연결될 수 있다. 상기 복수의 반도체 칩들(300)은 상기 배선층(220) 내 상기 금속 배선들(222)을 통해 서로 전기적으로 연결될 수 있다.
상기 금속 배선들(222)이 상기 배선층(220) 내에 배치되고, 상기 복수의 관통 전극들(250)이 상기 상부 기판(210) 내에 배치되는 경우, 상기 금속 배선들(222)과 상기 복수의 관통 전극들(250) 사이의 구조적 불균형에 의해, 상기 인터포저 기판(200)의 휨(warpage)가 발생될 수 있다.
본 발명의 개념에 따르면, 상기 배선층(220)이 상기 상부 기판(210)의 상기 제1 면(210a) 상에 배치될 수 있고, 상기 몰드층(240)이 상기 상부 기판(210)의 상기 제2 면(210b) 상에 배치될 수 있다. 상기 몰드층(240)은 상기 상부 기판(210)보다 열팽창계수가 큰 절연 물질을 포함할 수 있고, 이에 따라, 상기 인터포저 기판(200)의 휨(warpage)이 감소될 수 있다. 또한, 상기 몰드층(240)은 필러(filler, 일 예로, 실리카(silica))를 포함할 수 있고, 이로 인해 상기 몰드층(240)의 열팽창계수가 용이하게 조절될 수 있다. 이에 따라, 상기 인터포저 기판(200)의 휨(warpage)이 용이하게 조절될 수 있다.
더하여, 상기 버퍼층(260)이 상기 상부 기판(210)의 상기 제2 면(210b) 상에 배치될 수 있고, 상기 몰드층(240)이 상기 상부 기판(210)의 상기 제2 면(210b)과 상기 버퍼층(260) 사이에 개재될 수 있다. 상기 복수의 범프들(270)이 상기 버퍼층(260) 상에 상기 몰드층(240)으로부터 이격되도록 배치될 수 있다. 상기 버퍼층(260)은 상기 복수의 범프들(270)에 인가되는 스트레스를 감소시킬 수 있다.
따라서, 휨(warpage)을 용이하게 제어할 수 있고, 우수한 신뢰성을 갖는 반도체 패키지가 제공될 수 있다.
도 3 내지 도 8은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 중복되는 설명은 생략된다.
도 3을 참조하면, 상부 기판(210) 내에 복수의 관통 전극들(250) 및 복수의 절연 라이너들(252)이 형성될 수 있다. 상기 복수의 관통 전극들(250) 및 상기 복수의 절연 라이너들(252)을 형성하는 것은, 일 예로, 상기 상부 기판(210)의 일부를 관통하는 관통 홀들(250H)을 형성하는 것, 상기 상부 기판(210)의 제1 면(210a) 상에 상기 관통 홀들(250H)의 각각의 일부를 채우는 절연 라이너막을 형성하는 것, 상기 절연 라이너 막 상에 상기 관통 홀들(250H)의 각각의 잔부를 채우는 전극막을 형성하는 것, 및 상기 상부 기판(210)의 상기 제1 면(210a)이 노출될 때까지 상기 전극막 및 상기 절연 라이너 막을 평탄화하는 것을 포함할 수 있다. 상기 관통 홀들(250H)의 각각은 상기 상부 기판(210)의 상기 제1 면(210a)으로부터 상기 상부 기판(210)의 제2 면(210b)을 향하여 연장될 수 있고, 상기 상부 기판(210)의 상기 제2 면(210b)으로부터 이격될 수 있다. 상기 평탄화 공정에 의해, 상기 복수의 관통 전극들(250) 및 상기 복수의 절연 라이너들(252)은 상기 관통 홀들(250H) 내에 국소적으로 형성될 수 있다. 상기 복수의 절연 라이너들(252)의 각각은 상기 복수의 관통 전극들(250)의 각각과 상기 상부 기판(210) 사이에 개재될 수 있다.
도 4를 참조하면, 배선층(220)이 상기 상부 기판(210)의 상기 제1 면(210a) 상에 형성될 수 있다. 상기 배선층(220)을 형성하는 것은, 상기 상부 기판(210)의 상기 제1 면(210a) 상에 금속 배선들(222)을 형성하는 것, 상기 금속 배선들(222) 상에 제1 도전 패드들(224)을 형성하는 것, 및 상기 금속 배선들(222) 및 상기 제1 도전 패드들(224)을 덮는 배선 절연층(223)을 형성하는 것을 포함할 수 있다.
상기 상부 기판(210)의 상기 제2 면(210b) 상에 제1 식각 공정이 수행될 수 있다. 상기 제1 식각 공정에 의해 상기 상부 기판(210)의 일부가 선택적으로 식각될 수 있고, 이에 따라, 상기 복수의 관통 전극들(250)의 각각의 일부 및 상기 복수의 절연 라이너들(252)의 각각의 일부가 상기 상부 기판(210)의 상기 제2 면(210b)으로부터 돌출될 수 있다. 일부 실시예들에 따르면, 절연층(230)이 상기 상부 기판(210)의 상기 제2 면(210b) 상에 형성될 수 있고, 상기 복수의 관통 전극들(250)의 각각의 상기 돌출된 일부 및 상기 복수의 절연 라이너들(252)의 각각의 상기 돌출된 일부를 덮을 수 있다. 상기 절연층(230)은 일 예로, 화확기상증착 공정 등을 이용하여 형성될 수 있다.
도 5를 참조하면, 상기 상부 기판(210)의 상기 제2 면(210b) 상에 제2 식각 공정이 수행될 수 있다. 상기 제2 식각 공정에 의해 상기 절연층(230)의 일부가 선택적으로 식각될 수 있고, 이에 따라, 상기 복수의 관통 전극들(250)의 각각의 일부 및 상기 복수의 절연 라이너들(252)의 각각의 일부가 상기 절연층(230)으로부터 돌출될 수 있다. 일부 실시예들에 따르면, 도시된 바와 달리, 상기 절연층(230)의 형성 및 상기 제2 식각 공정은 생략될 수 있다.
몰드층(240)이 상기 상부 기판(210)의 상기 제2 면(210b) 상에 형성될 수 있고, 상기 절연층(230), 상기 복수의 관통 전극들(250)의 각각의 상기 돌출된 일부 및 상기 복수의 절연 라이너들(252)의 각각의 상기 돌출된 일부를 덮을 수 있다. 상기 몰드층(240)은 상기 상부 기판(210)보다 열팽창계수가 큰 절연 물질로 형성될 수 있고, 필러(filler, 일 예로, 실리카(silica))를 포함할 수 있다.
도 6을 참조하면, 상기 몰드층(240) 상에 그라인딩 공정이 수행될 수 있다. 상기 그라인딩 공정에 의해 상기 몰드층(240)의 일부, 상기 복수의 관통 전극들(250)의 각각의 일부, 및 상기 복수의 절연 라이너들(252)의 각각의 일부가 제거될 수 있다. 이에 따라, 상기 복수의 관통 전극들(250)의 각각의 단부, 및 상기 복수의 절연 라이너들(252)의 각각의 단부가 노출될 수 있다.
도 7을 참조하면, 일부 실시예들에 따르면, 제2 도전 패드들(264)이 상기 몰드층(240)의 그라인딩된 면 상에 형성될 수 있다. 상기 제2 도전 패드들(264)의 각각은 상기 복수의 관통 전극들(250)의 각각의 단부를 덮을 수 있다. 버퍼층(260)이 상기 몰드층(240)의 상기 그라인딩된 면 상에 형성될 수 있고, 상기 제2 도전 패드들(264)을 덮을 수 있다. 상기 버퍼층(260)은 상기 제2 도전 패드들(264) 사이로 연장되어 상기 몰드층(240)과 접촉할 수 있다.
복수의 범프들(270)이 상기 상부 기판(210)의 상기 제2 면(210b) 상에, 상기 버퍼층(260) 상에 형성될 수 있다. 상기 복수의 범프들(270)을 형성하는 것은, 일 예로, 상기 버퍼층(260)의 일부를 제거하여 상기 제2 도전 패드들(264)의 각각의 일부를 노출하는 리세스를 형성하는 것을 포함할 수 있다. 상기 복수의 범프들(270)의 각각은 상기 리세스를 채우도록 형성될 수 있고, 대응하는 제2 도전 패드(264)에 연결될 수 있다.
상기 상부 기판(210), 상기 배선층(220), 상기 절연층(230), 상기 몰드층(240), 상기 버퍼층(160), 상기 복수의 관통 전극들(250), 상기 복수의 절연 라이너들(252), 상기 제2 도전 패드들(264), 및 상기 복수의 범프들(270)은 적층 구조체(SS)로 지칭될 수 있다.
도 8을 참조하면, 상기 적층 구조체(SS)가 하부 기판(100) 상에 실장될 수 있다. 상기 하부 기판(100)은 상기 하부 기판(100)의 상면(100U)에 인접하는 제1 하부 기판 패드들(110), 및 상기 하부 기판(100)의 하면(100L)에 인접하는 제2 하부 기판 패드들(120)을 포함할 수 있다. 상기 적층 구조체(SS)는 상기 상부 기판(210)의 상기 제2 면(210b)이 상기 하부 기판(100)의 상면(100U)과 마주하도록 상기 하부 기판(100) 상에 배치될 수 있다. 상기 복수의 범프들(270)은 상기 제1 하부 기판 패드들(110) 중 대응하는 제1 하부 기판 패드들(110)에 연결될 수 있다.
하부 언더필막(280)이 상기 하부 기판(100)과 상기 버퍼층(260) 사이에 형성될 수 있다. 상기 하부 언더필막(280)은 상기 복수의 범프들(270) 사이의 공간을 채우도록 형성될 수 있다. 외부 단자들(130)이 상기 하부 기판(100)의 하면(100L) 상에 배치될 수 있고, 상기 제2 하부 기판 패드들(120)에 각각 연결될 수 있다.
도 1 및 도 2를 다시 참조하면, 연결 범프들(330)이 상기 제1 도전 패드들(224) 상에 형성될 수 있다. 상기 연결 범프들(330)의 각각은 상기 제1 도전 패드들(224) 중 대응하는 제1 도전 패드(224) 상에 형성될 수 있고, 상기 대응하는 제1 도전 패드(224)에 연결될 수 있다.
복수의 반도체 칩들(300)이 상기 상부 기판(210)의 상기 제1 면(210a) 상에 배치될 수 있고, 상기 배선층(220) 상에 실장될 수 있다. 상기 복수의 반도체 칩들(300)의 각각은 칩 패드들(320)을 포함할 수 있고, 상기 칩 패드들(320)은 상기 복수의 반도체 칩들(300)의 각각의 일면(300S)에 인접하게 배치될 수 있다. 상기 복수의 반도체 칩들(300)의 각각은 상기 칩 패드들(320)이 상기 연결 범프들(330) 중 대응하는 연결 범프들(330)과 접촉하도록 상기 배선층(220) 상에 제공될 수 있다. 상기 복수의 반도체 칩들(300)의 각각은 상기 복수의 반도체 칩들(300)의 각각의 상기 일면(300S)에 인접하는 회로층(310)을 포함할 수 있다. 상기 복수의 반도체 칩들(300)은 상기 배선층(220) 상에 수평적으로 서로 이격되도록 실장될 수 있다.
상부 언더필막(340)이 상기 복수의 반도체 칩들(300)의 각각의 상기 일면(300S)과 상기 배선층(220) 사이에 형성될 수 있다. 상기 상부 언더필막(340)은 상기 연결 범프들(330) 사이의 공간을 채우도록 형성될 수 있다.
도 9는 본 발명의 일부 실시예들에 따른 반도체 패키지(1100)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 9를 참조하면, 일부 실시예들에 따르면, 재배선층(290)이 상기 몰드층(240)과 상기 버퍼층(260) 사이에 배치될 수 있다. 상기 재배선층(290)은 재배선 패턴들(292), 및 상기 재배선 패턴들(292)을 덮는 재배선 절연층(293)을 포함할 수 있다. 상기 재배선 절연층(293)은 상기 재배선 패턴들(292) 사이로 연장되어 상기 몰드층(240)과 접촉할 수 있다. 상기 재배선 패턴들(292)은 도전 물질을 포함할 수 있고, 상기 재배선 절연층(293)을 절연 물질을 포함할 수 있다. 상기 복수의 관통 전극들(250)의 각각은 상기 몰드층(240)을 관통하여 상기 재배선 패턴들(292) 중 대응하는 재배선 패턴(292)에 연결될 수 있다. 상기 버퍼층(260)은 상기 재배선층(290)을 사이에 두고 상기 몰드층(240)으로부터 이격될 수 있다.
상기 복수의 범프들(270)이 상기 하부 기판(100)과 상기 버퍼층(260) 사이에 배치될 수 있다. 상기 복수의 범프들(270)은 상기 버퍼층(260) 상에 배치될 수 있고, 상기 몰드층(240)으로부터 이격될 수 있다. 일부 실시예들에 따르면, 상기 복수의 범프들(270)의 각각은 상기 버퍼층(260) 내로 연장될 수 있고, 상기 재배선 패턴들(292) 중 대응하는 재배선 패턴(292)에 연결될 수 있다. 상기 복수의 범프들(270)의 각각은 상기 대응하는 재배선 패턴(292)를 통해 상기 복수의 관통 전극들(250) 중 대응하는 관통 전극(250)에 전기적으로 연결될 수 있다.
도 10은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 8을 참조하여 설명한 반도체 패키지의 제조방법과 차이점을 주로 설명한다.
도 6을 참조하여 설명한 바와 같이, 상기 몰드층(240) 상에 그라인딩 공정이 수행될 수 있고, 이에 따라, 상기 몰드층(240)의 일부, 상기 복수의 관통 전극들(250)의 각각의 일부, 및 상기 복수의 절연 라이너들(252)의 각각의 일부가 제거될 수 있다. 이에 따라, 상기 복수의 관통 전극들(250)의 각각의 단부, 및 상기 복수의 절연 라이너들(252)의 각각의 단부가 노출될 수 있다.
도 10을 참조하면, 재배선층(290)이 상기 몰드층(240)의 그라인딩된 면 상에 형성될 수 있다. 상기 재배선층(290)을 형성하는 것은, 상기 몰드층(240)의 상기 그라인딩된 면 상에 재배선 패턴들(292)을 형성하는 것, 및 상기 몰드층(240)의 상기 그라인딩된 면 상에 상기 재배선 패턴들(292)을 덮는 재배선 절연층(293)을 형성하는 것을 포함할 수 있다. 상기 재배선 패턴들(292)의 각각은 상기 복수의 관통 전극들(250) 중 대응하는 관통 전극(들)(250)에 연결되도록 형성될 수 있다. 상기 재배선 절연층(293)은 상기 재배선 패턴들(292) 사이로 연장되어 상기 몰드층(240)과 접촉할 수 있다.
버퍼층(260)이 상기 상부 기판(210)의 상기 제2 면(210b) 상에, 재배선층(290) 상에 형성될 수 있다. 복수의 범프들(270)이 상기 상부 기판(210)의 상기 제2 면(210b) 상에, 상기 버퍼층(260) 상에 형성될 수 있다. 상기 복수의 범프들(270)을 형성하는 것은, 일 예로, 상기 버퍼층(260)의 일부를 제거하여 상기 재배선 패턴들(292) 중 대응하는 재배선 패턴(292)을 노출하는 리세스를 형성하는 것을 포함할 수 있다. 상기 복수의 범프들(270)의 각각은 상기 리세스를 채우도록 형성될 수 있고, 대응하는 재배선 패턴(292)에 연결될 수 있다.
상술한 차이를 제외하고, 본 실시예들에 따른 반도체 패키지의 제조방법은 도 1 내지 도 8을 참조하여 설명한 반도체 패키지의 제조방법과 실질적으로 동일하다.
도 11은 본 발명의 일부 실시예들에 따른 반도체 패키지(1200)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 11을 참조하면, 일부 실시예들에 따르면, 상기 제2 도전 패드들(264)은 생략될 수 있다. 상기 복수의 범프들(270)이 상기 버퍼층(260) 상에 배치될 수 있고, 상기 복수의 범프들(270)의 각각은 상기 버퍼층(260)을 관통하여 상기 복수의 관통 전극들(250) 중 대응하는 관통 전극(250)에 직접 연결될 수 있다. 상기 복수의 범프들(270)의 각각은 상기 대응하는 관통 전극(250)과 접촉할 수 있다. 상기 버퍼층(260)은 상기 복수의 범프들(270) 사이에서 상기 몰드층(240)과 접촉할 수 있다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 8을 참조하여 설명한 반도체 패키지의 제조방법과 차이점을 주로 설명한다.
도 6을 참조하여 설명한 바와 같이, 상기 몰드층(240) 상에 그라인딩 공정이 수행될 수 있고, 이에 따라, 상기 몰드층(240)의 일부, 상기 복수의 관통 전극들(250)의 각각의 일부, 및 상기 복수의 절연 라이너들(252)의 각각의 일부가 제거될 수 있다. 이에 따라, 상기 복수의 관통 전극들(250)의 각각의 단부, 및 상기 복수의 절연 라이너들(252)의 각각의 단부가 노출될 수 있다.
도 12를 참조하면, 버퍼층(260)이 상기 몰드층(240)의 그라인딩된 면 상에 형성될 수 있다. 상기 버퍼층(260)은 상기 복수의 관통 전극들(250)의 각각의 상기 단부, 및 상기 복수의 절연 라이너들(252)의 각각의 상기 단부를 덮을 수 있다. 복수의 범프들(270)이 상기 버퍼층(260) 상에 형성될 수 있다. 상기 복수의 범프들(270)을 형성하는 것은, 일 예로, 상기 버퍼층(260)의 일부를 제거하여 상기 복수의 관통 전극들(250)의 각각의 상기 단부를 노출하는 리세스를 형성하는 것을 포함할 수 있다. 상기 복수의 범프들(270)의 각각은 상기 리세스를 채우도록 형성될 수 있고, 대응하는 관통 전극(250)에 직접 연결될 수 있다.
상술한 차이를 제외하고, 본 실시예들에 따른 반도체 패키지의 제조방법은 도 1 내지 도 8을 참조하여 설명한 반도체 패키지의 제조방법과 실질적으로 동일하다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 패키지(1300)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 13을 참조하면, 상기 복수의 관통 전극들(250)의 각각은 상기 상부 기판(210)을 관통하는 제1 관통 전극(250a), 및 상기 몰드층(240)을 관통하는 제2 관통 전극(250b)을 포함할 수 있다. 상기 제1 관통 전극(250a)은 상기 금속 배선들(222) 중 최하층의 금속 배선들(222)에 연결될 수 있고, 상기 제2 관통 전극(250b)에 연결될 수 있다. 일부 실시예들에 따르면, 상기 제1 관통 전극(250a)은 상기 절연층(230)을 관통하여 상기 제2 관통 전극(250b)에 직접 연결될 수 있다.
상기 절연 라이너(252)는 상기 제1 관통 전극(250a)과 상기 상부 기판(210) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 절연 라이너(252)는 상기 제1 관통 전극(250a)과 상기 절연층(230) 사이로 연장될 수 있다. 상기 제1 관통 전극(250a)은 도전 물질(일 예로, 구리(Cu))을 포함할 수 있다. 상기 제2 관통 전극(250b)은 일 예로, 상기 제1 관통 전극(250a)과 동일한 도전 물질을 포함할 수 있다. 다른 예로, 상기 제2 관통 전극(250b)은 상기 제1 관통 전극(250a)과 다른 도전 물질을 포함할 수도 있다.
상기 제1 관통 전극(250a) 및 상기 제2 관통 전극(250b)의 각각은 상기 상부 기판(210)의 상기 제1 면(210a)에 평행한 상기 제2 방향(D2)에 따른 폭을 가질 수 있다. 상기 제1 관통 전극(250a)의 제1 폭(W1)은 상기 제2 관통 전극(250b)의 제2 폭(W2)보다 작을 수 있다(즉, W1<W2). 상기 제1 관통 전극(250a) 및 상기 제2 관통 전극(250b)은 상기 상부 기판(210)의 상기 제1 면(210a)에 수직한 상기 제1 방향(D1)으로 서로 중첩할 수 있다. 상기 제2 관통 전극(250b)은 상기 제1 관통 전극(250a)과 직접 접촉할 수 있고, 상기 절연 라이너(252)의 최하면과 직접 접촉할 수 있다. 상기 몰드층(240)은 상기 제2 관통 전극(250b)의 측면과 직접 접촉할 수 있다.
상기 제2 관통 전극(250b)은 상기 몰드층(240)을 관통하여 상기 제2 도전 패드들(264) 중 대응하는 제2 도전 패드(264)에 연결될 수 있다. 상기 제2 관통 전극(250b)은 상기 대응하는 제2 도전 패드(264)를 통해 상기 복수의 범프들(270) 중 대응하는 범프(270)에 전기적으로 연결될 수 있다.
도 14 내지 도 16은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 8을 참조하여 설명한 반도체 패키지의 제조방법과 차이점을 주로 설명한다.
도 14를 참조하면, 상부 기판(210) 내에 복수의 제1 관통 전극들(250a) 및 복수의 절연 라이너들(252)이 형성될 수 있다. 배선층(220)이 상기 상부 기판(210)의 제1 면(210a) 상에 형성될 수 있고, 절연층(230)이 상기 상부 기판(210)의 제2 면(210b) 상에 형성될 수 있다. 상기 복수의 제1 관통 전극들(250a), 상기 복수의 절연 라이너들(252), 상기 배선층(220), 및 상기 절연층(230)은 도 3 및 도 4를 참조하여 설명한 상기 복수의 관통 전극들(250), 상기 복수의 절연 라이너들(252), 상기 배선층(220), 및 상기 절연층(230)과 실질적으로 동일한 방법으로 형성될 수 있다.
상기 절연층(230) 상에 그라인딩 공정이 수행될 수 있고, 상기 그라인딩 공정에 의해 상기 절연층(230)의 일부, 상기 복수의 제1 관통 전극들(250a)의 각각의 일부, 및 상기 복수의 절연 라이너들(252)의 각각의 일부가 제거될 수 있다. 이에 따라, 상기 복수의 제1 관통 전극들(250a)의 각각의 단부, 및 상기 복수의 절연 라이너들(252)의 각각의 단부가 노출될 수 있다.
도 15를 참조하면, 복수의 제2 관통 전극들(250b)이 상기 절연층(230)의 그라인딩된 면 상에 형성될 수 있다. 상기 복수의 제2 관통 전극들(250b)을 형성하는 것은, 일 예로, 상기 절연층(230) 상에 도전막을 증착하는 것, 및 상기 도전막을 패터닝하는 것을 포함할 수 있다. 몰드층(240)이 상기 절연층(230)의 상기 그라인딩된 면 상에 형성될 수 있고, 상기 복수의 제2 관통 전극들(250b)을 덮을 수 있다. 일부 실시예들에 따르면, 상기 몰드층(240) 상에 추가적인 그라인딩 공정이 수행될 수 있고, 상기 추가적인 그라인딩 공정에 의해 상기 복수의 제2 관통 전극들(250b)의 단부들이 노출될 수 있다.
도 16을 참조하면, 제2 도전 패드들(264)이 상기 몰드층(240) 상에 형성될 수 있고, 상기 제2 도전 패드들(264)의 각각은 상기 복수의 제2 관통 전극들(250b)의 각각의 단부를 덮을 수 있다. 버퍼층(260)이 상기 몰드층(240) 상에 형성될 수 있고, 상기 제2 도전 패드들(264)을 덮을 수 있다. 복수의 범프들(270)이 상기 버퍼층(260) 상에 형성될 수 있다. 상기 복수의 범프들(270)의 각각은 상기 버퍼층(260) 내로 연장되어 상기 제2 도전 패드들(264) 중 대응하는 제2 도전 패드(264)에 연결될 수 있다.
상술한 차이를 제외하고, 본 실시예들에 따른 반도체 패키지의 제조방법은 도 1 내지 도 8을 참조하여 설명한 반도체 패키지의 제조방법과 실질적으로 동일하다.
도 17은 본 발명의 일부 실시예들에 따른 반도체 패키지(1400)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 17을 참조하면, 반도체 패키지(1400)는 상기 상부 기판(210)의 상기 제1 면(210a) 상에 배치되는 상부 몰드층(350)을 더 포함할 수 있다. 상기 상부 몰드층(350)은 상기 배선층(220) 상에 배치될 수 있고, 상기 복수의 반도체 칩들(300)을 덮을 수 있다. 일부 실시예들에 따르면, 상기 상부 몰드층(350)은 상기 몰드층(240)과 동일한 물질을 포함할 수 있다. 다른 실시예들에 따르면, 상기 상부 몰드층(350)은 상기 몰드층(240)과 다른 물질을 포함할 수도 있다. 상기 상부 몰드층(350)은 절연 물질(일 예로, 에폭시계 몰딩 컴파운드)를 포함할 수 있다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 8을 참조하여 설명한 반도체 패키지의 제조방법과 차이점을 주로 설명한다.
도 3 내지 도 7을 참조하여 설명한 바와 같이, 상기 상부 기판(210), 상기 배선층(220), 상기 절연층(230), 상기 몰드층(240), 상기 버퍼층(160), 상기 복수의 관통 전극들(250), 상기 복수의 절연 라이너들(252), 상기 제2 도전 패드들(264), 및 상기 복수의 범프들(270)이 형성될 수 있다. 상기 상부 기판(210), 상기 배선층(220), 상기 절연층(230), 상기 몰드층(240), 상기 버퍼층(160), 상기 복수의 관통 전극들(250), 상기 복수의 절연 라이너들(252), 상기 제2 도전 패드들(264), 및 상기 복수의 범프들(270)은 적층 구조체(SS)로 지칭될 수 있다.
도 18을 참조하면, 상기 적층 구조체(SS)가 캐리어 기판(CA) 상에 제공될 수 있다. 상기 적층 구조체(SS)는 상기 상부 기판(210)의 상기 제2 면(210b)이 상기 캐리어 기판(CA)과 마주하도록 상기 캐리어 기판(CA) 상에 제공될 수 있다.
연결 범프들(330)이 상기 제1 도전 패드들(224) 상에 형성될 수 있고, 상기 연결 범프들(330)의 각각은 상기 제1 도전 패드들(224) 중 대응하는 제1 도전 패드(224)에 연결될 수 있다.
복수의 반도체 칩들(300)이 상기 상부 기판(210)의 상기 제1 면(210a) 상에 배치될 수 있고, 상기 배선층(220) 상에 실장될 수 있다. 상기 복수의 반도체 칩들(300)의 각각은 상기 복수의 반도체 칩들(300)의 각각의 일면(300S)에 인접하게 배치되는 칩 패드들(320)을 포함할 수 있다. 상기 복수의 반도체 칩들(300)의 각각은 상기 칩 패드들(320)이 상기 연결 범프들(330) 중 대응하는 연결 범프들(330)과 접촉하도록 상기 배선층(220) 상에 제공될 수 있다. 상기 복수의 반도체 칩들(300)은 상기 배선층(220) 상에 수평적으로 서로 이격되도록 실장될 수 있다.
상부 언더필막(340)이 상기 복수의 반도체 칩들(300)의 각각의 상기 일면(300S)과 상기 배선층(220) 사이에 형성될 수 있고, 상기 연결 범프들(330) 사이의 공간을 채울 수 있다. 상부 몰드층(350)이 상기 배선층(220) 상에 상기 복수의 반도체 칩들(300)을 덮도록 형성될 수 있다.
도 17를 다시 참조하면, 상기 캐리어 기판(CA)이 상기 적층 구조체(SS)로부터 제거될 수 있다. 이 후, 상기 복수의 반도체 칩들(300)이 실장된 상기 적층 구조체(SS)가 하부 기판(100) 상에 실장될 수 있다.
상술한 차이를 제외하고, 본 실시예들에 따른 반도체 패키지의 제조방법은 도 1 내지 도 8을 참조하여 설명한 반도체 패키지의 제조방법과 실질적으로 동일하다.
도 19는 본 발명의 일부 실시예들에 따른 반도체 패키지(1500)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 19를 참조하면, 반도체 패키지(1500)는 상기 하부 기판(100) 상에 배치되는 방열 구조체(500)를 더 포함할 수 있다. 상기 방열 구조체(500)는 상기 하부 기판(100)의 상면(100U) 상에 배치될 수 있고, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)의 구성들은 상기 방열 구조체(500) 내부에 배치될 수 있다. 상기 방열 구조체(500)는 열전도성 물질을 포함할 수 있다. 상기 열전도성 물질은 금속(예를 들어, 구리 및/또는 알루미늄 등) 또는 탄소 함유 물질(예를 들어, 그래핀, 그라파이트, 및/또는 탄소 나노튜브 등)을 포함할 수 있다. 일 예로, 상기 방열 구조체(500)는 단일 금속층 또는 적층된 복수의 금속층들을 포함할 수 있다. 다른 예로, 상기 방열 구조체(500)는 히트 싱크(heat sink) 또는 히트파이프(heatpipe)를 포함할 수 있다. 또 다른 예로, 상기 방열 구조체(500)는 수냉(water cooling) 방식을 이용할 수도 있다.
상기 반도체 패키지(1500)는 상기 복수의 반도체 칩들(300)의 각각과 상기 방열 구조체(500) 사이에 개재되는 열전도층(510)을 더 포함할 수 있다. 상기 열 전도층(510)은 열 인터페이스 물질(Thermal interface material, TIM)을 포함할 수 있다. 열 인터페이스 물질은 일 예로, 폴리머 및 열전도성 입자들을 포함할 수 있다. 상기 열전도성 입자들은 폴리머 내에 분산될 수 있다. 상기 복수의 반도체 칩들(300)으로부터 발생된 열은 상기 열 전도층(510)을 통해 상기 방열 구조체(500)로 전달될 수 있다.
도 20은 본 발명의 일부 실시예들에 따른 반도체 패키지(1600)를 나타내는 단면도이다.
도 20을 참조하면, 반도체 패키지(1600)는 하부 기판(100), 상기 하부 기판(100) 상의 하부 반도체 칩(600), 상기 하부 기판(100)과 상기 하부 반도체 칩(600) 사이의 몰드층(240), 및 상기 하부 반도체 칩(600) 상에 실장된 복수의 상부 반도체 칩들(700)을 포함할 수 있다.
상기 하부 반도체 칩(600)은 서로 대향하는 제1 면(600a) 및 제2 면(600b)을 가질 수 있다. 상기 하부 반도체 칩(600)은 상기 제2 면(600b)이 상기 하부 기판(100)의 상면(100U)과 마주하도록 상기 하부 기판(100) 상에 배치될 수 있다. 상기 몰드층(240)은 상기 하부 반도체 칩(600)의 상기 제2 면(600b)과 상기 하부 기판(100) 사이에 배치될 수 있다. 상기 복수의 상부 반도체 칩들(700)은 상기 하부 반도체 칩(600)의 상기 제1 면(600a) 상에 실장될 수 있다. 상기 복수의 상부 반도체 칩들(700)은 상기 하부 반도체 칩(600)의 상기 제1 면(600a)에 수직한 제1 방향(D1)을 따라 적층될 수 있다. 상기 하부 반도체 칩(600)은 상기 제1 면(600a) 또는 상기 제2 면(600b)에 인접한 회로층(미도시)을 포함할 수 있다. 일 예로, 상기 하부 반도체 칩(600)은 로직 칩일 수 있고, 상기 복수의 상부 반도체 칩들(700)은 메모리 칩들일 수 있다. 본 명세서에서, 상기 하부 반도체 칩(600)은 상부 기판으로 지칭될 수도 있다.
복수의 관통 전극들(250)이 상기 하부 반도체 칩(600) 내에 배치될 수 있다. 상기 복수의 관통 전극들(250)의 각각은 상기 하부 반도체 칩(600)을 관통할 수 있고, 상기 몰드층(240) 내로 연장되어 상기 몰드층(240)을 관통할 수 있다. 상기 복수의 관통 전극들(250)의 각각은 상기 하부 반도체 칩(600)을 관통하는 제1 관통 전극(250a), 및 상기 몰드층(240)을 관통하는 제2 관통 전극(250b)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 관통 전극(250a)은 상기 제2 관통 전극(250b)에 직접 연결될 수 있다. 상기 제1 관통 전극(250a)은 도전 물질(일 예로, 구리(Cu))을 포함할 수 있다. 상기 제2 관통 전극(250b)은 일 예로, 상기 제1 관통 전극(250a)과 동일한 도전 물질을 포함할 수 있다. 다른 예로, 상기 제2 관통 전극(250b)은 상기 제1 관통 전극(250a)과 다른 도전 물질을 포함할 수도 있다.
상기 제1 관통 전극(250a) 및 상기 제2 관통 전극(250b)의 각각은 상기 하부 반도체 칩(600)의 상기 제1 면(600a)에 평행한 제2 방향(D2)에 따른 폭을 가질 수 있다. 상기 제1 관통 전극(250a)의 제1 폭(W1)은 상기 제2 관통 전극(250b)의 제2 폭(W2)보다 작을 수 있다(즉, W1<W2). 상기 제1 관통 전극(250a) 및 상기 제2 관통 전극(250b)은 상기 하부 반도체 칩(600)의 상기 제1 면(600a)에 수직한 상기 제1 방향(D1)으로 서로 중첩할 수 있다. 상기 제2 관통 전극(250b)은 상기 제1 관통 전극(250a)과 직접 접촉할 수 있고, 상기 몰드층(240)은 상기 제2 관통 전극(250b)의 측면과 직접 접촉할 수 있다.
상기 몰드층(240)은 상기 하부 반도체 칩(600)보다 열팽창계수가 큰 절연 물질을 포함할 수 있다. 상기 몰드층(240)은 필러(filler, 일 예로, 실리카(silica))를 포함할 수 있다. 일 예로, 상기 몰드층(240)은 필러(filler, 일 예로, 실리카(silica))를 포함하는 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
상기 하부 반도체 칩(600) 및 상기 몰드층(240)의 각각은 상기 제1 방향(D1)에 따른 두께를 가질 수 있다. 상기 몰드층(240)의 두께(240T)는 상기 하부 반도체 칩(600)의 두께(600T)보다 작을 수 있다. 일 예로, 상기 몰드층(240)의 두께(240T)는 약 5μm 내지 약 100 μm일 수 있다.
복수의 범프들(270)이 상기 하부 기판(100)과 상기 몰드층(240) 사이에 배치될 수 있다. 상기 복수의 관통 전극들(250)의 각각은 상기 몰드층(240)을 관통하여 상기 복수의 범프들(270) 중 대응하는 범프(270)에 연결될 수 있다. 일 예로, 상기 제2 관통 전극(250b)이 상기 몰드층(240)을 관통하여 상기 복수의 범프들(270) 중 대응하는 범프(270)에 연결될 수 있다. 상기 복수의 범프들(270)은 도전 물질을 포함할 수 있고, 솔더볼, 범프, 및 필라 중 적어도 하나의 형태를 가질 수 있다.
상기 하부 기판(100)은 상기 하부 기판(100)의 상면(100U)에 인접하는 제1 하부 기판 패드들(110), 및 상기 하부 기판(100)의 하면(100L)에 인접하는 제2 하부 기판 패드들(120)을 포함할 수 있다. 외부 단자들(130)이 상기 기판(100)의 하면(100L) 상에 배치될 수 있고, 상기 제2 하부 기판 패드들(120)에 각각 연결될 수 있다. 상기 복수의 범프들(270)은 상기 제1 하부 기판 패드들(110) 중 대응하는 제1 하부 기판 패드들(110)에 각각 연결될 수 있다. 상기 하부 반도체 칩(600)은 상기 복수의 관통 전극들(250) 및 상기 복수의 범프들(270)을 통해 상기 하부 기판(100)에 전기적으로 연결될 수 있다. 상기 하부 기판(100)은 도 1 및 도 2를 참조하여 설명한 상기 하부 기판(100)과 실질적으로 동일하다.
하부 언더필막(280)이 상기 하부 기판(100)과 상기 몰드층(240) 사이에 개재될 수 있고, 상기 복수의 범프들(270) 사이의 공간을 채울 수 있다. 상기 하부 언더필막(280)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
상기 복수의 상부 반도체 칩들(700)은 관통 비아들(710) 및 상부 범프들(720)을 통해 전기적으로 서로 연결될 수 있다. 상기 관통 비아들(710)은 상기 복수의 상부 반도체 칩들(700) 중 대응하는 반도체 칩들(700) 내에 배치될 수 있다. 상기 복수의 상부 반도체 칩들(700) 중 최상층의 상부 반도체 칩(700)은 상기 관통 비아들(710)을 포함하지 않을 수 있다. 상기 상부 범프들(720)은 상기 복수의 상부 반도체 칩들(700) 사이, 및 상기 복수의 상부 반도체 칩들(700) 중 최하층의 상부 반도체 칩(700)과 상기 하부 반도체 칩(600) 사이에 배치될 수 있다. 상기 상부 범프들(720)은 상기 관통 비아들(710)에 연결될 수 있다.
상기 복수의 관통 전극들(250)은 상기 상부 범프들(720) 중 대응하는 상부 범프들(720)에 연결될 수 있다. 일 예로, 상기 제1 관통 전극(250a)이 상기 상부 범프들(720) 중 대응하는 상부 범프(720)에 연결될 수 있다. 이에 따라, 상기 최하층의 상부 반도체 칩(700)과 상기 하부 반도체 칩(600)은 전기적으로 서로 연결될 수 있다. 상기 복수의 상부 반도체 칩들(700)은 상기 관통 비아들(710), 상기 상부 범프들(720), 상기 복수의 관통 전극들(250), 및 상기 복수의 범프들(270)을 통해 상기 하부 기판(100)에 전기적으로 연결될 수 있다.
추가적인 언더필막(730)이 상기 복수의 상부 반도체 칩들(700) 사이, 및 상기 복수의 상부 반도체 칩들(700) 중 최하층의 상부 반도체 칩(700)과 상기 하부 반도체 칩(600) 사이에 배치될 수 있다. 상기 추가적인 언더필막(730)은 상기 상부 범프들(720) 사이의 공간을 채울 수 있다. 상기 추가적인 언더필막(730)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
추가적인 몰드층(750)이 상기 하부 반도체 칩(600)의 상기 제1 면(600a) 상에 배치될 수 있고, 상기 복수의 상부 반도체 칩들(700)의 측면들을 덮을 수 있다. 일부 실시예들에 따르면, 상기 추가적이 몰드층(750)은 상기 몰드층(240)과 동일한 물질을 포함할 수 있다. 다른 실시예들에 따르면, 상기 추가적이 몰드층(750)은 상기 몰드층(240)과 다른 물질을 포함할 수도 있다. 상기 추가적이 몰드층(750)은 절연 물질(일 예로, 에폭시계 몰딩 컴파운드)를 포함할 수 있다.
본 실시예들에 따르면, 상기 복수의 상부 반도체 칩들(700)이 상기 하부 반도체 칩(600)의 상기 제1 면(600a) 상에 실장될 수 있고, 상기 몰드층(240)이 상기 하부 반도체 칩(600)의 상기 제2 면(600b) 상에 배치될 수 있다. 상기 몰드층(240)은 상기 하부 반도체 칩(600)보다 열팽창계수가 큰 절연 물질을 포함할 수 있고, 이에 따라, 상기 복수의 상부 반도체 칩들(700)과 상기 하부 반도체 칩(600) 사이의 구조적 불균형으로 인한 상기 하부 반도체 칩(600)의 휨(warpage)이 감소될 수 있다. 또한, 상기 몰드층(240)은 필러(filler, 일 예로, 실리카(silica))를 포함할 수 있고, 이로 인해 상기 몰드층(240)의 열팽창계수가 용이하게 조절될 수 있다. 이에 따라, 상기 하부 반도체 칩(600)의 휨(warpage)이 용이하게 조절될 수 있다.
도 21은 본 발명의 일부 실시예들에 따른 반도체 패키지(1700)를 나타내는 단면도이다. 설명의 간소화를 위해, 도 20을 참조하여 설명한 반도체 패키지(1600)와 차이점을 주로 설명한다.
도 21을 참조하면, 상기 하부 반도체 칩(600)은 상기 제2 면(600b)에 인접하는 하부 배선층(620)을 포함할 수 있다. 상기 하부 배선층(620)은 상기 제2 면(600b)에 인접하는 하부 금속 배선들(622), 및 상기 하부 금속 배선들(622)을 덮는 하부 배선 절연층(623)을 포함할 수 있다. 상기 하부 반도체 칩(600)은 상기 제1 면(600a)에 인접한 회로층(미도시)을 포함할 수 있다.
복수의 제1 관통 전극들(250a)이 상기 하부 반도체 칩(600) 내에 배치될 수 있다. 상기 복수의 제1 관통 전극들(250a)의 각각은 상기 하부 반도체 칩(600)을 관통하여 상기 하부 금속 배선들(622) 중 대응하는 하부 금속 배선(622)에 연결될 수 있다. 복수의 제2 관통 전극들(250b)이 상기 몰드층(240) 내에 배치될 수 있다. 상기 복수의 제2 관통 전극들(250b)의 각각은 상기 몰드층(240)을 관통하여 상기 하부 금속 배선들(622) 중 대응하는 하부 금속 배선(622)에 연결될 수 있다. 상기 하부 배선층(620)은 상기 복수의 제1 관통 전극들(250a) 및 상기 복수의 제2 관통 전극들(250b) 사이에 개재될 수 있다. 이 경우, 상기 복수의 제2 관통 전극들(250b) 중 적어도 일부는 상기 복수의 제1 관통 전극들(250a)과 수직적으로 중첩하지 않을 수 있다.
상기 복수의 제1 관통 전극들(250a)은 상기 상부 범프들(720) 중 대응하는 상부 범프들(720)에 연결될 수 있다. 이에 따라, 상기 최하층의 상부 반도체 칩(700)과 상기 하부 반도체 칩(600)은 전기적으로 서로 연결될 수 있다. 상기 복수의 상부 반도체 칩들(700)은 상기 관통 비아들(710), 상기 상부 범프들(720), 상기 복수의 제1 관통 전극들(250a), 상기 하부 금속 배선들(622), 상기 복수의 제2 관통 전극들(250b), 및 상기 복수의 범프들(270)을 통해 상기 하부 기판(100)에 전기적으로 연결될 수 있다.
상술한 차이를 제외하고, 본 실시예들에 따른 반도체 패키지(1700)는 도 20을 참조하여 설명한 반도체 패키지(1600)와 실질적으로 동일하다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 서로 대향하는 제1 면 및 제2 면을 갖는 상부 기판;
    상기 상부 기판의 상기 제1 면 상의 반도체 칩;
    상기 상부 기판의 상기 제1 면과 상기 반도체 칩 사이의 배선층;
    상기 상부 기판의 상기 제2 면 상의 버퍼층;
    상기 상부 기판의 상기 제2 면과 상기 버퍼층 사이의 몰드층;
    상기 상부 기판 및 상기 몰드층을 관통하는 복수의 관통 전극들; 및
    상기 버퍼층 상에 배치되고, 상기 몰드층으로부터 이격되는 복수의 범프들을 포함하되,
    상기 몰드층은 상기 상부 기판보다 열팽창계수가 큰 절연 물질을 포함하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 몰드층은 실리카(silica)를 포함하는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 복수의 관통 전극들의 각각과 상기 상부 기판 사이에 개재되는 절연 라이너를 더 포함하는 반도체 패키지.
  4. 청구항 3에 있어서,
    상기 절연 라이너는 상기 복수의 관통 전극들의 각각과 상기 몰드층 사이로 연장되는 반도체 패키지.
  5. 청구항 4에 있어서,
    상기 상부 기판의 상기 제2 면과 상기 몰드층 사이의 절연층을 더 포함하되,
    상기 복수의 관통 전극들은 상기 절연층을 관통하고,
    상기 절연 라이너는 상기 복수의 관통 전극들의 각각과 상기 절연층 사이로 연장되는 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 상부 기판의 상기 제2 면과 상기 몰드층 사이의 절연층을 더 포함하되,
    상기 복수의 관통 전극들은 상기 절연층을 관통하고,
    상기 절연층의 두께는 상기 몰드층의 두께보다 작은 반도체 패키지.
  7. 청구항 1에 있어서,
    상기 몰드층의 두께는 상기 상부 기판의 두께보다 작은 반도체 패키지.
  8. 청구항 1에 있어서,
    상기 복수의 범프들의 각각은 상기 버퍼층 내로 연장되고, 상기 복수의 관통 전극들 중 대응하는 관통 전극에 연결되는 반도체 패키지.
  9. 청구항 8에 있어서,
    상기 몰드층과 상기 버퍼층 사이에 배치되는 복수의 도전 패드들을 더 포함하되,
    상기 복수의 범프들의 각각은 상기 복수의 도전 패드들 중 대응하는 도전 패드를 통해 상기 대응하는 관통 전극에 연결되는 반도체 패키지.
  10. 청구항 9에 있어서,
    상기 버퍼층은 상기 복수의 도전 패드들 사이로 연장되어 상기 몰드층과 접촉하는 반도체 패키지.
  11. 청구항 8에 있어서,
    상기 몰드층과 상기 버퍼층 사이에 배치되는 재배선층을 더 포함하되,
    상기 재배선층은 재배선 패턴들을 포함하고,
    상기 복수의 범프들의 각각은 상기 재배선 패턴들 중 대응하는 재배선 패턴들을 통해 상기 대응하는 관통 전극에 연결되는 반도체 패키지.
  12. 청구항 8에 있어서,
    상기 복수의 범프들의 각각은 상기 버퍼층을 관통하여 상기 대응하는 관통 전극에 직접 연결되는 반도체 패키지.
  13. 청구항 1에 있어서,
    상기 복수의 관통 전극들의 각각은:
    상기 상부 기판을 관통하는 제1 관통 전극; 및
    상기 몰드층을 관통하는 제2 관통 전극을 포함하고,
    상기 제1 관통 전극 및 상기 제2 관통 전극의 각각은 상기 상부 기판의 상기 제1 면에 평행한 방향에 따른 폭을 가지고,
    상기 제2 관통 전극의 제2 폭은 상기 제1 관통 전극의 제1 폭보다 큰 반도체 패키지.
  14. 청구항 13에 있어서,
    상기 제1 관통 전극 및 상기 제2 관통 전극은 상기 상부 기판의 상기 제1 면에 수직한 방향을 따라 서로 중첩하는 반도체 패키지.
  15. 청구항 13에 있어서,
    상기 제1 관통 전극은 상기 배선층 내 금속 배선들 중 대응하는 금속 배선에 연결되고,
    상기 제2 관통 전극은 상기 복수의 범프들 중 대응하는 범프에 연결되는 반도체 패키지.
  16. 청구항 1에 있어서,
    상기 반도체 칩은 상기 배선층 내 금속 배선들 중 대응하는 금속 배선들을 통해 상기 복수의 관통 전극들 중 대응하는 관통 전극들에 전기적으로 연결되는 반도체 패키지.
  17. 청구항 1에 있어서,
    상기 상부 기판의 상기 제1 면 상에 상기 반도체 칩을 덮는 상부 몰드층을 더 포함하는 반도체 패키지.
  18. 청구항 1에 있어서,
    상기 몰드층, 상기 버퍼층, 및 상기 복수의 범프들을 사이에 두고 상기 상부 기판의 상기 제2 면으로부터 이격되는 하부 기판; 및
    상기 하부 기판 상에 배치되는 방열 구조체를 더 포함하되,
    상기 하부 기판은 하부 기판 패드들을 포함하고,
    상기 복수의 범프들은 상기 하부 기판 패드들에 연결되고,
    상기 반도체 칩, 상기 배선층, 상기 상부 기판, 상기 몰드층, 상기 버퍼층, 상기 복수의 범프들, 및 상기 복수의 관통 전극들은 상기 방열 구조체 내부에 배치되는 반도체 패키지.
  19. 서로 대향하는 제1 면 및 제2 면을 갖는 상부 기판;
    상기 상부 기판의 상기 제1 면 상의 복수의 반도체 칩들;
    상기 상부 기판의 상기 제2 면 상의 몰드층, 상기 몰드층은 상기 상부 기판보다 열팽창계수가 큰 물질을 포함하는 것;
    상기 상부 기판을 관통하는 제1 관통 전극들; 및
    상기 몰드층을 관통하는 제2 관통 전극들을 포함하되,
    상기 제1 관통 전극들의 각각은 상기 제2 관통 전극들 중 대응하는 하나에 연결되고,
    상기 제1 및 제2 관통 전극들의 각각은 상기 상부 기판의 상기 제1 면에 평행한 방향에 따른 폭을 가지고,
    상기 제2 관통 전극들의 각각의 제2 폭은 상기 제1 관통 전극들의 각각의 제1 폭보다 큰 반도체 패키지.
  20. 하부 기판 상의 상부 기판;
    상기 상부 기판 상에 실장된 복수의 반도체 칩들;
    상기 복수의 반도체 칩들과 상기 상부 기판 사이의 배선층, 상기 복수의 반도체 칩들의 각각은 상기 배선층 내 금속 배선들에 연결되는 것;
    상기 상부 기판과 상기 하부 기판 사이의 몰드층;
    상기 몰드층과 상기 하부 기판 사이의 버퍼층;
    상기 버퍼층과 상기 하부 기판 사이에 배치되고, 상기 하부 기판에 연결되는 복수의 범프들; 및
    상기 상부 기판 및 상기 몰드층을 관통하는 복수의 관통 전극들을 포함하되,
    상기 복수의 범프들의 각각은 상가 버퍼층 내로 연장되어 상기 복수의 관통 전극들 중 대응하는 관통 전극에 연결되고,
    상기 몰드층은 상기 상부 기판보다 열팽창계수가 큰 절연 물질을 포함하는 반도체 패키지.
KR1020200085590A 2020-07-10 2020-07-10 반도체 패키지 KR20220007410A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200085590A KR20220007410A (ko) 2020-07-10 2020-07-10 반도체 패키지
TW110105315A TWI843940B (zh) 2020-07-10 2021-02-17 半導體封裝
US17/181,116 US11887919B2 (en) 2020-07-10 2021-02-22 Semiconductor package
CN202110289212.6A CN113921507A (zh) 2020-07-10 2021-03-18 半导体封装件
US18/538,458 US20240113003A1 (en) 2020-07-10 2023-12-13 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200085590A KR20220007410A (ko) 2020-07-10 2020-07-10 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20220007410A true KR20220007410A (ko) 2022-01-18

Family

ID=79172941

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200085590A KR20220007410A (ko) 2020-07-10 2020-07-10 반도체 패키지

Country Status (3)

Country Link
US (2) US11887919B2 (ko)
KR (1) KR20220007410A (ko)
CN (1) CN113921507A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102422460B1 (ko) * 2017-08-22 2022-07-19 삼성전자주식회사 반도체 소자
KR20210147363A (ko) * 2020-05-28 2021-12-07 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6399892B1 (en) 2000-09-19 2002-06-04 International Business Machines Corporation CTE compensated chip interposer
US7221050B2 (en) 2004-09-02 2007-05-22 Intel Corporation Substrate having a functionally gradient coefficient of thermal expansion
US8866301B2 (en) 2010-05-18 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers with interconnection structures
JP5977051B2 (ja) 2012-03-21 2016-08-24 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
US9583431B1 (en) 2012-11-28 2017-02-28 Altera Corporation 2.5D electronic package
KR20150120570A (ko) * 2014-04-17 2015-10-28 에스케이하이닉스 주식회사 반도체 패키지 및 그 제조 방법
US9601353B2 (en) * 2014-07-30 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with molding structures and methods of forming the same
US10847469B2 (en) 2016-04-26 2020-11-24 Cubic Corporation CTE compensation for wafer-level and chip-scale packages and assemblies
US9478504B1 (en) * 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
JP6584939B2 (ja) 2015-12-10 2019-10-02 新光電気工業株式会社 配線基板、半導体パッケージ、半導体装置、配線基板の製造方法及び半導体パッケージの製造方法
JP2017123424A (ja) 2016-01-08 2017-07-13 富士通株式会社 樹脂インターポーザ、半導体装置及びその製造方法、電子装置
US20180096974A1 (en) * 2016-09-30 2018-04-05 Nanya Technology Corporation Semiconductor package and manufacturing method thereof
JP2018098463A (ja) 2016-12-16 2018-06-21 富士通株式会社 半導体装置及びインターポーザ
US11177142B2 (en) 2017-11-30 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for dicing integrated fan-out packages without seal rings
KR102560697B1 (ko) 2018-07-31 2023-07-27 삼성전자주식회사 인터포저를 가지는 반도체 패키지
US11145562B2 (en) * 2019-12-19 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same

Also Published As

Publication number Publication date
US11887919B2 (en) 2024-01-30
TW202203338A (zh) 2022-01-16
US20220013447A1 (en) 2022-01-13
US20240113003A1 (en) 2024-04-04
CN113921507A (zh) 2022-01-11

Similar Documents

Publication Publication Date Title
US11515290B2 (en) Semiconductor package
TWI467726B (zh) 堆疊封裝結構
KR20190013578A (ko) 반도체 패키지 및 그 형성 방법
TWI496270B (zh) 半導體封裝件及其製法
TWI698966B (zh) 電子封裝件及其製法
TW201644018A (zh) 用於三維積體電路的嵌式石墨散熱器
US20220310577A1 (en) Semiconductor package
TW201903992A (zh) 封裝結構及其製造方法
US20240113003A1 (en) Semiconductor package
KR20220014364A (ko) 반도체 패키지
KR20220140215A (ko) 반도체 패키지
TWI706523B (zh) 電子封裝件
TWI742749B (zh) 封裝結構及其形成方法
US11257786B2 (en) Semiconductor package including molding member, heat dissipation member, and reinforcing member
US11482507B2 (en) Semiconductor package having molding member and heat dissipation member
TWI802726B (zh) 電子封裝件及其承載基板與製法
KR20230041252A (ko) 반도체 패키지 및 그 제조방법
TW202303881A (zh) 電子封裝件及其製法
TWI843940B (zh) 半導體封裝
TW202125732A (zh) 封裝結構及其形成方法
TWI796694B (zh) 電子封裝件及其製法
TWI806343B (zh) 半導體封裝及其製造方法
TWI837021B (zh) 電子封裝件
US20240021531A1 (en) Semiconductor package
US20240047420A1 (en) Electronic package and manufacturing method thereof, and electronic structure and manufacturing method thereof