KR20190013578A - 반도체 패키지 및 그 형성 방법 - Google Patents

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    • H01L2224/05111—Tin [Sn] as principal constituent
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    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
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    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139—Silver [Ag] as principal constituent
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    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
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    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
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    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
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    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
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    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L2224/06102—Disposition the bonding areas being at different heights
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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Abstract

일 실시예에서, 패키지는 제1 활성면과 제1 후면을 가지는 제1 다이, 제2 활성면과 제2 후면을 가지고 상기 제1 다이에 본딩되는 제2 다이, 및 전도성 본딩 재료를 포함하고, 상기 제1 활성면은 제1 본딩 패드와 제1 절연층을 포함하고, 상기 제2 활성면은 제2 본딩 패드와 제2 절연층을 포함하며, 상기 제2 다이의 상기 제2 활성면은 상기 제1 다이의 제1 활성면과 마주하며, 상기 제2 절연층은 유전체-유전체 본딩을 통해 상기 제1 절연층에 본딩되며, 상기 전도성 본딩 재료는 상기 제1 본딩 패드와 상기 제2 본딩 패드에 본딩되며, 상기 전도성 본딩 재료는 상기 제1 및 제2 본딩 패드의 리플로우 온도보다 낮은 리플로우 온도를 가지는 것을 특징으로 한다.

Description

반도체 패키지 및 그 형성 방법{SEMICONDUCTOR PACKAGES AND METHODS OF FORMING SAME}
본 출원은 여기에 참조로 포함된, "반도체 패키지 및 그 형성 방법"이란 제하의 2017년 7월 27일자 출원된 미국 가특허 출원 제62/537,736호의 이익을 주장한다.
반도체 산업은 다양한 전자 성분(예, 트랜지스터, 다이오드, 저항, 캐패시터 등)의 계속적인 개량에 따라 급속한 성장을 경험하고 있다. 대부분의 경우, 집적 밀도의 이러한 개선은 더 많은 성분이 주어진 면적 내에 집적되게 하는 최소 선폭 크기의 반복적인 감소로부터 유래된 것이다. 전자 소자의 축소를 위한 요구가 커짐에 따라, 더 작고 더 창조적인 반도체 다이의 패키징 기술에 대한 요구가 출현되었다. 이러한 패키징 시스템의 예는 피캐지-온-패키지(PoP) 기술이다. PoP 소자에서, 상부 반도체 패키지가 바닥 반도체 패키지의 상부에 적층되어 높은 수준의 집적도와 성분 밀도를 제공한다. PoP 기술은 통상적으로 향상된 기능성을 가지고 인쇄 회로 기판(PCB) 상에서 점유 면적이 작은 반도체 소자의 제조를 가능케 한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 밝힌다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1~3, 4a~4o, 5~14는 일부 실시예에 따라 패키지 구조체를 형성하기 위한 공정 도중의 중간 단계의 횡단면도를 예시한다.
도 15~21은 일부 실시예에 따라 패키지 구조체를 형성하기 위한 공정 도중의 중간 단계의 횡단면도를 예시한다.
도 22~28은 일부 실시예에 따라 패키지 구조체를 형성하기 위한 공정 도중의 중간 단계의 횡단면도를 예시한다.
도 29~34는 일부 실시예에 따라 패키지 구조체를 형성하기 위한 공정 도중의 중간 단계의 횡단면도를 예시한다.
도 35~38은 일부 실시예에 따라 패키지 구조체를 형성하기 위한 공정 도중의 중간 단계의 횡단면도를 예시한다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
여기에 논의되는 실시예들은 특정 맥락, 즉 하이브리드 본딩 기술을 이용하여 본딩된 다이를 포함하는 패키지 구조체(예, 패키지 온 패키지(PoP) 구조체)에 대해 논의될 것이다. 다이들은 전면간(face-to-face: F2F) 또는 전후면간(face-to-back: F2B) 본딩될 수 있다. 예를 들면, F2F 본딩 구성에서, 다이들의 활성면(active side)(전면)들이 함께 본딩되는 반면, F2B 본딩 구성에서는 하나의 다이의 활성면이 다른 다이의 후면에 본딩된다. 추가로, 다이 간의 하이브리드 본딩은 유전체 간 본딩과 금속 본딩을 포함한다. 예를 들면, 납땜 본딩(예컨대 구리 대 구리 본딩 대신)을 포함하는 것에 의해, 하이브리드 본딩의 본딩 온도를 크게 낮출 수 있다.
또한, 본 개시의 학습 내용은 하나 이상의 반도체 다이를 포함하는 임의의 패키지 구조체에 적용될 수 있다. 다른 실시예들은 본 개시 내용을 이해한 당업자에게는 분명할 것인 다른 패키지 유형 또는 다른 구성과 같은 다른 적용을 고려한다. 여기에 논의되는 실시예들은 구조체 내에 존재할 수 있는 모든 구성 성분 또는 특징부를 반드시 예시하고 있는 것은 아니라는 것을 알아야 한다. 예를 들면, 구성 성분 중 하나에 대한 논의가 실시예의 여러 측면을 성명하는 데 충분할 수 있다면 도면에서 다수의 구성 성분이 생략될 수 있다. 또한, 여기에 논의되는 방법적 실시예들은 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법적 실시예는 임의의 논리적인 순서로 수행될 수 있다.
도 1~3, 4a~4o, 5~14는 일부 실시예에 따라 패키지 구조체를 형성하기 위한 공정 도중의 중간 단계의 횡단면도를 예시한다.
도 1은 처리 중의 중간 단계에서의 집적 회로 다이(100)를 예시한다. 집적 회로 다이(100)는 논리적 다이(예, 중앙 처리 장치, 모바일 어플리케이션 프로세서, ASIC, GPU, FPGA, 마이크로컨트롤러 등), 메모리 다이(예, 동적 랜덤 액세스 메모리(DRAM) 다이, 와이드 I/O 다이, M-RAM 다이, R-RAM 다이, NAND 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 메모리 큐브(예, HBM, HMC 등), 고속 데이터 트랜시버 다이, I/O 인터페이스 다이, IPD 다이(예, 집적된 수동 소자), 전력 관리 다이(예, 전력 관리 집적 회로(PMIC) 다이), 고주파(RF) 다이, 센서 다이, 마이크로-전자 기계 시스템(MEMS) 다이, 신호 처리 다이(예, 디지털 신호 처리(DSP) 다이), 사용자측(front-end) 다이(예, 아날로그 사용자측(AFE) 다이), 모놀리식 3D 이종 칩릿(chiplet) 적층 다이 등, 또는 이들의 조합일 수 있다.
도 1에 예시된 중간 단계 이전에, 집적 회로 다이(100)는 집적 회로 다이(100)에 집적 회로를 형성하기 위해 적용 가능한 제조 공정에 따라 처리될 수 있다. 예를 들면, 집적 회로 다이(100)는 도핑되거나 도핑되지 않은 실리콘 또는 반도체-온-절연체(SOI) 기판의 능동층과 같은 반도체 기판(102)을 포함한다. 반도체 기판(102)은 게르마늄 등의 다른 반도체 재료; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 트랜지스터, 다이오드, 캐패시터, 저항 등과 같은 소자가 반도체 기판(102)의 내부 및/또는 상부에 형성될 수 있으며, 이들 소자는 예컨대 반도체 기판(102) 상에 하나 이상의 유전체 층 내의 배선 패턴에 의해 형성된 배선 구조체에 의해 상호 연결됨으로써 집적 회로를 형성할 수 있다. 배선 구조체는 일부 실시예에서, 다마신 및/또는 듀얼 다마신 공정을 이용하여 형성된다.
집적 회로 다이(100)는 외부 접속부가 형성되는 구리 패드 또는 알루미늄 패드 또는 이들의 조합과 같은 패드(104)를 더 포함한다. 일부 실시예에서, 이들 패드(104)는 집적 회로 다이(100)를 다른 다이 또는 구조체에 본딩하는 하이브리드 본딩 구성에 사용될 수 있다. 패드(104)는 집적 회로 다이(100)의 활성면으로 지칭될 수 있는 것의 상부에 있다. 절연층도 집적 회로 다이(100)의 활성면에 있다. 일부 실시예에서, 절연층은 폴리벤족사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 감광성 재료일 수 있는 중합체로 형성된다. 다른 실시예에서, 절연층은 실리콘 질화물과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG)와 같은 산화물; 이들의 조합 등으로 형성된다. 절연층은 스핀 코팅, 라미네이션, 화학적 기상 증착(CVD), 등 또는 이들의 조합에 의해 형성될 수 있다.
일부 실시예에서, 패드(104)는 다이 커넥터(104)로 지칭될 수 있으며, 전도성 필러(pillar)(예, 구리 등의 금속을 포함함)일 수 있다. 패드(104)는 예컨대, 금속 증착, 도금, 이들의 조합 등에 의해 형성될 수 있다. 집적 회로 다이(100)의 활성면(패드(104)와 절연층을 포함)은 화학적 기계적 연마(CMP)와 같은 평탄화 공정에 의해 평탄화됨으로써 후속하는 본딩을 위한 평탄한 표면을 보장할 수 있다.
도 1은 패드(104)의 일부 상에 형성된 전도성 필러(106)도 예시한다. 예시된 바와 같이, 전도성 필러(106)는 필러의 높은 종횡비와 비교적 작은 치수에 기인하여 상부로부터 바닥까지 테이퍼질 수 있다. 전도성 필러(106)는 추후에 형성되는 봉지재(390)(도 6 참조)를 통해 연장될 것이며, 이하 관통 비아(106)로 지칭될 수 있다. 관통 비아(106)를 형성하는 예로서, 도시된 바와 같은 배선과 패드(104)와 같이 집적 회로 다이의 활성면 위에 시드층이 형성된다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 다른 재료로 형성된 복수의 서브-층으로 된 복합층일 수 있다. 일부 실시예에서, 시드층은 티타늄 층과 해당 티타늄 층 위의 구리층을 포함한다. 시드층은 예컨대, PVD 등을 이용하여 형성될 수 있다. 시드층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅, 라미네이션 등에 의해 형성될 수 있으며, 패턴화를 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 관통 비아에 대응한다. 패턴화는 시드층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 포토레지스트의 개구 내에 그리고 시드층의 노출된 부분 위에 전도성 재료가 형성된다. 전도성 재료는 전기 도금 또는 무전해 도금과 같은 도금 등에 의해 형성될 수 있다. 전도성 재료는 구리, 니켈, 티타늄, 텅스텐, 알루미늄, 이들의 조합 등과 같은 금속을 포함할 수 있다. 상부에 전도성 재료가 형성되지 않은 시드층의 여러 부분과 포토레지스트는 제거된다. 포토레지스트는 예컨대, 산소 플라즈마 등을 사용하여 허용 가능한 애싱(ashing) 또는 박리 공정에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 시드층의 노출된 부분은 예컨대 습식 또는 건식 식각과 같은 허용 가능한 식각 공정을 이용하는 것에 의해 제거된다. 시드층의 잔여부와 전도성 재료는 관통 비아(106)를 형성한다.
일부 실시예에서, 상부에 전도성 필러(106)가 형성된 패드(104)는 전도성 필러(106)가 없는 패드(104)와는 다른 구성으로 형성된다(예, 전도성 필러가 형성된 패드(104)는 예컨대 도 4a의 리세스가 형성된 패드(312)에 의해 예시된 바와 같이 리세스가 형성되지 않을 수 있다). 일부 실시예에서, 패드(104)는 모두 동일한 구성으로 형성된다.
도 2는 처리의 중간 단계에서의 집적 회로 다이(200)를 예시한다. 집적 회로 다이(200)는 논리적 다이(예, 중앙 처리 장치, ASIC, FPGA, 마이크로컨트롤러 등), 메모리 다이(예, DRAM 다이, 와이드 I/O 다이, M-RAM 다이, R-RAM 다이, NAND 다이, SRAM 다이 등), 메모리 큐브(예, HBM, HMC 등), 고속 데이터 트랜시버 다이, I/O 인터페이스 다이, IPD 다이(예, 집적된 수동 소자), 전력 관리 다이(예, PMIC 다이), RF 다이, 센서 다이, MEMS 다이, 신호 처리 다이(예, DSP 다이), 사용자측(front-end) 다이(예, AFE 다이), 모놀리식 3D 이종 칩릿(chiplet) 적층 다이 등, 또는 이들의 조합일 수 있다. 일부 실시예에서, 집적 회로 다이(100)는 논리적 다이이고 집적 회로 다이(200)는 메모리 다이이다.
도 2에 예시된 중간 단계 이전에, 집적 회로 다이(200)는 집적 회로 다이(200)에 집적 회로를 형성하기 위해 적용 가능한 제조 공정에 따라 처리될 수 있다. 예를 들면, 집적 회로 다이(200)는 도핑되거나 도핑되지 않은 실리콘 또는 반도체-온-절연체(SOI) 기판의 능동층과 같은 반도체 기판(202)을 포함한다. 반도체 기판(202)은 게르마늄 등의 다른 반도체 재료; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 트랜지스터, 다이오드, 캐패시터, 저항 등과 같은 소자가 반도체 기판(202)의 내부 및/또는 상부에 형성될 수 있으며, 이들 소자는 예컨대 반도체 기판(202) 상의 하나 이상의 유전체 층 내의 배선 패턴에 의해 형성된 배선 구조체에 의해 상호 연결됨으로써 집적 회로를 형성할 수 있다. 배선 구조체는 일부 실시예에서, 다마신 및/또는 듀얼 다마신 공정을 이용하여 형성된다.
집적 회로 다이(200)는 관통 비아(204)와 패드(206)를 더 포함한다. 관통 비아(204)는 처리 중의 이 시점에서 반도체 기판(202)을 통해 연장되거나 도 2에 예시된 바와 같이 처리 중의 이 시점에서 반도체 기판(202)을 통해 부분적으로 연장될 수 있다. 상기 특별한 실시예에서, 반도체 기판(202)은 관통 비아(204)가 반도체 기판(202)을 통해 연장될 수 있도록 박판화될 수 있다(예, 도 11 참조). 관통 비아(204)는 예컨대, 기판(202) 내에 개구를 식각한 후 개구 내에 전도성 재료를 성막하는 것에 의해 형성될 수 있다. 관통 비아(204)를 위한 이들 개구는 모두 동일한 공정으로 동시에 또는 개별 공정으로 형성될 수 있다. 기판(202) 내의 개구는 적절한 포토리소그래피 마스크 및 식각 공정을 이용하여 형성될 수 있다. 예를 들면, 기판(202) 위에 포토레지스트가 형성되어 패턴화될 수 있고, 관통 비아(204)가 형성되기 원하는 기판(202)의 해당 부분을 제거하기 위해 하나 이상의 식각 공정(예, 습식 식각 공정 또는 건식 식각 공정)이 활용된다. 개구는 집적 회로 다이(200)의 활성면 상에 마스크를 형성하고 패턴화하는 것에 의해 집적 회로 다이(200)의 활성면(즉, 도 2의 집적 회로 다이(200)의 하측)으로부터 형성될 수 있다.
개구는 예컨대, 확산 장벽층, 접착층 등과 이들의 조합과 같은 라이너로 충전될 수 있다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 라이너는 플라즈마 증강 CVD(PECVD)와 같은 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다. 그러나, 스퍼터링 또는 금속 유기 화학적 기상 증착(MOCVD)과 같은 다른 대안적인 공정이 적용될 수 있다.
관통 비아(204)의 전도성 재료는 일종 이상의 전도성 재료, 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈, 다른 전도성 금속, 이들의 조합 등을 포함할 수 있다. 전도성 재료는 예컨대, 시드층(미도시)을 성막하고 전기 도금, 무전해 도금 등을 이용하여 시드층에 전도성 재료를 성막하여 관통 비아(204)를 위한 개구를 충전 및 과충전하는 것에 의해 형성될 수 있다. 일단 관통 비아(204)를 위한 개구가 충전되면, 관통 비아(204)를 위한 개구의 외부의 과잉의 라이너와 과잉의 전도성 재료는 화학적 기계적 연마(CMP)와 같은 연마 공정을 통해 제거될 수 있지만, 임의의 적절한 제거 공정이 사용될 수 있다. 당업자 중 한 사람이라면 인식하는 바와 같이, 관통 비아(204)를 형성하기 위한 전술한 공정은 단지 관통 비아(204)를 형성하는 하나의 방법이고, 다른 방법도 실시예의 범위 내에 포함되도록 충분히 의도된다. 일부 실시예에서, 관통 비아(204)는 집적 회로 다이(200)의 후면측으로부터 형성된다.
집적 회로 다이(200)에 2개의 관통 비아(204)가 예시되고 있지만, 각각의 집적 회로 다이(200)에 더 많거나 적은 관통 비아(204)가 존재할 수 있음을 알아야 한다.
패드(206)는 외부 접속부가 형성되는 구리 패드 또는 알루미늄 패드 또는 이들의 조합일 수 있다. 일부 실시예에서, 이들 패드(206)는 집적 회로 다이(200)를 다른 다이 또는 구조체에 본딩하는 하이브리드 본딩 구성에 사용될 수 있다. 패드(206)는 집적 회로 다이(200)의 활성면으로 지칭될 수 있는 것의 상부에 있다. 패드(206)는 관통 비아(204) 상에 형성되어 관통 비아에 전기적으로 결합될 수 있다. 하나 이상의 절연층(208)도 집적 회로 다이(200)의 활성면에 있다. 절연층(208)은 무기층 또는 유기층일 수 있다. 일부 실시예에서, 절연층(208)은 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 중합체로 형성된다. 다른 실시예에서, 절연층(208)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 등으로 형성된다. 절연층(2008)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 집적 회로 다이(200)(패드(206)와 절연층(208)을 포함)의 활성면은 CMP와 같은 평탄화 공정에 의해 평탄화됨으로써 후속하는 본딩을 위한 평탄한 표면을 보장할 수 있다.
일부 실시예에서, 패드(206)는 다이 커넥터(206)로 지칭될 수 있으며, 전도성 필러(pillar) 또는 비아(예, 구리, 알루미늄, 이들의 조합 등의 금속을 포함)일 수 있다. 패드(206)는 예컨대, 도금 등에 의해 형성될 수 있다. 일부 실시예에서, 패드(104)와 패드(206) 중 어느 하나 또는 양자 모두는 집적 회로 다이(100, 200)를 결합시 사용될 납땜 재료를 포함한다. 이 구조체는 도 4a~4o에 더 상세히 설명될 것이다.
도 3은 하이브리드 본딩을 통해 집적 회로 다이(100)에 본딩되는 집적 회로 다이(200)를 예시한다. 하이브리드 본딩을 달성하기 위해, 집적 회로 다이(100, 200)는 해당 집적 회로 다이(100, 200)들을 함께 가볍게 가압하는 것에 의해 그 활성면(예, 208) 상의 절연층에 의해 먼저 예비 본딩된다. 하나의 집적 회로 다이(100)와 하나의 집적 회로 다이(200)가 예시되지만, 하이브리드 본딩은 웨이퍼 레벨(예, 웨이퍼 상의 칩 또는 웨이퍼 상의 웨이퍼)에서 수행될 수 있고, 웨이퍼에 형성된 집적 회로 다이(100)가 다수 개 존재하며, 예시된 집적 회로 다이(200)와 동일한 다수의 집적 회로 다이(200)가 예비 본딩되어 웨이퍼 상에서 줄과 열로 배치된다.
집적 회로 다이(100, 200) 모두가 예비 본딩된 후, 납땜 재료(즉, 패드(104, 206) 사이의 납땜 재료)의 재유동과 납땜 재료와 패드(104, 206) 중 적어도 하나의 금속의 상호 확산을 야기하도록 리플로우 공정이 수행된다. 리플로우 온도는 절연층과 본딩 다이의 손상을 피하기 위해 약 200℃ 미만으로 하강될 수 있다. 예를 들면, 리플로우 온도는 약 150℃~약 200℃의 범위에 있을 수 있다. 어닐링 시간은 약 2시간~약 3시간일 수 있다. 일부 실시예에 따르면, 상부 회로 다이, 바닥 회로 다이, 및 본딩 툴 간의 열팽창 계수(CTE)의 불일치에 기인하여 본딩 연결부에서의 열적-기계적 응력과 본딩 시간을 감소시키기 위해 본딩 계면을 국부적으로 가열하도록 열 압축 본딩(TCB)이 적용될 수 있다.
하이브리드 본딩을 통해, 패드(104, 206)는 납땜 본딩을 통해 서로에 본딩됨으로써 본딩 연결부(300)를 형성한다. 집적 회로 다이(100)의 절연층도 역시 절연층(208)에 대해 그 사이의 본딩부에 의해 본딩된다. 예를 들면, 절연층 중 하나의 원자(예, 산소 원자)는 절연층 중 나머지 하나의 원자(예, 수소 원자)와 화학적 결합 또는 공유 결합(예, O-H 결합)을 형성한다. 절연층 간에 얻어지는 결합은 유전체 간 결합이고, 이러한 결합은 다양한 실시예에 따르면 무기물-중합체 결합, 중합체-중합체 결합, 또는 무기물-무기물 결합일 수 있다. 또한, 2개의 집적 회로 다이(100 및/또는 200)의 표면 절연층은 서로 다르기 때문에(예, 하나는 중합체 층이고 다른 하나는 무기물 층인 경우), 동일한 패키지 내에 동시에 존재하는 2종류의 무기물-중합체, 중합체-중합체 및 무기물-무기물 결합이 존재할 수 있다.
도 4a. 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j, 4k, 4l, 4m, 4n, 4o는 도 3과 다른 본딩 연결부(300)의 구성의 상세도를 예시한다. 각각의 예시된 구성에서, 집적 회로 다이(100, 200)는 예컨대 도 4a~4o의 상부 다이(즉, 본딩 계면(350) 위의 다이) 또는 예컨대 도 4a~4o의 바닥 다이(즉, 본딩 계면(350)의 아래의 다이)일 수 있다.
도 4a는 유전체 본딩과 리세스가 형성된 본딩 패드에 의한 본딩 연결부 구성(300A)을 예시한다. 도 4a에서, 제1 다이는 반도체 기판(302), 반도체 기판(302) 상의 유전체 층(304, 308, 310), 유전체 층(304) 내의 배선층, 및 유전체 층(310)의 내부와 배선층(306) 상에 제공된 리세스가 형성된 본딩 패드(312)를 포함한다. 도 4a에서, 제2 다이는 반도체 기판(320), 반도체 기판(320) 상의 유전체 층(322, 326, 328), 유전체 층(322) 내의 배선층(324), 유전체 층(328)의 내부와 배선층(324) 상의 본딩 패드(330), 및 층(332, 334)을 포함하는 돌출된 범프를 포함한다. 계면(350)은 유전체 층(310, 328) 사이의 본딩 계면을 나타낸다.
본 실시예에서, 유전체 층(304, 308, 310, 322, 326, 328)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 등등으로 형성된다. 유전체 층(308, 326)은 각각의 다이 상에 본딩 패드(312, 330)를 형성시 식각 정지층으로서 활용될 수 있으며, 주변 유전체 층과 다른 재료 조성으로 형성될 수 있다. 본딩 계면(350)에서의 유전체 층(310, 328)의 표면(각각의 도전부(330, 312)를 포함)은 본딩을 위한 평면을 보장하도록 CMP와 같은 평탄화 공정으로 평탄화될 수 있다.
배선층(306, 324)과 본딩 패드(330)는 전도성 재료로 형성될 수 있고, 전도성 재료는 구리, 티타늄, 텅스텡 알루미늄, 등과 같은 금속을 포함할 수 있다. 전도성 재료는 전기 도금 또는 무전해 도금과 같은 도금, 스퍼터링 등에 의해 형성될 수 있다. 이들 구조체는 다마신 공정에 의해 형성될 수 있고, 확산 장벽층 또는 접착층 등등과 시드층 및 전도성 재료를 포함할 수 있다. 확산 장벽층 및/또는 접착층은 티타늄, 타티늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 확산 장벽층 및/또는 접착층은 PECVD와 같은 CVD 공정을 이용하여 형성될 수 있다. 그러나, 스퍼터링 또는 MOCVD와 같은 다른 대안적인 공정이 사용될 수 있다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 다른 재료로 된 복수의 서브-층을 포함하는 복합층일 수 있다. 일부 실시예에서, 시드층은 티타늄 층과 해당 티타늄 층 위의 구리층을 포함한다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다.
리세스가 형성된 본딩 패드(312)는 유전체 층(310)의 리세스 내에 형성된 다수의 층들을 포함할 수 있다. 상기 층들은 시드층(312A), 확산 장벽층(312B) 및 전도성 재료층(312C)을 포함할 수 있다. 추가로, 시드층(312A)과 유전체 층(310) 사이에 확산 장벽층 및/또는 접착층이 존재할 수 있다.
확산 장벽층 및/또는 접착층은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 확산 장벽층 및/또는 접착층은 PECVD와 같은 CVD 공정을 이용하여 형성될 수 있다. 그러나, 스퍼터링 또는 MOCVD와 같은 다른 대안적인 공정이 사용될 수 있다.
일부 실시예에서, 시드층(312A)은 금속층이고, 이 금속층은 단일층이거나 다른 재료로 된 복수의 서브-층을 포함하는 복합층일 수 있다. 일부 실시예에서, 시드층(312A)은 티타늄 층과 해당 티타늄 층 위의 구리층을 포함한다. 시드층(312A)은 예컨대 PVD 등을 이용하여 형성될 수 있다.
일부 실시예에서, 확산 장벽층(312B)은 니켈층을 포함한다. 확산 장벽층(312B)은 예컨대 PVD 등을 이용하여 형성될 수 있다. 확산 장벽층(312B)은 납땜 재료(334)가 배선층(306) 내로 확산되지 않도록 확산 보호를 제공한다. 적절한 정도의 확산 보호를 제공한다면, 확산 장벽 대신에 다른 재료가 사용될 수 있다.
전도성 재료층(312C)은 일종 이상의 전도성 재료, 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈, 다른 전도성 금속 등을 포함할 수 있다. 전도성 재료층(312C)은 예컨대, 전기 도금, 무전해 도금 등에 의해 전도성 재료를 성막하는 것에 의해 형성될 수 있다. 본딩 패드(312)의 층들(312A, 312B, 312C)은 본딩 패드(312)가 유전체 층(310) 내에 리세스가 형성되도록 유전체 층(310) 내의 리세스를 충전하지 않는다. 이 리세스가 형성된 본딩 패드(312)는 본딩된 패키지의 이격을 감소시키는 것에 의해 다 얇은 패키지를 허용할 수 있다. 전도성 재료층(312C)의 형성 후에, (예, 다이가 본딩되지 전에 유전체 층(310)의 상부면을 따른) 리세스 외부의 층(312A, 312B, 312C)의 과잉의 부분은 CMP와 같은 연마 공정을 통해 제거될 수 있다. 이 실시예에서, 층(312A, 312B, 312C)의 결합된 두께는 유전체 층의 두께보다 작다.
범프층(332, 334)은 확산 장벽층(332)과 납땜층(334)을 포함한다. 확산 장벽층(332)은 본딩 패드(330) 상에 형성될 수 있다. 일부 실시예에서, 확산 장벽층(332)은 니켈층을 포함한다. 확산 장벽층(332)은 예컨대 PVD 등을 이용하여 형성될 수 있다. 확산 장벽층(332)은 납땜 재료(334)가 패드/비아(330) 내로 확산되지 않도록 확산 보호를 제공한다. 적절한 정도의 확산 보호를 제공한다면, 확산 장벽 대신에 다른 재료가 사용될 수 있다.
납땜 층(334)은 확산 장벽층(332) 상에 형성될 수 있다. 납땜 층(334)은 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등등, 또는 이들의 조합을 포함하는 납땜 재료로 형성될 수 있다. 납땜 층(334)은 증발, 전기 도금, 인쇄, 솔더 트랜스퍼(solder transfer), 볼 플레이스먼트(ball placement) 등에 의해 형성될 수 있다. 납땜 층(334)은 솔더 리플로우 공정(앞서 상술됨) 또는 열 압축 본딩 공정을 통해 리세스가 형성된 본딩 패드에 본딩된다. 납땜 층(334)은 본딩 패드(312)의 전도성 재료층(312C)과 패드/비아(330) 모두에 비해 낮은 리플로우 온도를 가진다.
예시된 바와 같이, 도 4a~4o의 본딩 연결부는 납땜 층(334)을 둘러싸고 본딩 패드(312)와 유전체 층(322/328) 사이에 있는 보이드 또는 갭(336)을 포함한다. 이 보이드/갭(336)은 비 충전 상태로 있을 수 있고, 최종 제품에서 관찰될 수 있다.
도 4b는 도 3의 본딩 연결부(300)의 다른 구성(300B)을 예시한다. 본 실시예는 이 실시예의 경우 본딩 계면(350)이 유전체 층 대신에 중합체 층(340, 342)을 포함하므로 중합체 본딩을 포함한다는 점을 제외하고 상기 도 4a의 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 구성은 여기에 반복하지 않을 것이다.
본 실시예에서, 각각의 다이는 본딩층으로서 중합체 층을 포함한다. 중합체 층(340)이 제1 다이 상에 형성되고, 중합체 층(342)이 제2 다이 상에 형성된다. 중합체 층(340, 342)은 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있다. 중합체 층(340, 342)은 스핀 코팅, 라미네이션 등등, 또는 이들의 조합에 의해 형성될 수 있다.
도 4c는 도 3의 본딩 연결부(300)의 다른 구성(300C)을 예시한다. 본 실시예는 이 실시예의 경우 본딩 패드(312)가 절연층 내로 함몰되지 않는다는 점을 제외하고 상기 도 4b의 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 구성은 여기에 반복하지 않을 것이다.
본 실시예에서, 본딩 패드(312)는 리세스가 형성되지 않고 배선층(306)을 가로질러 실질적으로 평면형이다. 범프층(332, 334)이 본딩 패드(312)와 패드/비아(324) 사이에 공간을 가지도록 중합체 층(340)은 본딩 패드(312)의 상부면 위로 연장되고 중합체 층(342)은 제2 다이의 유전체 층(322)으로부터 연장된다.
도 4d는 도 3의 본딩 연결부(300)의 다른 구성(300D)을 예시한다. 본 실시예는 이 실시예의 경우 유전체 층(310, 328)이 서로 분리되어 있으므로 본딩 계면(350)이 유전체 본딩이 아닌 납땜 본딩이라는 점을 제외하고 상기 도 4a의 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 구성은 여기에 반복하지 않을 것이다.
본 실시예에서, 다이의 유전체 층(310, 328)은 본딩 공정 후에 서로 이격된다. 이 실시예는 이외의 실시예에 비해 스탠드오프(standoff) 높이가 더 높고 본딩 강도가 감소될 수 있으므로 반드시 이상적인 것은 아니다.
도 4e는 도 3의 본딩 연결부(300)의 다른 구성(300E)을 예시한다. 본 실시예는 이 실시예의 경우 배선층(306)이 관통 비아(204)/관통 비아(466)(466의 경우 도 15 참조) 위에 전기적으로 결합되게 제공된다는 점을 제외하고 상기 도 4a의 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 구성은 여기에 반복하지 않을 것이다.
본 실시예에서, 관통 비아(204)/관통 비아(466)는 집적 회로 다이(100 및/또는 200) 중 하나를 통해 형성된다.
도 4f는 도 3의 본딩 연결부(300)의 다른 구성(300F)을 예시한다. 본 실시예는 이 실시예의 경우 배선층(306)이 생략되고 관통 비아(204)/관통 비아(466)가 리세스가 형성된 패드(312)에 직접 결합된다는 점을 제외하고 상기 도 4e의 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 구성은 여기에 반복하지 않을 것이다.
본 실시예에서, 리세스가 형성된 패드(312)에 인접한 관통 비아(204)/관통 비아(466)의 폭은 리세스가 형성된 패드(312)의 폭보다 작다.
도 4g는 도 3의 본딩 연결부(300)의 다른 구성(300G)을 예시한다. 본 실시예는 이 실시예의 경우 리세스가 형성된 패드(312)에 인접한 관통 비아(204)/관통 비아(466)의 폭이 리세스가 형성된 패드(312)의 폭보다 크다는 점을 제외하고 상기 도 4f의 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 구성은 여기에 반복하지 않을 것이다.
도 4h는 도 3의 본딩 연결부(300)의 다른 구성(300H)을 예시한다. 본 실시예는 이 실시예의 경우 리세스가 형성된 패드(312)에 인접한 관통 비아(204)/관통 비아(466)의 폭이 리세스가 형성된 패드(312)의 폭과 동일하다 점을 제외하고 상기 도 4f의 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 구성은 여기에 반복하지 않을 것이다.
도 4i는 도 3의 본딩 연결부(300)의 다른 구성(300I)을 예시한다. 본 실시예는 이 실시예의 경우 리세스가 형성된 패드(312)에 인접한 관통 비아(204)/관통 비아(466)가 2개 이상 존재한다는 점을 제외하고 상기 도 4f의 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 구성은 여기에 반복하지 않을 것이다.
도 4j는 도 3의 본딩 연결부(300)의 다른 구성(300J)을 예시한다. 본 실시예는 이 실시예의 경우 리세스가 형성된 패드(312)에 인접한 관통 비아(204)/관통 비아(466)가 2개 이상 존재한다는 점을 제외하고 상기 도 4e의 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 구성은 여기에 반복하지 않을 것이다.
도 4k는 도 3의 본딩 연결부(300)의 다른 구성(300K)을 예시한다. 본 실시예는 이 실시예의 경우 리세스가 형성된 패드(312)에 인접한 관통 비아(204)/관통 비아(466)의 폭이 리세스가 형성된 패드(312)의 폭과 동일하다 점을 제외하고 상기 도 4j의 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 구성은 여기에 반복하지 않을 것이다.
도 4l은 도 3의 본딩 연결부(300)의 다른 구성(300L)을 예시한다. 본 실시예는 이 실시예의 경우 리세스가 형성된 패드(312)가 생략되고 납땜 재료(334)가 관통 비아(204)/관통 비아(466)에 직접 결합된다는 점을 제외하고 상기 도 4f의 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 구성은 여기에 반복하지 않을 것이다.
본 실시예에서, 관통 비아(204)/관통 비아(466)는 납땜 배료(334)의 일부가 관통 비아(204/466)의 최상부 표면 및/또는 유전체 층(304)의 표면 아래로 연장되도록 리세스가 형성될 수 있다. 일부 실시예에서, 보이드(336)의 폭은 납땜 재료(334)에 인접한 관통 비아(204/466)의 폭보다 크다.
도 4m은 도 3의 본딩 연결부(300)의 다른 구성(300M)을 예시한다. 본 실시예는 이 실시예의 경우 보이드(336)의 폭이 납땜 재료(334)에 인접한 관통 비아(204/466)의 폭보다 작다는 점을 제외하고 상기 도 4l의 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 구성은 여기에 반복하지 않을 것이다.
도 4n은 도 3의 본딩 연결부(300)의 다른 구성(300N)을 예시한다. 본 실시예는 이 실시예의 경우 보이드(336)의 폭이 납땜 재료(334)에 인접한 관통 비아(204/466)의 폭과 동일하다 점을 제외하고 상기 도 4l의 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 구성은 여기에 반복하지 않을 것이다.
도 4o는 도 3의 본딩 연결부(300)의 다른 구성(300O)을 예시한다. 본 실시예는 이 실시예의 경우 리세스가 형성된 패드(312)가 생략되고 납땜 재료(334)가 배선층(306)에 직접 결합된다는 점을 제외하고 상기 도 4j의 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 구성은 여기에 반복하지 않을 것이다.
도 4a, 4b, 4c, 4e~4o의 각각의 구성에서, 하이브리드 본딩은 집적 회로 다이를 가겹게 함께 가압하는 것에 의해 다이의 활성면에 절연층(예, 310, 328, 340 및/또는 342)을 예비 본딩하는 단계를 포함한다. 예비 본딩 후에, 리플로우 공정이 수행되어 납땜 층(334)의 리플로우를 야기한다.
도 5에서, 도 3의 다양한 구성 성분 상에 봉지재(390)가 형성된다. 봉지재(390)는 성형 성분, 에폭시, 산화물, 등일 수 있으며, 압축 성형, 트랜스퍼 성형, 라미네이션, 유동성 CVD, 등에 의해 적용될 수 있다. 일부 실시예에서, 봉지재는 예컨대, 실리콘 산화물, 테트라에틸오르소실리케이트(TEOS) 실리콘 산화물과 같은 산화물 층 등일 수 있다. 일부 실시예에서, 봉지재는 예컨대, 실리콘 질화물과 같은 질화물 층 등일 수 있다. 일부 실시예에서, 봉지재는 유기 및 무기 봉지재 등의 복합체일 수 있다. 봉지재(390)는 전도성 필러(106)와 집적 회로 다이(200)가 매립되거나 피복되도록 집적 회로 다이(100)를 포함하는 웨이퍼 위에 형성될 수 있다. 봉지재(390)는 이후 경화될 수 있다. 집적 회로 다이(100)의 반도체 기판(102)은 약 775 ㎛의 두께(T1)를 가질 수 있다.
도 5에서, 반도체 기판(102)은 상기 두께(T1)보다 작은 두께(T2)로 얇아질 수 있다. 이러한 박판화 공정은 기계적 연마, CMP, 식각 공정, 또는 이들의 조합과 같은 연마 공정을 포함할 수 있다. 일부 실시예에서, 상기 두께(T2)는 약 50 ㎛~약 150 ㎛의 범위에 있다.
박판화 공정 이후, 집적 회로 다이(100, 200)를 포함하는 패키지는 예컨대 톱질 또는 다이싱 절단에 의해 단편화되어(singulated) 각각의 패키지(392)가 적어도 하나의 집적 회로 다이(100)와 하나의 집적 회로 다이(200)를 포함하는 복수의 패키지를 형성할 수 있다. 일부 실시예에서, 상기 단편화는 패키지 영역 사이의 스크라이브 라인에서 일어난다.
도 7은 캐리어 기판(400), 캐리어 기판(400) 상에 형성된 릴리스 층(402), 및 릴리스 층(402) 상에 형성된 유전체 층(404)을 예시한다. 캐이어 기판(400)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(400)은 웨이퍼일 수 있으며, 따라서 다수의 패키지가 캐리어 기판(400) 상에 동시에 형성될 수 있다. 릴리스 층(402)은 중합체계 재료로 형성될 수 있으며, 이 중합체계 재료는 후속 단계에서 형성될 피복 구조체로부터 캐리어 기판(400)과 함께 제거될 수 있다. 일부 실시예에서, 릴리스 층(402)은 광열 변환(LTHC) 릴리스 코팅과 같이 가열시 그 접착성을 소실하는 에폭시계 열-릴릴스 재료이다. 다른 실시예에서, 릴리스 층(402)은 UV 광에 노출시 그 접착성을 소실하는 UV 접착제일 수 있다. 릴리스 층(402)은 액체로서 분배되어 경화될 수 있거나, 캐리어 기판(400)에 적층되는 라미네이트 필름일 수 있거나, 이와 유사한 구성일 수 있다. 릴리스 층(402)의 상부면은 평탄화될 수 있어서 높은 수준의 공면도(coplanarity)를 가질 수 있다.
릴리스 층(402) 상에는 유전체 층(404)이 형성된다. 유전체 층(404)의 바닥면이 릴리스 층(402)의 상부면과 접촉될 수 있다. 일부 실시예에서, 유전체 층(404)은 PBO, 폴이이미드, BCB 등과 같은 중합체로 형성된다. 다른 실시예에서, 유전체 층(404)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물 등으로 형성된다. 유전체 층(404)은 스핀 코팅, 화학적 기상 증착(CVD), 라미네이팅, 또는 다른 방법, 또는 이들의 조합과 같은 임의의 허용 가능한 성막 공정에 의해 형성될 수 있다. 일부 실시예에서, 유전체 층(404)의 상부 또는 내부에 하나 이상의 배선 패턴이 형성되어 재배선 구조체를 형성한다. 이 재배선 구조체는 후면측 재배선 구조체로서 지칭될 수 있다.
또한 도 7에서, 전기적 접속부(406)가 형성된다. 전기적 접속부(406)는 후속으로 형성되는 봉지재(408)(도 9 참조)를 관통 연장할 것이고 이후 관통 비아(406)로서 지칭될 수 있다. 관통 비아(406)를 형성하는 예로서, 하부 구조체, 예컨대 유전체 층(404) 위에 시드층이 형성된다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 다른 재료로 형성된 복수의 서브-층으로 된 복합층일 수 있다. 일부 실시예에서, 시드층은 티타늄 층과 해당 티타늄 층 위의 구리층을 포함한다. 시드층은 예컨대, PVD 등을 이용하여 형성될 수 있다. 시드층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅, 라미네이션 등에 의해 형성될 수 있으며, 패턴화를 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 관통 비아(406)에 대응한다. 패턴화는 시드층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 포토레지스트의 개구 내에 그리고 시드층의 노출된 부분 위에 전도성 재료가 형성된다. 전도성 재료는 전기 도금 또는 무전해 도금과 같은 도금 등에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 상부에 전도성 재료가 형성되지 않은 시드층의 여러 부분과 포토레지스트는 제거된다. 포토레지스트는 예컨대, 산소 플라즈마 등을 사용하여 허용 가능한 애싱(ashing) 또는 박리 공정에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 시드층의 노출된 부분은 예컨대 습식 또는 건식 식각과 같은 허용 가능한 식각 공정을 이용하는 것에 의해 제거된다. 시드층의 잔여부와 전도성 재료는 관통 비아(406)를 형성한다.
도 8에서, 릴리스 층(402)에 패키지(392)가 부착된다. 하나의 패키지(392)가 부착되는 것으로 예시되지만, 더 많거나 적은 수의 패키지(392)가 각각의 패키지 영역에 부착될 수 있음을 알아야 한다. 도시되지 않았지만, 패키지(392)는 접착층(미도시)에 의해 부착될 수 있다. 접착제는 임의의 적절한 접착제, 에폭시, 다이 부착 필름(DAF) 등일 수 있다.
도 9에서, 다양한 구성 성분 상에 봉지재(408)가 형성된다. 봉지재(408)는 성형 성분, 에폭시, 등일 수 있으며, 압축 성형, 라미네이션, 트랜스퍼 성형 등에 의해 적용될 수 있다. 봉지재(408)는 전기적 접속부(406)와 패키지(392)가 매립되거나 피복되도록 캐리어 기판(400) 위에 형성될 수 있다. 봉지재(408)는 이후 경화될 수 있다. 봉지재(408, 390)는 동일한 재료 또는 다른 재료로 형성될 수 있다.
도 10에서, 봉지재(408)는 전기적 접속부(406),전도성 필러(106) 및 관통 비아(204)를 노출시키도록 연마 공정을 받을 수 있다. 전기적 접속부(406), 전도성 필러(106), 관통 비아(204), 반도체 기판(202) 및 봉지재(408)의 표면들은 연마 공정 후에 동일하다. 일부 실시예에서, 연마는 예컨대, 전기적 접속부(406), 전도성 필러(106) 및 관통 비아(204)가 이미 노출된 경우라면 생략될 수 있다. 전기적 접속부(406)와 전도성 필러(106)는 이후 관통 비아(406, 106)로서 각각 지칭될 수 있다.
도 11에서, 전면측 재배선 구조체(410)가 형성된다. 전면측 재배선 구조체(410)는 하나 이상의 유전체 층(414)과 하나 이상의 배선 패턴(412)을 포함한다.
전면측 재배선 구조체(410)의 형성은 봉지재(408), 관통 비아(406), 관통 비아(204) 및 관통 비아(106) 상에 유전체 층(414)을 성막하는 것으로 시작할 수 있다. 일부 실시예에서, 관통 비아(106, 204)는 상부의 배선 패턴(412)이 형성되고 각각의 관통 비아(106, 204)와 전기적으로 결합되는 것을 돕도록 상부에 형성된 전도성 패드를 가질 수 있다(예, 패드(494)의 경우 도 23 참조). 일부 실시예에서, 유전체 층(414)은 리소그래피 마스크를 사용하여 패턴화될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 중합체로 형성된다. 다른 실시예에서, 유전체 층(414)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 등으로 형성된다. 유전체 층(414)은 스핀 코팅, 라미네이션, CVD 등등 또는 이들의 조합에 의해 형성될 수 있다.
다음에, 유전체 층(414)이 패턴화된다. 패턴화는 관통 비아(406, 106, 204)의 일부를 노출시키는 개구를 형성한다. 패턴화는 예컨대, 유전체 층(414)이 감광성 재료인 경우에는 유전체 층(414)을 광에 노출시키는 것에 의해, 예컨대, 레이저 절제를 이용한 절제에 의해, 또는 예컨대 이방성 식각을 이용한 식각에 의한 것과 같이 허용 가능한 공정에 의해 행해질 수 있다. 유전체 층(414)이 감광성 재료인 경우, 유전체 층(414)은 노광 후 현상될 수 있다.
다음에, 유전체 층(414) 상에 비아를 가지는 배선 패턴(412)이 형성된다. 배선 패턴(4120을 형성하는 예로서, 시드층(미도시)이 유전체 층(414)의 상부와 유전체 층(414)을 통한 개구 내에 형성된다. 일부 실시예에서, 시드층은 금속층이고, 해당 금속층은 단일층이거나 다른 재료로 형성된 복수의 서브-층으로 된 복합층일 수 있다. 일부 실시예에서, 시드층은 티타늄 층과 해당 티타늄 층 위의 구리층을 포함한다. 시드층은 예컨대, PVD 등을 이용하여 형성될 수 있다. 시드층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패턴화를 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 배선 패턴(412)에 대응한다. 패턴화는 시드층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 포토레지스트의 개구 내에 그리고 시드층의 노출된 부분 위에 전도성 재료가 형성된다. 전도성 재료는 전기 도금 또는 무전해 도금과 같은 도금 등에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 이후에, 상부에 전도성 재료가 형성되지 않은 시드층의 여러 부분과 포토레지스트는 제거된다. 포토레지스트는 예컨대, 산소 플라즈마 등을 사용하여 허용 가능한 애싱 또는 박리 공정에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 시드층의 노출된 부분은 예컨대 습식 또는 건식 식각과 같은 허용 가능한 식각 공정을 이용하는 것에 의해 제거된다. 시드층의 잔여부와 전도성 재료는 배선 패턴(412)과 비아를 형성한다. 비아는 유전체 층(414)을 통한 개구 내에 예컨대 관통 비아(406, 106, 204)에 형성된다.
이 공정은 재배선 구조체(410)의 형성을 계속하도록 더 많은 유전체 층(414)과 더 많은 배선 패턴 및 비아(412)에 반복될 수 있다. 재배선 구조체(410)의 이들 층을 형성하는 데 사용되는 재료 및 공정들은 전술한 것과 유사할 수 있으므로 그 설명은 여기서 반복하지 않는다. 일부 실시예에서, 재배선 구조체(410)는 다마신 공정에 의해 형성된다. 일부 실시예에서, 재배선 구조체(410)의 층들 중 일부는 듀얼 다마신 공정에 의해 형성되고 나머지 층은 예컨대, 반-추가적인 공정(semi-additive process:SAP)과 같은 전술한 공정에 의해 형성된다.
전면층 재배선 구조체(410)는 예로서 제시된다. 전면측 재배선 구조체(410)에는 더 많거나 적은 유전체 층 및 배선 패턴이 형성될 수 있다. 더 적은 유전체 층 및 배선 패턴이 형성되는 경우, 전술한 단계 및 공정은 생략될 수 있다. 더 많은 유전체 층 및 배선 패턴이 형성되면, 전술한 단계 및 공정은 반복될 수 있다. 당업자 중 한 사람이면 어떤 단계와 공정이 생략되거나 반복될 지를 쉽게 이해할 것이다.
도 12에서, 전면측 재배선 구조체(410)의 외부 측에 패드(미도시)가 형성되고 패드 상에 전도성 접속부(416)가 형성된다. 패드는 전도성 접속부(416)에 결합되는 데 사용되며, 언더 범프 배선(UBM)으로 지칭될 수 있다. 패드는 재배선 구조체(410)의 최상부 유전체 층(414) 내의 개구를 통해 최상부 배선 패턴(412)에 형성될 수 있다. 패드를 형성하는 예로서, 시드층(미도시)이 유전체 층(414) 위에 형성된다. 일부 실시예에서, 시드층은 금속층이고, 해당 금속층은 단일층이거나 다른 재료로 형성된 복수의 서브-층으로 된 복합층일 수 있다. 일부 실시예에서, 시드층은 티타늄 층과 해당 티타늄 층 위의 구리층을 포함한다. 시드층은 예컨대, PVD 등을 이용하여 형성될 수 있다. 시드층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패턴화를 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 패드에 대응한다. 패턴화는 시드층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 포토레지스트의 개구 내에 그리고 시드층의 노출된 부분 위에 전도성 재료가 형성된다. 전도성 재료는 전기 도금 또는 무전해 도금과 같은 도금 등에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 이후에, 상부에 전도성 재료가 형성되지 않은 시드층의 여러 부분과 포토레지스트는 제거된다. 포토레지스트는 예컨대, 산소 플라즈마 등을 사용하여 허용 가능한 애싱 또는 박리 공정에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 시드층의 노출된 부분은 예컨대 습식 또는 건식 식각과 같은 허용 가능한 식각 공정을 이용하는 것에 의해 제거된다. 시드층의 잔여부와 전도성 재료는 패드를 형성한다. 상기 실시예에서, 패드가 다르게 형성되는 경우, 더 많은 포토레지스트와 패턴화 단계가 활용될 수 있다.
추가로 도 12에서, 패드/UBM 상에 전도성 접속부(416)가 형성된다. 전도성 접속부(416)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 필러, C4(controlled collapse chip connection) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기술(ENEPIG)로 형성된 범프, 등일 수 있다. 전도성 접속부(416)는 납땜 재료, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석, 등등 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 전도성 접속부(416)는 초기에 증발, 전기 도금, 인쇄, 솔더 트랜스퍼, 볼 플레이스먼트 등과 같이 흔히 사용되는 방법을 통해 납땜 재료의 층을 형성하는 것에 의해 형성된다. 일단 납땜 재료의 층이 구조체 상에 형성되면, 재료를 원하는 범프 형태로 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 전도성 접속부(416)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성되는 금속 필러(pillar)(예, 구리 필러)이다. 금속 필러는 납땜 재료가 없을 수 있고 실질적으로 수직한 측벽을 가질 수 있다. 일부 실시예에서, 금속 필러 커넥터(416)의 상부 위에 금속캡 층(미도시)이 형성된다. 금속캡 층은 니켈, 주석, 주석-아연, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등등 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다.
도 13에서, 유전체 층(404)으로부터 캐리어 기판(400)을 탈착(분리)하기 위해 캐리어 기판 분리가 수행된다. 따라서, 제1 패키지(420)가 캐리어의 각각의 패키지 영역에 형성된다. 일부 실시예에 따르면, 분리는 릴리스 층(402)이 광의 열에 의해 분해되어 캐리어 기판(400)이 제거될 수 있도록 릴리스 층(402) 상에 레이저 광 또는 UV 광 등의 광을 투사하는 것을 포함한다. 비아(406)를 통해 배선 패턴의 일부를 노출시키도록 유전체 층(404)을 통해 개구가 형성된다. 개구는 예컨대, 레이저 천공, 식각 등을 이용하여 형성될 수 있다.
도 14는 일부 실시예에 따른 패키지 구조체의 횡단면도를 예시한다. 패키지 구조체는 피키지-온-피키지(PoP) 구조체로 지칭될 수 있다. 도 14에서, 제1 패키지(420)에 제2 패키지(450)가 부착된다. 제2 패키지(450)는 기판(430)과 기판(430)에 결합되는 하나 이상의 적층 다이(440)(440A, 440B)를 포함한다. 하나의 적층 다이(440)(440A, 440B)가 예시되지만, 다른 실시예에서, 복수의 적층 다이(440)(각각은 하나 이상의 적층 다이를 포함)가 기판(430)의 동일한 표면에 나란히 결합되도록 배치될 수 있다. 기판(430)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 형성될 수 있다. 일부 실시예에서, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 인듐 비소, 인듐 인, 실리콘 게르마늄 카바이드, 갈륨 비소 인, 갈륨 인듐 인, 이들의 조합 등과 같은 화합물 재료가 사용될 수도 있다. 추가로, 기판(430)은 실리콘-온-절연체(SOI) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 절연체 상의 실리콘 게르마늄(SGOI), 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 기판(430)은 하나의 대안적인 실시예에서 유리 섬유 강화 수지 코어와 같은 절연 코어를 기초로 한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리 섬유 수지이다. 코어 재료의 대안예는 비스말레이미드-트리아진(BT) 수지, 또는 대안적으로 다른 인쇄 회로 기판(PCB) 재료 또는 필름을 포함한다. 기판(430)에는 아지노모토 빌드업 필름(Ajinomoto Build-up Film: ABF) 또는 다른 적층체와 같은 빌드업 필름이 사용될 수 있다.
기판(430)은 능동 및 수동 소자(미도시)를 포함할 수 있다. 당업자 중 한 사람이라면 인지하겠지만, 트랜지스터, 캐패시터, 저항, 이들의 조합 등과 같은 다양한 소자들이 제2 패키지(450)의 설계의 구조적 및 기능적 요건을 발생시키는 데 사용될 수 있다. 소자들은 임의의 적절한 방법을 이용하여 형성될 수 있다.
기판(430)은 배선층(미도시)과 관통 비아(432)를 포함할 수 있다. 배선층은 능동 및 수동 소자 위에 형성될 수 있으며, 다양한 소자들을 접속하여 기능 회로를 형성하도록 설계된다. 배선층은 유전체 층(예, 로우-k 유전체 재료)과 전도성 재료층(예, 구리)이 교대로 배치되고 전도성 재료층들이 비아를 통해 상호 접속될 수 있으며, 임의의 적절한 공정(예, 증착, 다마신, 듀얼 다마신 등)을 통해 형성될 수 있다. 일부 실시예에서, 기판(430)은 실질적으로 능동 및 수동 소자가 없다.
기판(430)은 적층 다이(440)에 결합되도록 기판(430)의 제1 측면 상에 제공되는 본딩 패드(434)와 전도성 접속부(438)에 결합되도록 상기 제1 측면과 반대인 기판(430)의 제2 측면 상에 제공되는 본딩 패드(436)를 포함할 수 있다. 일부 실시예에서, 본딩 패드(434, 436)는 기판(430)의 제1 및 제2 측면 상의 유전체 층(미도시) 내로 리세스(미도시)를 형성하는 것에 의해 형성된다. 리세스는 본딩 패드(434, 436)가 유전체 층 내로 임베이드 될 수 있도록 형성될 수 있다. 다른 실시예에서, 리세스는 본딩 패드(434, 436)가 유전체 층 상에 형성될 수 있으면 생략된다. 일부 실시예에서, 본딩 패드(434, 436)는 구리, 티타늄, 니켈, 금, 팔라듐 등등 또는 이들의 조합으로 형성된 얇은 시드층(미도시)을 포함한다. 본딩 패드(434, 436)의 전도성 재료는 상기 얇은 시드층 위에 성막될 수 있다. 전도성 재료는 전기-화학적 도금 공정, 무전해 도금 공정, CVD, ALD, PVF, 등등 또는 이들의 조합에 의해 형성될 수 있다. 일 실시예에서, 본딩 패드(434, 436)의 전도성 재료는 구리, 텅스텐, 알루미늄, 은, 금 등등 또는 이들의 조합이다.
일 실시예에서, 본딩 패드(434, 436)는 티타늄 층, 구리층, 니켈층과 같은 3개의 전도성 재료의 층을 포함하는 UBM이다. 그러나, 당업자 중 한 사람이라면 본딩 패드(434, 436)의 형성에 적합한 크롬/크롬-구리 합금/구리/금의 구성, 티타늄/티타늄/텅스텐/구리의 구성, 또는 구리/니켈/금의 구성과 같은 재료 및 층들의 다수의 적절한 구성이 존재함을 인식할 것이다. 본딩 패드(434, 436)에 사용될 수 있는 임의의 적절한 재료 또는 재료층은 완전히 본 출원의 범위 내에 포함되도록 의도된 것이다. 일부 실시예에서, 관통 비아(432)는 기판(430)을 관통하여 적어도 하나의 본딩 패드(434)를 적어도 하나의 본딩 패드(436)에 결합한다.
예시된 실시예에서, 적층 다이(440)는 와이어 본딩부(442)에 의해 기판(430)에 결합되지만, 전도성 범프와 같은 다른 접속부가 사용될 수 있다. 일 실시예에서, 적층 다이(440)는 적층된 메모리 다이이다. 예를 들면, 적층 다이(440)는 LPDDR1, LPDDR2, LPDDR3, LPDDR4와 같은 저전력(LP) 더블 데이터 속도(DDR) 메모리 모듈 또는 유사한 메모리 모듈과 같은 메모리 다이일 수 있다.
적층 다이(440)와 와이어 본딩부(442)는 성형 재료(444)에 의해 봉지될 수 있다. 성형 재료(444)는 예컨대, 압축 성형을 이용하여 적층 다이(440)와 와이어 본딩부(442) 상에 성형될 수 있다. 일부 실시예에서, 성형 재료(444)는 성형 화합물, 중합체, 에폭시, 실리콘 산화물 충전 재료 등등 또는 이들의 조합이다. 성형 재료(444)를 경화시키는 경화 단계가 수행될 수 있으며, 이때 경화는 열 경화, UV 경화 등등 또는 이들의 조합일 수 있다.
일부 실시예에서, 적층 다이(440)와 와이어 본딩부(442)는 성형 재료(444) 내에 매립되며, 성형 재료(444)의 경화 후에, 연마와 같은 평탄화 단계가 수행됨으로써 성형 재료(444)의 여분의 부분을 제거하여 제2 패키지(450)를 위한 실질적으로 평탄한 표면을 제공한다.
제2 패키지(450)가 형성된 후, 제2 패키지(450)는 전도성 접속부(438), 본딩 패드(436) 및 관통 비아(406)(또는 존재한다면 후면측 재배선 구조체)에 의해 제1 패키지(420)에 기계적 및 전기적으로 본딩된다. 일부 실시예에서, 적층 다이(440)는 와이어 본딩부(442), 본딩 패드(434, 436), 관통 비아(432), 전도성 접속부(438), 관통 비아(406) 및 재배선 구조체(410)를 통해 패키지(392)에 결합될 수 있다.
전도성 접속부(438)는 전술한 전도성 접속부(416)와 유사할 수 있으므로, 그 설명은 여기서 반복하지 않지만, 전도성 접속부(438)와 전도성 접속부(416)는 동일할 필요는 없다. 전도성 접속부(438)는 적층 다이(440)와 반대되는 기판(430)의 측면에 배치될 수 있다. 일부 실시예에서, 적층 다이(440)에 반대되는 기판의 측면 상에 솔더 레지스트(solder resist)(별도로 지시안됨)가 형성될 수 있다. 전도성 접속부(438)는 기판(430) 내의 전도성 특징부(예, 본딩 패드(436))에 전기적 및 기계적으로 결합될 솔더 레지스트 내의 개구에 배치될 수 있다. 솔더 레지스트는 기판의 영역들을 외부의 손상으로부터 보호하는 데 사용될 수 있다.
일부 실시예에서, 전도성 접속부(438)를 본딩하기 이전에, 전도성 본딩부(438)는 불순물 플럭스(no-clean flux)와 같은 플럭스(미도시)로 코팅된다. 전도성 접속부(438)가 플럭스 내에 침지되거나, 전도성 접속부(438)에 플럭스가 제트 분사될 수 있다. 다른 실시예에서, 플럭스는 관통 비아(406)(또는 존재한다면 후면측 재배선 구조체)의 표면에 적용될 수 있다.
일부 실시예에서, 전도성 접속부(438)는 제2 패키지(450)가 제1 패키지(420)에 부착된 후 남겨진 에폭시 플럭스의 에폭시 부분 중 적어도 일부가 재유동되기 전에 상부에 형성되는 선택적인 에폭시 플럭스(미도시)를 가질 수 있다.
제1 패키지(420)와 제2 패키지(450) 사이와 전도성 접속부(438) 둘레로 언더필(미도시)이 형성될 수 있다. 언더핑은 응력을 감소시킬 수 있고, 전도성 접속부(438)의 재유동에 기인한 연결부를 보호할 수 있다. 언더필은 제2 패키지(450)가 부착된 후 모세관 유동 처리에 의해 형성되거나 제2 패키지(450)가 부착되기 전에 적절한 성막 방법에 의해 형성될 수 있다. 에폭시 플럭스가 형성되는 실시예에서는 에폭시 플럭스는 언더필로서 작용할 수 있다.
제2 패키지(450)와 제1 패키지(420) 간의 본딩은 납땜 본딩일 수 있다. 일 실시예에서, 제2 패키지(450)는 리플로우 공정에 의해 제1 패키지(420)에 본딩된다. 이 리플로우 공정 중에, 전도성 접송부(438)는 본딩 패드(436)와 관통 비아(406)(또는 존재한다면 후면측 재배선 구조체)와 접촉되어 제2 패키지(450)를 제1 패키지(420)에 물리적 및 전기적으로 결합시킨다. 본딩 공정 후에, 관통 비아(406)(또는 존재한다면 후면측 재배선 구조체)와 전도성 접속부(438) 사이의 계면과 전도성 접속부(438)와 본딩 패드(4436)(미도시) 사이의 계면에 금속간 화합물(IMC, 미도시)이 형성될 수 있다. 일 실시예에서, 본딩 공정 후에, 예컨대, 습기, 입자 및 화학적 부식 등과 같은 불리한 환경적 조건에 대해 추가적인 보호를 제공하기 위해 본딩 전도성 접속부를 피복하도록 언더필 재료가 도포될 수 있다.
예컨대 패키지 영역 사이의 스크라이브 라인 영역을 따라 절단을 행하는 것에 의해 단편화 공정이 수행된다. 그 결과 얻어지는 단편화된 제1 및 제2 패키지(420, 450)는 패키지 영역 중 하나로부터 온 것이다. 일부 실시예에서, 단편화 공정은 제2 패키지(450)가 제1 패키지(420)에 부착된 후 수행된다. 다른 실시예(미도시)에서, 단편화 공정은 제2 패키지(450)가 제1 패키지(420)에 부착되기 전에 예컨대, 캐리어 기판(400)이 분리된 후에 수행된다.
도 15의 패키지 구조체에 대해 추가의 처리가 수행될 수 있다. 예를 들면, 도 15의 패키지 구조체는 전도성 접속부(416)을 사용하여 패키지 기판에 장착될 수 있다.
도 15~21은 일부 실시예에 따른 다른 패키지 구조체의 횡단면도를 예시한다. 도 15~21의 실시예는 이 실시예가 집적 회로 다이(100)에 관통 비아(466)를 포함하고 집적 회로 다이(200)가 관통 비아를 포함하지 않는 점을 제외하고 도 1~14에 예시된 실시예와 유사하다. 추가로, 집적 회로 다이(100, 200)는 패키지 구조체 내에서 반대로 배향되며, 예컨대, 집적 회로 다이들이 캐리어 기판(400)에 부착시(도 18 참조) 집적 회로 다이(100)가 집적 회로 다이(200) 위에 위치된다. 전술한 실시예와 유사한 본 실시예에 대한 세부 사항은 여기서 반복하지 않는다.
도 15에서, 집적 회로 다이(100)는 관통 비아(466)를 포함하는 것으로 예시된다. 전술한 실시예의 집적 회로 다이(100)와 유사한 본 실시예의 집적 회로 다이(100)에 대한 세부 사항은 여기서 반복하지 않는다.
본 실시예에서, 관통 비아(466)는 집적 회로 다이(100) 상의 패드(104)로부터 집적 회로 다이(100)의 반도체 기판(102) 내로 연장된다. 관통 비아(466)의 형성은 전술한 실시예의 집적 회로 다이(200)의 관통 비아(204)와 유사할 수 있으므로 그 설명은 여기에 반복하지 않는다.
집적 회로 다이(100)에 2개의 관통 비아(466)가 예시되지만, 각각의 집적 회로 다이(100)에 더 많거나 적은 관통 비아(466)가 존재할 수 있음을 알아야 한다.
도 16은 도 15의 구조체에 대한 추가의 처리를 예시한다. 이들 2개의 도면 사이의 처리는 도 2 및 도 3과 관련하여 예시되고 설명된 처리와 유사하며, 도 3은 도 6과 동일한 중간 단계이므로 그 설명은 여기서 반복하지 않는다.
도 16에서, 집적 회로 다이(100, 200)는 본딩 연결부(300)에 의해 함께 본딩된다. 본딩 연결부(300)는 도 4a~4o의 본딩 연결부 구성(300A~300o) 중 임의의 것일 수 있다.
도 17은 도 16의 구조체에 대한 추가의 처리를 예시한다. 이들 2개의 도면 사이의 처리는 도 3~5와 관련하여 예시되고 설명된 처리와 유사하며, 도 5는 도 17과 동일한 중간 단계이므로 그 설명은 여기서 반복하지 않는다. 본딩된 집적 회로 다이(100, 200)는 봉지재(464)로 봉지되어 패키지(470)를 형성한다.
도 18은 도 7 및 도 8에서 전술한 것과 유사한 캐리어 기판(400) 상에 패키지(470)를 부착하는 것을 예시하므로 그 설명은 여기서 반복하지 않는다. 도 18에서, 패키지(470)는 캐리어 기판에 부착되며, 집적 회로 다이(100)보다 집적 회로 다이(200)가 캐리어 기판에 더 근접한다.
도 19는 도 16의 구조체에 대한 추가의 처리를 예시한다. 이들 2개의 도면 사이의 처리는 도 9 및 도 10과 관련하여 예시되고 설명된 처리와 유사하며, 도 10은 도 19와 동일한 중간 단계이므로 그 설명은 여기서 반복하지 않는다. 패키지(470)는 봉지재(472)로 봉지되고 그 상부 표면은 평탄화된다.
도 19에서, 봉지재(472)는 전기적 접속부(406)와 관통 비아(466)를 노출시키는 연마 공정을 받을 수 있다. 전기적 접속부(406), 관통 비아(466), 반도체 기판(102) 및 봉지재(472)의 표면은 연마 공정 후 동일하다.
도 20은 도 19의 구조체에 대한 추가의 처리를 예시한다. 이들 2개의 도면 사이의 처리는 도 10 및 도 11과 관련하여 예시되고 설명된 처리와 유사하며, 도 11은 도 20과 동일한 중간 단계이므로 그 설명은 여기서 반복하지 않는다. 도 20에서, 관통 비아(406)와 관통 비아(466) 위에 전기적으로 결합되도록 재배선 구조체(410)가 형성된다.
도 21은 도 20의 구조체에 대한 추가의 처리를 예시한다. 이들 2개의 도면 사이의 처리는 도 12~14와 관련하여 예시되고 설명된 처리와 유사하며, 도 14는 도 21과 동일한 중간 단계이므로 그 설명은 여기서 반복하지 않는다. 도 21에서, 도 20의 패키지 구조체(476)에 제2 패키지(450)가 본딩된다.
도 21의 패키지 구조체에 대해 추가의 처리가 수행될 수 있다. 예를 들면, 도 21의 패키지 구조체는 전도성 접속부(416)를 사용하여 패키지 기판에 장착될 수 있다.
도 22~28은 일부 실시예에 따른 다른 패키지 구조체의 횡단면도를 예시한다. 도 22~28의 실시예는 이 실시예가 전면-전면 대신에 전면-후면 전합된 집적 회로 다이(100, 200)를 가진다는 점을 제외하고 도 15~21에 예시된 실시예와 유사하다. 추가로, 집적 회로 다이(100)는 집적 회로 다이(100)의 능동 측면 상의 패드(104) 상에 다이 커넥터(488)와 절연층(490)을 포함한다. 이들 다이 커넥터(488)와 절연층(490)은 후속하는 평탄화 공정 중에 패드(104)를 보호할 수 있다. 전술한 실시예와 유사한 본 실시예에 대한 세부 사항은 여기서 반복하지 않는다.
다이 커넥터(488)는 전술한 패드(104)와 유사한 재료 및 유사한 공정으로 형성될 수 있으므로 그 설명은 여기서 반복하지 않는다. 본 실시예에서, 다이 커넥터는 구리 필러일 수 있고, 패드(104)는 알루미늄 접촉 패드일 수 있다. 절연층(490)은 전술한 절연층과 유사할 수 있으므로 그 설명은 여기서 반복하지 않는다.
도 23에서, 집적 회로 다이(100)의 능동 측면이 캐리어 기판(498)에 부착된다. 캐리어 기판(498)은 전술한 캐리어 기판(400)과 유사하므로 그 설명은 여기서 반복하지 않는다. 집적 회로 다이(100)의 후면은 관통 비아(466)를 노출시키도록 박판화된다. 이러한 박판화는 도 6에서 전술한 박판화 공정과 유사할 수 있으므로 그 설명은 여기서 반복하지 않는다. 박판화 공정 이후, 절연층(492, 496)과 패드(494)가 집적 회로 다이(100)의 후면에 형성된다. 절연층(492, 496)과 패드(494)는 집적 회로 다이(100)를 집적 회로 다이(200)에 본딩하는 데 활용될 것이다. 패드(494)는 노출된 관통 비아(466)에 전기적으로 결합된다. 패드(494)는 전술한 패드(104)와 유사한 재료 및 공정으로 형성될 수 있으므로 그 설명은 여기서 반복하지 않는다. 절연층(492, 496)은 전술한 절연층(208)과 유사한 재료 및 공정으로 형성될 수 있으므로 그 설명은 여기서 반복하지 않는다.
도 24에서, 집적 회로 다이(200)에 집적 회로 다이(100)가 본딩된다. 본딩은 도 2 및 도 3에서 전술되었으므로 그 설명은 여기서 반복하지 않는다. 도 24에서, 집적 회로 다이(100, 200)가 본딩 연결부(300)에 의해 함께 본딩된다. 본딩 연결부(300)는 도 4a~4o의 본딩 연결부 구성(300A~300O) 중 임의의 것일 수 있다.
도 25는 도 24의 구조체에 대한 추가의 처리를 예시한다. 이들 2개의 도면 사이의 처리는 도 3~5와 관련하여 예시되고 설명된 처리와 유사하며, 도 5는 도 25와 동일한 중간 단계이므로 그 설명은 여기서 반복하지 않는다. 본딩된 집적 회로 다이(100, 200)는 봉지재(499)로 봉지되어 패키지(500)를 형성한다.
도 26은 도 7 및 도 8에서 전술한 것과 유사한 캐리어 기판(400) 상에 패키지(500)를 부착하는 것을 예시하므로 그 설명은 여기서 반복하지 않는다. 도 26에서, 패키지(500)는 캐리어 기판에 부착되며, 집적 회로 다이(100)보다 집적 회로 다이(200)가 캐리어 기판에 더 근접한다.
도 26은 도 25의 구조체에 대한 추가의 처리를 예시한다. 이들 2개의 도면 사이의 처리는 도 9 및 도 10과 관련하여 예시되고 설명된 처리와 유사하며, 도 10은 도 26과 동일한 중간 단계이므로 그 설명은 여기서 반복하지 않는다. 패키지(500)는 봉지재(502)로 봉지되고 그 상부 표면은 평탄화된다.
도 26에서, 봉지재(502)는 전기적 접속부(406)와 다이 커넥터(488)를 노출시키는 연마 공정을 받을 수 있다. 전기적 접속부(406), 다이 커넥터(488), 절연층(490) 및 봉지재(502)의 표면은 연마 공정 후 동일하다.
도 27은 도 26의 구조체에 대한 추가의 처리를 예시한다. 이들 2개의 도면 사이의 처리는 도 10 및 도 11과 관련하여 예시되고 설명된 처리와 유사하며, 도 11은 도 27과 동일한 중간 단계이므로 그 설명은 여기서 반복하지 않는다. 도 27에서, 관통 비아(406)와 다이 커넥터(488) 위에 전기적으로 결합되도록 재배선 구조체(410)가 형성된다.
도 28은 도 27의 구조체에 대한 추가의 처리를 예시한다. 이들 2개의 도면 사이의 처리는 도 12~14와 관련하여 예시되고 설명된 처리와 유사하며, 도 14는 도 28과 동일한 중간 단계이므로 그 설명은 여기서 반복하지 않는다. 도 28에서, 도 27의 패키지 구조체(500)에 제2 패키지(450)가 본딩된다.
도 28의 패키지 구조체에 대해 추가의 처리가 수행될 수 있다. 예를 들면, 도 28의 패키지 구조체는 전도성 접속부(416)를 사용하여 패키지 기판에 장착될 수 있다.
도 29~34는 일부 실시예에 따른 다른 패키지 구조체의 횡단면도를 예시한다. 도 29~34의 실시예는 이 실시예의 경우 집적 회로 다이(100)가 집적 회로 다이(100)의 능동 측면 상의 패드(104) 상에 다이 커넥터(488)와 절연층(490)을 포함하지 않는다는 점을 제외하고 도 22~28에 예시된 실시예와 유사하다. 다이 커넥터(488)와 절연층(490)의 이러한 제거는 패드9104)를 보호하기 위해 추가의 캐리어 기판 본딩/분리를 필요로 한다. 전술한 실시예와 유사한 본 실시예에 대한 세부 사항은 여기서 반복하지 않는다.
도 29는 도 24에서 전술한 바와 같이 집적 회로 다이(200)에 본딩된 집적 회로 다이(100)를 예시하므로, 그 설명은 여기서 반복하지 않는다. 본딩은 도 2 및 도 3에서 전술되었으므로 그 설명은 여기서 반복하지 않는다. 도 29에서, 집적 회로 다이(100, 200)가 본딩 연결부(300)에 의해 함께 본딩된다. 본딩 연결부(300)는 도 4a~4o의 본딩 연결부 구성(300A~300O) 중 임의의 것일 수 있다.
도 30은 도 29의 구조체에 대한 추가의 처리를 예시한다. 이들 2개의 도면 사이의 처리는 도 3~8과 관련하여 예시되고 설명된 처리와 유사하며, 도 8은 도 30과 동일한 중간 단계이므로 그 설명은 여기서 반복하지 않는다. 본딩된 집적 회로 다이(100, 200)는 봉지재(522)로 봉지되어 패키지(524)를 형성한다.
도 30은 도 7 및 도 8에서 전술한 것과 유사한 캐리어 기판(400) 상에 패키지(524)를 부착하는 것을 예시하므로 그 설명은 여기서 반복하지 않는다. 도 30에서, 패키지(524)는 캐리어 기판에 부착되며, 집적 회로 다이(200)보다 집적 회로 다이(100)가 캐리어 기판(400)에 더 근접한다.
도 31은 도 30의 구조체에 대한 추가의 처리를 예시한다. 이들 2개의 도면 사이의 처리는 도 9 및 도 10과 관련하여 예시되고 설명된 처리와 유사하며, 도 10은 도 31과 동일한 중간 단계이므로 그 설명은 여기서 반복하지 않는다. 패키지(524)는 봉지재(526)로 봉지되고 그 상부 표면은 평탄화된다.
도 31에서, 봉지재(526)는 전기적 접속부(406)를 노출시키는 연마 공정을 받을 수 있다. 전기적 접속부(406)와 봉지재(526)의 표면은 연마 공정 후 동일하다.
도 32는 도 31의 구조체에 대한 추가의 처리를 예시한다. 도 32에서, 캐리어 기판(400)이 분리되고 구조체가 뒤집혀져 다른 캐리어 기판(530)에 본딩된다. 분리 공정은 전술하였으므로 그 설명은 여기서 반복하지 않는다. 도 32에서, 패키지(524)는 캐리어 기판에 부착되고 집적 회로 다이(100)보다 집적 회로 다이(200)가 캐리어 기판(530)에 더 근접한다. 도 32에서, 봉지재(526), 전기적 접속부(406) 및 패드(104)의 노출면과 반도체 기판(102)은 연마 공정 없이 동일한 높이이다.
도 33은 도 32의 구조체에 대한 추가의 처리를 예시한다. 이들 2개의 도면 사이의 처리는 도 10 및 도 11과 관련하여 예시되고 설명된 처리와 유사하며, 도 11은 도 33과 동일한 중간 단계이므로 그 설명은 여기서 반복하지 않는다. 도 33에서, 관통 비아(406)와 패드(104) 위에 전기적으로 결합되도록 재배선 구조체(410)와 전도성 접속부(416)가 형성된다.
도 34는 도 33의 구조체에 대한 추가의 처리를 예시한다. 이들 2개의 도면 사이의 처리는 도 12~14와 관련하여 예시되고 설명된 처리와 유사하며, 도 14는 도 34와 동일한 중간 단계이므로 그 설명은 여기서 반복하지 않는다. 도 34에서, 도 33의 패키지 구조체(540)에 제2 패키지(450)가 본딩된다.
도 34의 패키지 구조체에 대해 추가의 처리가 수행될 수 있다. 예를 들면, 도 34의 패키지 구조체는 전도성 접속부(416)를 사용하여 패키지 기판에 장착될 수 있다.
도 35~38은 일부 실시예에 따른 다른 패키지 구조체의 횡단면도를 예시한다. 도 35~38의 실시예는 이 실시예의 경우 집적 회로 다이들이 본딩된 후 집적 회로 다이의 유전체 층 사이에 갭이 존재한다는 점을 제외하고 도 1~14에 예시된 실시예와 유사하다. 전술한 실시예에서와 유사한 본 실시예에 관한 세부 사항은 여기서 반복하지 않는다.
도 35는 도 2 및 도 3에서 전술한 바와 같이 집적 회로 다이(200)에 본딩된 집적 회로 다이(100)를 예시하므로 그 설명은 여기서 반복하지 않는다. 도 35에서, 집적 회로 다이(100, 200)는 본딩 연결부(300)에 의해 함께 본딩된다. 본 실시예의 본딩 연결부(300)는 도 4d의 본딩 연결부 구성(300D)이다. 본 실시예는 집적 회로 다이(100, 200)의 유전체 층 사이에 스탠드오프 갭을 포함한다.
도 36은 도 35의 구조체에 대한 추가의 처리를 예시한다. 도 36에서, 집적 회로 다이(100, 200) 사이의 본딩 계면을 밀봉하도록 다양한 구성 성분 위ㅣ에 밀봉층(546)이 형성된다. 본딩 계면의 밀봉은 이 구성에서 본딩 계면을 밀봉하지 않는 경우에 비해 본 실시예의 신뢰성에 도움을 줄 수 있다. 밀봉층(546)은 전술한 절연층(208)과 유사한 재료 및 공정으로 형성될 수 있으므로 그 설명은 여기서 반복하지 않는다. 일 실시예에 따르면, 밀봉층은 예컨대, 파릴렌, 폴리이미드, BCB 및 PBO 등과 같은 중합체 재료로 형성될 수 있다. 형성 방법은 분무, 제트 분사, 코팅 등에 의한 것일 수 있다.
도 37은 도 36의 구조체에 대한 추가의 처리를 예시한다. 이들 2개의 도면 사이의 처리는 도 5와 관련하여 예시되고 설명된 처리와 유사하며, 도 5는 도 37과 동일한 중간 단계이므로 그 설명은 여기서 반복하지 않는다. 본딩된 집적 회로 다이(100, 200)는 봉지재(548)로 봉지되어 패키지를 형성한다.
도 38은 도 37의 구조체에 대한 추가의 처리를 예시한다. 이들 2개의 도면 사이의 처리는 도 5~14와 관련하여 예시되고 설명된 처리와 유사하며, 도 14는 도 38과 동일한 중간 단계이므로 그 설명은 여기서 반복하지 않는다. 도 38에서, 도 37의 본딩된 집적 회로 다이를 포함하는 패키지 구조체(562)에 제2 패키지(450)가 본딩된다.
도 38의 패키지 구조체에 대해 추가의 처리가 수행될 수 있다. 예를 들면, 도 38의 패키지 구조체는 전도성 접속부(416)를 사용하여 패키지 기판에 장착될 수 있다.
하이브리드 본딩의 통상적인 구리-구리 본딩 대신에 납땜 재료를 사용하는 하이브리드 본딩 기술을 사용하여 함께 본딩되는 다이를 포함하는 PoP 구조체를 형성하는 것에 의해, 하이브리드 본딩의 본딩 온도가 크게 낮아질 수 있다. 추가로, 구조체의 본딩 패드는 패키지 구조체의 높이를 감소시키도록 리세스가 형성될 수 있다. 다이는 함께 전면-전면(F2F) 또는 전면-후면(F2B) 본딩될 수 있다. 에를 들면, F2F 본딩 구성에서, 다이의 활성면(전면)이 함께 본딩되는 반면, F2B 본딩 구성에서는 하나의 다이의 활성면이 다른 다이의 후면에 본딩된다.
일 실시예에서, 패키지는 제1 활성면과 제1 후면을 가지는 제1 다이, 제2 활성면과 제2 후면을 가지고 상기 제1 다이에 본딩되는 제2 다이, 및 전도성 본딩 재료를 포함하고, 상기 제1 활성면은 제1 본딩 패드와 제1 절연층을 포함하고, 상기 제2 활성면은 제2 본딩 패드와 제2 절연층을 포함하며, 상기 제2 다이의 상기 제2 활성면은 상기 제1 다이의 제1 활성면과 마주하며, 상기 제2 절연층은 유전체-유전체 본딩을 통해 상기 제1 절연층에 본딩되며, 상기 전도성 본딩 재료는 상기 제1 본딩 패드와 상기 제2 본딩 패드에 본딩되며, 상기 전도성 본딩 재료는 상기 제1 및 제2 본딩 패드의 리플로우 온도보다 낮은 리플로우 온도를 가지는 것을 특징으로 한다.
실시예들은 다음의 특징 중 하나 이상을 포함할 수 있다. 상기 제1 절연층은 O-H 결합을 포함하는 개별 결합에 의해 상기 제2 절연층에 본딩된다. 상기 제1 본딩 패드는 상기 제1 절연층 내로 리세스가 형성된다. 상기 제1 절연층과 상기 제2 절연층은 모두 중합체로 형성된다. 상기 제1 절연층과 상기 제2 절연층은 모두 실리콘 질화물, 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG), 또는 이들의 조합으로 형성된다. 상기 전도성 본딩 재료 둘레와 상기 제1 및 제2 본딩 패드 사이에 보이드가 존재한다. 상기 제1 패키지 구조체는 상기 제1 다이의 상기 제1 활성면 상의 전도성 패드, 상기 전도성 패드에 전기적으로 결합된 제1 관통 비아, 상기 제1 다이 상에 제공되어 상기 제2 다이와 상기 제1 관통 비아를 측방향으로 봉지하는 제1 봉지재로서, 해당 제1 봉지재를 통해 상기 제1 관통 비아가 연장되는, 제1 봉지재, 및 상기 제2 다이, 상기 제1 관통 비아 및 상기 제1 봉지재 위에 제공되고 상기 제1 관통 비아에 전기적으로 결합된 제1 재배선 구조체를 더 포함한다. 상기 제1 패키지 구조체는 상기 제1 다이에 인접한 제2 관통 비아와, 상기 제1 다이, 상기 제1 봉지재 및 상기 제2 관통 비아를 봉지하는 제2 봉지재로서, 해당 제2 봉지재를 통해 상기 제2 관통 비아가 연장되는, 제2 봉지재를 더 포함하고, 상기 제1 재배선 구조체는 상기 제2 관통 비아에 전기적으로 결합된다. 패키지는 제1 전도성 접속부에 의해 상기 제2 관통 비아에 본딩된 제2 패키지 구조체를 더 포함한다.
일 실시예에서, 방법은 제1 다이의 제1 측면을 전도성 본딩 재료와 제1 및 제2 절연층을 사용하여 제2 다이의 제2 측면에 본딩하는 것에 의해 제1 패키지를 형성하는 단계를 포함하며, 상기 제1 측면은 제1 본딩 패드와 상기 제1 절연층을 포함하며, 상기 제2 측면은 제2 본딩 패드와 상기 제2 절연층을 포함하며, 상기 제2 다이의 제2 측면은 상기 제1 다이의 상기 제1 측면과 마주하며, 상기 저2 절연층은 유전체-유전체 본딩을 통해 상기 제1 절연층에 본딩되며, 상기 전도성 본딩 재료는 상기 제1 및 제2 본딩 패드에 본딩되며, 상기 전도성 본딩 재료는 상기 제1 및 제2 본딩 패드의 리플로우 온도보다 낮은 리플로우 온도를 가지는 것을 특징으로 한다.
실시예들은 다음의 특징 중 하나 이상을 포함할 수 있다. 제1 패키지를 형성하는 단계는 상기 제1 다이의 상기 제1 측면 상의 제3 본딩 패드 상에 해당 제3 본딩 패드에 전기적으로 결합되는 제1 전도성 필러를 형성하는 단계와, 상기 제1 다이, 상기 제2 다이 및 상기 제1 전도성 필러를 봉지재로 봉지하는 단계를 더 포함한다. 상기 제1 패키지를 형성하는 단계는 캐리어 기판 위에 전기적 접속부를 형성하는 단계, 상기 전기적 접속부에 인접한 상기 캐리어 기판에 상기 본딩된 제1 및 제2 다이를 부착하되, 상기 제1 다이가 상기 캐리어 기판에 인접하도록, 부착하는 단계, 상기 본딩된 제1 및 제2 다이, 상기 제1 봉지재 및 상기 전기적 접속부를 제2 봉지재로 봉지하는 단계, 상기 제1 다이, 상기 제2 다이, 상기 제1 봉지재, 상기 제2 봉지재, 및 상기 전기적 접속부 위에 제1 재배선 구조체를 형성하되, 상기 제1 재배선 구조체가 상기 제1 전도성 필러와 상기 전기적 접속부에 전기적으로 결합되도록, 상기 제1 재배선 구조체를 형성하는 단계를 더 포함한다. 방법은 상기 캐리어 기판을 제거하는 단계, 상기 제1 다이에 근접한 제2 패키지를 제1 전도성 접속부를 사용하여 상기 제1 패키지의 상기 전기적 접속부에 본딩하는 단계를 더 포함한다. 상기 제1 패키지를 형성하는 단계는 상기 제1 다이에 비아를 형성하는 단계, 상기 제1 다이와 상기 제2 다이를 제1 봉지재로 봉지하는 단계, 캐리어 기판 위에 전기적 접속부를 형성하는 단계, 상기 봉지재와 본딩된 상기 제1 및 제2 다이를 상기 전기적 접속부에 인접한 상기 캐리어 기판에 부착하되, 상기 제2 다이가 상기 캐리어 기판에 인접하도록, 부착하는 단계, 상기 본딩된 제1 및 제2 다이, 상기 제1 봉지재, 및 상기 전기적 접속부를 제2 봉지재로 봉지하는 단계, 상기 전기적 접속부와 상기 제1 다이 내의 상기 비아가 노출되도록 상기 봉지재를 평탄화하는 단계, 상기 제1 다이, 상기 제2 다이, 상기 제1 봉지재, 상기 제2 봉지재 및 상기 전기적 접속부 위에 제1 재배선 구조체를 형성하되, 해당 제1 재배선 구조체가 상기 제1 다이 내의 상기 비아와 상기 전기적 접속부에 전기적으로 결합되도록, 제1 재배선 구조체를 형성하는 단계 및 상기 제1 재배선 구조체 위에 전기적으로 결합되도록 전도성 접속부를 형성하는 단계를 더 포함한다. 상기 제1 절연층과 상기 제2 절연층은 모두 중합체로 형성된다. 상기 제1 절연층과 상기 제2 절연층은 모두 실리콘 질화물, 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG), 또는 이들의 조합으로 형성된다.
일 실시예에서, 방법은 제1 웨이퍼의 제1 측면 위에 제1 절연층을 형성하는 단계, 상기 제1 절연층 내에 리세스를 패턴화하는 단계, 상기 리세스 내부와 상기 제1 절연층 위에 전도성 재료를 등각으로 성막하되, 상기 전도성 재료의 두께가 상기 제1 절연층의 두께보다 작도록, 성막하는 단계, 제1 본딩 패드를 형성하도록 상기 리세스 외부의 상기 전도성 재료의 부분을 제거하되, 상기 제1 본딩 패드와 상기 제1 절연층이 상기 제1 웨이퍼 내의 제1 다이의 제1 활성면 상에 위치되도록, 제거하는 단계, 제2 본딩 패드와 제2 절연층을 가지는 제2 활성면을 포함하는 제2 다이를 형성하는 단계, 상기 제2 본딩 패드 상에 전도성 범프를 형성하되, 상기 전도성 범프가 상기 제1 및 제2 본딩 패드의 리플로우 온도보다 낮은 리플로우 온도를 가지도록, 전도성 범프를 형성하는 단계, 상기 제2 본딩 패드 상의 상기 전도성 범프를 상기 제1 본딩 패드에 본딩하는 단계 및 상기 제2 다이의 상기 제2 절연층을 상기 제1 절연층에 본딩하는 단계를 포함한다.
실시예는 다음의 특징 중 하나 이상을 포함할 수 있다. 방법은 상기 제1 다이의 상기 제1 활성면 상의 제3 본딩 패드 상에 해당 제3 본딩 패드에 전기적으로 결합되도록 제1 전도성 필러를 형성하는 단계, 상기 제1 웨이퍼, 상기 제2 다이, 및 상기 제1 전도성 필러를 제1 봉지재로 봉지하는 단계, 및 상기 제1 웨이퍼와 상기 제1 봉지재를 단편화하되, 상기 제1 다이, 상기 제2 다이, 상기 제1 전도성 필러 및 상기 제1 봉지재를 포함하는 제1 패키지 구조체를 형성하도록, 단편화하는 단계를 더 포함한다. 방법은 캐리어 기판 위에 전기적 접속부를 형성하는 단계, 상기 제1 패키지 구조체를 상기 전기적 접속부에 인접한 상기 캐리어 기판에 부착하되, 상기 제1 다이가 상기 캐리어 기판에 인접하도록, 부착하는 단계, 상기 제1 패키지 구조체와 상기 전기적 접속부를 제2 봉지재로 봉지하는 단계, 및 상기 제1 패키지 구조체, 상기 제2 봉지재, 및 상기 전기적 접속부 위에 제1 재배선 구조체를 형성하되, 상기 제1 재배선 구조체가 상기 제1 전도성 필러와 상기 전기적 접속부에 전기적으로 결합되도록, 제1 재배선 구조체를 형성하는 단계를 더 포함한다.
1) 본 개시의 제1 양태에 따른 패키지는, 제1 패키지 구조체를 포함하고, 상기 제1 패키지 구조체는, 제1 활성면(active side)과 제1 후면을 가지는 제1 다이; 제2 활성면과 제2 후면을 가지고 상기 제1 다이에 본딩되는 제2 다이; 및 전도성 본딩 재료를 포함하고, 상기 제1 활성면은 제1 본딩 패드와 제1 절연층을 포함하고, 상기 제2 활성면은 제2 본딩 패드와 제2 절연층을 포함하며, 상기 제2 다이의 상기 제2 활성면은 상기 제1 다이의 제1 활성면과 마주하며, 상기 제2 절연층은 유전체-유전체 본딩을 통해 상기 제1 절연층에 본딩되며, 상기 전도성 본딩 재료는 상기 제1 본딩 패드와 상기 제2 본딩 패드에 본딩되며, 상기 전도성 본딩 재료는 상기 제1 및 제2 본딩 패드의 리플로우 온도보다 낮은 리플로우 온도를 가진다.
2) 본 개시의 제1 양태에 따른 패키지에 있어서, 상기 제1 절연층은 O-H 결합을 포함하는 개별 결합에 의해 상기 제2 절연층에 본딩된다.
3) 본 개시의 제1 양태에 따른 패키지에 있어서, 상기 제1 본딩 패드는 상기 제1 절연층 내로 리세스된다.
4) 본 개시의 제1 양태에 따른 패키지에 있어서, 상기 제1 절연층과 상기 제2 절연층은 모두 중합체로 만들어진다.
5) 본 개시의 제1 양태에 따른 패키지에 있어서, 상기 제1 절연층과 상기 제2 절연층은 모두 실리콘 질화물, 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass; BPSG), 또는 이들의 조합으로 만들어진다.
6) 본 개시의 제1 양태에 따른 패키지에 있어서, 상기 전도성 본딩 재료 둘레와 상기 제1 및 제2 본딩 패드 사이에 보이드(void)가 존재한다.
7) 본 개시의 제1 양태에 따른 패키지에 있어서, 상기 제1 패키지 구조체는, 상기 제1 다이의 상기 제1 활성면 상의 전도성 패드; 상기 전도성 패드에 전기적으로 결합된 제1 관통 비아; 상기 제1 다이 상에 있고 상기 제2 다이와 상기 제1 관통 비아를 측방향으로 봉지하는 제1 봉지재로서, 상기 제1 봉지재를 통해 상기 제1 관통 비아가 연장되는 것인, 상기 제1 봉지재; 및 상기 제2 다이, 상기 제1 관통 비아, 및 상기 제1 봉지재 위에 제공되고 상기 제1 관통 비아에 전기적으로 결합된 제1 재배선 구조체를 더 포함한다.
8) 본 개시의 제1 양태에 따른 패키지에 있어서, 상기 제1 패키지 구조체는, 상기 제1 다이에 인접한 제2 관통 비아; 및 상기 제1 다이, 상기 제1 봉지재, 및 상기 제2 관통 비아를 봉지하는 제2 봉지재로서, 상기 제2 봉지재를 통해 상기 제2 관통 비아가 연장되는 것인, 상기 제2 봉지재를 더 포함하고, 상기 제1 재배선 구조체는 상기 제2 관통 비아에 전기적으로 결합된다.
9) 본 개시의 제1 양태에 따른 패키지는, 제1 전도성 접속부에 의해 상기 제2 관통 비아에 본딩된 제2 패키지 구조체를 더 포함한다.
10) 본 개시의 제1 양태에 따른 패키지에 있어서, 상기 전도성 본딩 재료는 납땜 재료이고, 상기 제1 및 제2 본딩 패드는 구리 또는 알루미늄을 포함한다.
11) 본 개시의 제2 양태에 따른 방법은, 제1 패키지를 형성하는 단계를 포함하고, 상기 제1 패키지를 형성하는 단계는, 제1 다이의 제1 측면을 전도성 본딩 재료와 제1 및 제2 절연층을 사용하여 제2 다이의 제2 측면에 본딩하는 단계를 포함하며, 상기 제1 측면은 제1 본딩 패드와 상기 제1 절연층을 포함하며, 상기 제2 측면은 제2 본딩 패드와 상기 제2 절연층을 포함하며, 상기 제2 다이의 제2 측면은 상기 제1 다이의 상기 제1 측면과 마주하며, 상기 제2 절연층은 유전체-유전체 본딩을 통해 상기 제1 절연층에 본딩되며, 상기 전도성 본딩 재료는 상기 제1 및 제2 본딩 패드에 본딩되며, 상기 전도성 본딩 재료는 상기 제1 및 제2 본딩 패드의 리플로우 온도보다 낮은 리플로우 온도를 가진다.
12) 본 개시의 제2 양태에 따른 방법에 있어서, 상기 제1 패키지를 형성하는 단계는, 상기 제1 다이의 상기 제1 측면 상의 제3 본딩 패드 상에서 상기 제3 본딩 패드에 전기적으로 결합되는 제1 전도성 필러를 형성하는 단계; 및 상기 제1 다이, 상기 제2 다이, 및 상기 제1 전도성 필러를 제1 봉지재로 봉지하는 단계를 더 포함한다.
13) 본 개시의 제2 양태에 따른 방법에 있어서, 상기 제1 패키지를 형성하는 단계는, 캐리어 기판 위에 전기적 접속부를 형성하는 단계; 상기 전기적 접속부에 인접한 상기 캐리어 기판에 상기 본딩된 제1 및 제2 다이를 부착하되, 상기 제1 다이가 상기 캐리어 기판에 인접하도록, 부착하는 단계; 상기 본딩된 제1 및 제2 다이, 상기 제1 봉지재, 및 상기 전기적 접속부를 제2 봉지재로 봉지하는 단계; 및 상기 제1 다이, 상기 제2 다이, 상기 제1 봉지재, 상기 제2 봉지재, 및 상기 전기적 접속부 위에 제1 재배선 구조체를 형성하되, 상기 제1 재배선 구조체가 상기 제1 전도성 필러와 상기 전기적 접속부에 전기적으로 결합되도록, 상기 제1 재배선 구조체를 형성하는 단계를 더 포함한다.
14) 본 개시의 제2 양태에 따른 방법은, 상기 캐리어 기판을 제거하는 단계; 및 상기 제1 다이에 근접한 제2 패키지를 제1 전도성 접속부를 사용하여 상기 제1 패키지의 상기 전기적 접속부에 본딩하는 단계를 더 포함한다.
15) 본 개시의 제2 양태에 따른 방법에 있어서, 상기 제1 패키지를 형성하는 단계는, 상기 제1 다이에 비아를 형성하는 단계; 상기 제1 다이와 상기 제2 다이를 제1 봉지재로 봉지하는 단계; 캐리어 기판 위에 전기적 접속부를 형성하는 단계; 상기 봉지재 및 상기 본딩된 제1 및 제2 다이를 상기 전기적 접속부에 인접한 상기 캐리어 기판에 부착하되, 상기 제2 다이가 상기 캐리어 기판에 인접하도록, 부착하는 단계; 상기 본딩된 제1 및 제2 다이, 상기 제1 봉지재, 및 상기 전기적 접속부를 제2 봉지재로 봉지하는 단계; 상기 전기적 접속부와 상기 제1 다이 내의 상기 비아가 노출되도록 상기 봉지재를 평탄화하는 단계; 상기 제1 다이, 상기 제2 다이, 상기 제1 봉지재, 상기 제2 봉지재, 및 상기 전기적 접속부 위에 제1 재배선 구조체를 형성하되, 상기 제1 재배선 구조체가 상기 제1 다이 내의 상기 비아와 상기 전기적 접속부에 전기적으로 결합되도록, 제1 재배선 구조체를 형성하는 단계; 및 상기 제1 재배선 구조체 위에, 상기 제1 재배선 구조체에 전기적으로 결합되도록 전도성 접속부를 형성하는 단계를 더 포함한다.
16) 본 개시의 제2 양태에 따른 방법에 있어서, 상기 제1 절연층과 상기 제2 절연층은 모두 중합체로 만들어진다.
17) 본 개시의 제2 양태에 따른 방법에 있어서, 상기 제1 절연층과 상기 제2 절연층은 모두 실리콘 질화물, 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG), 또는 이들의 조합으로 만들어진다.
18) 본 개시의 제3 양태에 따른 방법은, 제1 웨이퍼의 제1 측면 위에 제1 절연층을 형성하는 단계; 상기 제1 절연층 내에 리세스를 패턴화하는 단계; 상기 리세스 내부와 상기 제1 절연층 위에 전도성 재료를 등각으로 성막하되, 상기 전도성 재료의 두께가 상기 제1 절연층의 두께보다 작도록, 성막하는 단계; 제1 본딩 패드를 형성하도록 상기 리세스 외부의 상기 전도성 재료의 부분을 제거하되, 상기 제1 본딩 패드와 상기 제1 절연층이 상기 제1 웨이퍼 내의 제1 다이의 제1 활성면 상에 위치되도록, 제거하는 단계; 제2 본딩 패드와 제2 절연층을 가지는 제2 활성면을 포함하는 제2 다이를 형성하는 단계; 상기 제2 본딩 패드 상에 전도성 범프를 형성하되, 상기 전도성 범프가 상기 제1 및 제2 본딩 패드의 리플로우 온도보다 낮은 리플로우 온도를 가지도록, 전도성 범프를 형성하는 단계; 상기 제2 본딩 패드 상의 상기 전도성 범프를 상기 제1 본딩 패드에 본딩하는 단계; 및 상기 제2 다이의 상기 제2 절연층을 상기 제1 절연층에 본딩하는 단계를 포함한다.
19) 본 개시의 제3 양태에 따른 방법은, 상기 제1 다이의 상기 제1 활성면 상의 제3 본딩 패드 상에서 상기 제3 본딩 패드에 전기적으로 결합되도록 제1 전도성 필러를 형성하는 단계; 상기 제1 웨이퍼, 상기 제2 다이, 및 상기 제1 전도성 필러를 제1 봉지재로 봉지하는 단계; 및 상기 제1 웨이퍼와 상기 제1 봉지재를 단편화하되, 상기 제1 다이, 상기 제2 다이, 상기 제1 전도성 필러, 및 상기 제1 봉지재를 포함하는 제1 패키지 구조체를 형성하도록, 단편화하는 단계를 더 포함한다.
20) 본 개시의 제3 양태에 따른 방법은, 캐리어 기판 위에 전기적 접속부를 형성하는 단계; 상기 제1 패키지 구조체를 상기 전기적 접속부에 인접한 상기 캐리어 기판에 부착하되, 상기 제1 다이가 상기 캐리어 기판에 인접하도록, 부착하는 단계; 상기 제1 패키지 구조체와 상기 전기적 접속부를 제2 봉지재로 봉지하는 단계; 및 상기 제1 패키지 구조체, 상기 제2 봉지재, 및 상기 전기적 접속부 위에 제1 재배선 구조체를 형성하되, 상기 제1 재배선 구조체가 상기 제1 전도성 필러와 상기 전기적 접속부에 전기적으로 결합되도록, 상기 제1 재배선 구조체를 형성하는 단계를 더 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 패키지로서,
    제1 패키지 구조체를 포함하고,
    상기 제1 패키지 구조체는,
    제1 활성면(active side)과 제1 후면을 가지는 제1 다이;
    제2 활성면과 제2 후면을 가지고 상기 제1 다이에 본딩되는 제2 다이; 및
    전도성 본딩 재료
    를 포함하고,
    상기 제1 활성면은 제1 본딩 패드와 제1 절연층을 포함하고,
    상기 제2 활성면은 제2 본딩 패드와 제2 절연층을 포함하며, 상기 제2 다이의 상기 제2 활성면은 상기 제1 다이의 제1 활성면과 마주하며, 상기 제2 절연층은 유전체-유전체 본딩을 통해 상기 제1 절연층에 본딩되며,
    상기 전도성 본딩 재료는 상기 제1 본딩 패드와 상기 제2 본딩 패드에 본딩되며, 상기 전도성 본딩 재료는 상기 제1 및 제2 본딩 패드의 리플로우 온도보다 낮은 리플로우 온도를 가지는 것인, 패키지.
  2. 제1항에 있어서,
    상기 제1 절연층은 O-H 결합을 포함하는 개별 결합에 의해 상기 제2 절연층에 본딩되는 것인, 패키지.
  3. 제1항에 있어서,
    상기 제1 본딩 패드는 상기 제1 절연층 내로 리세스되는 것인, 패키지.
  4. 제1항에 있어서,
    상기 제1 절연층과 상기 제2 절연층은 i) 모두 중합체로 만들어지거나, ii) 모두 실리콘 질화물, 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass; BPSG), 또는 이들의 조합으로 만들어지는 것인, 패키지.
  5. 제1항에 있어서,
    상기 전도성 본딩 재료 둘레와 상기 제1 및 제2 본딩 패드 사이에 보이드(void)가 존재하는 것인, 패키지.
  6. 제1항에 있어서,
    상기 제1 패키지 구조체는,
    상기 제1 다이의 상기 제1 활성면 상의 전도성 패드;
    상기 전도성 패드에 전기적으로 결합된 제1 관통 비아;
    상기 제1 다이 상에 있고 상기 제2 다이와 상기 제1 관통 비아를 측방향으로 봉지하는 제1 봉지재로서, 상기 제1 봉지재를 통해 상기 제1 관통 비아가 연장되는 것인, 상기 제1 봉지재; 및
    상기 제2 다이, 상기 제1 관통 비아, 및 상기 제1 봉지재 위에 제공되고 상기 제1 관통 비아에 전기적으로 결합된 제1 재배선 구조체
    를 더 포함하는 것인, 패키지.
  7. 제6항에 있어서,
    상기 제1 패키지 구조체는,
    상기 제1 다이에 인접한 제2 관통 비아; 및
    상기 제1 다이, 상기 제1 봉지재, 및 상기 제2 관통 비아를 봉지하는 제2 봉지재로서, 상기 제2 봉지재를 통해 상기 제2 관통 비아가 연장되는 것인, 상기 제2 봉지재
    를 더 포함하고,
    상기 제1 재배선 구조체는 상기 제2 관통 비아에 전기적으로 결합되는 것인, 패키지.
  8. 제7항에 있어서,
    제1 전도성 접속부에 의해 상기 제2 관통 비아에 본딩된 제2 패키지 구조체를 더 포함하는, 패키지.
  9. 방법에 있어서,
    제1 패키지를 형성하는 단계를 포함하고,
    상기 제1 패키지를 형성하는 단계는,
    제1 다이의 제1 측면을 전도성 본딩 재료와 제1 및 제2 절연층을 사용하여 제2 다이의 제2 측면에 본딩하는 단계를 포함하며,
    상기 제1 측면은 제1 본딩 패드와 상기 제1 절연층을 포함하며, 상기 제2 측면은 제2 본딩 패드와 상기 제2 절연층을 포함하며, 상기 제2 다이의 제2 측면은 상기 제1 다이의 상기 제1 측면과 마주하며, 상기 제2 절연층은 유전체-유전체 본딩을 통해 상기 제1 절연층에 본딩되며, 상기 전도성 본딩 재료는 상기 제1 및 제2 본딩 패드에 본딩되며, 상기 전도성 본딩 재료는 상기 제1 및 제2 본딩 패드의 리플로우 온도보다 낮은 리플로우 온도를 가지는 것인, 방법.
  10. 방법에 있어서,
    제1 웨이퍼의 제1 측면 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 내에 리세스를 패턴화하는 단계;
    상기 리세스 내부와 상기 제1 절연층 위에 전도성 재료를 등각으로 성막하되, 상기 전도성 재료의 두께가 상기 제1 절연층의 두께보다 작도록, 성막하는 단계;
    제1 본딩 패드를 형성하도록 상기 리세스 외부의 상기 전도성 재료의 부분을 제거하되, 상기 제1 본딩 패드와 상기 제1 절연층이 상기 제1 웨이퍼 내의 제1 다이의 제1 활성면 상에 위치되도록, 제거하는 단계;
    제2 본딩 패드와 제2 절연층을 가지는 제2 활성면을 포함하는 제2 다이를 형성하는 단계;
    상기 제2 본딩 패드 상에 전도성 범프를 형성하되, 상기 전도성 범프가 상기 제1 및 제2 본딩 패드의 리플로우 온도보다 낮은 리플로우 온도를 가지도록, 전도성 범프를 형성하는 단계;
    상기 제2 본딩 패드 상의 상기 전도성 범프를 상기 제1 본딩 패드에 본딩하는 단계; 및
    상기 제2 다이의 상기 제2 절연층을 상기 제1 절연층에 본딩하는 단계
    를 포함하는, 방법.
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