KR102108981B1 - 반도체 패키지 및 방법 - Google Patents

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웨이-유 첸
리-시엔 후앙
안-지 수
밍-시 예
데-챵 예
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    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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Abstract

일 실시형태에 있어서, 디바이스는, 집적 회로 다이와, 상기 집적 회로 다이 위의 제1 유전체층과, 상기 제1 유전체층을 통해 연장되어 상기 집적 회로 다이에 전기적으로 연결되는 제1 금속화 패턴과, 상기 제1 금속화 패턴 위의 제2 유전체층과, 상기 제2 유전체층을 통해 연장되는 UBM(under bump metallurgy)과, 상기 제2 유전체층 및 상기 UBM의 일부 위의 제3 유전체층과, 상기 제3 유전체층과 상기 UBM의 계면을 밀봉하는 전도성 링과, 상기 전도성 링의 중심을 통해 연장되는 전도성 커넥터를 포함하고, 상기 전도성 커넥터는 상기 UBM에 전기적으로 연결된다.

Description

반도체 패키지 및 방법{SEMICONDUCTOR PACKAGE AND METHOD}
<우선권 주장 및 교차 참조>
본 출원은 2017년 11월 15일에 출원한 미국 가출원 일련번호 제62/586,431호에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로써 본 명세서에 포함된다.
<배경>
반도체 산업은 다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장이 계속되고 있다. 대부분의 경우, 집적 밀도의 개선은 최소 피처 사이즈의 되풀이된 축소로부터 유래되어, 더 많은 부품들이 주어진 면적 내에 집적될 수 있다. 전자 디바이스를 축소시키려고 하는 요구가 증가함에 따라, 반도체 다이의 더 작고 더 독창적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 일례가 PoP(Package-on-Package) 기술이다. PoP 디바이스의 경우, 상부 반도체 패키지가 하부 반도체 패키지의 상단에 적층되어 높은 수준의 집적도와 부품 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB) 상에서의 향상된 기능성 및 소 풋프린트를 가진 반도체 디바이스의 생산을 가능하게 한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 도 19는 일부 실시형태에 따른 디바이스 패키지를 형성하는 공정 중의 중간 단계의 단면도를 도시한다.
도 20과 도 21은 일부 실시형태에 따른 패키지 구조를 형성하는 공정 중의 중간 단계의 단면도를 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
일부 실시형태에 따르면, 유전체층이 재배선 구조의 UBM(under bump metallurgy) 상에 형성된다. 개구부가 유전체에 형성되어 UBM를 노출한다. 전도성 페이스트가 유전체층과 UBM의 계면에 형성된 다음 경화된다. 플럭스가 UBM 상에 형성되고, 전도성 커넥터(예컨대, 솔더)가 플럭스 상에 형성된다. 전도성 커넥터의 리플로잉 중에, 전도성 페이스트는 플럭스가 유전체층과 UBM의 계면에 진입하는 것을 막는다. 이에 유전체층과 UBM 간의 어드히전이 향상됨에 따라, 재배선 구조의 기계적 신뢰성을 높인다.
도 1 내지 도 19는 일부 실시형태에 따른 제1 패키지(200)를 형성하는 공정 중의 중간 단계의 단면도를 도시한다. 제1 패키지 영역(600)과 제2 패키지 영역(602)이 도시되며, 제1 패키지(200)가 각각의 패키지 영역에 형성된다. 제1 패키지(200)는 InFO(integrated fan-out) 패키지로도 칭해질 수 있다.
도 1에서, 캐리어 기판(100)이 제공되고, 박리층(release layer)(102)이 캐리어 기판(100) 상에 형성된다. 캐리어 기판(100)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(100)은 웨이퍼일 수 있으며, 그래서 다수의 패키지가 캐리어 기판(100) 상에 동시에 형성될 수 있다. 박리층(102)은 폴리머계 재료로 형성되어, 후속 단계에서 형성되는 상부 기판으로부터 캐리어 기판(100)과 함께 제거될 수 있다. 일부 실시형태에 있어서, 박리층(102)은 에폭시계 열박리성(epoxy-based thermal-release) 재료라서, 가열시 광열 변환(Light-to-Heat-Conversion, LTHC) 박리 코팅과 같이 그 접착성을 소실한다. 다른 실시형태에 있어서, 박리층(102)은 UV(ultra-violet) 글루라서, UV광에 노출될 때에 그 접착성을 소실한다. 박리층(102)은 액체처럼 분배되어 경화될 수도, 캐리어 기판(100) 상에 적층막으로서 적층될 수도, 또는 동류의 방식이 이용될 수 있다. 박리층(102)의 상단면은 평평할 수 있고, 고도의 동일 평면성(co-planarity)을 가질 수 있다.
도 2에서, 유전체층(104), 금속화 패턴(106)(때때로 재배선층 또는 재배선 라인이라로도 함), 및 유전체층(108)이 형성된다. 유전체층(104)은 박리층(102) 상에 형성된다. 유전체층(104)의 바닥면은 박리층(102)의 상단면과 접촉할 수 있다. 일부 실시형태에 있어서, 유전체층(104)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등의 폴리머로 형성된다. 다른 실시형태에서는, 유전체층(104)이 실리콘 질화물 등의 질화물, 실리콘 산화물 등의 산화물, PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), BPSG(Boron-doped PhosphoSilicate Glass), 또는 동류로 형성된다. 유전체층(104)은 스핀 코팅, 화학적 기상 증착(CVD), 라미네이팅, 그 동류 방식 또는 이들의 조합 등의 임의의 허용 가능한 퇴적 공정에 의해 형성될 수 있다.
금속화 패턴(106)은 유전체층(104) 상에 형성된다. 금속화 패턴(106)을 형성하기 위한 일례로서, 시드층(도시 생략)이 유전체층(104) 위에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 그런 다음, 시드층 상에 포토레지스트가 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(106)에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 통과하는 개구부를 형성한다. 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에는 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄 등을 포함할 수 있다. 그리고, 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 허용 가능한 애싱 또는 박리 공정에 의해 제거된다. 포토레지스트가 제거되면, 시드층의 노출부는 습식 또는 건식 에칭 등의 허용 가능한 에칭 공정에 의해 제거된다. 시드층의 잔여 부분과 전도성 재료가 금속화 패턴(106)을 형성한다.
유전체층(108)은 금속화 패턴(106)과 유전체층(104) 상에 형성된다. 일부 실시형태에 있어서, 유전체층(108)은 폴리머로 형성되는데, 이것은 리소그래피 마스크를 이용해 패터닝될 수 있는, PBO, 폴리이미드, BCB 등의 감광성 재료일 수 있다. 다른 실시형태에서는, 유전체층(108)이 실리콘 질화물 등의 질화물, 실리콘 산화물 등의 산화물, PSG, BSG, BPSG 등으로 형성된다. 유전체층(108)은 스핀 코팅, 라미네이팅, CVD, 그 동류, 또는 이들의 조합으로 형성될 수 있다. 그런 다음 유전체층(108)은 금속화 패턴(106)의 일부를 노출시키는 개구부를 형성하도록 패터닝된다. 패터닝은, 유전체층(108)이 감광성 재료일 경우에는 유전체층(108)을 광에 노출시키는 공정, 또는 예컨대 이방성 에칭을 이용한 에칭 등의 허용 가능한 공정에 의해 이루어질 수 있다.
유전체층(104 및 108) 및 금속화 패턴(106)은 후면 재배선 구조(110)로서 칭해질 수 있다. 도시하는 실시형태에서는, 후면 재배선 구조(110)가 2 유전체층(104 및 108)과 1 금속화 패턴(106)을 포함한다. 다른 실시형태에서, 후면 재배선 구조(110)는 임의 개의 유전체층, 금속화 패턴 및 전도성 비아를 포함할 수 있다. 금속화 패턴(106)과 유전체층(108)을 형성성하는 공정을 반복하여 후면 재배선 구조(110) 내에 하나 이상의 추가 금속화 패턴 및 유전체층이 형성될 수 있다. 하부 유전체층의 개구부에 금속화 패턴의 전도성 재료 및 시드층을 형성함으로써 금속화 패턴의 형성 중에 전도성 비아(도시 생략)이 형성될 수 있다. 이에 전도성 비아가 다양한 금속화 패턴을 상호접속하고 전기적으로 결합시킬 수 있다.
도 3에서, 쓰루 비아(112)가 형성된다. 쓰루 비아(112)를 형성하기 위한 일례로서, 시드층이 후면 재배선 구조(110), 예컨대 도시하는 바와 같이, 유전체층(108) 및 금속화 패턴(106)의 노출부 위에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 쓰루 비아에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 통과하는 개구부를 형성한다. 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에는 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄 등을 포함할 수 있다. 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 허용 가능한 애싱 또는 박리 공정에 의해 제거된다. 포토레지스트가 제거되면, 시드층의 노출부는, 습식 또는 건식 에칭 등의 허용 가능한 에칭 공정에 의해 제거된다. 시드층의 잔여 부분과 전도성 재료가 쓰루 비아(112)를 형성한다.
도 4에서, 집적 회로 다이(114)가 유전체층(108)에 접착제(116)로 점착된다. 2개의 집적 회로 다이(114)가 제1 패키지 영역(600)과 제2 패키지 영역(602) 각각에 점착되는 것으로서 도시되고 있지만, 더 많거나 더 적은 집적 회로 다이(114)가 각각의 패키지 영역에 점착될 수도 있음을 알아야 한다. 예를 들어, 단 하나의 집적 회로 다이(114)가 각각의 영역에 점착될 수도 있다. 집적 회로 다이(114)는 로직 다이(예, 중앙 처리 유닛, 그래픽 처리 유닛, 마이크로컨트롤러 등), 메모리 다이(예, 다이내믹 랜덤 액세스 메모리(DRAM) 다이, 스태틱 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예, 전력 관리 집적 회로(PMIC) 다이), 무선 주파수(RF) 다이, 센서 다이, 마이크로 전자 기계 시스템(MEMS) 다이, 신호 처리 다이(예, 디지털 신호 처리(DSP) 다이), 프론트 엔드 다이(예, 아날로그 프론트 엔드(AFE) 다이) 등등, 또는 이들의 조합일 수도 있다. 또한, 일부 실시형태에 있어서, 집적 회로 다이(114)는 사이즈가 상이할 수도 있고(예, 상이한 높이 및/또는 표면적), 다른 실시형태에 있어서, 집적 회로 다이(114)는 사이즈가 동일할 수도 있다(예, 동일한 높이 및/또는 표면적).
박리층(108)에 점착되기 전에, 집적 회로 다이(114)는 그 집적 회로 다이(114)에 집적 회로를 형성하기 위해 적용 가능한 제조 공정에 따라 처리될 수도 있다. 예를 들어, 집적 회로 다이(114) 각각은 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판(118) 또는 SOI(semiconductor-on-insulator) 기판의 활성층을 포함한다. 반도체 기판은 게르마늄 등의 다른 반도체 재료와, 실리콘 탄화물, 갈륨비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티화물을 포함하는 화합물 반도체와, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체, 또는 이들의 조합을 포함할 수 있다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 트랜지스터, 다이오드, 커패시터, 레지스터 등의 디바이스는 반도체 기판(118) 내 및/또는 상에 형성될 수 있고, 집적 재료를 형성하기 위해, 예컨대 그 반도체 기판(118) 상에 있는 하나 이상의 유전체층 내의 금속화 패턴에 의해 형성된 상호접속 구조(120)에 의해 상호접속될 수 있다.
집적 회로 다이(114)는 외부 접속이 이루어지는, 알루미늄 패드 등의 패드(122)를 더 포함한다. 패드(122)는 집적 회로 다이(114)의 각각의 활성면(active side)으로서 칭해질 수 있는 것 상에 있다. 패시베이션막(124)이 집적 회로 다이(114) 상에 그리고 패드(122)의 부분 상에 있다. 개구부가 패드(122)까지 패시베이션막(124)을 통과한다. 전도성 기둥부(예, 구리 등의 금속을 포함함) 등의 다이 커넥터(126)가 패시베이션막(124)을 통과한 개구부 내에 있어 각각의 패드(122)에 기계적으로 그리고 전기적으로 결합된다. 다이 커넥터(126)은 예컨대 도금 등에 의해 형성될 수 있다. 다이 커넥터(126)는 집적 회로 다이(114)의 각각의 집적 회로를 전기적으로 결합한다.
패시베이션막(124) 및 다이 커넥터(126) 상 등의, 집적 회로 다이(114)의 활성면 상에 유전체 재료(128)가 있다. 유전체 재료(128)는 다이 커넥터(126)를 측방향으로 밀봉하고, 유전체 재료(128)는 집적 회로 다이(114)와 측방향으로 접해 있다. 유전체 재료(128)는 PBO, 폴리이미드, BCB 등과 같은 폴리머와, 실리콘 질화물 등과 같은 질화물과, 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물, 등등, 또는 이들의 조합물일 수 있으며, 예컨대 스핀 코팅, 라미네이팅, CVD 등에 의해 형성될 수 있다.
집적 회로 다이(114)의 후면 상에 있는 접착제(116)가 집적 회로 다이(114)를 유전체층(108) 등의 후면 재배선 구조(110)에 점착시킨다. 접착제(116)는 임의의 적절한 접착제, 에폭시, 다이 부착 필름(DAF, die attach film) 등일 수 있다. 접착제(116)는 각각의 반도체 웨이퍼의 후면 등의 집적 회로 다이(114)의 후면에 도포될 수도 있고 또는 캐리어 기판(100)의 표면 위에 도포될 수도 있다. 집적 회로 다이(114)는 소잉 또는 다이싱 등으로 개편화(singulation)되고, 예컨대 픽 앤드 플레이스(pick-and-place) 툴을 이용해 접착제(116)에 의해 유전체층(108)에 점착될 수 있다.
도 5에서, 밀봉재(130)가 다양한 구성요소 상에 형성된다. 밀봉재(130)는 몰딩 화합물, 에폭시 등일 수 있고, 압축 성형, 전사 성형 등에 의해 도포될 수 있다. 몰봉재(130)가 캐리어 기판(100) 위에 형성되어 집적 회로 다이(114)의 쓰루 비아(112) 및/또는 다이 커넥터(126)를 매립하거나 덮을 수 있다. 그런 다음 밀봉재(130)는 경화된다.
도 6에서, 밀봉재(130)에 대해 평탄화 공정이 수행되어 비아 쓰루(112)와 다이 커넥터(126)를 노출한다. 평탄화 공정은 유전체 재료(128)를 연삭할 수도 있다. 쓰루 비아(112), 다이 커넥터(126), 유전체 재료(128) 및 밀봉재(130)의 상단면들은 평탄화 공정 후에 동일 평면이다. 평탄화 공정은 예컨대 화학적 기계 연마(CMP), 연삭 공정 등일 수 있다. 일부 실시형태에서는, 예컨대 쓰루 비아(112)와 다이 커넥터(126)가 이미 노출되어 있다면 평탄화가 생략될 수도 있다.
도 7에서, 전면(front-side) 재배선 구조(132)가 형성된다. 도시하는 바와 같이, 전면 재배선 구조(132)는 유전체층(134, 140, 146, 152, 및 158)을 포함하고, 또 금속화 패턴(138, 144, 및 150)도 포함한다. 금속화 패턴은 재배선층 또는 재배선 라인이라고도 칭해질 수 있으며, 전도성 비아 및 전도성 라인(별도로 표시하지 않음)을 포함한다.
도 7에서, 유전체층(134)이 밀봉재(130), 비아 쓰루(112), 및 다이 커넥터(126) 상에 퇴적된다. 일부 실시형태에 있어서, 유전체층(134)은 폴리머로 형성되는데, 이것은 리소그래피 마스크를 이용해 패터닝될 수 있는, PBO, 폴리이미드, BCB 등의 감광성 재료일 수 있다. 다른 실시형태에서는, 유전체층(134)이 실리콘 질화물 등의 질화물, 실리콘 산화물 등의 산화물, PSG, BSG, BPSG 등으로 형성된다. 유전체층(134)은 스핀 코팅, 라미네이팅, CVD, 그 동류, 또는 이들의 조합으로 형성될 수 있다.
다음으로, 유전체층(134)이 패터닝된다. 패터닝은 개구부(136)를 형성하여 쓰루 비아(112)와 다이 커넥터(126)의 일부를 노출시킨다. 패터닝은, 유전체층(134)이 감광성 재료일 경우에는 유전체층(134)을 광에 노출시키는 공정, 또는 예컨대 이방성 에칭을 이용한 에칭 등의 허용 가능한 공정에 의해 이루어질 수 있다. 유전체층(134)이 감광성 재료이면, 유전체층(134)은 노광 후에 현상될 수 있다.
도 8에서, 비아를 갖는 금속화 패턴(138)이 유전체층(134) 상에 형성된다. 금속화 패턴(138)을 형성하는 일례로서, 시드층(도시 생략)이 유전체층(134) 위에 그리고 그 유전체층(134)을 통과한 개구부(136) 내에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 그런 다음, 시드층 상에 포토레지스트가 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(138)에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 통과하는 개구부를 형성한다. 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에는 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄 등을 포함할 수 있다. 그리고, 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 허용 가능한 애싱 또는 박리 공정에 의해 제거된다. 포토레지스트가 제거되면, 시드층의 노출부는, 습식 또는 건식 에칭 등의 허용 가능한 에칭 공정에 의해 제거된다. 시드층의 잔여 부분과 전도성 재료가 금속화 패턴(138)과 비아를 형성한다. 비아는 유전체층(134)을 통과해 예컨대 쓰루 비아(112) 및/또는 다이 커넥터(126)에 이르는 개구부(136)에 형성된다.
도 9에서, 유전체층(140)이 금속화 패턴(138)과 유전체층(134) 상에 퇴적된다. 일부 실시형태에 있어서, 유전체층(140)은 폴리머로 형성되는데, 이것은 리소그래피 마스크를 이용해 패터닝될 수 있는, PBO, 폴리이미드, BCB 등의 감광성 재료일 수 있다. 다른 실시형태에서는, 유전체층(140)이 실리콘 질화물 등의 질화물, 실리콘 산화물 등의 산화물, PSG, BSG, BPSG 등으로 형성된다. 유전체층(140)은 스핀 코팅, 라미네이팅, CVD, 그 동류, 또는 이들의 조합으로 형성될 수 있다.
다음으로, 유전체층(140)이 패터닝된다. 패터닝은 개구부(142)를 형성하여 금속화 패턴(138)의 일부를 노출시킨다. 패터닝은, 유전체층(140)이 감광성 재료일 경우에는 유전체층(140)을 광에 노출시키는 공정, 또는 예컨대 이방성 에칭을 이용한 에칭 등의 허용 가능한 공정에 의해 이루어질 수 있다. 유전체층(140)이 감광성 재료이면, 유전체층(140)은 노광 후에 현상될 수 있다.
도 10에서, 비아를 갖는 금속화 패턴(144)이 유전체층(140) 상에 형성된다. 금속화 패턴(144)을 형성하는 일례로서, 시드층(도시 생략)이 유전체층(140) 위에 그리고 그 유전체층(140)을 통과한 개구부(142) 내에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 그런 다음, 시드층 상에 포토레지스트가 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(144)에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 통과하는 개구부를 형성한다. 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에는 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄 등을 포함할 수 있다. 그리고, 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 허용 가능한 애싱 또는 박리 공정에 의해 제거된다. 포토레지스트가 제거되면, 시드층의 노출부는, 습식 또는 건식 에칭 등의 허용 가능한 에칭 공정에 의해 제거된다. 시드층의 잔여 부분과 전도성 재료가 금속화 패턴(144)과 비아를 형성한다. 비아는 유전체층(140)을 통과해 예컨대 금속화 패턴(138)의 일부에 이르는 개구부(142)에 형성된다.
도 11에서, 유전체층(146)이 금속화 패턴(144)과 유전체층(140) 상에 퇴적된다. 일부 실시형태에 있어서, 유전체층(146)은 폴리머로 형성되는데, 이것은 리소그래피 마스크를 이용해 패터닝될 수 있는, PBO, 폴리이미드, BCB 등의 감광성 재료일 수 있다. 다른 실시형태에서는, 유전체층(146)이 실리콘 질화물 등의 질화물, 실리콘 산화물 등의 산화물, PSG, BSG, BPSG 등으로 형성된다. 유전체층(146)은 스핀 코팅, 라미네이팅, CVD, 그 동류, 또는 이들의 조합으로 형성될 수 있다.
다음으로, 유전체층(146)이 패터닝된다. 패터닝은 개구부(148)를 형성하여 금속화 패턴(144)의 일부를 노출시킨다. 패터닝은, 유전체층(146)이 감광성 재료일 경우에는 유전체층(146)을 광에 노출시키는 공정, 또는 예컨대 이방성 에칭을 이용한 에칭 등의 허용 가능한 공정에 의해 이루어질 수 있다. 유전체층(146)이 감광성 재료이면, 유전체층(146)은 노광 후에 현상될 수 있다.
도 12에서, 비아를 갖는 금속화 패턴(150)이 유전체층(146) 상에 형성된다. 금속화 패턴(150)을 형성하는 일례로서, 시드층(도시 생략)이 유전체층(146) 위에 그리고 그 유전체층(146)을 통과한 개구부(148) 내에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 그런 다음, 시드층 상에 포토레지스트가 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(150)에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 통과하는 개구부를 형성한다. 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에는 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄 등을 포함할 수 있다. 그리고, 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 허용 가능한 애싱 또는 박리 공정에 의해 제거된다. 포토레지스트가 제거되면, 시드층의 노출부는, 습식 또는 건식 에칭 등의 허용 가능한 에칭 공정에 의해 제거된다. 시드층의 잔여 부분과 전도성 재료가 금속화 패턴(150)과 비아를 형성한다. 비아는 유전체층(146)을 통해 예컨대 금속화 패턴(144)의 일부에 이르는 개구부에 형성된다.
도 13에서, 유전체층(152)이 금속화 패턴(150)과 유전체층(146) 상에 퇴적된다. 일부 실시형태에 있어서, 유전체층(152)은 폴리머로 형성되는데, 이것은 리소그래피 마스크를 이용해 패터닝될 수 있는, PBO, 폴리이미드, BCB 등의 감광성 재료일 수 있다. 다른 실시형태에서는, 유전체층(152)이 실리콘 질화물 등의 질화물, 실리콘 산화물 등의 산화물, PSG, BSG, BPSG 등으로 형성된다. 유전체층(152)은 스핀 코팅, 라미네이팅, CVD, 그 동류, 또는 이들의 조합으로 형성될 수 있다.
다음으로, 유전체층(152)이 패터닝된다. 패터닝은 개구부(154)를 형성하여 금속화 패턴(150)의 일부를 노출시킨다. 패터닝은, 유전체층(152)이 감광성 재료일 경우에는 유전체층(152)을 광에 노출시키는 공정, 또는 예컨대 이방성 에칭을 이용한 에칭 등의 허용 가능한 공정에 의해 이루어질 수 있다. 유전체층(152)이 감광성 재료이면, 유전체층(152)은 노광 후에 현상될 수 있다. 개구부(154)는 개구부(136, 142, 148)보다 폭이 넓을 수 있다.
도 14에서, UBM(156)이 유전체층(152) 상에 형성된다. 도시하는 실시형태에서는, UBM(156)가 유전체층(152)을 통해 금속화 패턴(150)에 이르는 개구부(154)를 관통해 형성된다. UBM(156)를 형성하는 일례로서, 시드층(도시 생략)이 유전체층(152) 위에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 그런 다음, 시드층 상에 포토레지스트가 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 패드(156)에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 통과하는 개구부를 형성한다. 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에는 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 은, 금, 알루미늄, 팔라듐, 니켈, 니켈 합금, 텅스텐 합금, 크롬, 크롬 합금, 등등, 또는 이들의 조합물을 포함할 수 있고, 다층 전도성 피처일 수도 있다. 일 실시형태에 있어서, UBM(156)은 니켈층, 금층, 팔라듐층을 포함하고, 무전해 니켈-무전해 팔라듐-침지 금 기법(ENEPIG) 공정에 의해 형성된다. 전도성 재료가 형성되며, 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 허용 가능한 애싱 또는 박리 공정에 의해 제거된다. 포토레지스트가 제거되면, 시드층의 노출부는, 습식 또는 건식 에칭 등의 허용 가능한 에칭 공정에 의해 제거된다. 시드층의 잔여 부분과 전도성 재료가 UBM(156)를 형성한다. UBM(156)가 서로 다르게 형성되는 실시형태에서는 더 많은 포토레지스트 및 패터닝 단계가 사용될 수 있다.
도 15에서, 유전체층(158)이 UBM(156)과 유전체층(146) 상에 퇴적된다. 일부 실시형태에 있어서, 유전체층(158)은 폴리머로 형성되는데, 이것은 리소그래피 마스크를 이용해 패터닝될 수 있는, PBO, 폴리이미드, BCB 등의 감광성 재료일 수 있다. 다른 실시형태에서는, 유전체층(158)이 실리콘 질화물 등의 질화물, 실리콘 산화물 등의 산화물, PSG, BSG, BPSG 등으로 형성된다. 유전체층(158)은 스핀 코팅, 라미네이팅, CVD, 그 동류, 또는 이들의 조합으로 형성될 수 있다.
다음으로, 유전체층(158)이 패터닝된다. 패터닝은 개구부(160)를 형성하여 UBM(156)의 일부를 노출시킨다. 패터닝은, 유전체층(158)이 감광성 재료일 경우에는 유전체층(158)을 광에 노출시키는 공정, 또는 예컨대 이방성 에칭을 이용한 에칭 등의 허용 가능한 공정에 의해 이루어질 수 있다. 유전체층(158)이 감광성 재료이면, 유전체층(158)은 노광 후에 현상될 수 있다.
전면 재배선 구조(132)가 일례로서 도시되고 있다. 더 많거나 더 적은 유전체층 및 금속화 패턴이 전면 재배선 구조(132)에 형성될 수도 있다. 더 적은 유전체층 및 금속화 패턴이 형성된다면, 전술한 단계 및 공정은 생략될 수 있다. 더 많은 유전체층 및 금속화 패턴이 형성된다면, 전술한 단계 및 공정은 반복될 수 있다. 당업자라면 어떤 단계 및 공정이 생략 또는 반복되는지를 용이하게 이해할 것이다.
도 16에서, 전도성 링(164)이 개구부(160)의 주변 둘레에서 UBM(156) 상에 형성된다. 또한, 전도성 커넥터(168)가 개구부(160)에서 UBM(156) 상에 형성된다. 도 17a 내지 도 17c는 전도성 링(164) 및 전도성 커넥터(168)를 형성하는 공정 중의 영역(650)에 관해 더 많은 상세를 도시하는 단면도이고, 도 18은 전도성 링(164)의 형성 후의 영역(650)에 관해 더 많은 상세를 도시하는 평면도이다. 도 16, 도 17a, 도 17b, 도 17c, 및 도 18은 서로 관련하여 설명된다.
도 17a에서, 전도성 페이스트(162)가 다양한 UBM(156) 상에 형성된다. 전도성 페이스트(162)는 예컨대 구리 페이스트, 솔더 페이스트, 은 페이스트 등일 수 있고, 예컨대 프린팅 공정 등에 의해 분배될 수 있다. 프린팅 공정을 사용하는 실시형태에서, 전도성 페이스트(162)의 원하는 패턴을 가진 이미지가 스텐실을 사용하여 UBM(156) 상에 프린팅된다. 전도성 페이스트(162)는 개구부(160)의 주변 둘레에 고리 또는 링으로서 형성되어 UBM(156)과 유전체층(158)의 계면을 밀봉한다. 전도성 페이스트(162)는 유전체층(158)의 상단면, 개구부(160)를 규정하는 유전체층(158)의 면, 및 UBM(156)의 일부를 따라 연장된다.
형성 후에, 전도성 페이스트(162)는 경화되어 단단해져서 전도성 링(164)을 형성한다. 전도성 링(164)은 약 100℃ 내지 약 200℃, 예컨대 약 150℃의 온도 및 약 30분 내지 약 2시간의 시간 동안 행해지는 어닐링 공정에 의해 경화될 수 있다.
약 100 ㎛ 내지 약 250 ㎛의 반경(R1)을 가진 UBM(156)가 형성된다. 약 70 ㎛ 내지 약 220 ㎛의 반경(R2)을 가진 개구부(160)가 형성된다. UBM(156)의 반경(R1)은 개구부(160)의 반경(R2)보다 크다. 전도성 링(164)은 약 100 ㎛ 내지 약 250 ㎛의 외부 반경(R3)과 약 50 ㎛ 내지 약 200 ㎛의 내부 반경(R4)을 가진 고리 형상을 갖는다. 상이한 반경은 다음의 관계를 갖는다. R1 > R3 > R2 > R4.
전도성 링(164)은 폭(W1)으로 형성된다. 폭(W1)은 전도성 링(164)의 외부 반경(R3)과 내부 반경(R4) 간의 차이이다. 전도성 링(164)이 프린팅에 의해 형성되는 구리 페이스트인 실시형태에서는, 폭(W1)이 약 30 ㎛ 내지 약 50 ㎛이다. 구리 페이스트를 위한 프린팅 기법은 부정확도가 최대 30 ㎛일 수 있다. 이와 같이, 적어도 30 ㎛의 폭(W1)이면 프린팅 에러 또는 시프트에도 불구하고 유전체층(158)과 UBM(156)의 계면이 전도성 링(164)에 의해 완전히 밀봉되는 것을 보장할 수 있다. 또한, UBM(156)의 노출되는 표면적을 증가시키면, 리플로잉 동안 전도성 커넥터(168)의 재료가 보다 용이하게 퍼질 수 있다. 이와 같이, 최대 50 ㎛의 폭(W1)이면 UBM(156)의 충분한 표면적이 노출되는 것을 보장할 수 있다.
도 17b에서, UBM(156)은 플럭스(166)로 코팅된다. 플럭스(166)는 예컨대 노-클린 플럭스일 수 있다. 플럭스(166)는 예컨대 분사 공정(jetting process)에 의해 UBM(156)의 표면에 도포될 수 있고, 약 25 ㎛ 내지 약 50 ㎛의 두께로 형성될 수 있다. 전도성 링(164)은 장벽(barrier)으로서 작용하여, 플럭스(166)가 UBM(156)과 유전체층(158)의 계면에서 반응하는 것을 방지한다. 플럭스(166)는 전도성 링(164)의 내부 반경의 경계 내에 형성된다.
도 17c에서, 전도성 커넥터(168)가 개구부(160) 내에 그리고 UBM(156)(예컨대, 플럭스(166)) 상에 형성된다. 각각의 전도성 커넥터(168)는 전도성 링(164)의 중앙을 완전히 관통하여 연장된다. 전도성 커넥터(168)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 기둥부(metal pillar), C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG로 형성된 범프 등일 수 있다. 전도성 커넥터(168)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시형태에 있어서, 전도성 커넥터(168)는 증착(evaporation), 전기도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 흔하게 사용되는 방법을 통해 초기에 솔더층을 형성함으로써 형성된다. 구조 상에 솔더층이 형성되었으면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로잉이 수행될 수 있다. 다른 실시형태에 있어서, 전도성 커넥터(168)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 기둥부(예, 구리 기둥부)이다. 금속 기둥부는 솔더 프리일 수도 있고 실질적으로 수직의 측벽을 갖는다. 일부 실시형태에서는, 금속 캡층(도시 생략)이 금속 기둥부의 상단부 상에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다. 형성 후에, 전도성 커넥터(168)는 반경(R5)을 갖는다. 일 실시형태에 있어서, 전도성 커넥터(168)의 반경(R5)은 전도성 링(164)의 내부 반경(R4)보다 작다.
리플로잉 동안, 플럭스(166)가 소비될 수 있으며, 전도성 커넥터(168)는 전도성 링(164)과 UBM(156)에 젖는다. 또한, 전도성 링(164)과 UBM(156)의 재료는 리플로잉 동안 금속간 화합물(IMC, intermetallic compound)(170)을 형성한다. IMC(170)는 하부의 UBM(156)의 형상을 따를 수 있다. 전도성 커넥터(168)와 전도성 링(164)의 재료도 리플로잉 동안 IMC(172)를 형성한다. IMC(172)는 하부의 전도성 링(164)의 형상을 따를 수 있다. UBM(156)과 전도성 링(164)이 상이한 재료이기 때문에, IMC(170 및 172)는 상이한 화합물이다. 또한, 전도성 커넥터(168)와 IMC(170 및 172)가 구별 가능한 계면을 갖는 것으로 도시되어 있지만, 다양한 전도성 재료가 리플로잉 중에 혼합될 수 있음을 알아야 한다. 이와 같이, 전도성 커넥터(168), 전도성 링(164) 및 UBM(156)으로부터의 전도성 재료를 포함하는 IMC(도시 생략)가 전도성 커넥터(168)과 IMC(170 및 172)의 계면(174)에 형성될 수 있다.
또한, 전도성 커넥터(168)의 리플로잉 동안, 전도성 링(164)은 장벽으로 작용하여, 플럭스(166)가 UBM(156)과 유전체층(158) 사이에서 흐르는 것을 방지한다. 산화물(예컨대, Cu 산화물)이 UBM(156)과 유전층(158)의 계면에 형성되어 접착층으로서 작용할 수 있다. 플럭스(166)는 접착층을 씻어낼 수 있고, 플럭스(166)가 계면으로 흘러 들어가는 것을 방지함으로써 UBM(156)과 유전체층(158) 사이의 어드히전을 향상시켜 그 계면에서 박리의 가능성을 줄일 수 있다. UBM(156)과 유전체층(158)의 박리는 리플로우 가능한 재료가 계면에 들어가게 하여 유전체층의 균열을 야기할 수도 있다. 계면에서의 박리를 감소시킴으로써, 전면 재배선 구조(132)의 기계적 신뢰성을 개선할 수 있다.
도 18은 전도성 링(164)의 형성 후의 그리고 전도성 커넥터(168)의 형성 전의 영역(650)에 관해 더 많은 상세를 도시하는 평면도이다. 다시 말해, 도 18은 도 17b에 도시한 중간 단계의 평면도이다.
도 19에서, 후면 재배선 구조(110), 예컨대 유전체층(104)으로부터 캐리어 기판(100)을 분리(접합 해제)하기 위해 캐리어 기판 디본딩(de-bonding)이 행해진다. 그에 따라, 제1 패키지(200)가 제1 패키지 영역(600) 및 제2 패키지 영역(602)의 각각에 형성된다. 일부 실시형태에 따르면, 디본딩은, 박리층(102)이 광 열에 의해 분해되어 캐리어 기판(100)이 떼어질 수 있도록 레이저광 또는 UV광 등의 광을 박리층(102)에 투사하는 것을 포함한다. 그런 다음 구조가 뒤집혀서 테이프(176) 상에 배치된다. 또한, 개구부(178)가 유전체층(104)을 관통해 형성되어 금속화 패턴(106)의 일부를 노출시킨다. 개구부(178)는 예컨대 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다.
도 20과 도 21은 일부 실시형태에 따른 패키지 구조(500)를 형성하는 공정 중의 중간 단계의 단면도를 도시한다. 패키지 구조(500)는 PoP(package-on-package) 구조로 칭해질 수도 있다.
도 20에서, 제2 패키지(300)가 제1 패키지(200)에 부착된다. 제2 패키지(300)는 기판(302) 및 그 기판(302)에 결합된 하나 이상의 스택 다이(stacked die)(308)(308A 및 308B)를 포함한다. 단일 스택의 다이(308)(308A 및 308B)가 도시되지만, 다른 실시형태에서는, 복수의 스택 다이(308)(각각 하나 이상의 스택 다이를 가짐)가 기판(302)의 동일한 표면에 나란히 배치될 수도 있다. 기판(302)은 실리콘, 게르마늄, 다이아몬드 등의 반도체 재료로 제조될 수 있다. 일부 실시형태에서는, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등의 화합물 재료도 사용될 수 있다. 추가로, 기판(302)은 SOI(semiconductor-on-insulator) 기판일 수도 있다. 일반적으로, SOI 기판은, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합 등의 반도체 재료로 된 층을 포함한다. 일 대안 실시형태에서는, 기판(302)이 유리 섬유 강화 수지 코어 등의 절연 코어에 기반한다. 코어 재료의 일례는 FR4 등의 유리 섬유 수지이다. 코어 재료의 대안은 BT(bismaleimide-triazine) 수지 또는 대안으로 다른 인쇄 회로 기판(PCB) 재료 또는 필름을 포함한다. ABF(Ajinomoto build-up film) 또는 다른 라미네이트 등의 빌드업 필름이 기판(302)에 사용될 수도 있다.
기판(302)은 능동 및 수동 디바이스(도시 생략)를 포함할 수 있다. 당업자라면 트랜지스터, 커패시터, 레지스터, 이들의 조합 등의 다양한 디바이스가 제2 패키지(300)에 대한 설계의 구조적 및 기능적 요건을 생성하는데 사용될 수 있음을 알 것이다. 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다.
기판(302)은 또한 금속화층(도시 생략) 및 쓰루 비아(306)를 포함할 수 있다. 금속화층은 능동 및 수동 디바이스 위에 형성될 수 있고 다양한 디바이스를 연결하여 기능 회로를 형성하도록 설계된다. 금속화층은 비아가 전도성 재료층을 상호연결하고 있는, 유전체(예컨대, 로우-k 유전체 재료) 및 전도성 재료(예컨대, 구리)의 교번층으로 형성될 수 있고, 임의의 적절한 공정(퇴적, 다마신, 이중 다미신 등)을 통해 형성될 수 있다. 일부 실시형태에서는, 기판(302)에 실질적으로 능동 및 수동 디바이스가 없다.
기판(302)은 스택 다이(308)에 결합하기 위해 기판(302)의 제1 면 상에 본드 패드(303)를 가질 수 있고, 전도성 커넥터(314)에 결합하기 위해 기판(302)의 제2 면 상에 본드 패드(304)를 가질 수 있으며, 제2 면은 기판(302)의 제1 면에 대향한다. 일부 실시형태에 있어서, 본드 패드(303 및 304)는 기판(302)의 제1 및 제2 면 상에서 유전체층(도시 생략)에 오목부(도시 생략)를 형성함으로써 형성된다. 오목부는 본드 패드(303 및 304)가 유전체층에 매립되도록 형성될 수 있다. 다른 실시형태에서는, 본드 패드(303 및 304)가 유전체층 상에 형성될 수도 있기 때문에 오목부를 생략한다. 일부 실시형태에 있어서, 본드 패드(303, 304)는 구리, 티탄, 니켈, 금, 팔라듐 등, 또는 이들의 조합으로 제조된 얇은 시드층(도시 생략)을 포함한다. 본드 패드(303 및 304)의 전도성 재료가 얇은 시드층 위에 퇴적될 수 있다. 전도성 재료는 전기 화학적 도금 공정, 무전해 도금 공정, CVD, ALD, PVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 일 실시형태에 있어서, 본드 패드(303, 304)의 전도성 재료는 구리, 텅스텐, 알루미늄, 은, 금 등, 또는 이들의 조합이다.
일 실시형태에 있어서, 본드 패드(303 및 304)는 티탄층, 구리층, 및 니켈층 등의 전도성 재료의 3개 층을 포함하는 UBM이다. 그러나, 당업자라면 본드 패드(303 및 304)의 형성에 적절한, 크롬/크롬-구리 합금/구리/금의 배열, 티탄/티탄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열 등의, 다수의 적절한 재료 및 층의 배열이 있음을 알 것이다. 본드 패드(303 및 304)에 사용될 수 있는 임의의 적절한 재료층은 본원의 범위 내에 포함되는 것이 전적으로 의도된다. 일부 실시형태에 있어서, 쓰루 비아(306)는 기판(302)을 통해 연장되고 적어도 하나의 본드 패드(303)를 적어도 하나의 본드 패드(304)에 결합시킨다.
도시하는 실시형태에서는, 스택 다이(308)가 와이어 본드(310)에 의해 기판(302)에 결합되지만, 전도성 범프와 같은 다른 접속부가 사용될 수도 있다. 일 실시형태에서는, 스택 다이(308)가 스택 메모리 다이이다. 예를 들어, 스택 다이(308)는 LPDDR1, LPDDR2, LPDDR3, LPDDR4, 또는 동류의 메모리 모듈 등의 저전력(LP) 더블 데이터 레이트(DDR) 메모리 모듈과 같은 메모리 다이일 수 있다.
스택 다이(308)와 와이어 본드(310)는 몰딩 재료(312)로 밀봉될 수 있다. 몰딩 재료(312)는 예컨대 압축 성형을 사용하여 스택 다이(308) 및 와이어 본드(310) 상에 성형될 수 있다. 일부 실시형태에 있어서, 몰딩 재료(312)는 몰딩 화합물, 폴리머, 에폭시, 실리콘 산화물 충전 재료 등, 또는 이들의 조합이다. 몰딩 재료(312)를 경화시키기 위해 경화 공정이 수행될 수 있으며, 경화 공정은 열경화, UV 경화 등, 또는 이들의 조합일 수 있다.
일부 실시형태에 있어서, 스택 다이(308)와 와이어 본드(210)는 몰딩 재료(312) 내에 매립되고, 몰딩 재료(312)의 경화 후에, 연삭 등의 평탄화 단계가 수행되어 몰딩 재료(312)의 과량 부분을 제거하고 제2 패키지(300)에 대해 실질적으로 평면의 표면을 제공한다.
제2 패키지(300)가 형성된 후에, 제2 패키지(300)는 전도성 커넥터(314), 본드 패드(304), 및 금속화 패턴(106)에 의해 제1 패키지(200)에 기계적으로 그리고 전기적으로 본딩된다. 일부 실시형태에 있어서, 스택 다이(308)는 와이어 본드(310), 본드 패드(303 및 304), 쓰루 비아(306), 전도성 커넥터(314), 및 쓰루 비아(112)를 통해 집적 회로 다이(114)에 결합될 수 있다.
전도성 커넥터(314)는 전술한 전도성 커넥터(168)와 유사하여 여기서는 설명을 반복하지 않지만, 전도성 커넥터(314)와 전도성 커넥터(168)가 동일할 필요는 없다. 전도성 커넥터(314)는 개구부(178)에서, 스택 다이(308)에 대향하는 기판(302)의 면 상에 배치될 수 있다. 일부 실시형태에 있어서, 솔더 레지스트(318)도 스택 다이(308)에 대향하는 기판(302)의 면 상에 형성될 수 있다. 전도성 커넥터(314)는 기판(302) 내의 전도성 피처(예컨대, 본드 패드(304))에 전기적으로 그리고 기계적으로 결합되도록 솔더 레지스트(318) 내의 개구부에 배치될 수 있다. 솔더 레지스트(318)는 외부 손상으로부터 기판(302)의 영역을 보호하는데 사용될 수 있다.
일부 실시형태에 있어서, 전도성 커넥터(314)를 본딩하기 전에, 전도성 커넥터(314)는 노-클린 플럭스(no-clean flux)와 같은 플럭스(도시 생략)로 코팅된다. 전도성 커넥터(314)는 플럭스 속에 침지될 수도 있고 또는 플럭스가 전기 커넥터(314) 상에 분사될 수도 있다. 다른 실시형태에서는, 플럭스가 금속화 패턴(106)의 표면에 도포될 수도 있다.
일부 실시형태에 있어서, 전도성 커넥터(314)는 리플로잉되기 전에 형성된 선택적 에폭시 플럭스(도시 생략)를 가질 수 있으며, 전기 커넥터는 제2 패키지(300)가 제1 패키지(200)에 부착된 후에 남아 있는 에폭시 플럭스의 에폭시 부분의 적어도 일부로 리플로잉된다.
언더필 재료(도시 생략)가 제1 패키지(200)와 제2 패키지(300) 사이에 형성되어 전도성 커넥터(314)를 둘러쌀 수 있다. 언더필은 응력을 줄이고 전도성 커넥터(314)의 리플로잉에 의해 형성된 접합부를 보호할 수 있다. 언더필은 제1 패키지(200)가 부착된 후에 모세관 플로우 공정(capillary flow process)에 의해 형성될 수도 있고, 또는 제1 패키지(200)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수도 있다. 에폭시 플럭스가 형성되는 실시형태에서는, 그 에폭시 플럭스가 언더필로서 작용할 수 있다.
제2 패키지(300)와 제1 패키지(200) 간의 본딩은 솔더 본딩일 수도 있다. 일 실시형태에서는, 제2 패키지(300)가 리플로잉 공정에 의해 제1 패키지(200)에 본딩된다. 이 리플로잉 공정 중에, 전도성 커넥터(314)가 본드 패드(304) 및 금속화 패턴(106)와 접촉하여 제2 패키지(300)를 제1 패키지(200)에 물리적으로 그리고 전기적으로 결합한다. 본딩 공정 후에, 금속간 화합물(IMC, 도시 생략)이 금속화 패턴(106)과 전도성 커넥터(114)의 계면에 또 전도성 커넥터(314)와 본드 패드(304) 사이의 계면에 형성될 수 있다.
예컨대 제1 패키지 영역(600)과 제2 패키지 영역(602) 사이에서 스크라이브 라인 영역을 따라 소잉함으로써 개편화 공정이 행해진다. 소잉은 제2 패키지 영역(602)으로부터 제1 패키지 영역(600)을 개편화한다, 그 결과 개편화된 제1 및 제2 패키지(200 및 300)는 제1 패키지 영역(600) 또는 제2 패키지 영역(602) 중 하나로부터 유래한 것이다. 일부 실시형태에 있어서, 개편화 공정은 제2 패키지(300)가 제1 패키지(200)에 부착된 후에 수행된다. 다른 실시형태(도시 생략)에 있어서, 개편화 공정은 캐리어 기판(100)이 디본딩되고 개구부(178)가 형성된 후와 같이, 제2 패키지(300)가 제1 패키지(200)에 부착되기 전에 수행된다.
도 21에서, 제1 패키지(200)는 전도성 커넥터(168)를 사용하여 패키지 기판(400)에 탑재된다. 패키지 기판(400)은 실리콘, 게르마늄, 다이아몬드 등의 반도체 재료로 제조될 수 있다. 한편, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등의 화합물 재료도 사용될 수 있다. 추가로, 패키지 기판(400)은 SOI 기판일 수도 있다. 일반적으로, SOI 기판은, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합 등의 반도체 재료로 된 층을 포함한다. 일 대안 실시형태에서는, 패키지 기판(400)이 유리 섬유 강화 수지 코어 등의 절연 코어에 기반한다. 코어 재료의 일례는 FR4 등의 유리 섬유 수지이다. 코어 재료의 대안은 BT(bismaleimide-triazine) 수지 또는 대안으로 다른 PCB 재료 또는 필름을 포함한다. ABF 또는 다른 라미네이트 등의 빌드업 필름이 패키지 기판(400)에 사용될 수도 있다.
패키지 기판(400)은 능동 및 수동 디바이스(도시 생략)를 포함할 수 있다. 당업자라면 트랜지스터, 커패시터, 레지스터, 이들의 조합 등의 다양한 디바이스가 패키지 구조(500)에 대한 설계의 구조적 및 기능적 요건을 생성하는데 사용될 수 있음을 알 것이다. 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다.
패키지 기판(400)은 금속화층과 비아(도시 생략) 그리고 금속화층과 비아 위에 본드 패드(402)를 포함할 수도 있다. 금속화층은 능동 및 수동 디바이스 위에 형성될 수 있고 다양한 디바이스를 연결하여 기능 회로를 형성하도록 설계된다. 금속화층은 비아가 전도성 재료층을 상호연결하고 있는, 유전체(예컨대, 로우-k 유전체 재료) 및 전도성 재료(예컨대, 구리)의 교번층으로 형성될 수 있고, 임의의 적절한 공정(퇴적, 다마신, 이중 다미신 등)을 통해 형성될 수 있다. 일부 실시형태에서는, 패키지 기판(400)에 실질적으로 능동 및 수동 디바이스가 없다.
일부 실시형태에서는, 전도성 커넥터(168)가 리플로잉되어 제1 패키지(200)를 본드 패드(402)에 부착한다. 전도성 커넥터(168)는 패키지 기판(400) 내의 금속화층을 포함해, 패키지 기판(400)을 제1 패키지(200)에 전기적으로 그리고/또는 물리적으로 결합한다. 일부 실시형태에 있어서, 수동 디바이스(예컨대, 표면 실장 디바이스(SMD), 도시 생략)는 패키지 기판(400) 상에 탑재하기 전에, 제1 패키지(200)에 부착될 수 있다(예컨대, 본드 패드(402)에 본딩될 수 있다). 이 실시형태에서는, 수동 디바이스가 제1 패키지(200)의, 전도성 커넥터(168)와 동일한 표면에 본딩될 수 있다.
전도성 커넥터(168)는 리플로잉되기 전에 형성된 에폭시 플럭스(도시 생략)를 가질 수 있으며, 전도성 커넥터는 제1 패키지(200)가 패키지 기판(400)에 부착된 후에 남아 있는 에폭시 플럭스의 에폭시 부분의 적어도 일부로 리플로잉된다. 이 잔여 에폭시 부분은 응력을 줄이고 전도성 커넥터(168)의 리플로잉에 의해 형성된 접합부를 보호하기 위한 언더필(underfill)로서 작용할 수 있다. 일부 실시형태에서는, 언더필(도시 생략)이 제1 패키지(200)와 제2 패키지(400) 사이에 형성되어 전도성 커넥터(168)를 둘러쌀 수 있다. 언더필은 제1 패키지(200)가 부착된 후에 모세관 플로우 공정에 의해 형성될 수도 있고, 또는 제1 패키지(200)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수도 있다.
실시형태들은 이하의 효과를 달성할 수 있다. UBM(156)과 유전체층(158)의 계면을 전도성 링(164)으로 밀봉하면, 계면의 박리를 방지하여, 전면 재배선 구조(132)의 기계적 신뢰성을 향상시키는 것을 도울 수 있다. 전도성 링(164)을 약 30 ㎛ 내지 약 50 ㎛의 폭(W1)으로 형성하면 UBM(156)과 전도성 커넥터(168) 사이의 접촉 면적을 충분하게 하면서 프링팅 형성 공정을 사용할 수 있다.
일 실시형태에 있어서, 디바이스는, 집적 회로 다이와, 상기 집적 회로 다이 위의 제1 유전체층과, 상기 제1 유전체층을 통해 연장되어 상기 집적 회로 다이에 전기적으로 연결되는 제1 금속화 패턴과, 상기 제1 금속화 패턴 위의 제2 유전체층과, 상기 제2 유전체층을 통해 연장되는 UBM(under bump metallurgy)과, 상기 제2 유전체층 및 상기 UBM의 일부 위의 제3 유전체층과, 상기 제3 유전체층과 상기 UBM의 계면을 밀봉하는 전도성 링과, 상기 전도성 링의 중심을 통해 연장되는 전도성 커넥터를 포함하고, 상기 전도성 커넥터는 상기 UBM에 전기적으로 연결된다.
일 실시형태에 있어서, 디바이스는 상기 UBM 상에 플럭스를 더 포함하고, 상기 플럭스는 상기 전도성 링의 내부 측벽에 인접하며, 상기 전도성 커넥터는 상기 플럭스 상에 있다. 상기 디바이스의 일 실시형태에 있어서, 상기 전도성 링은 상기 전도성 커넥터를 상기 제1 유전체층과 분리시킨다. 상기 디바이스의 일 실시형태에 있어서, 상기 UBM은 상기 제2 유전체층에서 개구부를 통해 연장되고, 상기 UBM는 제1 반경을 갖고, 상기 개구부는 상기 제1 반경보다 작은 제2 반경을 갖는다. 상기 디바이스의 일 실시형태에 있어서, 상기 전도성 링은 상기 개구부의 둘레에 있고, 상기 전도성 링은 외부 반경과 내부 반경을 가진 고리 형상을 가지며, 상기 외부 반경과 내부 반경의 차는 30 ㎛ 내지 50 ㎛이다. 상기 디바이스의 일 실시형태에 있어서, 상기 UBM의 제1 반경은 상기 전도성 링의 외부 반경보다 크다. 상기 디바이스의 일 실시형태에 있어서, 상기 개구부의 제2 반경은 상기 전도성 링의 내부 반경보다 크고 상기 전도성 링의 외부 반경보다 작다. 상기 디바이스의 일 실시형태에 있어서, 상기 UBM의 제1 반경은 상기 개구부의 제2 반경보다 크다. 상기 디바이스의 일 실시형태에 있어서, 상기 전도성 링은 상기 제3 유전체층 및 상기 UBM의 상단면을 따라 연장된다. 상기 디바이스의 일 실시형태에 있어서, 상기 전도성 링과 상기 UBM은 상이한 전도성 재료를 포함한다.
일 실시형태에 있어서, 디바이스는, 집적 회로 다이와, 상기 집적 회로 다이에 인접한 쓰루 비아와, 상기 쓰루 비아와 상기 집적 회로 다이 둘레의 밀봉재(encapsulant)와, 재배선 구조를 포함하고, 상기 재배선 구조는, 제1 유전체층 상의 제1 금속화 패턴으로서, 상기 제1 유전체층은 상기 밀봉재 상에 배치되고, 상기 제1 금속화 패턴은 상기 제1 유전체층을 관통하여 상기 쓰루 비아에 전기적으로 연결되는 것인 상기 제1 금속화 패턴과, 제2 유전체층 상의 UBM으로서, 상기 제2 유전체층은 상기 제1 유전체층 상에 배치되며, 상기 UBM은 상기 제2 유전체층을 관통하여 상기 제1 금속화 패턴에 전기적으로 연결되는 것인 상기 UBM과, 제3 유전체층 상의 전도성 링을 포함하고, 상기 제3 유전체층은 상기 제2 유전체층 상에 배치되며, 상기 전도성 링은 상기 제3 유전체층과 상기 UBM의 계면을 밀봉한다.
일 실시형태에 있어서, 상기 디바이스는, 상기 UBM 및 상기 전도성 링 상에 전도성 커넥터를 더 포함하고, 상기 전도성 링은 상기 전도성 커넥터를 상기 제3 유전체층과 분리시킨다. 일 실시형태에 있어서, 상기 디바이스는 상기 전도성 커넥터에 의해 상기 재배선 구조에 전기적으로 그리고 물리적으로 연결된 기판을 더 포함한다. 상기 디바이스의 일 실시형태에 있어서, 상기 전도성 링은 상기 제3 유전체층을 관통해 상기 제3 유전체층의 상단면으로부터 상기 UBM의 상단면까지 연장된다.
일 실시형태에 있어서, 방법은, 집적 회로 다이 위에 배치되는 제1 유전체층을 퇴적하는 단계와, 상기 제1 유전체층을 따라 연장되는 제1 금속화 패턴을 형성하는 단계와, 상기 제1 금속화 패턴과 상기 제1 유전체층 위에 제2 유전체층을 퇴적하는 단계와, 상기 제2 유전체층을 따라 연장되는 UBM을 형성하는 단계와, 상기 UBM와 상기 제2 유전체층 위에 제3 유전체층을 퇴적하는 단계와, 상기 제3 유전체층에 개구부를 형성하여 상기 UBM을 노출시키는 단계와, 상기 제3 유전체층과 상기 UBM의 계면에 전도성 페이스트를 분배하는 단계와, 상기 전도성 페이스트를 경화하여 상기 제3 유전체층과 상기 UBM의 계면을 밀봉하는 전도성 링을 형성하는 단계를 포함한다.
상기 방법의 일 실시형태에 있어서, 상기 전도성 페이스트는 솔더 페이스트이다. 상기 방법의 일 실시형태에 있어서, 상기 전도성 페이스트의 경화는, 상기 솔더 페이스트를 약 100℃ 내지 약 200℃의 온도에서 30분 내지 2시간의 시간 동안 어닐링하는 것을 포함한다. 일 실시형태에 있어서, 상기 방법은, 상기 UBM의 노출부를 플럭스로 코팅하는 단계로서, 상기 전도성 링은 상기 플럭스를, 상기 개구부를 규정하는 상기 제3 유전체층의 면과 분리시키는 것인 상기 코팅 단계와, 상기 플럭스와 상기 전도성 링 상에 전도성 커넥터를 배치하는 단계를 더 포함한다. 일 실시형태에 있어서, 상기 방법은 상기 전도성 커넥터를 리플로잉하여 제1 금속간 화합물(IMC)과 제2 IMC를 형성하는 단계를 더 포함하고, 상기 제1 IMC는 상기 전도성 커넥터와 상기 UBM의 계면에 형성되며, 상기 제2 IMC는 상기 전도성 링과 상기 UBM의 계면에 형성된다. 상기 방법의 일 실시형태에 있어서, 상기 계면에 전도성 페이스트를 분배하는 단계는, 상기 UBM 상에, 상기 개구부를 규정하는 상기 제3 유전체층의 면 상에, 그리고 그 면에 근접한 상기 제3 유전체의 상단부 상에, 전도성 페이스트를 프린팅하는 단계를 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 디바이스에 있어서,
집적 회로 다이와,
상기 집적 회로 다이 위의 제1 유전체층과,
상기 제1 유전체층을 통해 연장되어 상기 집적 회로 다이에 전기적으로 연결되는 제1 금속화 패턴과,
상기 제1 금속화 패턴 위의 제2 유전체층과,
상기 제2 유전체층을 통해 연장되는 UBM(under bump metallurgy)과,
상기 제2 유전체층 및 상기 UBM의 일부 위의 제3 유전체층과,
상기 제3 유전체층과 상기 UBM의 계면을 밀봉하는 전도성 링과,
상기 전도성 링의 중심을 통해 연장되는 전도성 커넥터를 포함하고, 상기 전도성 커넥터는 상기 UBM에 전기적으로 연결되는 것인 디바이스.
2. 제1항에 있어서,
상기 UBM 상에 플럭스를 더 포함하고, 상기 플럭스는 상기 전도성 링의 내부 측벽에 인접하며, 상기 전도성 커넥터는 상기 플럭스 상에 있는 것인 디바이스.
3. 제1항에 있어서, 상기 전도성 링은 상기 전도성 커넥터를 상기 제1 유전체층과 분리시키는 것인 디바이스.
4. 제1항에 있어서, 상기 UBM은 상기 제2 유전체층에서 개구부를 통해 연장되고, 상기 UBM는 제1 반경을 갖고, 상기 개구부는 상기 제1 반경보다 작은 제2 반경을 갖는 것인 디바이스.
5. 제4항에 있어서, 상기 전도성 링은 상기 개구부의 둘레에 있고, 상기 전도성 링은 외부 반경과 내부 반경을 가진 고리 형상을 가지며, 상기 외부 반경과 내부 반경의 차는 30 ㎛ 내지 50 ㎛인 것인 디바이스.
6. 제5항에 있어서, 상기 UBM의 제1 반경은 상기 전도성 링의 외부 반경보다 큰 것인 디바이스.
7. 제5항에 있어서, 상기 개구부의 제2 반경은 상기 전도성 링의 내부 반경보다 크고 상기 전도성 링의 외부 반경보다 작은 것인 디바이스.
8. 제5항에 있어서, 상기 UBM의 제1 반경은 상기 개구부의 제2 반경보다 큰 것인 디바이스.
9. 제1항에 있어서, 상기 전도성 링은 상기 제3 유전체층 및 상기 UBM의 상단면을 따라 연장되는 것인 디바이스.
10. 제1항에 있어서, 상기 전도성 링과 상기 UBM은 상이한 전도성 재료를 포함하는 것인 디바이스.
11. 디바이스에 있어서,
집적 회로 다이와,
상기 집적 회로 다이에 인접한 쓰루 비아와,
상기 쓰루 비아와 상기 집적 회로 다이 둘레의 밀봉재(encapsulant)와,
재배선 구조(redistribution structure)를 포함하고,
상기 재배선 구조는, 제1 유전체층 상의 제1 금속화 패턴으로서, 상기 제1 유전체층은 상기 밀봉재 상에 배치되고, 상기 제1 금속화 패턴은 상기 제1 유전체층을 통하여 상기 쓰루 비아에 전기적으로 연결되는 것인 상기 제1 금속화 패턴과,
제2 유전체층 상의 UBM으로서, 상기 제2 유전체층은 상기 제1 유전체층 상에 배치되며, 상기 UBM은 상기 제2 유전체층을 통하여 상기 제1 금속화 패턴에 전기적으로 연결되는 것인 상기 UBM과,
제3 유전체층 상의 전도성 링을 포함하고, 상기 제3 유전체층은 상기 제2 유전체층 상에 배치되며, 상기 전도성 링은 상기 제3 유전체층과 상기 UBM의 계면을 밀봉하는 것인 디바이스.
12. 제11항에 있어서,
상기 UBM 및 상기 전도성 링 상에 전도성 커넥터를 더 포함하고, 상기 전도성 링은 상기 전도성 커넥터를 상기 제3 유전체층과 분리시키는 것인 디바이스.
13. 제12항에 있어서,
상기 전도성 커넥터에 의해 상기 재배선 구조에 전기적으로 그리고 물리적으로 연결된 기판을 더 포함하는 디바이스.
14. 제11항에 있어서, 상기 전도성 링은 상기 제3 유전체층을 통해 상기 제3 유전체층의 상단면으로부터 상기 UBM의 상단면까지 연장되는 것인 디바이스.
15. 방법에 있어서,
집적 회로 다이 위에 배치되는 제1 유전체층을 퇴적하는 단계와,
상기 제1 유전체층을 따라 연장되는 제1 금속화 패턴을 형성하는 단계와,
상기 제1 금속화 패턴과 상기 제1 유전체층 위에 제2 유전체층을 퇴적하는 단계와,
상기 제2 유전체층을 따라 연장되는 UBM을 형성하는 단계와,
상기 UBM와 상기 제2 유전체층 위에 제3 유전체층을 퇴적하는 단계와,
상기 제3 유전체층에 개구부를 형성하여 상기 UBM을 노출시키는 단계와,
상기 제3 유전체층과 상기 UBM의 계면에 전도성 페이스트를 분배하는 단계와,
상기 전도성 페이스트를 경화하여 상기 제3 유전체층과 상기 UBM의 계면을 밀봉하는 전도성 링을 형성하는 단계를 포함하는 방법.
16. 제15항에 있어서, 상기 전도성 페이스트는 솔더 페이스트인 것인 방법.
17. 제16항에 있어서, 상기 전도성 페이스트의 경화는,
상기 솔더 페이스트를 약 100℃ 내지 약 200℃의 온도에서 30분 내지 2시간의 시간 동안 어닐링하는 것을 포함하는 것인 방법.
18. 제15항에 있어서,
상기 UBM의 노출부를 플럭스로 코팅하는 단계로서, 상기 전도성 링은 상기 플럭스를, 상기 개구부를 규정하는 상기 제3 유전체층의 면과 분리시키는 것인 상기 코팅 단계와,
상기 플럭스와 상기 전도성 링 상에 전도성 커넥터를 배치하는 단계를 더 포함하는 방법.
19. 제18항에 있어서,
상기 전도성 커넥터를 리플로잉하여 제1 금속간 화합물(IMC)과 제2 IMC를 형성하는 단계를 더 포함하고, 상기 제1 IMC는 상기 전도성 커넥터와 상기 UBM의 계면에 형성되며, 상기 제2 IMC는 상기 전도성 링과 상기 UBM의 계면에 형성되는 것인 방법.
20. 제15항에 있어서, 상기 계면에 전도성 페이스트를 분배하는 단계는,
상기 UBM 상에, 상기 개구부를 규정하는 상기 제3 유전체층의 면 상에, 그리고 그 면에 근접한 상기 제3 유전체의 상단부 상에, 전도성 페이스트를 프린팅하는 단계를 포함하는 것인 방법.

Claims (10)

  1. 반도체 패키지에 있어서,
    집적 회로 다이와,
    상기 집적 회로 다이 위의 제1 유전체층과,
    상기 제1 유전체층을 통해 연장되어 상기 집적 회로 다이에 전기적으로 연결되는 제1 금속화 패턴과,
    상기 제1 금속화 패턴 위의 제2 유전체층과,
    상기 제2 유전체층을 통해 연장되는 UBM(under bump metallurgy)과,
    상기 제2 유전체층 및 상기 UBM의 일부 위의 제3 유전체층으로서, 상기 제3 유전체층은 상기 UBM을 노출시키는 개구부를 갖는 것인, 상기 제3 유전체층과,
    상기 제3 유전체층과 상기 UBM의 계면을 밀봉하는 전도성 링과,
    상기 전도성 링의 중심을 통해 연장되는 전도성 커넥터
    를 포함하고,
    상기 전도성 커넥터는 상기 UBM에 전기적으로 연결되고,
    상기 개구부의 반경은 상기 전도성 링의 내부 반경보다 크고 상기 전도성 링의 외부 반경보다 작은 것인, 반도체 패키지.
  2. 제1항에 있어서,
    상기 UBM 상에 플럭스를 더 포함하고, 상기 플럭스는 상기 전도성 링의 내부 측벽에 인접하며, 상기 전도성 커넥터는 상기 플럭스 상에 있는 것인 반도체 패키지.
  3. 제1항에 있어서, 상기 전도성 링은 상기 전도성 커넥터를 상기 제1 유전체층과 분리시키는 것인 반도체 패키지.
  4. 제1항에 있어서, 상기 UBM은 상기 제2 유전체층에서 개구부를 통해 연장되고, 상기 UBM는 제1 반경을 갖고, 상기 개구부는 상기 제1 반경보다 작은 제2 반경을 갖는 것인 반도체 패키지.
  5. 제4항에 있어서, 상기 전도성 링은 상기 개구부의 둘레에 있고, 상기 전도성 링은 상기 외부 반경과 상기 내부 반경을 가진 고리 형상을 가지며, 상기 외부 반경과 상기 내부 반경의 차는 30 ㎛ 내지 50 ㎛인 것인 반도체 패키지.
  6. 제5항에 있어서, 상기 UBM의 제1 반경은 상기 전도성 링의 외부 반경보다 큰 것인 반도체 패키지.
  7. 제1항에 있어서, 상기 전도성 링은 상기 제3 유전체층 및 상기 UBM의 상단면을 따라 연장되는 것인 반도체 패키지.
  8. 제1항에 있어서, 상기 전도성 링과 상기 UBM은 상이한 전도성 재료를 포함하는 것인 반도체 패키지.
  9. 반도체 패키지에 있어서,
    집적 회로 다이와,
    상기 집적 회로 다이에 인접한 쓰루 비아와,
    상기 쓰루 비아와 상기 집적 회로 다이 둘레의 밀봉재(encapsulant)와,
    재배선 구조(redistribution structure)
    를 포함하고,
    상기 재배선 구조는,
    제1 유전체층 상의 제1 금속화 패턴으로서, 상기 제1 유전체층은 상기 밀봉재 상에 배치되고, 상기 제1 금속화 패턴은 상기 제1 유전체층을 통해 상기 쓰루 비아에 전기적으로 연결되는 것인 상기 제1 금속화 패턴과,
    제2 유전체층 상의 UBM으로서, 상기 제2 유전체층은 상기 제1 유전체층 상에 배치되며, 상기 UBM은 상기 제2 유전체층을 통해 상기 제1 금속화 패턴에 전기적으로 연결되는 것인 상기 UBM과,
    제3 유전체층 상의 전도성 링을 포함하고,
    상기 제3 유전체층은 상기 제2 유전체층 상에 배치되며 상기 UBM을 노출시키는 개구부를 갖고, 상기 전도성 링은 상기 제3 유전체층과 상기 UBM의 계면을 밀봉하고,
    상기 개구부의 반경은 상기 전도성 링의 내부 반경보다 크고 상기 전도성 링의 외부 반경보다 작은 것인, 반도체 패키지.
  10. 반도체 패키지를 형성하는 방법에 있어서,
    집적 회로 다이 위에 배치되는 제1 유전체층을 퇴적하는 단계와,
    상기 제1 유전체층을 따라 연장되는 제1 금속화 패턴을 형성하는 단계와,
    상기 제1 금속화 패턴과 상기 제1 유전체층 위에 제2 유전체층을 퇴적하는 단계와,
    상기 제2 유전체층을 따라 연장되는 UBM을 형성하는 단계와,
    상기 UBM과 상기 제2 유전체층 위에 제3 유전체층을 퇴적하는 단계와,
    상기 제3 유전체층에 개구부를 형성하여 상기 UBM을 노출시키는 단계와,
    상기 제3 유전체층과 상기 UBM의 계면에 전도성 페이스트를 분배하는 단계와,
    상기 전도성 페이스트를 경화하여 상기 제3 유전체층과 상기 UBM의 계면을 밀봉하는 전도성 링을 형성하는 단계
    를 포함하고,
    상기 개구부의 반경은 상기 전도성 링의 내부 반경보다 크고 상기 전도성 링의 외부 반경보다 작은 것인, 반도체 패키지를 형성하는 방법.
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