DE102018105166B4 - Zwei vorrichtungen zu einem halbleiter-package und verfahren zur herstellung eines halbleiter-package - Google Patents

Zwei vorrichtungen zu einem halbleiter-package und verfahren zur herstellung eines halbleiter-package Download PDF

Info

Publication number
DE102018105166B4
DE102018105166B4 DE102018105166.2A DE102018105166A DE102018105166B4 DE 102018105166 B4 DE102018105166 B4 DE 102018105166B4 DE 102018105166 A DE102018105166 A DE 102018105166A DE 102018105166 B4 DE102018105166 B4 DE 102018105166B4
Authority
DE
Germany
Prior art keywords
dielectric layer
conductive
metallization
conductive ring
solderable
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102018105166.2A
Other languages
English (en)
Other versions
DE102018105166A1 (de
Inventor
Wei-Yu Chen
An-Jhih Su
Der-Chyang Yeh
Li-Hsien HUANG
Ming Shih Yeh
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/907,474 external-priority patent/US10529650B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018105166A1 publication Critical patent/DE102018105166A1/de
Application granted granted Critical
Publication of DE102018105166B4 publication Critical patent/DE102018105166B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867—Applying pastes or inks, e.g. screen printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/022—Protective coating, i.e. protective bond-through coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Vorrichtung, umfassend:einen integrierten Schaltungs-Die (114),eine erste dielektrische Schicht (146) über dem integrierten Schaltungs-Die (114),eine erste Metallisierungsstruktur (150), die sich durch die erste dielektrische Schicht (146) erstreckt, um mit dem integrierten Schaltungs-Die (114) elektrisch verbunden zu werden,eine zweite dielektrische Schicht (152) über der ersten Metallisierungsstruktur (150),eine lötfähige Metallisierung (156), die sich durch die zweite dielektrische Schicht (152) erstreckt,eine dritte dielektrische Schicht (158) über der zweiten dielektrischen Schicht (152) und Abschnitten der lötfähigen Metallisierung (156),einen leitfähigen Ring (164), der eine Grenzfläche der dritten dielektrischen Schicht (158) und der lötfähigen Metallisierung (156) versiegelt, undeinen leitfähigen Verbinder (168), der sich durch die Mitte des leitfähigen Rings (164) erstreckt, wobei der leitfähige Verbinder (168) mit der lötfähigen Metallisierung (156) elektrisch verbunden ist,wobei sich die lötfähige Metallisierung (156) durch eine Öffnung (154) in der zweiten dielektrischen Schicht (152) erstreckt, wobei die lötfähige Metallisierung (156) einen ersten Radius (R1) aufweist, wobei die Öffnung (154) einen zweiten Radius aufweist, der kleiner ist als der erste Radius (R1),wobei sich der leitfähige Ring (164) um die Öffnung (154) herum befindet, wobei der leitfähige Ring (164) eine ringförmige Form mit einem Außenradius (R3) und einem Innenradius (R4) aufweist, wobei ein Unterschied zwischen dem Außenradius (R3) und dem Innenradius (R4) von 30 µm bis 50 µm beträgt,wobei der zweite Radius der Öffnung (154) größer als der Innenradius (R4) des leitfähigen Rings (164) und kleiner als der Außenradius (R3) des leitfähigen Rings (164) ist.

Description

  • STAND DER TECHNIK
  • Die Halbleiterindustrie hat aufgrund fortwährender Verbesserungen der Integrationsdichte verschiedener elektronischer Bauelemente (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein schnelles Wachstum erfahren. Zum größten Teil resultierte die Verbesserung der Integrationsdichte aus einer schrittweisen Verringerung der minimalen Merkmalgröße, wodurch ermöglicht wird, dass mehr Komponenten in einen bestimmten Bereich integriert werden. Mit dem wachsenden Bedarf nach einer Verkleinerung von elektronischen Vorrichtungen trat eine Notwendigkeit für kleinere und einfallsreichere Häusungstechniken von Halbleiter-Dies zutage. Ein Beispiel derartiger Häusungssysteme ist die Package-on-Package-Technologie (PoP). In einer PoP-Vorrichtung wird ein oberes Halbleiter-Package auf einem unteren Halbleiter-Package gestapelt, um eine hohe Integration und Komponentendichte bereitzustellen. Die PoP-Technology ermöglicht im Allgemeinen eine Herstellung von Halbleitervorrichtungen mit verbesserten Funktionalitäten und einem kleinen Flächenbedarf auf einer Leiterplatte (PCB).
  • Das Dokument US 2016 / 0 079 190 A1 beschreibt Paketstrukturen und Verfahren zum Bilden von Paketstrukturen. Eine Gehäusestruktur umfasst einen integrierten Schaltkreischip, eine Einkapselung, die den integrierten Schaltkreischip seitlich einkapselt, eine Umverteilungsstruktur auf dem integrierten Schaltkreischip und die Einkapselung, eine mit der Umverteilungsstruktur gekoppelte Verbinderträgermetallisierung und ein externer Verbinder auf der Verbinderträgermetallisierung. Die Umverteilungsstruktur enthält eine dielektrische Schicht, die distal von der Einkapselung und dem integrierten Schaltkreischip angeordnet ist. Die Verbinderträgermetallisierung weist einen ersten Abschnitt auf einer Oberfläche der dielektrischen Schicht und einen zweiten Abschnitt auf, der sich in einer Öffnung durch die dielektrische Schicht erstreckt. Der erste Abschnitt der Verbinderträgermetallisierung weist eine geneigte Seitenwand auf, die sich in einer Richtung weg von der Oberfläche der dielektrischen Schicht erstreckt.
  • Weiterhin ist Stand der Technik zum Gegenstand der Erfindung beispielsweise zu finden in WO 2011 / 058 680 A1 und DE 10 2015 110 635 A1 .
  • Die Erfindung wird durch den Hauptanspruch und die nebengeordneten Patentansprüche definiert. Weitere Ausführungsformen der Erfindung werden durch die abhängigen Patentansprüche wiedergegeben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 bis 19 zeigen Querschnittsansichten von Zwischenschritten während eines Prozesses zum Ausbilden von Vorrichtungs-Packages gemäß einigen Ausführungsformen.
    • 20 bis 21 zeigen Querschnittsansichten von Zwischenschritten während eines Prozesses zum Ausbilden einer Package-Struktur gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Gemäß einigen Ausführungsformen wird eine dielektrische Schicht auf einer UBM (lötfähige Metallisierung) einer Umverteilungsstruktur ausgebildet. Öffnungen werden in der dielektrischen Schicht ausgebildet, so dass sie die UBM freilegen. Eine leitfähige Paste wird an einer Grenzfläche der dielektrischen Schicht und der UBM ausgebildet und dann gehärtet. Ein Flussmittel wird auf der UBM ausgebildet und ein leitfähiger Verbinder (z.B. Lötzinn) wird auf dem Flussmittel ausgebildet. Während eines Wideraufschmelzens des leitfähigen Verbinders verhindert die leitfähige Paste, dass das Flussmittel in die Grenzfläche der dielektrischen Schicht und der UBM eindringt. Eine Anhaftung zwischen der dielektrischen Schicht und der UBM kann daher verbessert werden, wodurch die mechanische Zuverlässigkeit der Umverteilungsstruktur verbessert wird.
  • 1 bis 19 zeigen Querschnittsansichten von Zwischenschritten während eines Prozesses zum Ausbilden von ersten Packages 200 gemäß einigen Ausführungsformen. Ein erste Package-Gebiet 600 und ein zweites Package-Gebiet 602 sind dargestellt, und ein erstes Package 200 wird in jedem Package-Gebiet ausgebildet. Die ersten Packages 200 können auch als integrierte Fan-Out-Packages (InFO-Packages) bezeichnet werden.
  • In 1 wird ein Trägersubstrat 100 bereitgestellt und eine Löseschicht 102 wird auf dem Trägersubstrat 100 ausgebildet. Das Trägersubstrat 100 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das Trägersubstrat 100 kann ein Wafer sein, so dass mehrere Packages auf dem Trägersubstrat 100 gleichzeitig ausgebildet werden können. Die Löseschicht 102 kann aus einem Polymer-basierten Material ausgebildet werden, das zusammen mit dem Trägersubstrat 100 von den darüberliegenden Strukturen, die in nachfolgenden Schritten ausgebildet werden, entfernt werden kann. In einigen Ausführungsformen ist die Löseschicht 102 ein Epoxid-basiertes thermisches Trennmaterial, das bei Erwärmung seine Hafteigenschaft verliert, wie z.B. eine LTHC-Ablösungsbeschichtung (Light to Heat Conversion). In anderen Ausführungsformen kann die Löseschicht 102 ein Ultraviolett-Kleber (UV-Kleber) sein, der bei Belichtung mit UV-Licht seine Hafteigenschaft verliert. Die Löseschicht 102 kann als eine Flüssigkeit verteilt und gehärtet werden, sie kann ein Laminatfilm sein, der auf dem Trägersubstrat 100 aufgeschichtet wird, oder sie kann dergleichen sein. Die obere Fläche der Löseschicht 102 kann geebnet werden und sie kann einen hohen Grad an Komplanarität aufweisen.
  • In 2 werden eine dielektrische Schicht 104, eine Metallisierungsstruktur 106 (die zuweilen als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet wird) und eine dielektrische Schicht 108 ausgebildet. Die dielektrische Schicht 104 wird auf der Löseschicht 102 ausgebildet. Die untere Fläche der dielektrischen Schicht 104 kann mit der oberen Fläche der Löseschicht 102 in Kontakt stehen. In einigen Ausführungsformen wird die dielektrische Schicht 104 aus einem Polymer, wie z.B. Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen, ausgebildet. In anderen Ausführungsformen wird die dielektrische Schicht 104 aus einem Nitrid, wie z.B. Siliziumnitrid; einem Oxid, wie z.B. Siliziumoxid, Phosphorsilikatglas (PSG), Borosilikatglas (BSG), mit Bor dotiertem Phosphorsilikatglas (BPSG) oder dergleichen; oder dergleichen ausgebildet. Die dielektrische Schicht 104 kann mithilfe eines beliebigen geeigneten Abscheidungsprozesses, wie z.B. einer Rotationsbeschichtung, einer chemischen Gasphasenabscheidung (CVD), eines Laminierens, dergleichen oder einer Kombination davon, ausgebildet werden.
  • Die Metallisierungsstruktur 106 wird auf der dielektrischen Schicht 104 ausgebildet. Um die Metallisierungsstruktur 106 auszubilden, wird zum Beispiel eine Keimschicht (nicht dargestellt) über der dielektrischen Schicht 104 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einfache Schicht oder eine Verbundschicht sein kann, die mehrere, aus verschiedenen Materialien ausgebildete Teilschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel unter Verwendung einer PVD oder dergleichen ausgebildet werden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann mithilfe einer Rotationsbeschichtung oder dergleichen ausgebildet werden und kann zum Strukturieren mit Licht belichtet werden. Die Struktur des Fotolacks entspricht der Metallisierungsstruktur 106. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann mithilfe eines Plattierens, wie z.B. eines Elektroplattierens oder eines stromlosen Plattierens, oder dergleichen ausgebildet werden. Das leitfähige Material kann ein Metall, wie z.B. Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Dann werden der Fotolack und Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet wurde, entfernt. Der Fotolack kann mithilfe eines geeigneten Veraschungs- oder Abtragungsprozesses, wie z.B. unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt wurde, werden freigelegte Abschnitte der Keimschicht entfernt, wie z.B. unter Verwendung eines geeigneten Ätzprozesses, wie eines Nass- oder Trockenätzens. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die Metallisierungsstruktur 106.
  • Die dielektrische Schicht 108 wird auf der Metallisierungsstruktur 106 und der dielektrischen Schicht 104 ausgebildet. In einigen Ausführungsformen wird die dielektrische Schicht 108 aus einem Polymer ausgebildet, das ein lichtempfindliches Material, wie z.B. PBO, Polyimid, BCB oder dergleichen, sein kann, das unter Verwendung einer lithografischen Maske strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht 108 aus einem Nitrid, wie z.B. Siliziumnitrid, einem Oxid, wie z.B. Siliziumoxid, PSG, BSG, BPSG, oder dergleichen ausgebildet. Die dielektrische Schicht 108 kann mithilfe einer Rotationsbeschichtung, einer Laminierung, einer CVD, dergleichen oder einer Kombination davon ausgebildet werden. Die dielektrische Schicht 108 wird dann strukturiert, um Öffnungen auszubilden, um Abschnitte der Metallisierungsstruktur 106 freizulegen. Das Strukturieren kann mithilfe eines geeigneten Prozesses vorgenommen werden, wie z.B. durch Belichten der dielektrischen Schicht 108 mit Licht, wenn die dielektrische Schicht 108 ein lichtempfindliches Material ist, oder mithilfe von Ätzen, zum Beispiel unter Verwendung eines anisotropen Ätzens.
  • Die dielektrischen Schichten 104 und 108 und die Metallisierungsstruktur 106 können als eine Rückseiten-Umverteilungsstruktur 110 bezeichnet werden. In der dargestellten Ausführungsform umfasst die Rückseiten-Umverteilungsstruktur 110 die zwei dielektrischen Schichten 104 und 108 und eine Metallisierungsstruktur 106. In anderen Ausführungsformen kann die Rückseiten-Umverteilungsstruktur 110 eine beliebige Anzahl von dielektrischen Schichten, Metallisierungsstrukturen und leitfähigen Durchkontaktierungen umfassen. Eine oder mehrere zusätzliche Metallisierungsstrukturen und dielektrische Schichten können in der Rückseiten-Umverteilungsstruktur 110 ausgebildet werden, indem die Prozesse zum Ausbilden der Metallisierungsstruktur 106 und der dielektrischen Schicht 108 wiederholt werden. Leitfähige Durchkontaktierungen (nicht dargestellt) können während des Ausbildens einer Metallisierungsstruktur ausgebildet werden, indem die Keimschicht und das leitfähige Material der Metallisierungsstruktur in der Öffnung der darunterliegenden dielektrischen Schicht ausgebildet werden. Die leitfähigen Durchkontaktierungen können daher die verschiedenen Metallisierungsstrukturen miteinander verbinden und elektrisch koppeln.
  • In 3 werden Durchkontaktierungen 112 ausgebildet. Als ein Beispiel zum Ausbilden der Durchkontaktierungen 112 wird eine Keimschicht über der Rückseiten-Umverteilungsstruktur 110, z.B. der dielektrischen Schicht und den freigelegten Abschnitten der Metallisierungsstruktur 106, ausgebildet, wie dargestellt. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einfache Schicht oder eine Verbundschicht sein kann, die mehrere, aus verschiedenen Materialien ausgebildete Teilschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel unter Verwendung einer PVD oder dergleichen ausgebildet werden. Ein Fotolack wird auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann mithilfe einer Rotationsbeschichtung oder dergleichen ausgebildet werden und kann zum Strukturieren mit Licht belichtet werden. Die Struktur des Fotolacks entspricht Durchkontaktierungen. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann mithilfe eines Plattierens, wie z.B. eines Elektroplattierens oder eines stromlosen Plattierens, oder dergleichen ausgebildet werden. Das leitfähige Material kann ein Metall, wie z.B. Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Der Fotolack und die Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet wurde, werden entfernt. Der Fotolack kann mithilfe eines geeigneten Veraschungs- oder Abtragungsprozesses, wie z.B. unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt wurde, werden freigelegte Abschnitte der Keimschicht entfernt, wie z.B. unter Verwendung eines geeigneten Ätzprozesses, wie eines Nass- oder Trockenätzens. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die Durchkontaktierungen 112.
  • In 4 werden integrierte Schaltungs-Dies 114 an der dielektrischen Schicht 108 mithilfe eines Haftmittels 116 angehaftet. Obwohl zwei integrierte Schaltungs-Dies 114 derart dargestellt sind, dass sie in jedem von dem ersten Package-Gebiet 600 und dem zweiten Package-Gebiet 602 angehaftet sind, versteht es sich, dass mehr oder weniger integrierte Schaltungs-Dies 114 in jedem Package-Gebiet angehaftet werden können. Zum Beispiel kann lediglich ein integrierter Schaltungs-Die 114 in jedem Gebiet angehaftet werden. Die integrierten Schaltungs-Dies 114 können logische Dies (z.B. zentrale Verarbeitungseinheit, Mikrocontroller usw.), Speicherdies (z.B. ein DRAM-Die (dynamischer Direktzugriffspeicher), ein SRAM-Die (statischer Direktzugriffspeicher) usw.), Energieverwaltungs-Dies (z.B. PMIC-Die (integrierte Energieverwaltungsschaltung)), Hochfrequenz-Dies (HF-Dies), Sensor-Dies, MEMS-Dies (mikroelektromechanisches System), Signalverarbeitungs-Dies (z.B. ein DSP-Die (digitale Signalverarbeitung), Frontend-Dies (z.B. AFE-Dies (analoges Frontend), dergleichen, oder eine Kombination davon sein. Außerdem können in einigen Ausführungsformen die integrierten Schaltungs-Dies 114 verschiedene Größen (z.B. verschiedene Höhen und/oder Flächeninhalte) aufweisen, und in anderen Ausführungsformen können die integrierten Schaltungs-Die 114 die gleiche Größe (z.B. gleiche Höhen und/oder Flächeninhalte) aufweisen.
  • Bevor sie an der dielektrischen Schicht 108 angehaftet werden, können die integrierten Schaltungs-Dies 114 gemäß geeigneten Herstellungsprozessen verarbeitet werden, um integrierte Schaltungen in den integrierten Schaltungs-Dies 114 auszubilden. Zum Beispiel umfassen die integrierten Schaltungs-Dies 114 jeweils ein Halbleitersubstrat 118, wie z.B. dotiertes oder undotiertes Silizium, oder eine aktive Schicht aus einem SOI-Substrat (Halbleiter auf einem Isolator). Das Halbleitersubstrat kann andere Halbleitermaterialien, wie z.B. Germanium, einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfasst, oder Kombinationen davon umfassen. Andere Substrate, wie z.B. mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden. Vorrichtungen, wie z.B. Transistoren, Dioden, Kondensatoren, Widerstände usw., können in und/oder auf dem Halbleitersubstrat 118 ausgebildet werden und können mithilfe von Verbindungsstrukturen 120, die zum Beispiel durch Metallisierungsstrukturen in einer oder mehreren dielektrischen Schichten auf dem Halbleitersubstrat 118 ausgebildet werden, miteinander verbunden werden, um eine integrierte Schaltung auszubilden.
  • Die integrierten Schaltungs-Dies 114 umfassen ferner Pads 122, wie z.B. Aluminium-Pads, an denen externe Verbindungen vorgenommen werden. Die Pads 122 befinden sich auf Seiten der integrierten Schaltungs-Dies, die als jeweilige aktive Seiten der integrierten Schaltungs-Dies 114 bezeichnet werden können. Passivierungsfilme 124 befinden sich auf den integrierten Schaltungs-Dies 114 und auf Abschnitten der Pads 122. Es sind Öffnungen durch die Passivierungsfilme 124 an die Pads 122 vorhanden. Die Verbinder 126, wie z.B. leitfähige Säulen (die zum Beispiel ein Metall, wie z.B. Kupfer, umfassen) sind in den Öffnungen durch die Passivierungsfilme 124 vorhanden und sind mechanisch und elektrisch mit den jeweiligen Pads 122 gekoppelt. Die Verbinder 126 können zum Beispiel durch Plattieren oder dergleichen ausgebildet werden. Die Verbinder 126 koppeln elektrisch die jeweiligen integrierten Schaltungen der integrierten Schaltungs-Dies 114.
  • Ein dielektrisches Material 128 befindet sich auf den aktiven Seiten der integrierten Schaltungs-Dies 114, wie z.B. auf den Passivierungsfilmen 124 und den Verbindern 126. Das dielektrische Material 128 kapselt seitlich die Verbinder 126 und das dielektrische Material 128 ist seitlich an die jeweiligen integrierten Schaltungs-Dies 114 angrenzend. Das dielektrische Material 128 kann ein Polymer, wie z.B. PBO, Polyimid, BCB oder dergleichen; ein Nitrid, wie z.B. ein Siliziumnitrid oder dergleichen; ein Oxid, wie z.B. ein Siliziumoxid, PSG, BSG, BPSG oder dergleichen; dergleichen oder eine Kombination davon sein, und kann zum Beispiel durch Rotationsbeschichtung, Laminierung, eine CVD oder dergleichen ausgebildet werden.
  • Das Haftmittel 116 befindet sich auf Rückseiten der integrierten Schaltungs-Dies 114 und haftet die integrierten Schaltungs-Dies 114 an die Rückseiten-Umverteilungsstruktur 110 an, wie z.B. die dielektrische Schicht 108. Das Haftmittel 116 kann ein beliebiges geeignetes Haftmittel, Epoxid, ein Die-Befestigungsfilm (DAF) oder dergleichen sein. Das Haftmittel 116 kann auf eine Rückseite der integrierten Schaltungs-Dies 114, wie z.B. eine Rückseite des entsprechenden Halbleiterwafers, aufgetragen werden oder es kann über der Fläche des Trägersubstrats 100 aufgetragen werden. Die integrierten Schaltungs-Dies 114 können z.B. durch Sägen oder Zertrennen (Dicing) vereinzelt und an die dielektrische Schicht 108 durch das Haftmittel 116 zum Beispiel unter Verwendung eines Bestückungswerkzeugs angehaftet werden.
  • In 5 wird ein Kapselungsstoff 130 auf den verschiedenen Komponenten ausgebildet. Der Kapselungsstoff 130 kann eine Moldmasse, ein Epoxid oder dergleichen sein und kann durch Formpressen, Spritzpressen oder dergleichen aufgebracht werden. Der Kapselungsstoff 130 kann über dem Trägersubstrat 100 derart ausgebildet werden, dass die Durchkontaktierungen 112 und/oder die Verbinder 126 der integrierten Schaltungs-Dies 114 vergraben oder abgedeckt werden. Der Kapselungsstoff 130 wird dann gehärtet.
  • In 6 wird ein Planarisierungsprozess an dem Kapselungsstoff 130 durchgeführt, um die Durchkontaktierungen 112 und die Die-Verbinder 126 freizulegen. Der Planarisierungsprozess kann auch das dielektrische Material 128 schleifen. Obere Flächen der Durchkontaktierungen 112, der Die-Verbinder 126, des dielektrischen Materials 128 und des Kapselungsstoffs 130 sind nach dem Planarisierungsprozess komplanar. Der Planarisierungsprozess kann zum Beispiel ein chemisch-mechanisches Polieren (CMP), ein Schleifprozess oder dergleichen sein. In einigen Ausführungsformen kann die Planarisierung ausgelassen werden, zum Beispiel wenn die Durchkontaktierungen 112 und die Die-Verbinder bereits freigelegt sind.
  • In 7 bis 15 wird eine Vorderseiten-Umverteilungsstruktur 132 ausgebildet. Wie dargestellt sein wird, umfasst die Vorderseiten-Umverteilungsstruktur 132 dielektrische Schichten 134, 140, 146, 152 und 158 und umfasst auch Metallisierungsstrukturen 138, 144 und 150. Die Metallisierungsstrukturen können auch als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet werden und umfassen leitfähige Durchkontaktierungen und leitfähige Leitungen (nicht getrennt gekennzeichnet).
  • In 7 wird die dielektrische Schicht 134 auf dem Kapselungsstoff 130, den Durchkontaktierungen 112 und den Die-Verbindern 126 abgeschieden. In einigen Ausführungsformen wird die dielektrische Schicht 134 aus einem Polymer ausgebildet, das ein lichtempfindliches Material, wie z.B. PBO, Polyimid, BCB oder dergleichen, sein kann, das unter Verwendung einer lithografischen Maske strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht 134 aus einem Nitrid, wie z.B. Siliziumnitrid, einem Oxid, wie z.B. Siliziumoxid, PSG, BSG, BPSG, oder dergleichen ausgebildet. Die dielektrische Schicht 134 kann mithilfe einer Rotationsbeschichtung, einer Laminierung, einer CVD, dergleichen oder einer Kombination davon ausgebildet werden.
  • Die dielektrische Schicht 134 wird dann strukturiert. Das Strukturieren bildet Öffnungen 136, um Abschnitte der Durchkontaktierungen 112 und die Die-Verbinder 126 freizulegen. Das Strukturieren kann mithilfe eines geeigneten Prozesses vorgenommen werden, wie z.B. durch Belichten der dielektrischen Schicht 134 mit Licht, wenn die dielektrische Schicht 134 ein lichtempfindliches Material ist, oder mithilfe von Ätzen, zum Beispiel unter Verwendung eines anisotropen Ätzens. Wenn die dielektrische Schicht 134 ein lichtempfindliches Material ist, kann die dielektrische Schicht 134 nach dem Belichten entwickelt werden.
  • In 8 wird die Metallisierungsstruktur 138 mit Durchkontaktierungen auf der dielektrischen Schicht 134 ausgebildet. Um die Metallisierungsstruktur 138 auszubilden, wird zum Beispiel eine Keimschicht (nicht dargestellt) über der dielektrischen Schicht 134 und in den Öffnungen 136 durch die dielektrische Schicht 134 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einfache Schicht oder eine Verbundschicht sein kann, die mehrere, aus verschiedenen Materialien ausgebildete Teilschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel unter Verwendung einer PVD oder dergleichen ausgebildet werden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann mithilfe einer Rotationsbeschichtung oder dergleichen ausgebildet werden und kann zum Strukturieren mit Licht belichtet werden. Die Struktur des Fotolacks entspricht der Metallisierungsstruktur 138. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann mithilfe eines Plattierens, wie z.B. eines Elektroplattierens oder eines stromlosen Plattierens, oder dergleichen ausgebildet werden. Das leitfähige Material kann ein Metall, wie z.B. Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Dann werden der Fotolack und Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet wurde, entfernt. Der Fotolack kann mithilfe eines geeigneten Veraschungs- oder Abtragungsprozesses, wie z.B. unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt wurde, werden freigelegte Abschnitte der Keimschicht entfernt, wie z.B. unter Verwendung eines geeigneten Ätzprozesses, wie eines Nass- oder Trockenätzens. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die Metallisierungsstruktur 138 und Durchkontaktierungen. Die Durchkontaktierungen werden in Öffnungen 136 durch die dielektrische Schicht 134 z.B. zu den Durchkontaktierungen 112 und/oder den Die-Verbindern 126 ausgebildet.
  • In 9 wird die dielektrische Schicht 140 auf der Metallisierungsstruktur 138 und der dielektrischen Schicht 134 abgeschieden. In einigen Ausführungsformen wird die dielektrische Schicht 140 aus einem Polymer ausgebildet, das ein lichtempfindliches Material, wie z.B. PBO, Polyimid, BCB oder dergleichen, sein kann, das unter Verwendung einer lithografischen Maske strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht 140 aus einem Nitrid, wie z.B. Siliziumnitrid, einem Oxid, wie z.B. Siliziumoxid, PSG, BSG, BPSG, oder dergleichen ausgebildet. Die dielektrische Schicht 140 kann mithilfe einer Rotationsbeschichtung, einer Laminierung, einer CVD, dergleichen oder einer Kombination davon ausgebildet werden.
  • Die dielektrische Schicht 140 wird dann strukturiert. Das Strukturieren bildet Öffnungen 142, um Abschnitte der Metallisierungsstruktur 138 freizulegen. Das Strukturieren kann mithilfe eines geeigneten Prozesses vorgenommen werden, wie z.B. durch Belichten der dielektrischen Schicht 140 mit Licht, wenn die dielektrische Schicht 140 ein lichtempfindliches Material ist, oder mithilfe von Ätzen, zum Beispiel unter Verwendung eines anisotropen Ätzens. Wenn die dielektrische Schicht 140 ein lichtempfindliches Material ist, kann die dielektrische Schicht 140 nach dem Belichten entwickelt werden.
  • In 10 wird die Metallisierungsstruktur 144 mit Durchkontaktierungen auf der dielektrischen Schicht 140 ausgebildet. Um die Metallisierungsstruktur 144 auszubilden, wird zum Beispiel eine Keimschicht (nicht dargestellt) über der dielektrischen Schicht 140 und in den Öffnungen 142 durch die dielektrische Schicht 140 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einfache Schicht oder eine Verbundschicht sein kann, die mehrere, aus verschiedenen Materialien ausgebildete Teilschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel unter Verwendung einer PVD oder dergleichen ausgebildet werden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann mithilfe einer Rotationsbeschichtung oder dergleichen ausgebildet werden und kann zum Strukturieren mit Licht belichtet werden. Die Struktur des Fotolacks entspricht der Metallisierungsstruktur 144. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann mithilfe eines Plattierens, wie z.B. eines Elektroplattierens oder eines stromlosen Plattierens, oder dergleichen ausgebildet werden. Das leitfähige Material kann ein Metall, wie z.B. Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Dann werden der Fotolack und Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet wurde, entfernt. Der Fotolack kann mithilfe eines geeigneten Veraschungs- oder Abtragungsprozesses, wie z.B. unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt wurde, werden freigelegte Abschnitte der Keimschicht entfernt, wie z.B. unter Verwendung eines geeigneten Ätzprozesses, wie eines Nass- oder Trockenätzens. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die Metallisierungsstruktur 144 und Durchkontaktierungen. Die Durchkontaktierungen werden in den Öffnungen 142 durch die dielektrische Schicht 140, z.B. zu Abschnitten der Metallisierungsstruktur 138 ausgebildet.
  • In 11 wird die dielektrische Schicht 146 auf der Metallisierungsstruktur 144 und der dielektrischen Schicht 140 abgeschieden. In einigen Ausführungsformen wird die dielektrische Schicht 146 aus einem Polymer ausgebildet, das ein lichtempfindliches Material, wie z.B. PBO, Polyimid, BCB oder dergleichen, sein kann, das unter Verwendung einer lithografischen Maske strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht 146 aus einem Nitrid, wie z.B. Siliziumnitrid, einem Oxid, wie z.B. Siliziumoxid, PSG, BSG, BPSG, oder dergleichen ausgebildet. Die dielektrische Schicht 146 kann mithilfe einer Rotationsbeschichtung, einer Laminierung, einer CVD, dergleichen oder einer Kombination davon ausgebildet werden.
  • Die dielektrische Schicht 146 wird dann strukturiert. Das Strukturieren bildet Öffnungen 148, um Abschnitte der Metallisierungsstruktur 144 freizulegen. Das Strukturieren kann mithilfe eines geeigneten Prozesses vorgenommen werden, wie z.B. durch Belichten der dielektrischen Schicht 146 mit Licht, wenn die dielektrische Schicht 146 ein lichtempfindliches Material ist, oder mithilfe von Ätzen, zum Beispiel unter Verwendung eines anisotropen Ätzens. Wenn die dielektrische Schicht 146 ein lichtempfindliches Material ist, kann die dielektrische Schicht 146 nach dem Belichten entwickelt werden.
  • In 12 wird die Metallisierungsstruktur 150 mit Durchkontaktierungen auf der dielektrischen Schicht 146 ausgebildet. Um die Metallisierungsstruktur 150 auszubilden, wird zum Beispiel eine Keimschicht (nicht dargestellt) über der dielektrischen Schicht 146 und in den Öffnungen 148 durch die dielektrische Schicht 146 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einfache Schicht oder eine Verbundschicht sein kann, die mehrere, aus verschiedenen Materialien ausgebildete Teilschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel unter Verwendung einer PVD oder dergleichen ausgebildet werden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann mithilfe einer Rotationsbeschichtung oder dergleichen ausgebildet werden und kann zum Strukturieren mit Licht belichtet werden. Die Struktur des Fotolacks entspricht der Metallisierungsstruktur 150. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann mithilfe eines Plattierens, wie z.B. eines Elektroplattierens oder eines stromlosen Plattierens, oder dergleichen ausgebildet werden. Das leitfähige Material kann ein Metall, wie z.B. Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Dann werden der Fotolack und Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet wurde, entfernt. Der Fotolack kann mithilfe eines geeigneten Veraschungs- oder Abtragungsprozesses, wie z.B. unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt wurde, werden freigelegte Abschnitte der Keimschicht entfernt, wie z.B. unter Verwendung eines geeigneten Ätzprozesses, wie eines Nass- oder Trockenätzens. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die Metallisierungsstruktur 150 und Durchkontaktierungen. Die Durchkontaktierungen werden in Öffnungen durch die dielektrische Schicht 146, z.B. zu Abschnitten der Metallisierungsstruktur 144 ausgebildet.
  • In 13 wird die dielektrische Schicht 152 auf der Metallisierungsstruktur 150 und der dielektrischen Schicht 146 abgeschieden. In einigen Ausführungsformen wird die dielektrische Schicht 152 aus einem Polymer ausgebildet, das ein lichtempfindliches Material, wie z.B. PBO, Polyimid, BCB oder dergleichen, sein kann, das unter Verwendung einer lithografischen Maske strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht 152 aus einem Nitrid, wie z.B. Siliziumnitrid, einem Oxid, wie z.B. Siliziumoxid, PSG, BSG, BPSG, oder dergleichen ausgebildet. Die dielektrische Schicht 152 kann mithilfe einer Rotationsbeschichtung, einer Laminierung, einer CVD, dergleichen oder einer Kombination davon ausgebildet werden.
  • Die dielektrische Schicht 152 wird dann strukturiert. Das Strukturieren bildet Öffnungen 154, um Abschnitte der Metallisierungsstruktur 150 freizulegen. Das Strukturieren kann mithilfe eines geeigneten Prozesses vorgenommen werden, wie z.B. durch Belichten der dielektrischen Schicht 152 mit Licht, wenn die dielektrische Schicht 152 ein lichtempfindliches Material ist, oder mithilfe von Ätzen, zum Beispiel unter Verwendung eines anisotropen Ätzens. Wenn die dielektrische Schicht 152 ein lichtempfindliches Material ist, kann die dielektrische Schicht 152 nach dem Belichten entwickelt werden. Die Öffnungen 154 können breiter sein als die Öffnungen 136, 142, 148.
  • In 14 werden UBMs 156 auf der dielektrischen Schicht 152 ausgebildet. In der dargestellten Ausführungsform werden die UBMs 156 durch die Öffnungen 154 durch die dielektrische Schicht 152 zu der Metallisierungsstruktur 150 ausgebildet. Um die UBMs 156 auszubilden, wird zum Beispiel eine Keimschicht (nicht dargestellt) über der dielektrischen Schicht 152 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einfache Schicht oder eine Verbundschicht sein kann, die mehrere, aus verschiedenen Materialien ausgebildete Teilschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel unter Verwendung einer PVD oder dergleichen ausgebildet werden. Ein Fotolack wird dann auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann mithilfe einer Rotationsbeschichtung oder dergleichen ausgebildet werden und kann zum Strukturieren mit Licht belichtet werden. Die Struktur des Fotolacks entspricht den UBMs 156. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann mithilfe eines Plattierens, wie z.B. eines Elektroplattierens oder eines stromlosen Plattierens, oder dergleichen ausgebildet werden. Das leitfähige Material kann ein Metall, wie z.B. Silber, Gold, Aluminium, Palladium, Nickel, Nickellegierungen, Wolframlegierungen, Chrom, Chromlegierungen, dergleichen oder Kombinationen davon umfassen und kann mehrschichtige leitfähige Merkmale sein. In einer Ausführungsform umfassen die UBMs 156 eine Nickelschicht, eine Goldschicht und eine Palladiumschicht und werden mithilfe eines ENEPIG-Prozesses (Electroless Nickel-Electroless Palladium-Immersion Gold) ausgebildet. Nachdem das leitfähige Material ausgebildet wurde, werden der Fotolack und Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet wurde, entfernt. Der Fotolack kann mithilfe eines geeigneten Veraschungs- oder Abtragungsprozesses, wie z.B. unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt wurde, werden freigelegte Abschnitte der Keimschicht entfernt, wie z.B. unter Verwendung eines geeigneten Ätzprozesses, wie eines Nass- oder Trockenätzens. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die UBMs 156. In Ausführungsformen, in denen die UBMs 156 anders ausgebildet werden, können mehr Fotolack- und Strukturierungsschritte verwendet werden.
  • In 15 wird die dielektrische Schicht 158 auf den UBMs 156 und der dielektrischen Schicht 146 abgeschieden. In einigen Ausführungsformen wird die dielektrische Schicht 158 aus einem Polymer ausgebildet, das ein lichtempfindliches Material, wie z.B. PBO, Polyimid, BCB oder dergleichen, sein kann, das unter Verwendung einer lithografischen Maske strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht 158 aus einem Nitrid, wie z.B. Siliziumnitrid, einem Oxid, wie z.B. Siliziumoxid, PSG, BSG, BPSG, oder dergleichen ausgebildet. Die dielektrische Schicht 158 kann mithilfe einer Rotationsbeschichtung, einer Laminierung, einer CVD, dergleichen oder einer Kombination davon ausgebildet werden.
  • Die dielektrische Schicht 158 wird dann strukturiert. Das Strukturieren bildet Öffnungen 160, um Abschnitte der UBMs 156 freizulegen. Das Strukturieren kann mithilfe eines geeigneten Prozesses vorgenommen werden, wie z.B. durch Belichten der dielektrischen Schicht 158 mit Licht, wenn die dielektrische Schicht 158 ein lichtempfindliches Material ist, oder mithilfe von Ätzen, zum Beispiel unter Verwendung eines anisotropen Ätzens. Wenn die dielektrische Schicht 158 ein lichtempfindliches Material ist, kann die dielektrische Schicht 158 nach dem Belichten entwickelt werden.
  • Die Vorderseiten-Umverteilungsstruktur 132 ist als ein Beispiel dargestellt. Mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen können in der Vorderseiten-Umverteilungsstruktur 132 ausgebildet werden. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen ausgebildet werden sollen, können vorstehend besprochene Schritte und Prozesse ausgelassen werden. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen ausgebildet werden sollen, können vorstehend besprochene Schritte und Prozesse wiederholt werden. Ein Durchschnittsfachmann wird leicht verstehen, welche Schritte und Prozesse ausgelassen oder wiederholet werden würden.
  • In 16 wird ein leitfähiger Ring 164 auf den UBMs 156 um den Umfang der Öffnungen 160 ausgebildet. Außerdem werden leitfähige Verbinder 168 auf den UBMs 156 in den Öffnungen 160 ausgebildet. 17A bis 17C sind Querschnittsansichten, die mehr Einzelheiten eines Gebiets 650 während eines Prozesses zum Ausbilden des leitfähigen Rings 164 und der leitfähigen Verbinder 168 zeigen, und 18 ist eine Draufsicht, die mehr Einzelheiten des Gebiets 650 nach dem Ausbilden des leitfähigen Rings 164 zeigt. 16, 17A, 17B, 17C und 18 werden in Verbindung miteinander beschrieben.
  • In 17A wird eine leitfähige Paste 162 auf den UBMs 156 ausgebildet. Die leitfähige Paste 162 kann z.B. eine Kupferpaste, eine Lötzinnpaste, eine Silberpaste oder dergleichen sein und kann z.B. durch einen Druckprozess oder dergleichen verteilt werden. In Ausführungsformen, in denen ein Druckprozess verwendet wird, wird ein Bild mit der gewünschten Struktur der leitfähigen Paste 162 auf die UBMs 156 unter Verwendung einer Schablone gedruckt. Die leitfähige Paste 162 wird als ein Kranz oder ein Ring um den Umfang der Öffnungen 160 ausgebildet, so dass sie die Grenzfläche der UBMs 156 und der dielektrischen Schicht 158 versiegelt. Die leitfähige Paste 162 erstreckt sich entlang einer oberen Fläche der dielektrischen Schicht 158, Seiten der dielektrischen Schicht 158, die die Öffnungen 160 definieren, und Abschnitten der UBMs 156.
  • Nach dem Ausbilden wird die leitfähige Paste 162 gehärtet, um sie zu härten, wodurch der leitfähige Ring 164 ausgebildet wird. Der leitfähige Ring 164 kann mithilfe eines Ausheilungsprozesses gehärtet werden, der bei einer Temperatur von ungefähr 100 °C bis ungefähr 200 °C, wie z.B. ungefähr 150 °C, und für eine Zeit von ungefähr 30 Minuten bis ungefähr 2 Stunden durchgeführt wird.
  • Die UBMs 156 werden derart ausgebildet, dass sie einen Radius R1 von ungefähr 100 µm bis ungefähr 250 µm aufweisen. Die Öffnungen 160 werden derart ausgebildet, dass sie einen Radius R2 von ungefähr 70 µm bis ungefähr 220 µm aufweisen. Der Radius R1 der UBMs 156 ist größer als der Radius R2 der Öffnungen 160. Der leitfähige Ring 164 weist eine ringförmige Form mit einem Außenradius R3 von ungefähr 100 µm bis ungefähr 250 µm und einem Innenradius R4 von ungefähr 50 µm bis ungefähr 200 µm auf. Die Beziehung der verschiedenen Radien ist wie folgt: R1 > R3 > R2 > R4.
  • Der leitfähige Ring 164 wird zu einer Breite W1 ausgebildet. Die Breite W1 ist der Unterschied zwischen dem Außenradius R3 und dem Innenradius R4 des leitfähigen Rings 164. In Ausführungsformen, in denen der leitfähige Ring 164 eine durch Drucken ausgebildete Kupferpaste ist, beträgt die Breite W1 von ungefähr 30 µm bis ungefähr 50 µm. Drucktechniken für eine Kupferpaste können eine Ungenauigkeit bis zu 30 µm aufweisen. Daher kann eine Breite W1 von mindestens 30 µm gewährleisten, dass unabhängig von Druckfehlern oder Verschiebungen die Grenzflächen der dielektrischen Schicht 158 und der UBMs 156 durch den leitfähigen Ring 164 vollständig versiegelt sind. Ein Erhöhen des freigelegten Flächenbereichs der UBMs 156 ermöglicht außerdem, dass sich das Material der leitfähigen Verbinder 168 während des Wiederaufschmelzens leichter ausbreitet. Daher kann eine Breite W1 von bis zu 50 µm sicherstellen, dass ein hinreichender Flächenbereich der UBMs 156 freigelegt ist.
  • In 17B werden die UBMs 156 mit einem Flussmittel 166 beschichtet. Das Flussmittel 166 kann z.B. ein No-Clean-Flussmittel sein. Das Flussmittel 166 kann auf die Flächen der UBMs 156 z.B. mit einem Druckstrahlprozess, aufgebracht werden und kann bis zu einer Dicke von ungefähr 25 µm bis ungefähr 50 µm ausgebildet werden. Der leitfähige Ring 164 wirkt als eine Barriere, die verhindert, dass das Flussmittel 166 an den Grenzflächen der UBMs 156 und der dielektrischen Schicht 158 reagiert. Das Flussmittel 166 wird innerhalb der Grenzen des Innenradius des leitfähigen Rings 164 ausgebildet.
  • In 17C werden die leitfähigen Verbinder 168 in den Öffnungen 160 und auf den UBMs 156 ausgebildet (z.B. Flussmittel 166). Jeder leitfähige Verbinder 168 erstreckt sich vollständig durch die Mitte eines leitfähigen Rings 164. Die leitfähigen Verbinder 168 können BGA-Verbinder, Lotkugeln, Metallsäulen, C4-Bumps (Controlled Collapse Chip Connection), Mikrobumps, mithilfe von ENEPIG ausgebildete Bumps oder dergleichen sein. Die leitfähigen Verbinder 168 können ein leitfähiges Material, wie z.B. Lötzinn, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder Kombination davon umfassen. In einigen Ausführungsformen werden die leitfähigen Verbinder 168 ausgebildet, indem anfangs eine Schicht aus Lötzinn mithilfe solcher häufig verwendeten Verfahren, wie z.B. Verdampfen, Elektroplattieren, Drucken, Lötzinnübertragen, Kugelanordnen oder dergleichen ausgebildet wird. Nachdem eine Schicht aus Lötzinn auf der Struktur ausgebildet wurde, kann ein Reflow durchgeführt werden, um das Material zu den gewünschten Hügelformen zu formen. In einer anderen Ausführungsform sind die leitfähigen Verbinder 168 Metallsäulen (wie z.B. Kupfersäulen), die durch Sputtern, Drucken, Elektroplattieren, stromloses Plattieren, CVD oder dergleichen ausgebildet werden. Die Metallsäulen können frei von Lötzinn sein und im Wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen wird eine Metallabdeckschicht (nicht dargestellt) auf der Oberseite der Metallsäulen ausgebildet. Die Metallabdeckschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon umfassen und kann mithilfe eines Plattierungsprozess ausgebildet werden. Nach dem Ausbilden weisen die leitfähigen Verbinder 168 einen Radius R5 von ungefähr_ µm bis ungefähr_ µm auf. In einer Ausführungsform ist der Radius R5 der leitfähigen Verbinder 168 kleiner als der Innenradius R4 des leitfähigen Rings 164.
  • Beim Wiederaufschmelzen kann das Flussmittel 166 aufgebraucht werden und die leitfähigen Verbinder 168 benetzen den leitfähigen Ring 164 und die UBMs 156. Außerdem bilden die Materialien des leitfähigen Rings 164 und der UBMs 156 während des Wiederaufschmelzens eine intermetallische Verbindung (IMC) 170. Die IMC 170 kann mit der Form der darunterliegenden UBMs 156 übereinstimmen. Die Materialien der leitfähigen Verbinder 168 und des leitfähigen Rings 164 bilden während des Wiederaufschmelzens auch eine IMC 172. Die IMC 172 kann mit der Form des darunterliegenden leitfähigen Rings 164 übereinstimmen. Da die UBMs 156 und der leitfähige Ring 164 verschiedene Materialien sind, stellen die IMCs 170 und 172 unterschiedliche Zusammensetzungen dar. Obwohl die leitfähigen Verbinder 168 und die IMCs 170 und 172 derart dargestellt sind, dass sie erkennbare Grenzflächen aufweisen, versteht es sich außerdem, dass sich die verschiedenen leitfähigen Materialien während des Wiederaufschmelzens vermischen können. Daher kann sich eine IMC (nicht dargestellt) an der Grenzfläche 174 der leitfähigen Verbinder 168 und der IMCs 170 und 172 bilden, die leitfähige Materialien von den leitfähigen Verbindern 16, dem leitfähigen Ring 164 und den UBMs 156 umfasst.
  • Auch während des Wiederaufschmelzens der leitfähigen Verbinder 168 wirkt der leitfähige Ring 164 als eine Barriere, die verhindert, dass das Flussmittel 166 zwischen die UBMs 156 und die dielektrische Schicht 158 fließt. Oxide (z.B. Cu-Oxid) können sich an der Grenzfläche der UBMs 156 und der dielektrischen Schicht 158 bilden, wobei sie als eine Haftschicht wirken. Das Flussmittel 166 kann die Haftschicht wegwaschen und ein Verhindern, dass das Flussmittel 166 in die Grenzfläche fließt, kann eine Anhaftung zwischen den UBMs 156 und der dielektrischen Schicht 158 verbessern, wodurch die Wahrscheinlichkeit einer Delaminierung an der Grenzfläche reduziert wird. Eine Delaminierung der UBMs 156 und der dielektrischen Schicht 158 kann dazu führen, dass das wiederaufschmelzbare Material in die Grenzfläche eindringt, was eine Rissbildung der dielektrischen Schichten verursachen kann. Durch Reduzieren der Delaminierung an der Grenzfläche kann die mechanische Zuverlässigkeit der Vorderseiten-Umverteilungsstruktur 132 verbessert werden.
  • 18 ist eine Draufsicht, die mehr Einzelheiten des Gebiets 650 nach dem Ausbilden des leitfähigen Rings 164 und vor dem Ausbilden der leitfähigen Verbinder 168 zeigt. Mit anderen Worten ist 18 eine Draufsicht auf den in 17B dargestellten Zwischenschritt.
  • In 19 wird ein Debonden eines Trägersubstrats durchgeführt, um das Trägersubstrat 100 von der Rückseiten-Umverteilungsstruktur 110, z.B. der dielektrischen Schicht 104, abzutrennen (debonden). Die ersten Packages 200 werden auf diese Weise in jedem von dem ersten Package-Gebiet 600 und dem zweiten Package-Gebiet 602 ausgebildet. Gemäß einigen Ausführungsformen umfasst das Debonden ein Projizieren eines Lichts, wie z.B. eines Laserlichts oder eines UV-Lichts, auf die Löseschicht 102, so dass sich die Löseschicht 102 unter der Wärme des Lichts zersetzt und das Trägersubstrat 100 entfernt werden kann. Die Struktur wird dann umgedreht und auf einem Klebeband 176 angeordnet. Außerdem werden Öffnungen 178 durch die dielektrische Schicht 104 ausgebildet, um Abschnitte der Metallisierungsstruktur 106 freizulegen. Die Öffnungen 178 können zum Beispiel unter Verwendung eines Laserbohrens, Ätzens oder dergleichen ausgebildet werden.
  • 20 bis 21 zeigen Querschnittsansichten von Zwischenschritten während eines Prozesses zum Ausbilden einer Package-Struktur 500 gemäß einigen Ausführungsformen. Die Package-Struktur 500 kann als eine Package-on-Package-Struktur (PoP-Struktur) bezeichnet werden.
  • In 20 wird ein zweites Package 300 an dem ersten Package 200 angebracht. Das zweite Package 300 umfasst ein Substrat 302 und einen oder mehrere gestapelte Dies 308 (308A und 308B), die mit dem Substrat 302 gekoppelt sind. Obwohl ein einzelner Stapel von Dies 308 (308A und 308B) dargestellt ist, können in anderen Ausführungsformen mehrere gestapelte Dies 308 (die jeweils einen oder mehrere gestapelte Dies aufweisen) nebeneinander so angeordnet werden, dass sie mit einer selben Fläche des Substrats 302 gekoppelt sind. Das Substrat 302 kann aus einem Halbleitermaterial, wie z.B. Silizium, Germanium, Diamant oder dergleichen, gefertigt werden. In einigen Ausführungsformen können auch Verbundmaterialien, wie z.B. Siliziumgermanium, Siliziumkarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumkarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen von diesen und dergleichen, verwendet werden. Außerdem kann das Substrat 302 ein SOI-Substrat (Silizium auf einem Isolator) sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, wie z.B. epitaktischem Silizium, Germanium, Siliziumgermanium, SOI, Siliziumgermanium auf einem Isolator (SGOI) oder Kombinationen davon. Das Substrat 302 basiert in einer alternativen Ausführungsform auf einem isolierenden Kern, wie z.B. einem mit Glasfasern verstärkten Harzkern. Ein Beispiel eines Kernmaterials ist Glasfaserharz, wie z.B. FR4. Alternativen für das Kernmaterial umfassen Bismaleimid-Triazin-Harz (BT-Harz), oder alternativ andere Leiterplatten-Materialien (PCB-Materialien) oder - Filme. Aufbaufilme, wie z.B. ein Ajinomoto-Aufbaufilm (ABF), oder andere Laminate, können für das Substrat 302 verwendet werden.
  • Das Substrat 302 kann aktive und passive Vorrichtungen umfassen (nicht dargestellt). Wie ein Durchschnittsfachmann erkennen wird, kann eine breite Vielfalt von Vorrichtungen, wie z.B. Transistoren, Kondensatoren, Widerständen, Kombinationen von diesen und dergleichen, verwendet werden, um die strukturellen und funktionellen Anforderungen des Designs für das zweite Package 300 zu erzeugen. Die Vorrichtungen können unter Verwendung beliebiger geeigneter Verfahren ausgebildet werden.
  • Das Substrat 302 kann auch Metallisierungsschichten (nicht dargestellt) und Durchkontaktierungen 306 umfassen. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen ausgebildet werden und sind derart ausgelegt, dass sie die verschiedenen Vorrichtungen verbinden, um eine Funktionsschaltung zu bilden. Die Metallisierungsschichten können aus abwechselnden Schichten aus einem dielektrischen (z.B. einem Low-k-Dielektrikumsmaterial) und einem leitfähigen Material (z.B. Kupfer) ausgebildet werden, wobei Durchkontaktierungen die Schichten aus dem leitfähigen Material verbinden, und können mithilfe eines beliebigen geeigneten Prozesses (wie z.B. Abscheiden, Damascene, Dual-Damascene oder dergleichen) ausgebildet werden. In einigen Ausführungsformen ist das Substrat 302 im Wesentlichen frei von aktiven und passiven Vorrichtungen.
  • Das Substrat 302 kann Bondpads 303 auf einer ersten Seite des Substrats 202, um mit den gestapelten Dies 308 gekoppelt zu werden, um Bondpads 304 auf einer zweiten Seite des Substrats 302, wobei die zweite Seite gegenüber der ersten Seite des Substrats 302 liegt, um mit den leitfähigen Verbindern 314 gekoppelt zu werden, aufweisen. In einigen Ausführungsformen werden die Bondpads 303 und 304 durch Ausbilden von Aussparungen (nicht dargestellt) in dielektrischen Schichten (nicht dargestellt) auf der ersten und der zweiten Seite des Substrats 302 ausgebildet. Die Aussparungen werden ausgebildet, um es zu ermöglichen, dass die Bondpads 303 und 304 in die dielektrischen Schichten eingebettet werden. In anderen Ausführungsformen werden die Aussparungen weggelassen, da die Bondpads 303 und 304 auf der dielektrischen Schicht ausgebildet werden können. In einigen Ausführungsformen umfassen die Bondpads 303 und 304 eine dünne Keimschicht (nicht dargestellt), die aus Kupfer, Titan, Nickel, Gold, Palladium, dergleichen oder einer Kombination davon gefertigt wird. Das leitfähige Material der Bondpads 303 und 304 kann über der dünnen Keimschicht abgeschieden werden. Das leitfähige Material kann mithilfe eines elektrochemischen Plattierungsprozesses, eines stromlosen Plattierungsprozesses, einer CVD, einer ALD, einer PVD, dergleichen oder einer Kombination davon ausgebildet werden. In einer Ausführungsform ist das leitfähige Material der Bondpads 303 und 304 Kupfer, Wolfram, Aluminium, Silber, Gold, dergleichen oder eine Kombination davon.
  • In einer Ausführungsform sind die Bondpads 303 und 304 UCMs, die drei Schichten aus leitfähigen Materialien, wie z.B. eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel, umfassen. Jedoch wird ein Durchschnittsfachmann erkennen, dass es viele geeignete Anordnungen von Materialien und Schichten gibt, wie z.B. eine Anordnung von Chrom/Chrom-Kupfer-Legierung/Kupfer/Gold, eine Anordnung von Titan/Titan-Wolfram/Kupfer, oder eine Anordnung von Kupfer/Nickel/Gold, die für die Ausbildung der Bondpads 303 und 304 geeignet sind. Beliebige geeignete Materialien oder Materialschichten, die für die Bondpads 303 und 304 verwendet werden können, sollen vom Umfang der vorliegenden Anmeldung vollständig umfasst sein. In einigen Ausführungsformen erstrecken sich die Durchkontaktierungen 306 durch das Substrat 302 und koppeln mindestens ein Bondpad 303 mit mindestens einem Bondpad 304.
  • In der dargestellten Ausführungsform werden die gestapelten Dies 308 mit dem Substrat 302 mithilfe von Drahtbonds 310 gekoppelt, obwohl andere Verbindungen, wie z.B. leitfähige Hügel, verwendet werden können. In einer Ausführungsform sind die gestapelten Dies 308 gestapelte Speicher-Dies. Zum Beispiel können die gestapelten Dies 308 Speicher-Dies sein, wie z.B. LPDDR-Speichermodule (Low-Power Double Data Rate), wie z.B. LPDDR1-, LPDDR2-, LPDDlζ3-, LPDDR4-Speichermodule oder dergleichen umfassen.
  • Die gestapelten Dies 308 und die Drahtbonds 310 können durch ein Moldmaterial 312 gekapselt werden. Das Moldmaterial 312 kann auf den gestapelten Dies 308 und den Drahtbonds 310 zum Beispiel unter Verwendung eines Formpressens geformt werden. In einigen Ausführungsformen ist das Moldmaterial 312 eine Moldmasse, ein Polymer, ein Epoxid, Siliziumoxid-Füllmaterial, dergleichen oder eine Kombination davon. Ein Härtungsprozess kann durchgeführt werden, um das Moldmaterial 312 zu härten; der Härtungsprozess kann ein thermisches Härten, ein UV-Härten, dergleichen oder eine Kombination davon sein.
  • In einigen Ausführungsformen werden die gestapelten Dies 308 und die Drahtbonds 310 in dem Moldmaterial 312 vergraben, und nach dem Härten des Moldmaterials 312 wird ein Planarisierungsschritt, wie z.B. ein Schleifen, durchgeführt, um überschüssige Abschnitte des Moldmaterials 312 zu entfernen und eine im Wesentlichen plane Fläche für das zweite Package 300 bereitzustellen.
  • Nachdem das zweite Package 300 ausgebildet wurde, wird das zweite Package 300 mechanisch und elektrisch an das erste Package 200 mithilfe der leitfähigen Verbindern 314, der Bondpads 304 und der Metallisierungsstruktur 106 gebondet. In einigen Ausführungsformen können die gestapelten Dies 308 an die integrierten Schaltungs-Dies 114 durch die Drahtbonds 310, die Bondpads 303 und 304, die Durchkontaktierungen 306, die leitfähigen Verbinder 314 und die Durchkontaktierungen 112 gekoppelt werden.
  • Die leitfähigen Verbinder 314 können den vorstehend beschriebenen leitfähigen Verbindern 168 ähnlich sein und die Beschreibung wird hier nicht wiederholt, obwohl die leitfähigen Verbinder 314 und die leitfähigen Verbinder 168 nicht notwendigerweise gleich sind. Die leitfähigen Verbinder 314 können im Verhältnis zu den gestapelten Dies 308 auf gegenüberliegenden Seiten des Substrats 302 in den Öffnungen 178 angeordnet werden. In einigen Ausführungsformen kann ein Lötstopplack 318 ebenfalls auf der Seite des Substrats 302 gegenüber den gestapelten Dies 308 ausgebildet werden. Die leitfähigen Verbinder 314 können in Öffnungen im Lötstopplack 318 angeordnet werden, um mit leitfähigen Merkmalen (z.B. den Bondpads 304) im Substrat 302 elektrisch und mechanisch gekoppelt zu werden. Der Lötstopplack 318 kann verwendet werden, um Bereiche des Substrats 302 vor externen Schäden zu schützen.
  • In einigen Ausführungsformen werden vor dem Bonden der leitfähigen Verbinder 314 die leitfähigen Verbinder 314 mit einem Flussmittel (nicht dargestellt), wie z.B. einem No-Clean-Flussmittel, beschichtet. Die leitfähigen Verbinder 314 können in das Flussmittel eingetaucht werden oder das Flussmittel kann auf die leitfähigen Verbinder 314 gespritzt werden. In einer anderen Ausführungsform kann das Flussmittel auf die Flächen der Metallisierungsstruktur 106 angewendet werden.
  • In einigen Ausführungsformen können die leitfähigen Verbinder 314 ein darauf ausgebildetes, fakultatives Epoxidflussmittel (nicht dargestellt) aufweisen, bevor sie mit zumindest einem Teil des Epoxidabschnitts des Epoxidflussmittels, das verbleibt, nachdem das zweite Package 300 an dem ersten Package 200 angebracht wurde, wiederaufgeschmolzen werden.
  • Ein Underfill (nicht dargestellt) kann zwischen dem ersten Package 200 und dem zweiten Package 300, und die leitfähigen Verbinder 314 umgebend, ausgebildet werden. Der Underfill kann eine Beanspruchung reduzieren und die Verknüpfungen, die aus dem Wiederaufschmelzen der leitfähigen Verbinder 314 resultieren, schützen. Der Underfill kann durch einen Kapillarfließprozess ausgebildet werden, nachdem das erste Package 200 angebracht wurde, oder er kann mithilfe eines geeigneten Abscheidungsverfahrens ausgebildet werden, bevor das erste Package 200 angebracht wird. In Ausführungsformen, in denen das Epoxidflussmittel ausgebildet wird, kann es als der Underfill fungieren.
  • Das Bonden zwischen dem zweiten Package 300 und dem ersten Package 200 kann ein Lötverbinden sein. In einer Ausführungsform wird das zweite Package 300 an das erste Package 200 mithilfe eines Reflow-Prozesses gebondet. Während des Reflow-Prozesses stehen die leitfähigen Verbinder 314 mit den Bondpads 304 und der Metallisierungsstruktur 106 in Kontakt, um das zweite Package 300 mit dem ersten Package 200 physisch und elektrisch zu koppeln. Nach dem Bondprozess kann sich eine intermetallische Verbindung (IMC, nicht dargestellt) an der Grenzfläche der Metallisierungsstruktur 106 und der leitfähigen Verbinder 314 und auch an der Grenzfläche zwischen den leitfähigen Verbindern 314 und den Bondpads 304 (nicht dargestellt) bilden.
  • Ein Vereinzelungsprozess wird durch Sägen entlang von Ritzrahmengebieten, z.B. zwischen dem ersten Package-Gebiet 600 und dem zweiten Package-Gebiet 602, durchgeführt. Das Sägen vereinzelt das erste Package-Gebiet 600 von dem zweiten Package-Gebiet 602. Das resultierende, vereinzelte erste und zweite Package 200 und 300 stammen von einem von dem ersten Package-Gebiet 600 oder dem zweiten Package-Gebiet 602. In einigen Ausführungsformen wird der Vereinzelungsprozess durchgeführt, nachdem das zweite Package 300 an dem ersten Package 200 angebracht wurde. In anderen Ausführungsformen (nicht dargestellt) wird der Vereinzelungsprozess durchgeführt, bevor das zweite Package 300 an dem ersten Package 200 angebracht wird, wie z.B. nachdem das Trägersubstrat 100 debondet wurde und die Öffnungen 178 ausgebildet wurden.
  • In 21 wird das erste Package 200 an einem Package-Substrat 400 unter Verwendung der leitfähigen Verbinder 168 befestigt. Das Package-Substrat 400 kann aus einem Halbleitermaterial, wie z.B. Silizium, Germanium, Diamant oder dergleichen, gefertigt werden. Alternativ können auch Verbundmaterialien, wie z.B. Siliziumgermanium, Siliziumkarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumkarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen von diesen und dergleichen, verwendet werden. Außerdem kann das Package-Substrat 400 ein SOI-Substrat sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, wie z.B. epitaktischem Silizium, Germanium, Siliziumgermanium, SOI, SGOI oder Kombinationen davon. Das Package-Substrat 400 basiert in einer alternativen Ausführungsform auf einem isolierenden Kern, wie z.B. einem mit Glasfasern verstärkten Harzkern. Ein Beispiel eines Kernmaterials ist Glasfaserharz, wie z.B. FR4. Alternativen für das Kernmaterial umfassen Bismaleimid-Triazin-Harz BT-Harz, oder alternativ andere Leiterplatten-Materialien oder - Filme. Aufbaufilme, wie z.B. ABF oder andere Laminate, können für das Package-Substrat 400 verwendet werden.
  • Das Package-Substrat 400 kann aktive und passive Vorrichtungen umfassen (nicht dargestellt). Wie ein Durchschnittsfachmann erkennen wird, kann eine breite Vielfalt von Vorrichtungen, wie z.B. Transistoren, Kondensatoren, Widerständen, Kombinationen von diesen und dergleichen, verwendet werden, um die strukturellen und funktionellen Anforderungen des Designs für das Package-Substrat 500 zu erzeugen. Die Vorrichtungen können unter Verwendung beliebiger geeigneter Verfahren ausgebildet werden.
  • Das Package-Substrat 400 kann außerdem Metallisierungsschichten und Durchkontaktierungen (nicht dargestellt) und Bond-Pads 402 über den Metallisierungsschichten und den Durchkontaktierungen umfassen. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen ausgebildet werden und sind derart ausgelegt, dass sie die verschiedenen Vorrichtungen verbinden, um eine Funktionsschaltung zu bilden. Die Metallisierungsschichten können aus abwechselnden Schichten aus einem dielektrischen (z.B. einem Low-k-Dielektrikumsmaterial) und einem leitfähigen Material (z.B. Kupfer) ausgebildet werden, wobei Durchkontaktierungen die Schichten aus dem leitfähigen Material verbinden, und können mithilfe eines beliebigen geeigneten Prozesses (wie z.B. Abscheiden, Damascene, Dual-Damascene oder dergleichen) ausgebildet werden. In einigen Ausführungsformen ist das Package-Substrat 400 im Wesentlichen frei von aktiven und passiven Vorrichtungen.
  • In einigen Ausführungsformen werden die leitfähigen Verbinder 168 wiederaufgeschmolzen, um das erste Package 200 an den Bondpads 402 zu befestigen. Die leitfähigen Verbinder 168 koppeln elektrisch und/oder physisch das Package-Substrat 400, einschließlich der Metallisierungsschichten in dem Package-Substrat 400, mit dem ersten Package 200. In einigen Ausführungsformen können passive Vorrichtungen (z.B. oberflächenmontierte Vorrichtungen (SMDs), nicht dargestellt) vor einer Montage auf dem Package-Substrat 400 an dem ersten Package 200 angebracht (z.B. an die Bondpads 402 gebondet) werden. In solchen Ausführungsformen können die passiven Vorrichtungen an eine selbe Fläche des ersten Package 200 wie die leitfähigen Verbinder 168 gebondet werden.
  • Die leitfähigen Verbinder 168 können ein darauf ausgebildetes Epoxidflussmittel (nicht dargestellt) aufweisen, bevor sie mit zumindest einem Teil des Epoxidabschnitts des Epoxidflussmittels, das verbleibt, nachdem das erste Package 200 an dem Package-Substrat 400 angebracht wurde, wiederaufgeschmolzen werden. Dieser verbleibende Epoxidabschnitt kann als ein Underfill wirken, um eine Beanspruchung zu reduzieren und die Verknüpfungen, die aus dem Wiederaufschmelzen der leitfähigen Verbinder 168 resultieren, zu schützen. In einigen Ausführungsformen kann ein Underfill (nicht dargestellt) zwischen dem ersten Package 200 und dem Package-Substrat 400, und die leitfähigen Verbinder 168 umgebend, ausgebildet werden. Der Underfill kann durch einen Kapillarfließprozess ausgebildet werden, nachdem das erste Package 200 angebracht wurde, oder er kann mithilfe eines geeigneten Abscheidungsverfahrens ausgebildet werden, bevor das erste Package 200 angebracht wird.
  • Ausführungsformen können Vorteile erzielen. Ein Versiegeln der Grenzfläche der UBMs 156 und der dielektrischen Schicht 158 mit dem leitfähigen Ring 164 kann dabei helfen, eine Delaminierung der Grenzfläche zu verhindern, wodurch die mechanische Zuverlässigkeit der Vorderseiten-Umverteilungsstruktur 132 erhöht wird. Ein Ausbilden des leitfähigen Rings 164 zu einer Breite W1 von ungefähr 30 µm bis ungefähr 50 µm kann einen hinreichenden Kontakt zwischen den UBMs 156 und den leitfähigen Verbindern 168 ermöglichen, während es ein Verwenden eines Druckausbildungsprozesses erlaubt.
  • In einer Ausführungsform umfasst eine Vorrichtung: einen integrierten Schaltungs-Die; eine erste dielektrische Schicht über dem integrierten Schaltungs-Die; eine erste Metallisierungsstruktur, die sich durch die erste dielektrische Schicht erstreckt, um mit dem integrierten Schaltungs-Die elektrisch verbunden zu werden; eine zweite dielektrische Schicht über der ersten Metallisierungsstruktur; eine lötfähige Metallisierung (UBM), die sich durch die zweite dielektrische Schicht erstreckt; eine dritte dielektrische Schicht über der zweiten dielektrischen Schicht und Abschnitten der lötfähigen Metallisierung (UBM); einen leitfähigen Ring, der eine Grenzfläche der dritten dielektrischen Schicht und der lötfähigen Metallisierung (UBM) versiegelt; und einen leitfähigen Verbinder, der sich durch die Mitte des leitfähigen Rings erstreckt, wobei der leitfähige Verbinder mit der lötfähigen Metallisierung (UBM) elektrisch verbunden ist.
  • In einer Ausführungsform umfasst die Vorrichtung ferner: ein Flussmittel auf der lötfähigen Metallisierung (UBM), wobei das Flussmittel an eine Innenseitenwand des leitfähigen Rings angrenzt, wobei sich der leitfähige Verbinder auf dem Flussmittel befindet. In einer Ausführungsform der Vorrichtung trennt der leitfähige Ring den leitfähigen Verbinder von der ersten dielektrischen Schicht. In einer Ausführungsform der Vorrichtung erstreckt sich die lötfähige Metallisierung (UBM) durch eine Öffnung in der zweiten dielektrischen Schicht, wobei die lötfähige Metallisierung (UBM) einen ersten Radius aufweist, wobei die Öffnung einen zweiten Radius aufweist, der kleiner ist als der erste Radius. In einer Ausführungsform der Vorrichtung befindet sich der leitfähige Ring um die Öffnung herum, wobei der leitfähige Ring eine ringförmige Form mit einem Außenradius und einem Innenradius aufweist, wobei ein Unterschied zwischen dem Außenradius und dem Innenradius von 30 µm bis 50 µm beträgt. In einer Ausführungsform der Vorrichtung ist der erste Radius der lötfähigen Metallisierung (UBM) größer als der Außenradius des leitfähigen Rings. In einer Ausführungsform der Vorrichtung ist der zweite Radius der Öffnung größer als der Innenradius des leitfähigen Rings und kleiner als der Außenradius des leitfähigen Rings. In einer Ausführungsform der Vorrichtung ist der erste Radius der lötfähigen Metallisierung (UBM) größer als der zweite Radius der Öffnung. In einer Ausführungsform der Vorrichtung erstreckt sich der leitfähige Ring entlang von oberen Flächen der dritten dielektrischen Schicht und der lötfähigen Metallisierung (UBM). In einer Ausführungsform der Vorrichtung umfassen der leitfähige Ring und die lötfähige Metallisierung (UBM) verschiedene leitfähige Materialien.
  • In einer Ausführungsform umfasst eine Vorrichtung: einen integrierten Schaltungs-Die; eine Durchkontaktierung, die an den integrierten Schaltungs-Die angrenzt, einen Kapselungsstoff um die Durchkontaktierung und den integrierten Schaltungs-Die herum; und eine Umverteilungsstruktur, umfassend: eine erste Metallisierungsstruktur auf einer ersten dielektrischen Schicht, wobei die erste dielektrische Schicht auf dem Kapselungsstoff angeordnet ist, wobei sich die erste Metallisierungsstruktur durch die erste dielektrische Schicht erstreckt, um mit der Durchkontaktierung elektrisch verbunden zu werden; eine lötfähige Metallisierung auf einer zweiten dielektrischen Schicht, wobei die zweite dielektrische Schicht auf der ersten dielektrischen Schicht angeordnet ist, wobei sich die lötfähige Metallisierung (UBM) durch die zweiten dielektrische Schicht erstreckt, um mit der ersten Metallisierungsstruktur elektrisch verbunden zu werden; und einen leitfähigen Ring auf einer dritten dielektrischen Schicht, wobei die dritte dielektrische Schicht auf der zweiten dielektrischen Schicht angeordnet ist, wobei der leitfähige Ring eine Grenzfläche der dritten dielektrischen Schicht und der lötfähigen Metallisierung (UBM) versiegelt.
  • In einer Ausführungsform umfasst die Vorrichtung ferner; leitfähige Verbinder auf der lötfähigen Metallisierung (UBM) und dem leitfähigen Ring; wobei der leitfähige Ring die leitfähigen Verbinder von der dritten dielektrischen Schicht trennt. In einer Ausführungsform umfasst die Vorrichtung ferner: ein Substrat, das mit der Umverteilungsstruktur mithilfe der leitfähigen Verbinder elektrisch und physisch verbunden ist. In einer Ausführungsform der Vorrichtung erstreckt sich der leitfähige Ring durch die dritte dielektrische Schicht von einer oberen Fläche der dritten dielektrischen Schicht zu einer oberen Fläche der lötfähigen Metallisierung (UBM).
  • In einer Ausführungsform umfasst ein Verfahren: Abscheiden einer ersten dielektrischen Schicht, die über einem integrierten Schaltungs-Die angeordnet ist; Ausbilden einer ersten Metallisierungsstruktur, die sich entlang der ersten dielektrischen Schicht erstreckt; Abscheiden einer zweiten dielektrischen Schicht über der ersten Metallisierungsstruktur und der ersten dielektrischen Schicht; Ausbilden einer lötfähigen Metallisierung (UBM), die sich entlang der zweiten dielektrischen Schicht erstreckt; Abscheiden einer dritten dielektrischen Schicht über der lötfähigen Metallisierung und der zweiten dielektrischen Schicht; Ausbilden einer Öffnung in der dritten dielektrischen Schicht, die die lötfähige Metallisierung (UBM) freilegt; Verteilen einer leitfähigen Paste an einer Grenzfläche der dritten dielektrischen Schicht und der lötfähigen Metallisierung (UBM); und Härten der leitfähigen Paste, um einen leitfähigen Ring auszubilden, der die Grenzfläche der dritten dielektrischen Schicht und der lötfähigen Metallisierung versiegelt.
  • In einer Ausführungsform des Verfahrens ist die leitfähige Paste eine Lotpaste. In einer Ausführungsform des Verfahrens umfasst das Härten der leitfähigen Paste: Ausheilen der Lotpaste bei einer Temperatur von ungefähr 100 °C bis ungefähr 200 °C für eine Zeitdauer von 30 Minuten bis 2 Stunden. In einer Ausführungsform umfasst das Verfahren ferner: Beschichten von freigelegten Abschnitten der lötfähigen Metallisierung mit einem Flussmittel, wobei der leitfähige Ring das Flussmittel von Seiten der dritten dielektrischen Schicht trennt, die die Öffnung definieren; und Anordnen eines leitfähigen Verbinders auf dem Flussmittel und dem leitfähigen Ring. In einer Ausführungsform umfasst das Verfahren ferner: Wiederaufschmelzen des leitfähigen Verbinders, um eine erste intermetallische Verbindung (IMC) und eine zweite IMC auszubilden, wobei die erste IMC an einer Grenzfläche des leitfähigen Verbinders und der lötfähigen Metallisierung (UBM) ausgebildet wird, wobei die zweite IMC an einer Grenzfläche des leitfähigen Rings und der lötfähigen Metallisierung ausgebildet wird. In einer Ausführungsform des Verfahrens umfasst das Verteilen der leitfähigen Paste an der Grenzfläche: Drucken der leitfähigen Paste auf der lötfähigen Metallisierung (UBM), auf Seiten der dritten dielektrischen Schicht, die die Öffnung definieren, und auf oberen Abschnitten der dritten dielektrischen Schicht in der Nähe der Seiten.

Claims (16)

  1. Vorrichtung, umfassend: einen integrierten Schaltungs-Die (114), eine erste dielektrische Schicht (146) über dem integrierten Schaltungs-Die (114), eine erste Metallisierungsstruktur (150), die sich durch die erste dielektrische Schicht (146) erstreckt, um mit dem integrierten Schaltungs-Die (114) elektrisch verbunden zu werden, eine zweite dielektrische Schicht (152) über der ersten Metallisierungsstruktur (150), eine lötfähige Metallisierung (156), die sich durch die zweite dielektrische Schicht (152) erstreckt, eine dritte dielektrische Schicht (158) über der zweiten dielektrischen Schicht (152) und Abschnitten der lötfähigen Metallisierung (156), einen leitfähigen Ring (164), der eine Grenzfläche der dritten dielektrischen Schicht (158) und der lötfähigen Metallisierung (156) versiegelt, und einen leitfähigen Verbinder (168), der sich durch die Mitte des leitfähigen Rings (164) erstreckt, wobei der leitfähige Verbinder (168) mit der lötfähigen Metallisierung (156) elektrisch verbunden ist, wobei sich die lötfähige Metallisierung (156) durch eine Öffnung (154) in der zweiten dielektrischen Schicht (152) erstreckt, wobei die lötfähige Metallisierung (156) einen ersten Radius (R1) aufweist, wobei die Öffnung (154) einen zweiten Radius aufweist, der kleiner ist als der erste Radius (R1), wobei sich der leitfähige Ring (164) um die Öffnung (154) herum befindet, wobei der leitfähige Ring (164) eine ringförmige Form mit einem Außenradius (R3) und einem Innenradius (R4) aufweist, wobei ein Unterschied zwischen dem Außenradius (R3) und dem Innenradius (R4) von 30 µm bis 50 µm beträgt, wobei der zweite Radius der Öffnung (154) größer als der Innenradius (R4) des leitfähigen Rings (164) und kleiner als der Außenradius (R3) des leitfähigen Rings (164) ist.
  2. Vorrichtung nach Anspruch 1, ferner umfassend: ein Flussmittel (166) auf der lötfähigen Metallisierung (156), wobei das Flussmittel an eine Innenseitenwand des leitfähigen Rings (164) angrenzt, wobei sich der leitfähige Verbinder (168) auf dem Flussmittel befindet.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei der leitfähige Ring (164) den leitfähigen Verbinder (168) von der dritten dielektrischen Schicht (158) trennt.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste Radius (R1) der lötfähigen Metallisierung (156) größer ist als der Außenradius (R3) des leitfähigen Rings (164).
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei sich der leitfähige Ring (164) entlang von oberen Flächen der dritten dielektrischen Schicht (158) und der lötfähigen Metallisierung (156) erstreckt.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der leitfähige Ring (164) und die lötfähige Metallisierung (156) verschiedene leitfähige Materialien umfassen.
  7. Vorrichtung, umfassend: einen integrierten Schaltungs-Die (114), eine Durchkontaktierung (112), die an den integrierten Schaltungs-Die (114) angrenzt, einen Kapselungsstoff (130) um die Durchkontaktierung (112) und den integrierten Schaltungs-Die (114), und eine Umverteilungsstruktur (132), umfassend: eine erste Metallisierungsstruktur (150) auf einer ersten dielektrischen Schicht (146), wobei die erste dielektrische Schicht (146) auf dem Kapselungsstoff (130) angeordnet ist, wobei sich die erste Metallisierungsstruktur (150) durch die erste dielektrische Schicht (146) erstreckt, um mit der Durchkontaktierung (112) elektrisch verbunden zu werden, eine lötfähige Metallisierung (156) auf einer zweiten dielektrischen Schicht (152), wobei die zweite dielektrische Schicht (152) auf der ersten dielektrischen Schicht (146) angeordnet ist, wobei sich die lötfähige Metallisierung (156) durch die zweite dielektrische Schicht (152) erstreckt, um mit der ersten Metallisierungsstruktur (150) elektrisch verbunden zu werden, und einen leitfähigen Ring (164) auf einer dritten dielektrischen Schicht (158), wobei die dritte dielektrische Schicht (158) auf der zweiten dielektrischen Schicht (152) angeordnet ist, wobei der leitfähige Ring (164) eine Grenzfläche der dritten dielektrischen Schicht (158) und der lötfähigen Metallisierung (156) versiegelt.
  8. Vorrichtung nach Anspruch 7, ferner umfassend: leitfähige Verbinder (168) auf der lötfähigen Metallisierung (156) und dem leitfähigen Ring (164), wobei der leitfähige Ring (164) die leitfähigen Verbinder (168) von der dritten dielektrischen Schicht (158) trennt.
  9. Vorrichtung nach Anspruch 8, ferner umfassend: ein Substrat (400), das mit der Umverteilungsstruktur (132) mithilfe der leitfähigen Verbinder (168) elektrisch und physisch verbunden ist.
  10. Vorrichtung nach einem der vorhergehenden Ansprüche 7 bis 9, wobei sich der leitfähige Ring (164) durch die dritte dielektrische Schicht (158) von einer oberen Fläche der dritten dielektrischen Schicht (158) zu einer oberen Fläche der lötfähigen Metallisierung (156) erstreckt.
  11. Verfahren, umfassend: Abscheiden einer ersten dielektrischen Schicht (146), die über einem integrierten Schaltungs-Die (114) angeordnet ist, Ausbilden einer ersten Metallisierungsstruktur (150), die sich entlang der ersten dielektrischen Schicht (146) erstreckt, Abscheiden einer zweiten dielektrischen Schicht (152) über der ersten Metallisierungsstruktur (150) und der ersten dielektrischen Schicht (146), Ausbilden einer lötfähigen Metallisierung (156), die sich entlang der zweiten dielektrischen Schicht (152) erstreckt, Abscheiden einer dritten dielektrischen Schicht (158) über der lötfähigen Metallisierung (156) und der zweiten dielektrischen Schicht (152), Ausbilden einer Öffnung (160) in der dritten dielektrischen Schicht (158), die die lötfähige Metallisierung (156) freilegt, Verteilen einer leitfähigen Paste (162) an einer Grenzfläche der dritten dielektrischen Schicht (158) und der lötfähigen Metallisierung (156), und Härten der leitfähigen Paste (162), um einen leitfähigen Ring (164) auszubilden, der die Grenzfläche der dritten dielektrischen Schicht (158) und der lötfähigen Metallisierung (156) versiegelt.
  12. Verfahren nach Anspruch 11, wobei die leitfähige Paste (162) eine Lotpaste ist.
  13. Verfahren nach Anspruch 12, wobei das Härten der leitfähigen Paste (162) umfasst: Ausheilen der Lotpaste bei einer Temperatur von 100 °C bis 200 °C für eine Zeitdauer von 30 Minuten bis 2 Stunden.
  14. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 13, ferner umfassend: Beschichten von freigelegten Abschnitten der lötfähigen Metallisierung (156) mit einem Flussmittel (166), wobei der leitfähige Ring (164) das Flussmittel (166) von Seiten der dritten dielektrischen Schicht (158) trennt, die die Öffnung (160) definieren, und Anordnen eines leitfähigen Verbinders (168) auf dem Flussmittel (166) und dem leitfähigen Ring (164).
  15. Verfahren nach Anspruch 14, ferner umfassend: Wiederaufschmelzen des leitfähigen Verbinders (168), um eine erste intermetallische Verbindung, IMC, (170) und eine zweite IMC (172) auszubilden, wobei die erste IMC (170) an einer Grenzfläche des leitfähigen Verbinders (168) und der lötfähigen Metallisierung (156) ausgebildet wird, wobei die zweite IMC (172) an einer Grenzfläche des leitfähigen Rings (164) und der lötfähigen Metallisierung (156) ausgebildet wird.
  16. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 15, wobei das Verteilen der leitfähigen Paste (162) an der Grenzfläche umfasst: Drucken der leitfähigen Paste (162) auf der lötfähigen Metallisierung (156) auf Seiten der dritten dielektrischen Schicht (158), die die Öffnung (160) definieren, und auf oberen Abschnitten der dritten dielektrischen Schicht (158) in der Nähe der Seiten.
DE102018105166.2A 2017-11-15 2018-03-07 Zwei vorrichtungen zu einem halbleiter-package und verfahren zur herstellung eines halbleiter-package Active DE102018105166B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762586431P 2017-11-15 2017-11-15
US62/586,431 2017-11-15
US15/907,474 2018-02-28
US15/907,474 US10529650B2 (en) 2017-11-15 2018-02-28 Semiconductor package and method

Publications (2)

Publication Number Publication Date
DE102018105166A1 DE102018105166A1 (de) 2019-05-16
DE102018105166B4 true DE102018105166B4 (de) 2024-01-18

Family

ID=66335752

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018105166.2A Active DE102018105166B4 (de) 2017-11-15 2018-03-07 Zwei vorrichtungen zu einem halbleiter-package und verfahren zur herstellung eines halbleiter-package

Country Status (2)

Country Link
US (1) US20230335471A1 (de)
DE (1) DE102018105166B4 (de)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011058680A1 (ja) 2009-11-12 2011-05-19 パナソニック株式会社 半導体装置
US20160079190A1 (en) 2014-09-15 2016-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package with UBM and Methods of Forming
DE102015110635A1 (de) 2014-12-03 2016-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrierte Schaltung-Paktet-Kontaktstelle und Bildungsverfahren

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011058680A1 (ja) 2009-11-12 2011-05-19 パナソニック株式会社 半導体装置
US20160079190A1 (en) 2014-09-15 2016-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package with UBM and Methods of Forming
DE102015110635A1 (de) 2014-12-03 2016-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrierte Schaltung-Paktet-Kontaktstelle und Bildungsverfahren

Also Published As

Publication number Publication date
US20230335471A1 (en) 2023-10-19
DE102018105166A1 (de) 2019-05-16

Similar Documents

Publication Publication Date Title
DE102018116743B4 (de) Halbleiter-Bauelement und Verfahren
DE102017117810B4 (de) Halbleiterpackage, sowie vorrichtung mit umverteilungsschichten und verfahrenzu dessen herstellung
DE102017117815B4 (de) Struktur eines Halbleitergehäuses und Herstellungsverfahren
DE102018108051B4 (de) Integrierte Fan-Out-Packages und Verfahren zu deren Herstellung
DE102019109690B4 (de) Halbleiterstrukturen und Verfahren zu deren Herstellung
DE102019117762B4 (de) Integriertes schaltungspackage und verfahren
DE102015105855B4 (de) Halbleitergehäuse und Verfahren zu ihrer Ausbildung
DE102019103729B4 (de) Halbleiter-package und verfahren
DE102018112657A1 (de) Halbleitergehäuse und verfahren zu seinem herstellen
DE102018130035B4 (de) Package und verfahren
DE102014114633A1 (de) Gehäusestrukturen und Verfahren zu ihrer Ausbildung
DE102018121879B4 (de) Verfahren zur Herstellung eines Halbleiter-Package
DE102020124229A1 (de) Halbleitervorrichtung und verfahren
DE102017123326B4 (de) Halbleiter-Packages und Verfahren zu deren Herstellung
DE102017118183B4 (de) Halbleiter-Packages mit Dummy-Verbindern und Verfahren zu deren Herstellung
DE102018102086A1 (de) Halbleiter-packages und verfahren zu deren herstellung
DE102018127314B4 (de) Integriertes Schaltkreis-Package und Verfahren
DE102017102534B4 (de) Umverteilungsschichten in Halbleiter-Packages und Verfahren zu deren Herstellung
DE102023100773A1 (de) Integriertes schaltungs-package und verfahren
DE102020113986B4 (de) Integrierter-schaltkreis-package und verfahren
DE102019129834B4 (de) Integriertes schaltungs-package und verfahren
DE102018105166B4 (de) Zwei vorrichtungen zu einem halbleiter-package und verfahren zur herstellung eines halbleiter-package
DE102021119243A1 (de) Geformte dies in halbleiterpackages und deren herstellungsverfahren
DE102021102227A1 (de) Wärmeableitung bei Halbleiter-Packages und Verfahren zum Ausbilden derselben
DE102018105052B4 (de) Halbleiter-Package und Verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023480000

Ipc: H01L0023500000

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division