DE102019129834B4 - Integriertes schaltungs-package und verfahren - Google Patents

Integriertes schaltungs-package und verfahren Download PDF

Info

Publication number
DE102019129834B4
DE102019129834B4 DE102019129834.2A DE102019129834A DE102019129834B4 DE 102019129834 B4 DE102019129834 B4 DE 102019129834B4 DE 102019129834 A DE102019129834 A DE 102019129834A DE 102019129834 B4 DE102019129834 B4 DE 102019129834B4
Authority
DE
Germany
Prior art keywords
die
conductive material
layer
link
hardness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102019129834.2A
Other languages
English (en)
Other versions
DE102019129834A1 (de
Inventor
Hung-Jui Kuo
Chia-Wei Wang
Hui-Jung TSAI
Yu-Tzu Chang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019129834A1 publication Critical patent/DE102019129834A1/de
Application granted granted Critical
Publication of DE102019129834B4 publication Critical patent/DE102019129834B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/1161—Physical or chemical etching
    • H01L2224/11614—Physical or chemical etching by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/117—Manufacturing methods involving monitoring, e.g. feedback loop
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13575—Plural coating layers
    • H01L2224/1358—Plural coating layers being stacked
    • H01L2224/13584—Four-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Verfahren mit den folgenden Schritten:Erhalten eines integrierten Schaltungs-Dies (50), wobei der integrierte Schaltungs-Die (50) Folgendes aufweist:ein Kontaktpad (56) auf einem Halbleitersubstrat (52),eine Passivierungsschicht (58) auf dem Kontaktpad (56) und dem Halbleitersubstrat (52),ein Die-Verbindungselement (60), das sich durch die Passivierungsschicht (58) erstreckt, wobei das Die-Verbindungselement (60) physisch und elektrisch mit dem Kontaktpad (56) verbunden ist und ein erstes leitfähiges Material aufweist, wobei das erste leitfähige Material eine Lewis-Säure mit einem ersten Säure-Härte-/Weichheitsindex ist, undein aufschmelzbares Verbindungselement (70) auf dem Die-Verbindungselement (60), wobei das aufschmelzbare Verbindungselement (70) ein zweites leitfähiges Material aufweist, wobei das zweite leitfähige Material eine Lewis-Säure mit einem zweiten Säure-Härte-/Weichheitsindex ist; undÄtzen des aufschmelzbaren Verbindungselements (70) und des Die-Verbindungselements (60) mit einer Ätzlösung, die ein Schutzmittel für das erste leitfähige Material und ein Ätzmittel für das zweite leitfähige Material aufweist, wobei das Schutzmittel ein Azol ist, wobei das Azol eine Lewis-Base mit einem ersten Liganden-Härte-/Weichheitsindex ist,wobei ein Produkt aus dem ersten Säure-Härte-/Weichheitsindex und dem ersten Liganden-Härte-/Weichheitsindex positiv ist und ein Produkt aus dem zweiten Säure-Härte-/Weichheitsindex und dem ersten Liganden-Härte-/Weichheitsindex negativ ist,wobei das Ätzmittel ein oxidiertes Metallion ist.

Description

  • Hintergrund
  • Die Halbleiterindustrie hat ein rasches Wachstum auf Grund von ständigen Verbesserungen bei der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) erfahren. Größtenteils ist diese Verbesserung der Integrationsdichte auf wiederholte Reduzierungen der kleinsten Strukturbreite zurückzuführen, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können. Da die Forderung nach einer Verkleinerung von elektronischen Bauelementen stärker geworden ist, ist ein Bedarf an Methoden zum kleineren und kreativeren Packaging für Halbleiter-Dies entstanden. Ein Beispiel für solche Packaging-Systeme ist die Package-on-Package(PoP)-Technologie. Bei einem PoP-Bauelement wird ein oberes Halbleiter-Package auf ein unteres Halbleiter-Package gestapelt, um einen hohen Integrationsgrad und eine hohe Komponentendichte zu erzielen. Die PoP-Technologie ermöglicht im Allgemeinen die Herstellung von Halbleiter-Bauelementen mit verbesserten Funktionalitäten und kleinen Grundflächen auf einer gedruckten Leiterplatte (PCB). US 2012 / 0 007 230 A1 bezieht sich auf einen leitenden Bump auf einem Halbleiterchip. US 2005 / 0 070 110 A1 bezieht sich auf eine Ätzlösung, ein Ätzverfahren und ein Verfahren zum Herstellen eines Halbleiterbauelements. US 2003 / 0 082 913 A1 bezieht sich auf ein Ätzsystem und ein Ätzverfahren. US 2016 / 0 053 384 A1 bezieht sich auf eine flüssige Zusammensetzung und ein Verfahren zum Ätzen eines Kupfer und Titan enthaltenden mehrschichtigen Films. XU et al., ACS Omega, Vol. 2, 2017, No. 10, S. 7185–7193, ACS Publications [online], DOI: 10.1021/acsomega.7b01039, beziehen sich auf natürliche Indizes für die chemische Härte/Weichheit von Metallkationen und Liganden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 5 zeigen Schnittansichten von Zwischenstufen bei einem Prozess zum Herstellen von integrierten Schaltungs-Dies gemäß einigen Ausführungsformen.
    • Die 6A und 6B sind Schnittansichten von integrierten Schaltungs-Dies gemäß einigen Ausführungsformen.
    • Die 7 bis 14 zeigen Schnittansichten von Zwischenstufen bei einem Prozess zum Herstellen einer Package-Komponente gemäß einigen Ausführungsformen.
    • Die 15 und 16 zeigen die Herstellung und Implementierung von Bauelementstapeln gemäß einigen Ausführungsformen.
    • 17 zeigt eine Schnittansicht einer Package-Komponente gemäß einigen weiteren Ausführungsformen.
    • 18 zeigt eine Schnittansicht einer Package-Komponente gemäß einigen weiteren Ausführungsformen.
    • 19 zeigt eine Schnittansicht einer Package-Komponente gemäß einigen weiteren Ausführungsformen.
    • 20 zeigt eine Schnittansicht einer Package-Komponente gemäß einigen weiteren Ausführungsformen.
    • 21 zeigt eine Schnittansicht einer Package-Komponente gemäß einigen weiteren Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen wird eine Chipsonde an einem Die-Verbindungselement befestigt und wird zum Prüfen auf erwiesenermaßen gute Dies (KGDs) verwendet. Die Chipsonde wird mit einem aufschmelzbaren Verbindungselement angebracht. Nachdem die Chipsonde entfernt worden ist, wird das aufschmelzbare Verbindungselement mit einem Nassätzprozess entfernt. Der Nassätzprozess umfasst ein Ätzen des aufschmelzbaren Verbindungselements mittels einer Ätzlösung mit einem Schutzmittel. Das Schutzmittel ist eine weiche Lewis-Base, wie etwa eine Azolverbindung, die starke kovalente Bindungen mit dem Material des Die-Verbindungselements bildet. Das Die-Verbindungselement kann dadurch während des Ätzprozesses geschützt werden.
  • Die 1 bis 5 zeigen Schnittansichten von Zwischenstufen während eines Prozesses zum Herstellen von integrierten Schaltungs-Dies 50 gemäß einigen Ausführungsformen. Die integrierten Schaltungs-Dies 50 werden bei der späteren Bearbeitung zu einem integrierten Schaltungs-Package verkappt. Jeder integrierte Schaltungs-Die 50 kann Folgendes sein: ein Logik-Die, z. B. ein Hauptprozessor (CPU), ein Grafikprozessor (GPU), ein Ein-Chip-System (SoC), ein Anwendungsprozessor (AP), ein Microcontroller usw.; ein Speicher-Die, z. B. ein DRAM-Die (DRAM: dynamischer Direktzugriffsspeicher), ein SRAM-Die (SRAM: statischer Direktzugriffsspeicher) usw.; ein Power-Management-Die, z. B. ein PMIC-Die (PMIC: integrierter Power-Management-Schaltkreis); ein Hochfrequenz-Die (HF-Die); ein Sensor-Die; ein MEMS-Die (MEMS: mikroelektromechanisches System); ein Signalverarbeitungs-Die, z. B. ein DSP-Die (DSP: digitale Signalverarbeitung); ein Front-End-Die, z. B. ein analoger Front-End-Die (AFE-Die); oder dergleichen oder eine Kombination davon.
  • In 1 wird ein Halbleitersubstrat 52 bereitgestellt. Das Halbleitersubstrat 52 kann Silizium, das dotiert oder undotiert ist, oder eine aktive Schicht eines Halbleiter-auf-Isolator(SOI)-Substrats sein. Das Halbleitersubstrat 52 kann Folgendes umfassen: andere Halbleitermaterialien, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Das Halbleitersubstrat 52 hat eine aktive Seite (z. B. die Seite, die in 1 nach oben zeigt), die gelegentlich als eine Vorderseite bezeichnet wird, und eine inaktive Seite (z. B. die Seite, die in 1 nach unten zeigt), die gelegentlich als eine Rückseite bezeichnet wird. Auf der Vorderseite des Halbleitersubstrats 52 werden Bauelemente hergestellt. Die Bauelemente können aktive Bauelemente (z. B. Transistoren, Dioden usw.) oder passive Bauelemente (z. B. Kondensatoren, Widerstände, Induktoren usw.) sein.
  • Das Halbleitersubstrat 52 weist mehrere Bauelementbereiche auf, und in und/oder auf jedem der Bauelementbereiche wird ein integrierter Schaltungs-Die 50 hergestellt. Gezeigt sind ein erster Bauelementbereich 52A und ein zweiter Bauelementbereich 52B, aber es dürfte wohlverstanden sein, dass das Halbleitersubstrat 52 jede Anzahl von Bauelementbereichen aufweisen kann.
  • Über dem Halbleitersubstrat 52 wird eine Verbindungsstruktur 54 hergestellt. Die Verbindungsstruktur 54 verbindet die Bauelemente des Halbleitersubstrats 52 miteinander, sodass integrierte Schaltkreise jeweils in den Bauelementbereichen 52A und 52B entstehen. Die Verbindungsstruktur 54 kann zum Beispiel von Metallisierungsstrukturen in dielektrischen Schichten gebildet werden. Die Metallisierungsstrukturen umfassen Metallleitungen und Durchkontaktierungen, die in einer oder mehreren dielektrischen Low-k-Schichten hergestellt sind. Die Verbindungsstruktur 54 kann mit einem Damascene-Prozess, wie etwa einem Single-Damascene-Prozess, einem Dual-Damascene-Prozess oder dergleichen, hergestellt werden. Die Metallisierungsstrukturen der Verbindungsstruktur 54 sind mit den Bauelementen des Halbleitersubstrats 52 elektrisch verbunden.
  • In 2 werden Kontaktpads 56 auf der Vorderseite des integrierten Schaltungs-Dies 50, wie etwa in und/oder auf der Verbindungsstruktur 54, hergestellt. Die Kontaktpads 56 können Aluminiumpads, Kontaktpads oder dergleichen sein, zu denen Außenanschlüsse hergestellt werden. Bei einigen Ausführungsformen sind die Kontaktpads 56 Teil der obersten Metallisierungsstruktur der Verbindungsstruktur 54.
  • Eine oder mehrere Passivierungsschichten 58 werden auf den Kontaktpads 56 und der Verbindungsstruktur 54 hergestellt. Die eine oder die mehreren Passivierungsschichten 58 können aus einem oder mehreren geeigneten Materialien hergestellt werden, wie etwa Siliziumoxid, Siliziumnitrid, Low-k-Dielektrika, wie etwa Kohlenstoff-dotierten Oxiden, Extrem-low-k-Dielektrika, wie etwa porösem Kohlenstoff-dotierten Siliziumdioxid, einem Polymer, wie etwa Polyimid, Lotresist, Polybenzoxazol (PBO), Benzocyclobuten (BCB), Formmasse oder dergleichen oder einer Kombination davon. Die eine oder die mehreren Passivierungsschichten 58 können durch Schleuderbeschichtung, Laminierung, chemische Aufdampfung (CVD) oder dergleichen oder eine Kombination davon hergestellt werden.
  • Die-Verbindungselemente 60, wie etwa leitfähige Säulen (die zum Beispiel aus einem Metall wie Kupfer hergestellt sind), werden so hergestellt, dass sie sich durch die eine oder die mehreren Passivierungsschichten 58 erstrecken, um mit den Kontaktpads 56 physisch und elektrisch verbunden zu werden. Die Die-Verbindungselemente 60 werden dadurch mit den jeweiligen integrierten Schaltkreisen der integrierten Schaltungs-Dies 50 elektrisch verbunden. Die Die-Verbindungselemente 60 können als leitfähige Durchkontaktierungen bezeichnet werden. Die 3A bis 3F sind Schnittansichten von Zwischenstufen während eines Prozesses zum Herstellen der Die-Verbindungselemente 60 gemäß einigen Ausführungsformen. Insbesondere ist ein Bereich 3 in 2 detaillierter dargestellt. Es ist zwar die Herstellung nur eines Die-Verbindungselements 60 dargestellt, aber es dürfte wohlverstanden sein, dass mehrere Die-Verbindungselemente 60 gleichzeitig hergestellt werden.
  • In 3A werden die eine oder die mehreren Passivierungsschichten 58 strukturiert, um Öffnungen 62 zu erzeugen, die Teile der Kontaktpads 56 freilegen. Die Strukturierung kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Belichten der einen oder der mehreren Passivierungsschichten 58, wenn die eine oder die mehreren Passivierungsschichten 58 lichtempfindliche Materialien sind, oder durch Ätzen zum Beispiel mittels einer anisotropen Ätzung. Wenn die eine oder die mehreren Passivierungsschichten 58 lichtempfindliche Materialien sind, können sie nach der Belichtung entwickelt werden.
  • Nachdem die eine oder die mehreren Passivierungsschichten 58 strukturiert worden sind, wird eine Seed-Schicht 64 über der einen oder den mehreren Passivierungsschichten 58 und in den Öffnungen 62 hergestellt, die die Kontaktpads 56 freilegen. Bei einigen Ausführungsformen ist die Seed-Schicht 64 eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien hergestellt sind. Bei einigen Ausführungsformen umfasst die Seed-Schicht 64 eine Titanschicht 64A und eine Kupferschicht 64B über der Titanschicht 64A. Die Seed-Schicht 64 kann zum Beispiel durch physikalische Aufdampfung (PVD) oder dergleichen hergestellt werden. Die Seed-Schicht 64 kann mit einer Dicke T, von etwa 0,01 µm bis etwa 2,0 µm hergestellt werden.
  • In 3B wird auf der Seed-Schicht 64 ein Fotoresist 66 hergestellt, das anschließend strukturiert wird. Das Fotoresist 66 kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists 66 entspricht den Die-Verbindungselementen 60. Durch das Strukturieren werden Öffnungen durch das Fotoresist 66 erzeugt, um die Seed-Schicht 64 freizulegen.
  • In den Öffnungen des Fotoresists 66 und auf den freigelegten Teilen der Seed-Schicht 64 werden dann erste leitfähige Materialschichten 68A hergestellt. Die ersten leitfähigen Materialschichten 68A können durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen hergestellt werden. Die ersten leitfähigen Materialschichten 68A können ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen aufweisen. Bei einigen Ausführungsformen sind die ersten leitfähigen Materialschichten 68A Kupfer. Die ersten leitfähigen Materialschichten 68A können mit einer Dicke T2 von etwa 1 µm bis etwa 50 µm, z. B. etwa 15 µm, hergestellt werden.
  • Optional können zweite leitfähige Materialschichten 68B auf den ersten leitfähigen Materialschichten 68A hergestellt werden. Die zweiten leitfähigen Materialschichten 68B können in einer ähnlichen Weise wie die ersten leitfähigen Materialschichten 68A, aber aus einem anderen Material als diese hergestellt werden. Bei einigen Ausführungsformen sind die zweiten leitfähigen Materialschichten 68B Nickel. Die zweiten leitfähigen Materialschichten 68B können mit einer Dicke T3 von etwa 0,1 µm bis etwa 20 µm, z. B. etwa 3 µm, hergestellt werden. Das Herstellen von Nickelschichten kann zum Schützen des Kupfers der ersten leitfähigen Materialschichten 68A gegen Oxidation während der weiteren Bearbeitung beitragen.
  • Optional können dritte leitfähige Materialschichten 68C auf den zweiten leitfähigen Materialschichten 68B hergestellt werden. Die dritten leitfähigen Materialschichten 68C können in einer ähnlichen Weise wie die ersten leitfähigen Materialschichten 68A und aus einem ähnlichen Material wie diese hergestellt werden. Bei einigen Ausführungsformen sind die dritten leitfähigen Materialschichten 68C Kupfer. Die dritten leitfähigen Materialschichten 68C können mit einer Dicke T4 von etwa 0,1 µm bis etwa 20 µm, z. B. etwa 2 µm, hergestellt werden. Das Herstellen einer Kupferschicht kann dazu beitragen, dass keine intermetallischen Verbindungen (IMCs) in und/oder auf den zweiten leitfähigen Materialschichten 68B entstehen, wenn später auf den Die-Verbindungselementen 60 aufschmelzbare Verbindungselemente hergestellt werden.
  • Die Öffnungen in dem Fotoresist 66, und somit die leitfähigen Materialschichten 68A, 68B und 68C, können mit einer Breite W1 von etwa 1 µm bis etwa 150 µm erzeugt werden. Die Kombination aus den leitfähigen Materialschichten 68A, 68B und 68C und den darunter befindlichen Teilen der Seed-Schicht 64 bildet die Die-Verbindungselemente 60.
  • In 3C werden das Fotoresist 66 und die Teile der Seed-Schicht 64 entfernt, auf denen die leitfähigen Materialschichten 68A, 68B und 68C nicht hergestellt worden sind. Das Fotoresist 66 kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist 66 entfernt worden ist, werden die freigelegten Teile der Seed-Schicht 64 zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung, entfernt.
  • In 3D werden aufschmelzbare Verbindungselemente 70 auf den Die-Verbindungselementen 60 hergestellt. Die aufschmelzbaren Verbindungselemente 70 können ein leitfähiges Material, wie etwa Lot, Gold, Silber, Zinn oder dergleichen, oder eine Kombination davon aufweisen. Bei einigen Ausführungsformen werden die aufschmelzbaren Verbindungselemente 70 dadurch hergestellt, dass zunächst eine Schicht aus Lot durch Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen hergestellt wird. Die aufschmelzbaren Verbindungselemente 70 können nach dem Entfernen des Fotoresists 66 hergestellt werden, oder sie können in den Öffnungen des Fotoresists 66 hergestellt werden, bevor das Fotoresist 66 entfernt wird. Nachdem Lotschichten auf den Die-Verbindungselementen 60 hergestellt worden sind, kann optional eine Aufschmelzung durchgeführt werden, um das Material in die gewünschten Kontakthügelformen zu bringen. Die aufschmelzbaren Verbindungselemente 70 sind dick und können zum Beispiel mit einer Dicke T5 von etwa 1 µm bis etwa 50 µm, z. B. etwa 15 µm, hergestellt werden.
  • In 3E werden die integrierten Schaltungs-Dies 50 unter Verwendung einer Chipsonde 72 geprüft. Durch ein Aufschmelzen der aufschmelzbaren Verbindungselemente 70, durch das die aufschmelzbaren Verbindungselemente 70 in Kontakthügelformen gebracht werden können, wird die Chipsonde 72 physisch und elektrisch mit den Die-Verbindungselementen 60 verbunden. Die Chipsondenprüfung kann an den integrierten Schaltungs-Dies 50 durchgeführt werden, um zu ermitteln, ob die integrierten Schaltungs-Dies 50 erwiesenermaßen gute Dies (KGDs) sind. Somit durchlaufen nur die integrierten Schaltungs-Dies 50, die KGDs sind, eine weitere Bearbeitung und Verkappung, und die integrierten Schaltungs-Dies 50, die die Chipsondenprüfung nicht bestehen, werden nicht verkappt. Die Prüfung kann eine Prüfung der Funktionsfähigkeit der verschiedenen integrierten Schaltungs-Dies 50 umfassen, oder sie kann eine Prüfung auf bekannte offene Schaltkreise oder Kurzschlüsse umfassen, die auf Grund des Entwurfs der integrierten Schaltkreis-Bauelemente zu erwarten sind.
  • In 3F wird die Chipsonde 72 von den Die-Verbindungselementen 60 abgetrennt und abgenommen. Das Abtrennen kann durch Aufschmelzen der aufschmelzbaren Verbindungselemente 70 erfolgen. Nach dem Abtrennen der Chipsonde 72 wird ein Ätzprozess 74 durchgeführt, um verbliebene Teile der aufschmelzbaren Verbindungselemente 70 zu entfernen. Der Ätzprozess 74 ist für das Material der aufschmelzbaren Verbindungselemente 70 selektiv, sodass das Material der aufschmelzbaren Verbindungselemente 70 schneller als die Materialien der Die-Verbindungselemente 60 geätzt wird.
  • Obwohl der Ätzprozess 74 für gewünschte Materialien (z. B. das Material der aufschmelzbaren Verbindungselemente 70) selektiv ist, kann es immer noch zu einer unerwünschten Ätzung einiger Materialien kommen (z. B. der Materialien der Die-Verbindungselemente 60). Außerdem kann die unerwünschte Ätzung dieser Materialien mit unterschiedlichen Geschwindigkeiten erfolgen. Zum Beispiel kann bei dem Ätzprozess 74 Lot mit einer höheren Geschwindigkeit als Kupfer geätzt werden, und Kupfer kann mit einer höheren Geschwindigkeit als Titan und Nickel geätzt werden. Dadurch können die Abmessungen der leitfähigen Materialschichten 68A und 68C und der Kupferschicht 64B durch den Ätzprozess 74 reduziert werden, während die Abmessungen der leitfähigen Materialschicht 68B (z. B. Nickel) und der Titanschicht 64A möglicherweise nicht um einen nennenswerten Betrag reduziert werden. Nach dem Entfernen der aufschmelzbaren Verbindungselemente 70 können die leitfähige Materialschicht 68B und die Titanschicht 64A ihre ursprüngliche Breite W1 im Wesentlichen beibehalten, während die leitfähigen Materialschichten 68A und 68C und die Kupferschicht 64B auf eine geringere Breite W2 von etwa 0,7 µm bis etwa 149 µm reduziert sein können. Eine Reduzierung R1 kann etwa 0,0005 µm bis etwa 45 µm, z. B. etwa 0,1 µm, betragen, was etwa 0,05 % bis etwa 30 % der ursprünglichen Breite W1 ausmachen kann. Außerdem kann eine Dicke der leitfähigen Materialschicht 68C auf eine geringere Dicke T6 von etwa 0,07 µm bis etwa 19,99 µm reduziert werden. Eine Reduzierung R2 kann etwa 0,001 µm bis etwa 6 µm, z. B. etwa 0,1 µm, betragen, was etwa 0,05 % bis etwa 30 % der ursprünglichen Dicke T4 ausmachen kann.
  • Bei einigen Ausführungsformen ist der Ätzprozess 74 eine Nassätzung, die mit einer wässrigen Ätzlösung durchgeführt werden kann, die ein Ätzmittel für das Material der aufschmelzbaren Verbindungselemente 70 und ein Schutzmittel für die Materialien der Die-Verbindungselemente 60 enthält. Das Ätzmittel reagiert mit dem Material der aufschmelzbaren Verbindungselemente 70 so, dass es von einer festen Phase in eine flüssige Phase umgewandelt wird. Bei einigen Ausführungsformen ist das Ätzmittel ein oxidiertes Metallion. Zum Beispiel können Eisen(III)-oxid, Kupfer(II)-oxid oder dergleichen zum Entfernen des Materials der aufschmelzbaren Verbindungselemente 70 verwendet werden. Das Schutzmittel (das später näher erörtert wird) reagiert mit den Materialien der Die-Verbindungselemente 60 zu einer Schutzschicht 76, die die Ätzrate für die Die-Verbindungselemente 60 reduziert. Das Ätzmittel und das Schutzmittel werden in einem Lösungsmittel gelöst, das ein Lösungsmittel sein kann, das in der Lage ist, das Ätzmittel und das Schutzmittel zu lösen. Beispielhafte Lösungsmittel sind Salpetersäure, Schwefelsäure und dergleichen. Die Konzentration des Schutzmittels in der Ätzlösung kann niedrig sein und kann zum Beispiel etwa 1 ppm bis etwa 20.000 ppm betragen, was eine Konzentration von etwa 0,0001 % bis etwa 2 % darstellen kann. Im Gegenzug kann die Ätzlösung das Ätzmittel mit einer Konzentration von etwa 0,1 % bis etwa 20 % und das Lösungsmittel mit einer Konzentration von etwa 0,5 % bis etwa 50 % enthalten.
  • Während des Ätzprozesses 74 kann die Ätzlösung mit verschiedenen Verfahren auf die Zwischenstruktur (die die Die-Verbindungselemente 60 und die aufschmelzbaren Verbindungselemente 70 umfasst) aufgebracht werden. Bei einigen Ausführungsformen wird die Zwischenstruktur in ein Bad mit der Ätzlösung getaucht. Bei einigen Ausführungsformen wird die Ätzlösung auf die Zwischenstruktur gesprüht. Bei dem Sprühen der Ätzlösung auf die Zwischenstruktur kann die Zwischenstruktur gedreht werden, und dabei kann die Ätzlösung über die Zwischenstruktur fließen gelassen werden. Die Zwischenstruktur kann mit einer niedrigen Drehzahl von etwa 100 U/min bis etwa 3000 U/min gedreht werden. Die Ätzlösung kann mit einem hohen Durchsatz von etwa 0,2 l/min bis etwa 2 l/min fließen gelassen werden. Unabhängig davon, wie die Ätzlösung aufgebracht wird, kann der Ätzprozess 74 bei einer niedrigen Temperatur von etwa 5 °C bis etwa 50 °C durchgeführt werden. Außerdem kann der Ätzprozess 74 mit jeder gewünschten Dauer, z. B. von etwa 0,1 min bis etwa 120 min, durchgeführt werden.
  • Wie vorstehend dargelegt worden ist, reagiert das Schutzmittel in der Ätzlösung mit den Materialien der Die-Verbindungselemente 60 zu einer Schutzschicht 76, die die Ätzrate der Die-Verbindungselemente 60 reduziert. Insbesondere ist das Schutzmittel ein organischer Ligand, der mit dem Material (z. B. Kupfer) der leitfähigen Materialschichten 68A und 68C und der Kupferschicht 64B zu einer Schutzschicht 76 mit einem Koordinationskomplex an den freiliegenden Oberflächen der Schichten reagiert. Der Koordinationskomplex erschwert chemisch die Reaktion des Ätzmittels mit dem freiliegenden Kupfer. Vorteilhafterweise kann durch die Herstellung der Schutzschicht 76 der Betrag der Reduzierung R1 und R2 während des Ätzprozesses 74 klein sein. Bei einigen Ausführungsformen ist die Schutzschicht 76 eine Monolage an der Oberfläche der leitfähigen Materialschichten 68A und 68C und der Kupferschicht 64B. Bei einigen Ausführungsformen erstreckt sich die Schutzschicht 76 zumindest teilweise in die leitfähigen Materialschichten 68A und 68C und die Kupferschicht 64B hinein, sodass die Schichten einen äußeren Bereich mit dem Koordinationskomplex und einen inneren Bereich ohne den Koordinationskomplex haben. Die Schutzschicht 76 ist dünn und hat eine Dicke T7 von 1 Å bis 100 Å. Nach dem Ätzprozess 74 kann die Schutzschicht 76 bestehen bleiben und kann Teil der resultierenden integrierten Schaltungs-Dies 50 sein.
  • Die Metalle der Die-Verbindungselemente 60 und der aufschmelzbaren Verbindungselemente 70 sind Lewis-Säuren, und der Ligand des Schutzmittels ist eine Lewis-Base. Gemäß dem Pearson-Konzept der harten und weichen Säuren und Basen (HSAB-Konzept) bilden „harte“ Lewis-Säuren (z. B. solche mit einer hohen Ladungsdichte und einem kleinen Radius) starke Ionenbindungen mit „harten“ Lewis-Basen, und „weiche“ Lewis-Säuren (z. B. solche mit einer niedrigen Ladungsdichte und einem großen Radius) bilden starke kovalente Bindungen mit „weichen“ Lewis-Basen. Obwohl Lewis-Säuren und -Basen normalerweise qualitativ als „hart“ oder „weich“ eingeteilt werden, sind Anstrengungen zum Quantifizieren der exakten Härte/Weichheit von Lewis-Säuren und -Basen unternommen worden. Zum Beispiel behaupten Xu et al. in dem Beitrag „Natural Indices for the Chemical Hardness/Softness of Metal Cations and Ligands“ („Natürliche Indices für die chemische Härte/Weichheit von Metallkationen und -liganden“), ACS Omega 2017 2 (10), S. 7185 - 7193, der durch Bezugnahme aufgenommen ist, dass Gibbssche freie Enthalpien der Bildung von Kationen (ΔG°f,M n+) natürliche Indices für die Härte/Weichheit von Lewis-Säuren sind. Entsprechend dieser Definition sind Säuren mit positiven ΔG°f,M n+-Werten „weiche“ Lewis-Säuren und Säuren mit negativen ΔG°f,M n+-Werten sind „harte“ Lewis-Säuren. Xu et al. behaupten außerdem, dass Koeffizienten α*ML von Versuchsdaten für verschiedene Lewis-Basen abgeleitet werden können und dass jeder Koeffizient α*ML ein Index für die Härte/Weichheit der entsprechenden Lewis-Basen ist. Positive α*ML-Werte deuten auf „weiche“ Lewis-Basen hin, und negative α*ML-Werte deuten auf „harte“ Lewis-Basen hin. Auf Grund dieser Indices kann die Bindungsstärke zwischen einer gegebenen Lewis-Säure und -Base in einem Komplex durch Berechnen des Produkts der Härte/Weichheit-Indices für die Lewis-Säure und -Base empirisch bestimmt werden. Wenn das Produkt ein positiver Wert (d. h. größer als null) ist, dann entsteht eine starke Bindung (Ionen- oder kovalente Bindung) zwischen der Lewis-Säure und -Base. Wenn das Produkt ein negativer Wert (d. h. kleiner als null) ist, dann entsteht eine schwache Bindung zwischen der Lewis-Säure und -Base.
  • Kupfer ist eine weiche Lewis-Säure (d. h., sie hat einen positiven ΔG°f,M n+-Wert). Umgekehrt sind Zinn und Nickel „harte“ Lewis-Säuren (d. h., sie haben einen negativen ΔG°f,M n+-Wert). Bei einigen Ausführungsformen ist das Schutzmittel in der Ätzlösung eine „weiche“ Lewis-Base (d. h., mit einem positiven α*ML-Wert). Auf Grund des HSAB-Konzepts von Pearson bildet das Schutzmittel somit eine starke kovalente Bindung mit Kupfer, aber keine starken Bindungen mit Zinn oder Nickel. Mit anderen Worten, das Schutzmittel reagiert mit dem Material (z. B. Kupfer) der leitfähigen Materialschichten 68A und 68C und der Kupferschicht 64B, im Wesentlichen ohne mit den Materialien (z. B. Zinn/Nickel) der leitfähigen Materialschicht 68B, der Titanschicht 64A und der aufschmelzbaren Verbindungselemente 70 zu reagieren.
  • Das Schutzmittel kann eine „weiche“ Lewis-Base sein, aber Azol-abgeleitete Lewis-Basen können besonders zweckmäßig sein, da sie hohe positive α*ML-Werte (z. B. mindestens 0,0794) haben, nichttoxisch sind und billiger als andere Lewis-Basen sind. Ein Azol ist eine fünfgliedrige heterocyclische Verbindung, die eine Mehrzahl von Stickstoffatomen enthält, durch die die Azolverbindung mehr als eine aktive Stelle zum Verbinden mit Kupfer haben kann. Es können mehrere Arten von Azolen verwendet werden. Zum Beispiel kann das Azol eine Pirazolverbindung (z. B. Methylpyrazol), eine Imidazolverbindung (z. B. Methylimidazol), eine Triazolverbindung (z. B. Benzotriazol), eine Tetrazolverbindung (z. B. Phenyltetrazol oder Phenyl-mercaptotetrazol) oder eine Pentazolverbindung [z. B. Pentazol (HN5)] sein. Es dürfte wohlverstanden sein, dass auch andere Arten von Azolen, und zwar „weiche“ Lewis-Basen, für das Schutzmittel verwendet werden können.
  • Obwohl der Prozess als ein einziger Prozess beschrieben wird, dürfte wohlverstanden sein, dass die in den 3A bis 3F gezeigten Schritte in mehrere Prozesse unterteilt werden können. Zum Beispiel kann ein erster Prozess mit den in den 3A bis 3D gezeigten Schritten durchgeführt werden, um eine Zwischenstruktur zu erhalten. Nachdem die Zwischenstruktur aus dem ersten Prozess erhalten worden ist, kann ein zweiter Prozess mit den in den 3E und 3F gezeigten Schritten durchgeführt werden.
  • In 4 wird auf der Vorderseite des integrierten Schaltungs-Dies 50, wie etwa auf der einen oder den mehreren Passivierungsschichten 58 und den Die-Verbindungselementen 60, eine dielektrische Schicht 78 hergestellt. Die dielektrische Schicht 78 verkapselt die Die-Verbindungselemente 60 seitlich. Die dielektrische Schicht 78 kann ein Polymer, wie etwa PBO, Polyimid, BCB oder dergleichen; ein Nitrid, wie etwa Siliziumnitrid oder dergleichen; ein Oxid, wie etwa Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG) oder dergleichen; oder dergleichen oder eine Kombination davon sein. Die dielektrische Schicht 78 kann zum Beispiel durch Schleuderbeschichtung, chemische Aufdampfung (CVD) oder dergleichen hergestellt werden. Zunächst kann die dielektrische Schicht 78 die Die-Verbindungselemente 60 vergraben, sodass sich die Oberseite der dielektrischen Schicht 78 über den Oberseiten der Die-Verbindungselemente 60 befindet. Bei einigen Ausführungsformen werden die Die-Verbindungselemente 60 durch die dielektrische Schicht 78 während der Herstellung des integrierten Schaltungs-Dies 50 freigelegt. Bei einigen Ausführungsformen bleiben die Die-Verbindungselemente 60 zunächst vergraben und werden während eines späteren Prozesses zum Verkappen des integrierten Schaltungs-Dies 50 freigelegt.
  • Durch Entfernen der aufschmelzbaren Verbindungselemente 70 von den Die-Verbindungselementen 60 vor der Herstellung der dielektrischen Schicht 78 kann eine Lotbenetzung während des Härtungsprozesses für die dielektrische Schicht 78 vermieden werden, wenn die dielektrische Schicht 78 ein Polymer, wie etwa PBO, ist. Außerdem kann ein Entfernen der aufschmelzbaren Verbindungselemente 70 mit dem Ätzprozess 74 statt mit einem anderen Prozess (wie etwa einer CMP) dazu beitragen, die Menge des Lotrückstands in der dielektrischen Schicht 78 zu verringern. Schließlich werden durch das Entfernen der aufschmelzbaren Verbindungselemente 70 mit dem Ätzprozess 74 die Die-Verbindungselemente 60 weniger beschädigt, was zu einer Erhöhung der Zuverlässigkeit und der elektrischen Leistungsfähigkeit der Die-Verbindungselemente 60 beitragen kann.
  • In 5 wird ein Vereinzelungsprozess 80 durch Zersägen entlang Ritzgrabenbereichen, z. B. zwischen den Bauelementbereichen 52A und 52B, durchgeführt. Durch den Vereinzelungsprozess 80 werden die Bauelementbereiche 52A und 52B vereinzelt. Die resultierenden vereinzelten integrierten Schaltungs-Dies 50 stammen von den Bauelementbereichen 52A und 52B. Die 6A und 6B sind Schnittansichten der resultierenden integrierten Schaltungs-Dies 50 gemäß verschiedenen Ausführungsformen.
  • 6A zeigt eine erste Art eines integrierten Schaltungs-Dies 50A. Der erste integrierte Schaltungs-Die 50A hat ein einziges Halbleitersubstrat 52 und ist der Ausführungsform ähnlich, die unter Bezugnahme auf die 1 bis 5 erörtert worden ist. Der erste integrierte Schaltungs-Die 50A kann ein Logik-Bauelement sein, wie etwa ein Hauptprozessor (CPU), ein Grafikprozessor (GPU), ein Ein-Chip-System (SoC), ein Microcontroller oder dergleichen.
  • 6B zeigt eine zweite Art eines integrierten Schaltungs-Dies 50B. Der zweite integrierte Schaltungs-Die 50B kann ein Speicherbauelement sein, wie etwa ein DRAM-Die (DRAM: dynamischer Direktzugriffsspeicher), ein SRAM-Die (SRAM: statischer Direktzugriffsspeicher), ein HMC-Modul (HMC: Hybridspeicherwürfel), ein HBM-Modul (HBM: Speicher mit hoher Bandbreite) oder dergleichen. Der zweite integrierte Schaltungs-Die 50B ist ein gestapeltes Bauelement, das mehrere Halbleitersubstrate 52 aufweist. Zum Beispiel kann der zweite integrierte Schaltungs-Die 50B ein Speicherbauelement sein, wie etwa ein HMC-Modul, ein HBM-Modul oder dergleichen, das mehrere Speicher-Dies aufweist. Die Halbleitersubstrate 52 können durch Substrat-Durchkontaktierungen (TSVs) 82 miteinander verbunden sein, die sich teilweise in die Halbleitersubstrate 52 hinein oder vollständig durch diese erstrecken. Die gestapelten Halbleitersubstrate 52 können eine Verbindungsstruktur 54 gemeinsam nutzen, oder jedes Halbleitersubstrat 52 kann seine eigene Verbindungsstruktur 54 haben. Außerdem kann ein Verkapselungsmaterial 84 um die gestapelten Halbleitersubstrate 52 hergestellt werden. Das Verkapselungsmaterial 84 kann eine Formmasse, ein Epoxid oder dergleichen sein.
  • Die 7 bis 14 zeigen Schnittansichten von Zwischenstufen während eines Prozesses zur Herstellung einer ersten Package-Komponente 100 gemäß einigen Ausführungsformen. Die erste Package-Komponente 100 hat mehrere Package-Bereiche, und einer oder mehrere der integrierten Schaltungs-Dies 50 werden verkappt, um ein integriertes Schaltungs-Package in jedem der Package-Bereiche herzustellen. Es sind ein erster Package-Bereich 100A und ein zweiter Package-Bereich 100B dargestellt, aber es dürfte wohlverstanden sein, dass die erste Package-Komponente 100 jede Anzahl von Package-Bereichen haben kann. Nach der Herstellung werden die integrierten Schaltungs-Packages in jedem der Package-Bereiche vereinzelt. Die resultierenden integrierten Schaltungs-Packages können auch als integrierte Fan-out-Packages (InFO-Packages) bezeichnet werden.
  • In 7 wird ein Trägersubstrat 102 bereitgestellt, und auf dem Trägersubstrat 102 wird eine Ablöseschicht 104 hergestellt. Das Trägersubstrat 102 kann ein Glas-Trägersubstrat, ein Keramik-Trägersubstrat oder dergleichen sein. Das Trägersubstrat 102 kann ein Wafer sein, sodass mehrere Packages gleichzeitig auf dem Trägersubstrat 102 hergestellt werden können. Die Ablöseschicht 104 kann aus einem Material auf Polymerbasis hergestellt werden, das zusammen mit dem Trägersubstrat 102 von den darüber befindlichen Strukturen, die in späteren Schritten hergestellt werden, entfernt werden kann. Bei einigen Ausführungsformen ist die Ablöseschicht 104 ein durch Wärme ablösbares Material auf Epoxidbasis, das beim Erwärmen sein Haftvermögen verliert, wie etwa ein LTHC-Ablösebelag (LTHC: Licht-Wärme-Umwandlung). Bei anderen Ausführungsformen kann die Ablöseschicht 104 ein Ultraviolett(UV)-Klebstoff sein, der sein Haftvermögen verliert, wenn er mit UV-Licht bestrahlt wird. Die Ablöseschicht 104 kann als eine Flüssigkeit verteilt werden und gehärtet werden, oder sie kann eine Laminatschicht, mit der das Trägersubstrat 102 beschichtet wird, oder dergleichen sein. Die Oberseite der Ablöseschicht 104 kann egalisiert werden und kann ein hohes Maß an Planarität haben.
  • In 8 kann eine rückseitige Umverteilungsstruktur 106 auf der Ablöseschicht 104 hergestellt werden. Bei der dargestellten Ausführungsform weist die rückseitige Umverteilungsstruktur 106 eine dielektrische Schicht 108, eine Metallisierungsstruktur 110 (die gelegentlich als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet wird) und eine dielektrische Schicht 112 auf. Die rückseitige Umverteilungsstruktur 106 ist optional. Bei einigen Ausführungsformen wird statt der rückseitigen Umverteilungsstruktur 106 eine dielektrische Schicht ohne Metallisierungsstrukturen auf der Ablöseschicht 104 hergestellt.
  • Die dielektrische Schicht 108 kann auf der Ablöseschicht 104 hergestellt werden. Eine Unterseite der dielektrischen Schicht 108 kann in Kontakt mit einer Oberseite der Ablöseschicht 104 sein. Bei einigen Ausführungsformen wird die dielektrische Schicht 108 aus einem Polymer hergestellt, wie etwa PBO, Polyimid, BCB oder dergleichen. Bei anderen Ausführungsformen wird die dielektrische Schicht 108 aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG oder dergleichen; oder dergleichen hergestellt. Die dielektrische Schicht 108 kann mit jedem geeigneten Abscheidungsverfahren hergestellt werden, wie etwa Schleuderbeschichtung, CVD, Laminierung oder dergleichen oder einer Kombination davon.
  • Die Metallisierungsstruktur 110 kann auf der dielektrischen Schicht 108 hergestellt werden. Als ein Beispiel zum Herstellen der Metallisierungsstruktur 110 wird eine Seed-Schicht über der dielektrischen Schicht 108 hergestellt. Bei einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien hergestellt sind. Bei einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann zum Beispiel durch physikalische Aufdampfung (PVD) oder dergleichen hergestellt werden. Dann wird auf der Seed-Schicht ein Fotoresist hergestellt, das anschließend strukturiert wird. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur 110. Durch das Strukturieren werden Öffnungen durch das Fotoresist erzeugt, um die Seed-Schicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen sein. Dann werden das Fotoresist und die Teile der Seed-Schicht entfernt, auf denen das leitfähige Material nicht abgeschieden worden ist. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freigelegte Teile der Seed-Schicht zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung, entfernt. Die verbliebenen Teile der Seed-Schicht und das leitfähige Material bilden die Metallisierungsstruktur 110.
  • Die dielektrische Schicht 112 kann auf der Metallisierungsstruktur 110 und der dielektrischen Schicht 108 hergestellt werden. Bei einigen Ausführungsformen wird die dielektrische Schicht 112 aus einem Polymer hergestellt, das ein lichtempfindliches Material, wie etwa PBO, Polyimid, BCB oder dergleichen, sein kann und das unter Verwendung einer lithografischen Maske strukturiert werden kann. Bei anderen Ausführungsformen wird die dielektrische Schicht 112 aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, PSG, BSG oder BPSG; oder dergleichen hergestellt. Die dielektrische Schicht 112 kann durch Schleuderbeschichtung, CVD, Laminierung oder dergleichen oder einer Kombination davon hergestellt werden.
  • Es dürfte wohlverstanden sein, dass die rückseitige Umverteilungsstruktur 106 jede Anzahl von dielektrischen Schichten und Metallisierungsstrukturen aufweisen kann. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können Schritte und Prozesse, die vorstehend erörtert worden sind, wiederholt werden. Die Metallisierungsstrukturen können leitfähige Leitungen und leitfähige Durchkontaktierungen umfassen. Die leitfähigen Durchkontaktierungen können während der Herstellung der Metallisierungsstruktur dadurch hergestellt werden, dass die Seed-Schicht und das leitfähige Material der Metallisierungsstruktur in der Öffnung der darunter befindlichen dielektrischen Schicht abgeschieden werden. Die leitfähigen Durchkontaktierungen können daher die verschiedenen leitfähigen Leitungen elektrisch miteinander verbinden.
  • Dann werden Durchkontaktierungen 116 so hergestellt, dass sie sich durch die oberste dielektrische Schicht der rückseitigen Umverteilungsstruktur 106 (z. B. der dielektrischen Schicht 112) und von dieser weg erstrecken. Die Durchkontaktierungen 116 sind optional, und wie später näher dargelegt wird, können sie weggelassen werden. Zum Beispiel können die Durchkontaktierungen 116 bei Ausführungsformen, bei denen die rückseitige Umverteilungsstruktur 106 fehlt, weggelassen werden (oder auch nicht). Als ein Beispiel zum Herstellen der Durchkontaktierungen 116 kann die dielektrische Schicht 112 strukturiert werden, um Öffnungen zu erzeugen, die Teile der Metallisierungsstruktur 110 freilegen. Das Strukturieren kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Belichten der dielektrischen Schicht 112, wenn sie ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel anisotropes Ätzen. Wenn die dielektrische Schicht 112 ein lichtempfindliches Material ist, kann sie nach der Belichtung entwickelt werden. Dann wird eine Seed-Schicht über der dielektrischen Schicht 112 und Teilen der Metallisierungsstruktur 110 hergestellt, die von den Öffnungen freigelegt worden sind. Bei einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien hergestellt sind. Bei einer speziellen Ausführungsform umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Dann wird auf der Seed-Schicht ein Fotoresist hergestellt, das anschließend strukturiert wird. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht den leitfähigen Durchkontaktierungen. Durch das Strukturieren werden Öffnungen durch das Fotoresist erzeugt, um die Seed-Schicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen sein. Dann werden das Fotoresist und die Teile der Seed-Schicht entfernt, auf denen das leitfähige Material nicht abgeschieden worden ist. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, wie etwa unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freigelegte Teile der Seed-Schicht zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung, entfernt. Die verbliebenen Teile der Seed-Schicht und das leitfähige Material bilden die Durchkontaktierungen 116.
  • In 9 werden die integrierten Schaltungs-Dies 50 mit einem Klebstoff 128 an die dielektrische Schicht 112 angeklebt. In jedem der Package-Bereiche 100A und 100B werden eine gewünschte Art und Anzahl von integrierten Schaltungs-Dies 50 angeklebt. Bei der dargestellten Ausführungsform werden mehrere integrierte Schaltungs-Dies 50, wie etwa ein erster integrierter Schaltungs-Die 50A und ein zweiter integrierter Schaltungs-Die 50B, zueinander benachbart in jedem Package-Bereich angeklebt. Der Klebstoff 128 befindet sich auf Rückseiten der integrierten Schaltungs-Dies 50A und 50B und klebt die integrierten Schaltungs-Dies 50A und 50B an die rückseitige Umverteilungsstruktur 106, wie etwa an die dielektrische Schicht 112. Der Klebstoff 128 kann jeder geeignete Klebstoff, ein Epoxid, eine Die-Befestigungsschicht (DAF) oder dergleichen sein. Der Klebstoff 128 kann auf die Rückseiten der integrierten Schaltungs-Dies 50A und 50B oder über der Oberfläche des Trägersubstrats 102 aufgebracht werden. Der Klebstoff 128 kann auf die Rückseiten der integrierten Schaltungs-Dies 50A und 50B aufgebracht werden, bevor der Vereinzelungsprozess 80 (siehe 5) durchgeführt wird.
  • In 10 wird ein Verkapselungsmaterial 130 auf den und um die verschiedenen Komponenten abgeschieden. Nach dem Abscheiden verkapselt das Verkapselungsmaterial 130 die Durchkontaktierungen 116 und die integrierten Schaltungs-Dies 50. Das Verkapselungsmaterial 130 kann eine Formmasse, ein Epoxid oder dergleichen sein. Das Verkapselungsmaterial 130 kann durch Formpressen, Pressspritzen oder dergleichen über dem Trägersubstrat 102 so aufgebracht werden, dass die Durchkontaktierungen 116 und/oder die integrierten Schaltungs-Dies 50 vergraben oder verdeckt werden. Das Verkapselungsmaterial 130 wird außerdem in Spaltbereichen zwischen den integrierten Schaltungs-Dies 50, falls vorhanden, abgeschieden. Das Verkapselungsmaterial 130 kann in einer flüssigen oder halbflüssigen Form aufgebracht werden und anschließend gehärtet werden.
  • An dem Verkapselungsmaterial 130 wird ein Planarisierungsprozess durchgeführt, um die Durchkontaktierungen 116 und die Die-Verbindungselemente 60 freizulegen. Mit dem Planarisierungsprozess kann Material der Durchkontaktierungen 116, der dielektrischen Schicht 78 und/oder der Die-Verbindungselemente 60 entfernt werden, bis die Die-Verbindungselemente 60 und die Durchkontaktierungen 116 freigelegt sind. Nach dem Planarisierungsprozess sind Oberseiten der Durchkontaktierungen 116, der Die-Verbindungselemente 60, der dielektrischen Schicht 78 und des Verkapselungsmaterials 130 koplanar. Der Planarisierungsprozess kann zum Beispiel eine chemisch-mechanische Polierung (CMP), ein Schleifprozess oder dergleichen sein. Während des Planarisierungsprozesses werden die Oberseiten der Die-Verbindungselemente 60 poliert, wodurch die zweiten leitfähigen Materialschichten 68B und/oder die dritten leitfähigen Materialschichten 68C (siehe 3F) entfernt werden können. Ein Entfernen der aufschmelzbaren Verbindungselemente 70 mit dem Ätzprozess 74 vor der Durchführung des Planarisierungsprozesses kann dazu beitragen, den Anteil des Lotrückstands in der dielektrischen Schicht 78 zu verringern.
  • In 11 wird eine vorderseitige Umverteilungsstruktur 140 über dem Verkapselungsmaterial 130, den Durchkontaktierungen 116 und den integrierten Schaltungs-Dies 50 hergestellt. Die vorderseitige Umverteilungsstruktur 140 umfasst dielektrische Schichten 142, 146, 150 und 154 und Metallisierungsstrukturen 144, 148 und 152. Die Metallisierungsstrukturen können auch als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet werden. Die vorderseitige Umverteilungsstruktur 140 ist als ein Beispiel mit drei Schichten von Metallisierungsstrukturen dargestellt. In der vorderseitigen Umverteilungsstruktur 140 können mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen hergestellt werden. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können später beschriebene Schritte und Prozesse weggelassen werden. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können später beschriebene Schritte und Prozesse wiederholt werden.
  • Als ein Beispiel zum Herstellen der vorderseitigen Umverteilungsstruktur 140 kann die dielektrische Schicht 142 auf dem Verkapselungsmaterial 130, den Durchkontaktierungen 116 und den Die-Verbindungselementen 60 abgeschieden werden. Bei einigen Ausführungsformen wird die dielektrische Schicht 142 aus einem lichtempfindlichen Material, wie etwa PBO, Polyimid, BCB oder dergleichen, hergestellt, das unter Verwendung einer lithografischen Maske strukturiert werden kann. Die dielektrische Schicht 142 kann durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination davon hergestellt werden. Anschließend wird die dielektrische Schicht 142 strukturiert. Durch das Strukturieren werden Öffnungen erzeugt, die Teile der Durchkontaktierungen 116 und der Die-Verbindungselemente 60 freilegen. Das Strukturieren kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Belichten der dielektrischen Schicht 142, wenn sie ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel anisotropes Ätzen. Wenn die dielektrische Schicht 142 ein lichtempfindliches Material ist, kann sie nach der Belichtung entwickelt werden.
  • Dann wird die Metallisierungsstruktur 144 hergestellt. Die Metallisierungsstruktur 144 umfasst Leitungsteile (die auch als leitfähige Leitungen bezeichnet werden) auf und entlang der Hauptfläche der dielektrischen Schicht 142. Die Metallisierungsstruktur 144 umfasst weiterhin Durchkontaktierungsteile (die auch als leitfähige Durchkontaktierungen bezeichnet werden), die sich durch die dielektrische Schicht 142 erstrecken, um die Durchkontaktierungen 116 und die integrierten Schaltungs-Dies 50 physisch und elektrisch zu verbinden. Als ein Beispiel zum Herstellen der Metallisierungsstruktur 144 wird eine Seed-Schicht über der dielektrischen Schicht 142 und in den Öffnungen hergestellt, die sich durch die dielektrische Schicht 142 erstrecken. Bei einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien hergestellt sind. Bei einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Dann wird auf der Seed-Schicht ein Fotoresist hergestellt, das anschließend strukturiert wird. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur 144. Durch das Strukturieren werden Öffnungen durch das Fotoresist erzeugt, um die Seed-Schicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht wird dann ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen sein. Die Kombination aus dem leitfähigen Material und darunter befindlichen Teilen der Seed-Schicht bildet die Metallisierungsstruktur 144. Dann werden das Fotoresist und die Teile der Seed-Schicht entfernt, auf denen das leitfähige Material nicht abgeschieden worden ist. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freigelegte Teile der Seed-Schicht zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung, entfernt.
  • Dann wird die dielektrische Schicht 146 auf der Metallisierungsstruktur 144 und der dielektrischen Schicht 142 abgeschieden. Die dielektrische Schicht 146 kann in einer ähnlichen Weise und aus einem ähnlichen Material wie die dielektrische Schicht 142 hergestellt werden.
  • Dann wird die Metallisierungsstruktur 148 hergestellt. Die Metallisierungsstruktur 148 umfasst Leitungsteile auf und entlang der Hauptfläche der dielektrischen Schicht 146. Die Metallisierungsstruktur 148 umfasst weiterhin Durchkontaktierungsteile, die sich durch die dielektrische Schicht 146 erstrecken, um die Metallisierungsstruktur 144 physisch und elektrisch zu verbinden. Die Metallisierungsstruktur 148 kann in einer ähnlichen Weise und aus einem ähnlichen Material wie die Metallisierungsstruktur 144 hergestellt werden. Bei einigen Ausführungsformen hat die Metallisierungsstruktur 148 eine andere Größe als die Metallisierungsstruktur 144. Zum Beispiel können die leitfähigen Leitungen und/oder Durchkontaktierungen der Metallisierungsstruktur 148 breiter oder dicker als die leitfähigen Leitungen und/oder Durchkontaktierungen der Metallisierungsstruktur 144 sein. Außerdem kann die Metallisierungsstruktur 148 mit einem größeren Rasterabstand als die Metallisierungsstruktur 144 hergestellt werden.
  • Dann wird die dielektrische Schicht 150 auf der Metallisierungsstruktur 148 und der dielektrischen Schicht 146 abgeschieden. Die dielektrische Schicht 150 kann in einer ähnlichen Weise und aus einem ähnlichen Material wie die dielektrische Schicht 142 hergestellt werden.
  • Dann wird die Metallisierungsstruktur 152 hergestellt. Die Metallisierungsstruktur 152 umfasst Leitungsteile auf und entlang der Hauptfläche der dielektrischen Schicht 150. Die Metallisierungsstruktur 150 umfasst weiterhin Durchkontaktierungsteile, die sich durch die dielektrische Schicht 150 erstrecken, um die Metallisierungsstruktur 148 physisch und elektrisch zu verbinden. Die Metallisierungsstruktur 152 kann in einer ähnlichen Weise und aus einem ähnlichen Material wie die Metallisierungsstruktur 144 hergestellt werden. Die Metallisierungsstruktur 152 ist die oberste Metallisierungsstruktur der vorderseitigen Umverteilungsstruktur 140. Daher sind alle Zwischen-Metallisierungsstrukturen der vorderseitigen Umverteilungsstruktur 140 (z. B. die Metallisierungsstrukturen 144 und 148) zwischen der Metallisierungsstruktur 152 und den integrierten Schaltungs-Dies 50 angeordnet. Bei einigen Ausführungsformen hat die Metallisierungsstruktur 152 eine andere Größe als die Metallisierungsstrukturen 144 und 148. Zum Beispiel können die leitfähigen Leitungen und/oder Durchkontaktierungen der Metallisierungsstruktur 152 breiter oder dicker als die leitfähigen Leitungen und/oder Durchkontaktierungen der Metallisierungsstrukturen 144 und 148 sein. Außerdem kann die Metallisierungsstruktur 152 mit einem größeren Rasterabstand als die Metallisierungsstruktur 158 hergestellt werden.
  • Dann wird die dielektrische Schicht 154 auf der Metallisierungsstruktur 152 und der dielektrischen Schicht 150 abgeschieden. Die dielektrische Schicht 154 kann in einer ähnlichen Weise und aus einem ähnlichen Material wie die dielektrische Schicht 142 hergestellt werden.
  • In 12 werden Metallisierungen unter dem Kontakthügel (UBMs) 156 für einen Außenanschluss an die vorderseitige Umverteilungsstruktur 140 hergestellt. Die UBMs 156 haben Kontakthügelteile auf und entlang der Hauptfläche der dielektrischen Schicht 154 sowie Durchkontaktierungsteile, die sich durch die dielektrische Schicht 154 erstrecken, zum physischen und elektrischen Verbinden der Metallisierungsstruktur 152. Dadurch werden die UBMs 156 mit den Durchkontaktierungen 116 und den integrierten Schaltungs-Dies 50 elektrisch verbunden. Die UBMs 156 können aus dem gleichen Material wie die Metallisierungsstruktur 144 hergestellt werden. Bei einigen Ausführungsformen haben die UBMs 156 eine andere Größe als die Metallisierungsstrukturen 144, 148 und 152.
  • Dann werden leitfähige Verbindungselemente 158 auf den UBMs 156 hergestellt. Die leitfähigen Verbindungselemente 158 können BGA-Verbindungselemente (BGA: Ball Grid Array), Lotkugeln, Metallsäulen, C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold) oder dergleichen sein. Die leitfähigen Verbindungselemente 158 können ein leitfähiges Material, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen, oder eine Kombination davon aufweisen. Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente 158 dadurch hergestellt, dass zunächst eine Schicht aus Lot oder Lotpaste durch Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen hergestellt wird. Nachdem die Schicht aus Lot auf der Struktur hergestellt worden ist, kann eine Aufschmelzung durchgeführt werden, um das Material in die gewünschten Kontakthügelformen zu bringen. Bei einer anderen Ausführungsform umfassen die leitfähigen Verbindungselemente 158 Metallsäulen (wie etwa Kupfersäulen), die durch Sputtern, Drucken, Elektroplattierung, stromlose Plattierung, CVD oder dergleichen hergestellt werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände haben. Bei einigen Ausführungsformen wird eine metallische Verkappungsschicht auf den Metallsäulen hergestellt. Die metallische Verkappungsschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder dergleichen oder eine Kombination davon aufweisen und kann mit einem Plattierungsprozess hergestellt werden.
  • In 13 wird eine Trägersubstrat-Ablösung durchgeführt, um das Trägersubstrat 102 von der rückseitigen Umverteilungsstruktur 106, z. B. der dielektrischen Schicht 108, abzulösen. Bei einigen Ausführungsformen umfasst das Ablösen ein Projizieren von Licht, wie etwa Laserlicht oder UV-Licht, auf die Ablöseschicht 104, sodass sich die Ablöseschicht 104 durch die Wärme des Lichts zersetzt und das Trägersubstrat 102 entfernt werden kann. Die Struktur wird dann gewendet und auf einem Band platziert.
  • In 14 werden leitfähige Verbindungselemente 160 so hergestellt, dass sie sich durch die dielektrische Schicht 108 erstrecken, um die Metallisierungsstruktur 110 zu kontaktieren. Durch die dielektrische Schicht 108 werden Öffnungen erzeugt, um Teile der Metallisierungsstruktur 110 freizulegen. Die Öffnungen können zum Beispiel durch Laserbohren, Ätzen oder dergleichen erzeugt werden. In den Öffnungen werden die leitfähigen Verbindungselemente 160 hergestellt. Bei einigen Ausführungsformen weisen die leitfähigen Verbindungselemente 160 ein Flussmittel auf, und sie werden in einem Flussmittel-Tauchprozess hergestellt. Bei einigen Ausführungsformen weisen die leitfähigen Verbindungselemente 160 eine leitfähige Paste, wie etwa Lotpaste, Silberpaste oder dergleichen, auf, die in einem Druckprozess verteilt wird. Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente 160 in einer ähnlichen Weise wie die leitfähigen Verbindungselemente 158 hergestellt, und sie können aus einem ähnlichen Material wie diese hergestellt werden.
  • Die 15 und 16 zeigen die Herstellung und Implementierung von Bauelementstapeln gemäß einigen Ausführungsformen. Die Bauelementstapel werden aus den integrierten Schaltungs-Packages hergestellt, die in der ersten Package-Komponente 100 hergestellt sind. Die Bauelementstapel können auch als Package-on-Package-Strukturen (PoP-Strukturen) bezeichnet werden.
  • In 15 werden zweite Package-Komponenten 200 mit der ersten Package-Komponente 100 verbunden. In jedem der Package-Bereiche 100A und 100B wird eine der zweiten Package-Komponenten 200 verbunden, um einen integrierten Schaltungs-Bauelementstapel in jedem Bereich der ersten Package-Komponente 100 herzustellen.
  • Die zweiten Package-Komponenten 200 weisen ein Substrat 202 und einen oder mehrere Dies auf, die mit dem Substrat 202 verbunden sind. Bei der dargestellten Ausführungsform sind die Dies Stapel-Dies 204A und 204B. Bei einigen Ausführungsformen können die Dies (oder Stapel-Dies) so nebeneinander angeordnet werden, dass sie mit der gleichen Fläche des Substrats 202 verbunden sind. Das Substrat 202 kann aus einem Halbleitermaterial, wie etwa Silizium, Germanium, Diamant oder dergleichen, hergestellt werden. Bei einigen Ausführungsformen können auch Verbundmaterialien, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen davon oder dergleichen, verwendet werden. Außerdem kann das Substrat 202 ein Silizium-auf-Isolator(SOI-Substrat) sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, wie etwa epitaxialem Silizium, Germanium, Siliziumgermanium, SOI, Siliziumgermanium auf Isolator (SGOI) oder Kombinationen davon. Das Substrat 202 basiert bei einer alternativen Ausführungsform auf einem isolierenden Kern, wie etwa einem Kern aus glasfaserverstärktem Harz. Ein beispielhaftes Kernmaterial ist Glasfaser-Harz, wie etwa FR4. Alternativen für das Kernmaterial sind Bismaleimid-Triazin(BT)-Harz oder andere Leiterplatten(PCB)-Materialien oder -Schichten. Aufbauschichten, wie etwa eine Ajinomoto-Aufbauschicht (ABF), oder andere Schichtstoffe können ebenfalls für das Substrat 202 verwendet werden.
  • Das Substrat 202 kann aktive und passive Bauelemente (nicht dargestellt) aufweisen. Es können viele verschiedene Bauelemente, wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen, verwendet werden, um die konstruktiven und funktionellen Anforderungen an den Entwurf für die zweiten Package-Komponenten 200 zu erfüllen. Die Bauelemente können mit allen geeigneten Verfahren hergestellt werden.
  • Das Substrat 202 kann außerdem Metallisierungsschichten (nicht dargestellt) und leitfähige Durchkontaktierungen 206 aufweisen. Die Metallisierungsschichten können über den aktiven und passiven Bauelementen hergestellt werden, und sie sind so konzipiert, dass sie die verschiedenen Bauelemente zu einer funktionellen Schaltungsanordnung verbinden. Die Metallisierungsschichten können aus wechselnden Schichten aus einem dielektrischem Material (z. B. einem dielektrischen Low-k-Material) und einem leitfähigen Material (z. B. Kupfer) hergestellt werden, wobei Durchkontaktierungen die Schichten aus leitfähigem Material miteinander verbinden und mit jedem geeigneten Verfahren (wie etwa Abscheidung, Single-Damascene-Prozess, Dual-Damascene-Prozess oder dergleichen) hergestellt werden können. Bei einigen Ausführungsformen weist das Substrat 202 im Wesentlichen keine aktiven und passiven Bauelemente auf.
  • Auf einer ersten Seite des Substrats 202 können Bondpads 208 zum Verbinden mit den Stapel-Dies 204A und 204B angeordnet sein, und auf einer zweiten Seite des Substrats 202, die der ersten Seite des Substrats 202 gegenüberliegt, können Bondpads 210 zum Verbinden mit den leitfähigen Verbindungselementen 160 angeordnet sein. Bei einigen Ausführungsformen werden die Bondpads 208 und 210 durch Erzeugen von Aussparungen in dielektrische Schichten auf der ersten und der zweiten Seite des Substrats 202 hergestellt. Die Aussparungen können so erzeugt werden, dass die Bondpads 208 und 210 in die dielektrischen Schichten eingebettet werden können. Bei anderen Ausführungsformen können die Aussparungen weggelassen werden, da die Bondpads 208 und 210 auf der dielektrischen Schicht hergestellt werden können. Bei einigen Ausführungsformen weisen die Bondpads 208 und 210 eine dünne Seed-Schicht auf, die aus Kupfer, Titan, Nickel, Gold, Palladium oder dergleichen oder einer Kombination davon hergestellt ist. Das leitfähige Material der Bondpads 208 und 210 kann über der dünnen Seed-Schicht abgeschieden werden. Das leitfähige Material kann durch elektrochemische Plattierung, stromlose Plattierung, CVD, Atomlagenabscheidung (ALD), PVD oder dergleichen oder eine Kombination davon abgeschieden werden. Bei einer Ausführungsform ist das leitfähige Material der Bondpads 208 und 210 Kupfer, Wolfram, Aluminium, Silber, Gold oder dergleichen oder eine Kombination davon.
  • Bei einer Ausführungsform sind die Bondpads 208 und 210 UBMs, die drei Schichten aus leitfähigen Materialien aufweisen, wie etwa eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Andere Anordnungen von Materialien und Schichten, wie etwa eine Anordnung Chrom / Chrom-Kupfer-Legierung / Kupfer / Gold, eine Anordnung Titan / Titan-Wolfram / Kupfer oder eine Anordnung Kupfer / Nickel / Gold, können ebenfalls zum Herstellen der Bondpads 208 und 210 verwendet werden. Alle geeigneten Materialien oder Materialschichten, die für die Bondpads 208 und 210 verwendet werden können, sollen vollständig innerhalb des Schutzumfangs der vorliegenden Anmeldung liegen. Bei einigen Ausführungsformen verlaufen die leitfähigen Durchkontaktierungen 206 durch das Substrat 202, und sie verbinden mindestens eines der Bondpads 208 mit mindestens einem der Bondpads 210.
  • Bei der dargestellten Ausführungsform werden die Stapel-Dies 204A und 204B durch Drahtverbindungen 212 mit dem Substrat 202 verbunden, aber es können auch andere Verbindungen, wie etwa leitfähige Kontakthügel, verwendet werden. Bei einer Ausführungsform sind die Stapel-Dies 204A und 204B gestapelte Speicher-Dies. Zum Beispiel können die Stapel-Dies 204A und 204B Speicher-Dies sein, wie etwa LP-DDR-Speichermodule (LP: Kleinleistung; DDR: doppelte Datenrate), z. B. LPDDR1-, LPDDR2-, LPDDR3-, LPDDR4- oder ähnliche Speichermodule.
  • Die Stapel-Dies 204A und 204B und die Drahtverbindungen 212 können mit einem Formmaterial 214 verkapselt werden. Das Formmaterial 214 kann auf den Stapel-Dies 204A und 204B und den Drahtverbindungen 212 zum Beispiel durch Formpressen geformt werden. Bei einigen Ausführungsformen ist das Formmaterial 214 eine Formmasse, ein Polymer, ein Epoxid, ein Siliziumoxid-Füllmaterial oder dergleichen oder eine Kombination davon. Zum Härten des Formmaterials 214 kann ein Härtungsprozess durchgeführt werden, der eine thermische Härtung, eine UV-Härtung oder dergleichen oder eine Kombination davon sein kann.
  • Bei einigen Ausführungsformen werden die Stapel-Dies 204A und 204B und die Drahtverbindungen 212 in dem Formmaterial 214 vergraben, und nach dem Härten des Formmaterials 214 wird ein Planarisierungsprozess, wie etwa Schleifen, durchgeführt, um überschüssige Teile des Formmaterials 214 zu entfernen und eine im Wesentlichen planare Oberfläche für die zweiten Package-Komponenten 200 bereitzustellen.
  • Nachdem die zweiten Package-Komponenten 200 hergestellt worden sind, werden sie mittels der leitfähigen Verbindungselemente 160, der Bondpads 208 und 210 und einer Metallisierungsstruktur der rückseitigen Umverteilungsstruktur 106 mechanisch und elektrisch an die erste Package-Komponente 100 gebondet. Bei einigen Ausführungsformen können die Stapel-Dies 204A und 204B durch die Drahtverbindungen 212, die Bondpads 208 und 210, die leitfähigen Durchkontaktierungen 206, die leitfähigen Verbindungselemente 169, die rückseitige Umverteilungsstruktur 106, die Durchkontaktierungen 116 und die vorderseitige Umverteilungsstruktur 140 mit den integrierten Schaltungs-Dies 50 verbunden werden.
  • Bei einigen Ausführungsformen wird ein Lotresist auf der Seite des Substrats 202 hergestellt, die den Stapel-Dies 204A und 204B gegenüberliegt. Die leitfähigen Verbindungselemente 160 können in Öffnungen in dem Lotresist angeordnet werden, um mit leitfähigen Strukturelementen (z. B. den Bondpads 210) in dem Substrat 202 mechanisch und elektrisch verbunden zu werden. Das Lotresist kann zum Schützen von Bereichen des Substrats 202 gegen äußere Beschädigung verwendet werden.
  • Bei einigen Ausführungsformen wird ein Epoxid-Flussmittel auf den leitfähigen Verbindungselementen 160 abgeschieden, bevor sie aufgeschmolzen werden, wobei zumindest ein Teil des Epoxid-Anteils des Epoxid-Flussmittels bestehen bleibt, nachdem die zweiten Package-Komponenten 200 an der ersten Package-Komponente 100 befestigt worden sind.
  • Bei einigen Ausführungsformen wird eine Unterfüllung zwischen der ersten Package-Komponente 100 und den zweiten Package-Komponenten 200 so hergestellt, dass sie die leitfähigen Verbindungselemente 160 umschließt. Die Unterfüllung kann eine mechanische Spannung verringern und Verbindungsstellen schützen, die durch das Aufschmelzen der leitfähigen Verbindungselemente 160 entstehen. Die Unterfüllung kann mit einem Kapillarfluss-Verfahren hergestellt werden, nachdem die zweiten Package-Komponenten 200 befestigt worden sind, oder sie kann mit einem geeigneten Abscheidungsverfahren hergestellt werden, bevor die zweiten Package-Komponenten 200 befestigt werden. Bei Ausführungsformen, bei denen ein Epoxid-Flussmittel abgeschieden wird, kann dieses als eine Unterfüllung fungieren.
  • In 16 wird ein Vereinzelungsprozess durch Zersägen entlang Ritzgrabenbereichen durchgeführt, z. B. zwischen dem ersten Package-Bereich 100A und dem zweiten Package-Bereich 100B. Durch das Zersägen wird der erste Package-Bereich 100A von dem zweiten Package-Bereich 100B getrennt. Der resultierende vereinzelte Bauelementstapel stammt von dem ersten Package-Bereich 100A oder dem zweiten Package-Bereich 100B. Bei der dargestellten Ausführungsform wird der Vereinzelungsprozess durchgeführt, nachdem die zweiten Package-Komponenten 200 mit der ersten Package-Komponente 100 verbunden worden sind. Bei anderen Ausführungsformen wird der Vereinzelungsprozess durchgeführt, bevor die zweiten Package-Komponenten 200 mit der ersten Package-Komponente 100 verbunden werden, zum Beispiel nachdem das Trägersubstrat 102 abgelöst worden ist und die leitfähigen Verbindungselemente 160 hergestellt worden sind.
  • Dann wird jedes integrierte Schaltungs-Package, das von der ersten Package-Komponente 100 vereinzelt worden ist, mittels der leitfähigen Verbindungselemente 158 an ein Package-Substrat 300 montiert. Das Package-Substrat 300 weist einen Substratkern 302 und Bondpads 304 über dem Substratkern 302 auf. Der Substratkern 302 kann aus einem Halbleitermaterial, wie etwa Silizium, Germanium, Diamant oder dergleichen, hergestellt werden. Alternativ können auch Verbundmaterialien, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen davon oder dergleichen, verwendet werden. Außerdem kann der Substratkern 302 ein SOI-Substrat sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, wie etwa epitaxialem Silizium, Germanium, Siliziumgermanium, SOI, SGOI oder Kombinationen davon. Der Substratkern 302 basiert bei einer alternativen Ausführungsform auf einem isolierenden Kern, wie etwa einem Kern aus glasfaserverstärktem Harz. Ein beispielhaftes Kernmaterial ist Glasfaser-Harz, wie etwa FR4. Alternativen für das Kernmaterial sind Bismaleimid-Triazin(BT)-Harz oder andere PCB-Materialien oder -Schichten. Aufbauschichten, wie etwa eine ABF, oder andere Schichtstoffe können ebenfalls für den Substratkern 302 verwendet werden.
  • Der Substratkern 302 kann aktive und passive Bauelemente (nicht dargestellt) aufweisen. Wie ein Durchschnittsfachmann erkennen dürfte, können viele verschiedene Bauelemente, wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen, verwendet werden, um die konstruktiven und funktionellen Anforderungen an den Entwurf für den Bauelementstapel zu erfüllen. Die Bauelemente können mit allen geeigneten Verfahren hergestellt werden.
  • Der Substratkern 302 kann außerdem Metallisierungsschichten und Durchkontaktierungen (nicht dargestellt) aufweisen, wobei die Bondpads 304 physisch und/oder elektrisch mit den Metallisierungsschichten und Durchkontaktierungen verbunden sind. Die Metallisierungsschichten können über den aktiven und passiven Bauelementen hergestellt werden, und sie sind so konzipiert, dass sie die verschiedenen Bauelemente zu einer funktionellen Schaltungsanordnung verbinden. Die Metallisierungsschichten können aus wechselnden Schichten aus einem dielektrischen Material (z. B. einem dielektrischen Low-k-Material) und einem leitfähigen Material (z. B. Kupfer) hergestellt werden, wobei Durchkontaktierungen die Schichten aus leitfähigem Material miteinander verbinden und mit jedem geeigneten Verfahren (wie etwa Abscheidung, Single-Damascene-Prozess, Dual-Damascene-Prozess oder dergleichen) hergestellt werden können. Bei einigen Ausführungsformen weist der Substratkern 302 im Wesentlichen keine aktiven und passiven Bauelemente auf.
  • Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente 158 aufgeschmolzen, um die erste Package-Komponente 100 an den Bondpads 304 zu befestigen. Die leitfähigen Verbindungselemente 158 verbinden das Package-Substrat 300, das Metallisierungsschichten in dem Substratkern 302 umfasst, physisch und/oder elektrisch mit der ersten Package-Komponente 100. Bei einigen Ausführungsformen wird ein Lotresist 306 auf dem Substratkern 302 hergestellt. Die leitfähigen Verbindungselemente 158 können in Öffnungen in dem Lotresist 306 angeordnet werden, um mit den Bondpads 304 mechanisch und elektrisch verbunden zu werden. Das Lotresist 306 kann zum Schützen von Bereichen des Substratkerns 302 gegen äußere Beschädigung verwendet werden.
  • Ein Epoxid-Flussmittel kann auf den leitfähigen Verbindungselementen 158 abgeschieden werden, bevor sie aufgeschmolzen werden, wobei zumindest ein Teil des Epoxid-Anteils des Epoxid-Flussmittels bestehen bleibt, nachdem die erste Package-Komponente 100 an dem Package-Substrat 300 befestigt worden ist. Dieser verbliebene Epoxid-Anteil kann als eine Unterfüllung zum Verringern der mechanischen Spannung und zum Schützen von Verbindungsstellen fungieren, die durch das Aufschmelzen der leitfähigen Verbindungselemente 158 entstehen. Bei einigen Ausführungsformen kann eine Unterfüllung 308 zwischen der ersten Package-Komponente 100 und dem Package-Substrat 300 so hergestellt werden, dass sie die leitfähigen Verbindungselemente 158 umschließt. Die Unterfüllung 308 kann mit einem Kapillarfluss-Verfahren hergestellt werden, nachdem die erste Package-Komponente 100 befestigt worden ist, oder sie kann mit einem geeigneten Abscheidungsverfahren hergestellt werden, bevor die erste Package-Komponente 100 befestigt wird.
  • Bei einigen Ausführungsformen können außerdem passive Bauelemente, z. B. Bauelemente zur Oberflächenmontage (SMDs; nicht dargestellt), an der ersten Package-Komponente 100 (z. B. an den UBMs 156) oder an dem Package-Substrat 300 (z. B. an den Bondpads 304) befestigt werden. Die passiven Bauelemente können zum Beispiel an die gleiche Fläche der ersten Package-Komponente 100 oder des Package-Substrats 300 wie die leitfähigen Verbindungselemente 158 gebondet werden. Die passiven Bauelemente können an der ersten Package-Komponente 100 befestigt werden, bevor die erste Package-Komponente 100 an das Package-Substrat 300 montiert wird, oder sie können an dem Package-Substrat 300 vor oder nach der Montage der Package-Komponente 100 an das Package-Substrat 300 befestigt werden.
  • Es dürfte wohlverstanden sein, dass die erste Package-Komponente 100 auch in anderen Bauelementstapeln implementiert werden kann. Es ist zwar eine PoP-Struktur dargestellt, aber die erste Package-Komponente 100 kann zum Beispiel auch in einem FCBGA-Package (FCBGA: Flip Chip Ball Grid Array) implementiert werden. Bei diesen Ausführungsformen wird die erste Package-Komponente 100 an ein Substrat, wie etwa das Package-Substrat 300, montiert, und die zweite Package-Komponente 200 wird weggelassen. Stattdessen kann eine Kappe oder ein Wärmeverteiler an der ersten Package-Komponente 100 angebracht werden. Wenn die zweite Package-Komponente 200 weggelassen wird, können auch die rückseitige Umverteilungsstruktur 106 und die Durchkontaktierungen 116 weggelassen werden.
  • Es können noch weitere Strukturelemente und Prozesse verwendet werden. Zum Beispiel können Prüfstrukturen zum Unterstützen der Verifikationsprüfung der 3D-Packaging- oder 3DIC-Bauelemente verwendet werden. Die Prüfstrukturen können zum Beispiel Prüfpads, die in einer Umverteilungsschicht oder auf einem Substrat hergestellt sind und die Prüfung der 3D-Packaging- oder 3DIC-Bauelemente ermöglichen, die Verwendung von Sonden und/oder Sondenkarten und dergleichen umfassen. Die Verifikationsprüfung kann an Zwischenstrukturen sowie an Endstrukturen durchgeführt werden. Außerdem können die hier beschriebenen Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen guten Dies umfassen, um die Ausbeute zu steigern und die Kosten zu senken.
  • 17 zeigt eine Schnittansicht einer ersten Package-Komponente 100 gemäß einigen weiteren Ausführungsformen. Diese Ausführungsform ist der Ausführungsform von 12 ähnlich, aber die Durchkontaktierungen 116 und die rückseitige Umverteilungsstruktur 106 sind weggelassen. Die erste Package-Komponente 100 dieser Ausführungsform kann bei der späteren Bearbeitung vereinzelt werden und kann zum Implementieren von Bauelementstapeln verwendet werden, wie etwa denen, die unter Bezugnahme auf die 15 und 16 beschrieben worden sind.
  • 18 zeigt eine Schnittansicht einer ersten Package-Komponente 100 gemäß einigen weiteren Ausführungsformen. Bei dieser Ausführungsform hat die vorderseitige Umverteilungsstruktur 140 einen feinstrukturierten Teil 140A und einen grobstrukturierten Teil 140B. Der feinstrukturierte Teil 140A der Umverteilungsstruktur 140 umfasst die dielektrischen Schichten 142, 146, 150 und 154 und die Metallisierungsstrukturen 144, 148 und 152. Der grobstrukturierte Teil 140B der Umverteilungsstruktur 140 umfasst dielektrische Schichten 162, 166 und 170 und Metallisierungsstrukturen 164, 166 und 168. Der feinstrukturierte Teil 140A und der grobstrukturierte Teil 140B der Umverteilungsstruktur 140 umfassen Metallisierungsstrukturen und dielektrische Schichten unterschiedlicher Größen. Zum Beispiel werden die dielektrischen Schichten 142, 146, 150 und 154 mit kleineren Dicken als die dielektrischen Schichten 162, 166 und 170 hergestellt, und die Metallisierungsstrukturen 144, 148 und 152 werden mit kleineren Dicken als die Metallisierungsstrukturen 164, 166 und 168 hergestellt. Die dielektrischen Schichten 162, 166 und 170 können in einer ähnlichen Weise und aus einem ähnlichen Material wie die dielektrischen Schichten 142, 146, 150 und 154 hergestellt werden. Alternativ können die dielektrischen Schichten 162, 166 und 170 aus einem anderen Material als die dielektrischen Schichten 142, 146, 150 und 154 hergestellt werden. Bei einigen Ausführungsformen weisen die dielektrischen Schichten 142, 146, 150 und 154 ein lichtempfindliches Material auf, wie etwa PBO, Polyimid, BCB oder dergleichen, und die dielektrischen Schichten 162, 166 und 170 weisen eine Formmasse, ein Epoxid oder dergleichen auf. Die erste Package-Komponente 100 dieser Ausführungsform kann bei der späteren Bearbeitung vereinzelt werden und kann zum Implementieren von Bauelementstapeln verwendet werden, wie etwa denen, die unter Bezugnahme auf die 15 und 16 beschrieben worden sind.
  • 19 zeigt eine Schnittansicht einer ersten Package-Komponente 100 gemäß einigen weiteren Ausführungsformen. Diese Ausführungsform ist der Ausführungsform von 18 ähnlich, aber die Durchkontaktierungen 116 und die rückseitige Umverteilungsstruktur 106 sind weggelassen. Die erste Package-Komponente 100 dieser Ausführungsform kann bei der späteren Bearbeitung vereinzelt werden und kann zum Implementieren von Bauelementstapeln verwendet werden, wie etwa denen, die unter Bezugnahme auf die 15 und 16 beschrieben worden sind.
  • 20 zeigt eine Schnittansicht einer ersten Package-Komponente 100 gemäß einigen weiteren Ausführungsformen. Bei dieser Ausführungsform weist die vorderseitige Umverteilungsstruktur 140 Metallisierungsstrukturen 172, 174, 176 und 178 auf, die mit einem anderen Verfahren als die Metallisierungsstrukturen 144, 148 und 152 hergestellt werden. Die Metallisierungsstruktur 172 weist nur Durchkontaktierungsteile auf, die sich durch die dielektrische Schicht 142 erstrecken, und sie weist keine Leitungsteile auf, die sich entlang der Hauptfläche der dielektrischen Schicht 142 erstrecken. Die Metallisierungsstrukturen 174 und 176 umfassen Leitungsteile, die sich entlang der Hauptfläche der dielektrischen Schichten 142 bzw. 146 erstrecken, sowie Durchkontaktierungsteile, die sich durch die dielektrischen Schichten 146 bzw. 150 erstrecken. Für die Herstellung der Metallisierungsstrukturen 174 und 176 können mehrere Masken verwendet werden. Zum Beispiel kann eine erste Maske zum Plattieren der Leitungsteile verwendet werden, und eine zweite Maske kann zum Plattieren der Durchkontaktierungsteile verwendet werden. Die Metallisierungsstruktur 178 umfasst nur Leitungsteile, die sich entlang der Hauptfläche der dielektrischen Schicht 154 erstrecken, und sie umfasst keine Durchkontaktierungsteile, die sich durch die dielektrische Schicht 150 erstrecken. Die UBMs 156 werden so hergestellt, dass sie sich durch die dielektrische Schicht 154 erstrecken, um die Metallisierungsstruktur 178 zu verbinden. Die erste Package-Komponente 100 dieser Ausführungsform kann bei der späteren Bearbeitung vereinzelt werden und kann zum Implementieren von Bauelementstapeln verwendet werden, wie etwa denen, die unter Bezugnahme auf die 15 und 16 beschrieben worden sind.
  • 21 zeigt eine Schnittansicht einer ersten Package-Komponente 100 gemäß einigen weiteren Ausführungsformen. Diese Ausführungsform ist der Ausführungsform von 20 ähnlich, aber die Durchkontaktierungen 116 und die rückseitige Umverteilungsstruktur 106 sind weggelassen. Die erste Package-Komponente 100 dieser Ausführungsform kann bei der späteren Bearbeitung vereinzelt werden und kann zum Implementieren von Bauelementstapeln verwendet werden, wie etwa denen, die unter Bezugnahme auf die 15 und 16 beschrieben worden sind.
  • Ausführungsformen können Vorzüge erzielen. Durch Entfernen der aufschmelzbaren Verbindungselemente 70 von den Die-Verbindungselementen 60 vor der Herstellung der dielektrischen Schicht 78 kann eine Lotbenetzung während des Härtungsprozesses für die dielektrische Schicht 78 vermieden werden. Außerdem kann das Entfernen der aufschmelzbaren Verbindungselemente 70 mit dem Ätzprozess 74 statt mit einer CMP dazu beitragen, die Menge des Lotrückstands in den integrierten Schaltungs-Dies 50 zu verringern.
  • Bei einer Ausführungsform umfasst ein Verfahren ein Erhalten eines integrierten Schaltungs-Dies, wobei der integrierte Schaltungs-Die Folgendes aufweist: ein Kontaktpad auf einem Halbleitersubstrat; eine Passivierungsschicht auf dem Kontaktpad und dem Halbleitersubstrat; ein Die-Verbindungselement, das sich durch die Passivierungsschicht erstreckt, wobei das Die-Verbindungselement physisch und elektrisch mit dem Kontaktpad verbunden ist und ein erstes leitfähiges Material aufweist, wobei das erste leitfähige Material eine Lewis-Säure mit einem ersten Säure-Härte-/Weichheitsindex ist; und ein aufschmelzbares Verbindungselement auf dem Die-Verbindungselement, wobei das aufschmelzbare Verbindungselement ein zweites leitfähiges Material aufweist, wobei das zweite leitfähige Material eine Lewis-Säure mit einem zweiten Säure-Härte-/Weichheitsindex ist. Das Verfahren umfasst weiterhin ein Ätzen des aufschmelzbaren Verbindungselements und des Die-Verbindungselements mit einer Ätzlösung, die ein Schutzmittel für das erste leitfähige Material und ein Ätzmittel für das zweite leitfähige Material aufweist, wobei das Schutzmittel ein Azol ist, wobei das Azol eine Lewis-Base mit einem ersten Liganden-Härte-/Weichheitsindex ist, wobei ein Produkt aus dem ersten Säure-Härte-/Weichheitsindex und dem ersten Liganden-Härte-/Weichheitsindex positiv ist und ein Produkt aus dem zweiten Säure-Härte-/Weichheitsindex und dem ersten Liganden-Härte-/Weichheitsindex negativ ist, wobei das Ätzmittel ein oxidiertes Metallion ist.
  • Bei einigen Ausführungsformen des Verfahrens ist das Azol eine fünfgliedrige heterocyclische Verbindung, die eine Mehrzahl von Stickstoffatomen enthält. Bei einigen Ausführungsformen des Verfahrens ist die fünfgliedrige heterocyclische Verbindung eine Pirazolverbindung, die Methylpyrazol umfasst. Bei einigen Ausführungsformen des Verfahrens ist die fünfgliedrige heterocyclische Verbindung eine Imidazolverbindung, die Methylimidazol umfasst. Bei einigen Ausführungsformen des Verfahrens ist die fünfgliedrige heterocyclische Verbindung eine Triazolverbindung, die Benzotriazol umfasst. Bei einigen Ausführungsformen des Verfahrens ist die fünfgliedrige heterocyclische Verbindung eine Tetrazolverbindung, die Phenyltetrazol oder Phenyl-mercaptotetrazol umfasst. Bei einigen Ausführungsformen des Verfahrens ist die fünfgliedrige heterocyclische Verbindung eine Pentazolverbindung, die Pentazol (HN5) umfasst. Bei einigen Ausführungsformen des Verfahrens weist das Die-Verbindungselement Folgendes auf: eine erste leitfähige Schicht mit dem ersten leitfähigen Material; eine zweite leitfähige Schicht auf der ersten leitfähigen Schicht, wobei die zweite leitfähige Schicht ein drittes leitfähiges Material aufweist, wobei das dritte leitfähige Material eine Lewis-Säure mit einem dritten Säure-Härte-/Weichheitsindex ist, wobei ein Produkt aus dem dritten Säure-Härte-/Weichheitsindex und dem ersten Liganden-Härte-/Weichheitsindex negativ ist, wobei durch das Ätzen des aufschmelzbaren Verbindungselements eine erste Breite der ersten leitfähigen Schicht um einen Betrag von 0,05 % bis 30 % reduziert wird, aber eine zweite Breite der zweiten leitfähigen Schicht nicht reduziert wird. Bei einigen Ausführungsformen umfasst das Verfahren vor dem Ätzen des aufschmelzbaren Verbindungselements und des Die-Verbindungselements weiterhin ein Prüfen des integrierten Schaltungs-Dies. Bei einigen Ausführungsformen umfasst das Verfahren nach dem Ätzen des aufschmelzbaren Verbindungselements und des Die-Verbindungselements weiterhin ein Abscheiden einer dielektrischen Schicht auf dem Die-Verbindungselement und der Passivierungsschicht.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen eines Kontaktpads auf einem Halbleitersubstrat; Abscheiden einer Passivierungsschicht auf dem Kontaktpad und dem Halbleitersubstrat; Strukturieren einer Öffnung in der Passivierungsschicht, wodurch das Kontaktpad freigelegt wird; Plattieren eines Die-Verbindungselements in der Öffnung und auf dem Kontaktpad, wobei das Die-Verbindungselement ein erstes leitfähiges Material aufweist; Aufschmelzen eines aufschmelzbaren Verbindungselements auf dem Die-Verbindungselement; und Ätzen des aufschmelzbaren Verbindungselements und des Die-Verbindungselements mit einer Ätzlösung, um das aufschmelzbare Verbindungselement zu entfernen, wobei die Ätzlösung ein Ätzmittel und ein Schutzmittel aufweist, wobei das Schutzmittel eine fünfgliedrige heterocyclische Verbindung ist, die eine Mehrzahl von aktiven Stellen zum Bonden an das erste leitfähige Material enthält.
  • Bei einigen Ausführungsformen des Verfahrens umfasst das Ätzen des aufschmelzbaren Verbindungselements und des Die-Verbindungselements ein Tauchen des aufschmelzbaren Verbindungselements und des Die-Verbindungselements in ein Bad mit der Ätzlösung. Bei einigen Ausführungsformen des Verfahrens umfasst das Ätzen des aufschmelzbaren Verbindungselements und des Die-Verbindungselements ein Sprühen der
  • Ätzlösung auf das aufschmelzbare Verbindungselement und das Die-Verbindungselement. Bei einigen Ausführungsformen des Verfahrens umfasst das Sprühen der Ätzlösung ein Drehen des Halbleitersubstrats mit einer Drehzahl von 100 U/min bis etwa 3000 U/min, während die Ätzlösung mit einem Durchsatz von 0,2 l/min bis 2 l/min über das Halbleitersubstrat fließen gelassen wird. Bei einigen Ausführungsformen des Verfahrens umfasst das Ätzen des aufschmelzbaren Verbindungselements und des Die-Verbindungselements ein Ätzen des aufschmelzbaren Verbindungselements und des Die-Verbindungselements bei einer Temperatur von 5 °C bis 50 °C für eine Dauer von 0,1 min bis 120 min. Bei einigen Ausführungsformen des Verfahrens enthält die Ätzlösung das Schutzmittel in einer Konzentration von 0,0001 % bis 2 %, das Ätzmittel in einer Konzentration von 0,1 % bis 20 % und ein Lösungsmittel in einer Konzentration von 0,5 % bis 50 %. Bei einigen Ausführungsformen des Verfahrens ist das Ätzmittel Eisen(III)-oxid oder Kupfer(II)-oxid, und das Lösungsmittel ist Salpetersäure oder Schwefelsäure.
  • Bei einer Ausführungsform weist eine Vorrichtung Folgendes auf: ein Halbleitersubstrat; ein Kontaktpad auf dem Halbleitersubstrat; eine Passivierungsschicht auf dem Kontaktpad und dem Halbleitersubstrat; ein Die-Verbindungselement, das sich durch die Passivierungsschicht erstreckt, wobei das Die-Verbindungselement physisch und elektrisch mit dem Kontaktpad verbunden ist und ein erstes leitfähiges Material aufweist, wobei das erste leitfähige Material eine Lewis-Säure mit einem ersten Säure-Härte-/Weichheitsindex ist; eine dielektrische Schicht auf dem Die-Verbindungselement und der Passivierungsschicht; und eine Schutzschicht, die zwischen der dielektrischen Schicht und dem Die-Verbindungselement angeordnet ist, wobei die Schutzschicht das Die-Verbindungselement umschließt und einen Koordinationskomplex aus dem ersten leitfähigen Material und einem Azol aufweist, wobei das Azol eine Lewis-Base mit einem ersten Liganden-Härte-/Weichheitsindex ist, wobei ein Produkt aus dem ersten Säure-Härte-/Weichheitsindex und dem ersten Liganden-Härte-/Weichheitsindex positiv ist, wobei die Schutzschicht eine Dicke von 1 Ä bis 100 Å hat.
  • Bei einigen Ausführungsformen der Vorrichtung weist das Die-Verbindungselement einen äußeren Bereich mit einer Verbindung aus dem ersten leitfähigen Material und dem Koordinationskomplex und einen inneren Bereich ohne den Koordinationskomplex auf. Die Schutzschicht der Vorrichtung hat eine Dicke von 1 Ä bis 100 Å.

Claims (18)

  1. Verfahren mit den folgenden Schritten: Erhalten eines integrierten Schaltungs-Dies (50), wobei der integrierte Schaltungs-Die (50) Folgendes aufweist: ein Kontaktpad (56) auf einem Halbleitersubstrat (52), eine Passivierungsschicht (58) auf dem Kontaktpad (56) und dem Halbleitersubstrat (52), ein Die-Verbindungselement (60), das sich durch die Passivierungsschicht (58) erstreckt, wobei das Die-Verbindungselement (60) physisch und elektrisch mit dem Kontaktpad (56) verbunden ist und ein erstes leitfähiges Material aufweist, wobei das erste leitfähige Material eine Lewis-Säure mit einem ersten Säure-Härte-/Weichheitsindex ist, und ein aufschmelzbares Verbindungselement (70) auf dem Die-Verbindungselement (60), wobei das aufschmelzbare Verbindungselement (70) ein zweites leitfähiges Material aufweist, wobei das zweite leitfähige Material eine Lewis-Säure mit einem zweiten Säure-Härte-/Weichheitsindex ist; und Ätzen des aufschmelzbaren Verbindungselements (70) und des Die-Verbindungselements (60) mit einer Ätzlösung, die ein Schutzmittel für das erste leitfähige Material und ein Ätzmittel für das zweite leitfähige Material aufweist, wobei das Schutzmittel ein Azol ist, wobei das Azol eine Lewis-Base mit einem ersten Liganden-Härte-/Weichheitsindex ist, wobei ein Produkt aus dem ersten Säure-Härte-/Weichheitsindex und dem ersten Liganden-Härte-/Weichheitsindex positiv ist und ein Produkt aus dem zweiten Säure-Härte-/Weichheitsindex und dem ersten Liganden-Härte-/Weichheitsindex negativ ist, wobei das Ätzmittel ein oxidiertes Metallion ist.
  2. Verfahren nach Anspruch 1, wobei das Azol eine fünfgliedrige heterocyclische Verbindung ist, die eine Mehrzahl von Stickstoffatomen enthält.
  3. Verfahren nach Anspruch 2, wobei die fünfgliedrige heterocyclische Verbindung eine Pirazolverbindung ist, die Methylpyrazol umfasst.
  4. Verfahren nach Anspruch 2, wobei die fünfgliedrige heterocyclische Verbindung eine Imidazolverbindung ist, die Methylimidazol umfasst.
  5. Verfahren nach Anspruch 2, wobei die fünfgliedrige heterocyclische Verbindung eine Triazolverbindung ist, die Benzotriazol umfasst.
  6. Verfahren nach Anspruch 2, wobei die fünfgliedrige heterocyclische Verbindung eine Tetrazolverbindung ist, die Phenyltetrazol oder Phenyl-mercaptotetrazol umfasst.
  7. Verfahren nach Anspruch 2, wobei die fünfgliedrige heterocyclische Verbindung eine Pentazolverbindung ist, die Pentazol (HN5) umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Die-Verbindungselement (60) Folgendes aufweist: eine erste leitfähige Schicht (68A) mit dem ersten leitfähigen Material; und eine zweite leitfähige Schicht (68B) auf der ersten leitfähigen Schicht (68A), wobei die zweite leitfähige Schicht (68B) ein drittes leitfähiges Material aufweist, wobei das dritte leitfähige Material eine Lewis-Säure mit einem dritten Säure-Härte-/Weichheitsindex ist, wobei ein Produkt aus dem dritten Säure-Härte-/Weichheitsindex und dem ersten Liganden-Härte-/Weichheitsindex negativ ist, und durch das Ätzen des aufschmelzbaren Verbindungselements (70) eine erste Breite der ersten leitfähigen Schicht (68A) um einen Betrag von 0,05 % bis 30 % reduziert wird, während eine zweite Breite der zweiten leitfähigen Schicht (68B) nicht reduziert wird.
  9. Verfahren nach einem der vorhergehenden Ansprüche, das vor dem Ätzen des aufschmelzbaren Verbindungselements (70) und des Die-Verbindungselements (60) weiterhin ein Prüfen des integrierten Schaltungs-Dies (50) umfasst.
  10. Verfahren nach einem der vorhergehenden Ansprüche, das nach dem Ätzen des aufschmelzbaren Verbindungselements (70) und des Die-Verbindungselements (60) weiterhin ein Abscheiden einer dielektrischen Schicht (78) auf dem Die-Verbindungselement (60) und der Passivierungsschicht (58) umfasst.
  11. Verfahren mit den folgenden Schritten: Herstellen eines Kontaktpads (56) auf einem Halbleitersubstrat (52); Abscheiden einer Passivierungsschicht (58) auf dem Kontaktpad (56) und dem Halbleitersubstrat (52); Strukturieren einer Öffnung (62) in der Passivierungsschicht (58), wodurch das Kontaktpad (56) freigelegt wird; Plattieren eines Die-Verbindungselements (60) in der Öffnung (62) und auf dem Kontaktpad (56), wobei das Die-Verbindungselement (60) ein erstes leitfähiges Material aufweist; Aufschmelzen eines aufschmelzbaren Verbindungselements (70) auf dem Die-Verbindungselement (60); und Ätzen des aufschmelzbaren Verbindungselements (70) und des Die-Verbindungselements (60) mit einer Ätzlösung, um das aufschmelzbare Verbindungselement (70) zu entfernen, wobei die Ätzlösung ein Ätzmittel und ein Schutzmittel aufweist, wobei das Schutzmittel eine fünfgliedrige heterocyclische Verbindung ist, die eine Mehrzahl von aktiven Stellen zum Bonden an das erste leitfähige Material enthält.
  12. Verfahren nach Anspruch 11, wobei das Ätzen des aufschmelzbaren Verbindungselements (70) und des Die-Verbindungselements (60) ein Tauchen des aufschmelzbaren Verbindungselements (70) und des Die-Verbindungselements (60) in ein Bad mit der Ätzlösung umfasst.
  13. Verfahren nach Anspruch 11, wobei das Ätzen des aufschmelzbaren Verbindungselements (70) und des Die-Verbindungselements (60) ein Sprühen der Ätzlösung auf das aufschmelzbare Verbindungselement (70) und das Die-Verbindungselement (60) umfasst.
  14. Verfahren nach Anspruch 13, wobei das Sprühen der Ätzlösung ein Drehen des Halbleitersubstrats (52) mit einer Drehzahl von 100 U/min bis 3000 U/min umfasst, während die Ätzlösung mit einem Durchsatz von 0,2 l/min bis 2 l/min über das Halbleitersubstrat (52) fließen gelassen wird.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei das Ätzen des aufschmelzbaren Verbindungselements (70) und des Die-Verbindungselements (60) das Ätzen bei einer Temperatur von 5 °C bis 50 °C für eine Dauer von 0,1 min bis 120 min umfasst.
  16. Verfahren nach einem der Ansprüche 11 bis 15, wobei die Ätzlösung das Schutzmittel in einer Konzentration von 0,0001 % bis 2 % enthält, das Ätzmittel in einer Konzentration von 0,1 % bis 20 % enthält und ein Lösungsmittel in einer Konzentration von 0,5 % bis 50 % enthält.
  17. Verfahren nach Anspruch 16, wobei das Ätzmittel Eisen(III)-oxid oder Kupfer(II)-oxid ist und das Lösungsmittel Salpetersäure oder Schwefelsäure ist.
  18. Vorrichtung mit: einem Halbleitersubstrat (52); einem Kontaktpad (56) auf dem Halbleitersubstrat (52); einer Passivierungsschicht (58) auf dem Kontaktpad (56) und dem Halbleitersubstrat (52); einem Die-Verbindungselement (60), das sich durch die Passivierungsschicht (58) erstreckt, wobei das Die-Verbindungselement (60) physisch und elektrisch mit dem Kontaktpad (56) verbunden ist und ein erstes leitfähiges Material aufweist, wobei das erste leitfähige Material eine Lewis-Säure mit einem ersten Säure-Härte-/Weichheitsindex ist; einer dielektrischen Schicht (78) auf dem Die-Verbindungselement (60) und der Passivierungsschicht (58); und einer Schutzschicht (76), die zwischen der dielektrischen Schicht (78) und dem Die-Verbindungselement (60) angeordnet ist, wobei die Schutzschicht (76) das Die-Verbindungselement (60) umschließt und einen Koordinationskomplex aus dem ersten leitfähigen Material und einem Azol aufweist, wobei das Azol eine Lewis-Base mit einem ersten Liganden-Härte-/Weichheitsindex ist, wobei ein Produkt aus dem ersten Säure-Härte-/Weichheitsindex und dem ersten Liganden-Härte-/Weichheitsindex positiv ist, wobei die Schutzschicht (76) eine Dicke von 1 Å bis 100 Å hat.
DE102019129834.2A 2019-10-31 2019-11-06 Integriertes schaltungs-package und verfahren Active DE102019129834B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/670,277 US11121106B2 (en) 2019-10-31 2019-10-31 Integrated circuit package and method
US16/670,277 2019-10-31

Publications (2)

Publication Number Publication Date
DE102019129834A1 DE102019129834A1 (de) 2021-05-06
DE102019129834B4 true DE102019129834B4 (de) 2023-07-06

Family

ID=75485843

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019129834.2A Active DE102019129834B4 (de) 2019-10-31 2019-11-06 Integriertes schaltungs-package und verfahren

Country Status (5)

Country Link
US (1) US11121106B2 (de)
KR (1) KR102333511B1 (de)
CN (1) CN112750706B (de)
DE (1) DE102019129834B4 (de)
TW (1) TWI737254B (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11646292B2 (en) * 2021-10-08 2023-05-09 Nanya Technology Corporation Method for fabricating semiconductor device with re-fill layer
CN116759389A (zh) * 2023-08-16 2023-09-15 长电集成电路(绍兴)有限公司 模拟封装模块及其制备方法、芯片封装结构的制备方法
CN116759390A (zh) * 2023-08-16 2023-09-15 长电集成电路(绍兴)有限公司 一种模拟芯片及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030082913A1 (en) 2001-10-26 2003-05-01 Intel Corporation Etchant formulation for selectively removing thin films in the presence of copper, tin, and lead
US20050070110A1 (en) 2002-10-30 2005-03-31 Hiizu Ohtorii Etching solution, etching method and method for manufacturing semiconductor device
US20120007230A1 (en) 2010-07-08 2012-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive bump for semiconductor substrate and method of manufacture
US20160053384A1 (en) 2013-04-12 2016-02-25 Mitsubishi Gas Chemicalcompany, Inc. Liquid composition used in etching copper - and titanium - containing multilayer film, etching method in which said composition is used, method for manufacturing multilayer-film wiring, and substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7517798B2 (en) * 2005-09-01 2009-04-14 Micron Technology, Inc. Methods for forming through-wafer interconnects and structures resulting therefrom
US8395191B2 (en) * 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US9484319B2 (en) * 2011-12-23 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming extended semiconductor device with fan-out interconnect structure to reduce complexity of substrate
US9659857B2 (en) * 2013-12-13 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method making the same
US10163661B2 (en) * 2015-06-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10529576B2 (en) * 2017-08-17 2020-01-07 Semiconductor Components Industries, Llc Multi-faced molded semiconductor package and related methods
US10304700B2 (en) * 2015-10-20 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10026707B2 (en) * 2016-09-23 2018-07-17 Microchip Technology Incorportated Wafer level package and method
US10529672B2 (en) * 2017-08-31 2020-01-07 Stmicroelectronics, Inc. Package with interlocking leads and manufacturing the same
US10784203B2 (en) * 2017-11-15 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030082913A1 (en) 2001-10-26 2003-05-01 Intel Corporation Etchant formulation for selectively removing thin films in the presence of copper, tin, and lead
US20050070110A1 (en) 2002-10-30 2005-03-31 Hiizu Ohtorii Etching solution, etching method and method for manufacturing semiconductor device
US20120007230A1 (en) 2010-07-08 2012-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive bump for semiconductor substrate and method of manufacture
US20160053384A1 (en) 2013-04-12 2016-02-25 Mitsubishi Gas Chemicalcompany, Inc. Liquid composition used in etching copper - and titanium - containing multilayer film, etching method in which said composition is used, method for manufacturing multilayer-film wiring, and substrate

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
XU et al., ACS Omega, Vol. 2, 2017, No. 10, S. 7185–7193
XU, Huifang ; XU, David C. ; WANG, Yifeng: Natural indices for the chemical hardness/softness of metal cations and ligands. In: ACS Omega, Vol. 2, 2017, No. 10, S. 7185-7193. - ISSN 2470-1343. DOI: 10.1021/acsomega.7b01039. URL: https://pubs.acs.org/doi/pdf/10.1021/acsomega.7b01039 [abgerufen am 2019-12-06]

Also Published As

Publication number Publication date
KR102333511B1 (ko) 2021-12-01
US11121106B2 (en) 2021-09-14
DE102019129834A1 (de) 2021-05-06
CN112750706A (zh) 2021-05-04
TW202119509A (zh) 2021-05-16
US20210134749A1 (en) 2021-05-06
CN112750706B (zh) 2024-05-07
TWI737254B (zh) 2021-08-21
KR20210053125A (ko) 2021-05-11

Similar Documents

Publication Publication Date Title
DE102017117815B4 (de) Struktur eines Halbleitergehäuses und Herstellungsverfahren
DE102019103729B4 (de) Halbleiter-package und verfahren
DE102020104147B4 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102019118492B4 (de) Eingebettete Spannungsreglerstruktur und Verfahren zum Bilden derselben und Verfahren zum Betrieb derselben
DE102019129834B4 (de) Integriertes schaltungs-package und verfahren
DE102021113639B3 (de) Integriertes schaltungs-package und verfahren zum bilden desselben
DE102021102836A1 (de) Integriertes schaltungspackage und verfahren
DE102020113988B4 (de) Integrierter-schaltkreis-package und verfahren
DE102020119295A1 (de) Halbleiterbauelemente und verfahren zur herstellung
DE102018124848A1 (de) Package-Struktur und Verfahren
DE102020124229A1 (de) Halbleitervorrichtung und verfahren
DE102019114984B4 (de) Package für integrierte schaltungen und verfahren
DE102019114074A1 (de) Integriertes-schaltkreis-package und verfahren
DE102021119243A1 (de) Geformte dies in halbleiterpackages und deren herstellungsverfahren
DE102020108481B4 (de) Halbleiter-Die-Package und Herstellungsverfahren
DE102021102227A1 (de) Wärmeableitung bei Halbleiter-Packages und Verfahren zum Ausbilden derselben
DE102021103541A1 (de) Ic-package und verfahren
DE102020131125A1 (de) Halbleiterpaket und Verfahren zum Herstellen desselben
DE102018127314B4 (de) Integriertes Schaltkreis-Package und Verfahren
DE102023100773A1 (de) Integriertes schaltungs-package und verfahren
DE102017102534B4 (de) Umverteilungsschichten in Halbleiter-Packages und Verfahren zu deren Herstellung
DE102020116106B4 (de) Halbleitervorrichtungen und herstellungsverfahren
DE102018105052B4 (de) Halbleiter-Package und Verfahren
DE102018108409B4 (de) Integrierte schaltkreis-packages und verfahren zu deren herstellung
DE102021101329A1 (de) Halbleitervorrichtungen und verfahren zur herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final