CN117199055A - 封装结构及其制作方法、半导体器件 - Google Patents

封装结构及其制作方法、半导体器件 Download PDF

Info

Publication number
CN117199055A
CN117199055A CN202210620813.5A CN202210620813A CN117199055A CN 117199055 A CN117199055 A CN 117199055A CN 202210620813 A CN202210620813 A CN 202210620813A CN 117199055 A CN117199055 A CN 117199055A
Authority
CN
China
Prior art keywords
pad
layer
pads
semiconductor functional
package structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210620813.5A
Other languages
English (en)
Inventor
田凯
李红文
陈亮
姜伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202210620813.5A priority Critical patent/CN117199055A/zh
Priority to PCT/CN2022/102504 priority patent/WO2023231121A1/zh
Priority to EP22925224.2A priority patent/EP4307370A4/en
Priority to TW111141327A priority patent/TWI857381B/zh
Priority to US18/152,494 priority patent/US20230395543A1/en
Publication of CN117199055A publication Critical patent/CN117199055A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开实施例提出了一种封装结构及其制作方法、半导体器件，封装结构包括：具有多个过孔的隔离层，过孔暴露部分互连层，互连层设置在半导体功能结构的表面；N个第一衬垫；每一第一衬垫由一个过孔暴露的互连层构成；N为大于1的正整数；N个重布线层，每一重布线层覆盖隔离层并与N个第一衬垫中一相应第一衬垫电连接；第一绝缘层，覆盖且暴露出每一重布线层的部分区域；至少部分重布线层被暴露出的部分区域包括第二衬垫和第三衬垫；每一第二衬垫的中心点相对于对应的第一衬垫的中心点的偏移方向和偏移距离均相等；第一衬垫和第二衬垫分别用于半导体功能结构处于不同运行速度时的测试，第三衬垫用于执行与第二衬垫测试的内容对应的功能交互。

Description

封装结构及其制作方法、半导体器件
技术领域
本公开涉及半导体技术领域，涉及但不限于一种封装结构及其制作方法、半导体器件。
背景技术
随着电子设备普及率快速提升、电子设备市场的蓬勃发展，越来越要求电子产品在具有高性能、多功能、高可靠性以及便捷性的同时要向着小型化、薄型化的方向演进。这样的需求对半导体器件的封装提出了更好、更轻、更薄、封装密度更高、更好的电性能和热性能、更高的可靠性以及更高的性价比要求。
为保证半导体器件的性能满足对应要求，需要在封装结构上制备用于测试和执行功能交互的端口。
发明内容
基于此，为解决相关技术问题中的一个或多个，本公开实施例提出了一种封装结构及其制作方法、半导体器件。
根据本公开实施例的一方面，提供一种封装结构，包括：
具有多个过孔的隔离层，所述隔离层覆盖互连层表面，所述过孔暴露部分所述互连层，所述互连层设置在半导体功能结构的表面；
N个第一衬垫；每一第一衬垫由一个所述过孔暴露的所述互连层构成；所述N为大于1的正整数；
N个重布线层，每一重布线层覆盖所述隔离层并与所述N个第一衬垫中一相应所述第一衬垫电连接；
第一绝缘层，覆盖且暴露出每一所述重布线层的部分区域；
至少部分所述重布线层被暴露出的部分区域包括第二衬垫和第三衬垫；其中，每一所述第二衬垫的中心点相对于对应的所述第一衬垫的中心点的偏移方向和偏移距离均相等；所述第一衬垫和第二衬垫分别用于所述半导体功能结构处于不同运行速度时的测试，所述第三衬垫用于执行与所述第二衬垫测试的内容对应的功能交互。
上述方案中，N个所述第一衬垫均沿第一方向并列设置在靠近所述半导体功能结构第一边缘的位置处；
至少部分所述第二衬垫与对应的所述第三衬垫均沿第二方向并列设置，所述第二方向与所述第一方向垂直。
上述方案中，每一所述第二衬垫的中心点在所述互连层所在平面的正投影相对于对应的所述第一衬垫的中心点向所述第二方向偏移第一距离。
上述方案中，所述重布线层在所述互连层所在平面的正投影的形状包括长条状。
上述方案中，部分所述第一衬垫沿第一方向并列设置在靠近所述半导体功能结构第一边缘的位置处；部分所述第二衬垫与对应的所述第三衬垫沿第二方向并列设置，所述第二方向与所述第一方向垂直；
剩余部分所述第一衬垫沿所述第二方向并列设置在靠近所述半导体功能结构第二边缘的位置处，所述第一边缘与所述第二边缘为所述半导体功能结构相对的两个边缘；剩余所述第一衬垫对应的所述第二衬垫与所述第三衬垫沿所述第一方向并列设置。
上述方案中，所述第二衬垫的中心点在所述互连层所在平面的正投影相对于对应的所述第一衬垫的中心点向第三方向偏移第二距离，所述第三方向相对于所述第一方向的夹角为45°或135°。
上述方案中，每一所述第一衬垫的形状包括长条状，部分所述重布线层在所述互连层所在平面的正投影的形状均包括L型，另一部分所述重布线层在所述互连层所在平面的正投影的形状均包括Z型。
上述方案中，所述第二衬垫位于所述重布线层中靠近所述第一衬垫的一端，所述第三衬垫位于所述重布线层中远离所述第一衬垫的一端。
上述方案中，所述重布线层与对应的所述第一衬垫直接接触；
或者，所述封装结构还包括：导电柱，位于所述重布线层与对应的所述第一衬垫之间，所述重布线层通过所述导电柱与所述互连层导电连接。
上述方案中，所述封装结构包括所述导电柱，所述导电柱在所述互连层所在平面的正投影与所述第一衬垫重叠，且所述导电柱在所述互连层所在平面的正投影与所述第二衬垫及第三衬垫在所述互连层所在平面的正投影不重叠。
上述方案中，所述重布线层与对应的所述第一衬垫直接接触，所述封装结构还包括：
第二绝缘层，位于每一所述重布线层围成的凹槽内；所述第二绝缘层的材料的硬度小于所述重布线层的材料的硬度。
根据本公开实施例的另一方面，提供了一种半导体器件，包括：半导体功能结构及如本公开上述实施例中任一项所述的封装结构。
上述方案中，所述半导体器件还包括：
基板；
多个堆叠设置的裸片；每一所述裸片包括半导体功能结构及位于所述半导体功能结构上的封装结构；
每一裸片通过所述封装结构中的第三衬垫上的引线电连接到所述基板上。
根据本公开实施例的又一方面，提供了一种封装结构的制作方法，包括：
提供半导体功能结构，所述半导体功能结构的表面设置有互连层；
形成具有多个过孔的隔离层，所述隔离层覆盖互连层表面，所述过孔暴露部分所述互连层，每一所述过孔暴露的部分所述互连层作为一个第一衬垫，形成N个第一衬垫；所述第一衬垫用于进行第一类测试；所述N为大于1的正整数；
在完成所述第一类测试后，在所述N个第一衬垫及所述隔离层上形成N个重布线层，每一重布线层覆盖所述隔离层并与所述N个第一衬垫中一相应所述第一衬垫电连接；
形成覆盖且暴露出部分所述重布线层的第一绝缘层，被暴露的部分所述重布线层作为第二衬垫和第三衬垫；其中，每一所述第二衬垫的中心点相对于对应的所述第一衬垫的中心点的偏移方向和偏移距离均相等；所述第二衬垫用于进行第二类测试，所述第三衬垫用于执行与所述第二类测试的内容对应的功能交互；所述半导体功能结构在进行所述第一类测试时的运行速度低于在进行所述第二类测试时的运行速度。
本公开各实施例中，通过在顶层金属层中设置N个第一衬垫，用于对所述半导体功能结构执行处于第一种运行速度时的测试；在第一种运行速度时的测试完成后，在第一衬垫上的重布线层中设置与第一衬垫一一对应的第二衬垫，用于对所述半导体功能结构执行处于第二种运行速度时的测试；其中，通过将每一第二衬垫的中心点设置为相对于对应的第一衬垫的中心点偏移相同的方向和偏移相等的距离，使得N个第一衬垫和N个第二衬垫保持完全相同的相对位置；如此，可以通过同一套探针卡来实现上述两种不同运行速度的测试，相较于使用两套探针卡分别进行测试，可以节省测试成本和测试时间，进而降低生产周期和制造成本。
附图说明
图1为本公开实施例中提供的一种封装结构的剖面示意图；
图2a为本公开实施例中提供的另一种封装结构的剖面示意图；
图2b为本公开实施例中提供的一种具有导电柱的封装结构的剖面示意图；
图3a为本公开实施例中提供的一种单排第一衬垫和单排第二衬垫的相对位置示意图；
图3b为图3a中部分区域的放大图；
图4a-图4c为本公开实施例中提供的T型排布的第一衬垫和T型排布的第二衬垫的相对位置示意图；
图5为本公开实施例中提供的一种封装结构的制造方法的流程示意图；
图6a-6d为本公开实施例中提供的一种封装结构的制造过程的示意图。
附图标记说明
101-顶层金属层；102-第一类衬垫；103-重布线层；104-第二类衬垫；105-第三类衬垫；200-半导体功能结构；201-半导体功能层；202-互连层；203-隔离层；204-过孔；205-第一衬垫；206-重布线层；207-导电柱；208-第一绝缘层；209-凹槽；210-第二绝缘层；211-第二衬垫；212-第三衬垫；600-半导体功能结构；601-半导体功能层；602-互连层；603-隔离层；604-过孔；605-第一衬垫；606-重布线层；608-第一绝缘层；609-凹槽；610-第二绝缘层；611-第二衬垫；612-第三衬垫。
在上述附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开各实施例。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
在本公开实施例中，术语“A与B相连”包含A、B两者直接接触的情形，或者A和B通过中间导电结构间接接触的情形。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在结构的下方表面或上方表面上延伸，其面积可以小于等于所在的延伸表面。需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
本公开实施例涉及的半导体功能结构是将被用于后续制程以形成最终的半导体器件的一部分，是实现半导体器件的主要功能的核心部分。这里，所述最终的半导体器件可以包括但不限于存储器。
在半导体器件如，动态随机存取存储器(DRAM，Dynamic Random Access Memory)的封装结构的设计中，衬垫(还可以被称为焊盘，英文表达为PAD)有两种设置方式：一种是顶层金属开窗的方式；另一种是重布线层(RDL，Redistribution Layer)开窗的方式。
所述顶层金属开窗是指在半导体功能结构的顶层金属层上形成钝化层(Passivation)或绝缘层，以保护半导体功能结构不被破坏；然后，在所述钝化层或绝缘层上形成开窗区域，以暴露部分顶层金属层，形成衬垫。其中，可以在该衬垫上进行探针卡扎针测试，以实现对半导体功能结构的电学性能的测试；也可以在该衬垫上进行键合线(Bonding wire)的引出，以实现对半导体功能结构的电引出。
所述重布线层开窗是指在半导体功能结构的顶层金属层上形成重布线层，在重布线层上形成钝化层或绝缘层，然后，在所述钝化层或绝缘层上形成开窗区域，以暴露出部分重布线层，形成并列设置的两个衬垫。其中，该两个衬垫中的一个用于进行探针卡扎针测试，另一个用于在该衬垫上进行键合线的引出。这里，重布线层在半导体器件中可以起到调整衬垫位置的作用，还能起到增强电源地的供电网络的作用。
可以理解的是，顶层金属层比较薄，且下面有垫片结构，能够支持在同一片开窗的金属区域上，先经过探针卡扎针测试，再到封装厂进行键合线封装，而不影响封装打线的成品率；重布线层的材料一般也是金属，重布线层相较于顶层金属层比较厚，经过探针卡扎针会有比较深且表面粗糙的针痕，这个针痕会影响封装打线的成品率，因此重布线层中用于测试和用于引出键合线的衬垫需要分开。封装结构中无论采用上述哪种开窗方式对半导体器件的功能并没有太大的影响，重布线层开窗有利于性能的提升，但需要增加生产周期和生产成本。
相关技术中，一般会根据半导体器件的实际需求选择以上两种开窗方式中的一种来设计封装结构。然而，实际应用中，在半导体器件的生产过程中，需求并不是单一的，经常存在多需求的情况。以下给出几种多需求的示例：
示例性的，在半导体器件(或称为“产品”)量产化之前，有较长的功能调试过程，在该调试过程中，测试是在半导体功能结构运行速度较低的情况下完成的，此时，仅需要采用顶层金属开窗方式，即可以完成对半导体功能结构的封装、测试。而在产品的制程工艺成熟后，需要测试半导体功能结构在高速运行下的状态时，则需要采用重布线层开窗方式进行封装测试。
示例性的，在半导体功能结构自身具有不同的功能需求时，同一半导体功能结构根据需求不同可以分为标准等级测试和高级等级测试，不同测试等级对半导体功能结构的开窗方式的需求也不同，在对半导体功能结构进行标准等级测试时，可以采用顶层金属开窗的方式进行封装、测试，重布线层的作用并不明显；在对半导体功能结构进行高级等级测试时，需要采用重布线层开窗的方式进行封装、测试，以提升产品性能。
基于此，本公开实施例提供了一种封装结构，参考图1，所述封装结构中包括顶层金属开窗方式和重布线层开窗方式；其中，顶层金属开窗方式中，在顶层金属层101中设置有第一类衬垫102；该第一类衬垫102可以用于执行低速测试和引出键合线；重布线层开窗方式中，在重布线层103中设置有两类衬垫(第二类衬垫104和第三类衬垫105)，第二类衬垫104用于执行高速测试，第三类衬垫105用于引出键合线。如此，本公开实施例中，以兼容两种类型测试(低速测试和高速测试)的封装结构，满足半导体功能结构在不同制程阶段进行不同类型的测试的需求，提高了测试的灵活性，降低了生产周期和制造成本。
这里，在利用第一类衬垫102执行低速测试时，测试探针卡需要同时打在所有第一类衬垫102的中心点上，在利用第二类衬垫104执行高速测试时，测试探针卡需要同时打在所有第二类衬垫104的中心点上。然而，从图1可以看出第一类衬垫102和第二衬垫104处于封装结构不同的层，不同层中的各第一类衬垫102和各第二衬垫104的相对位置不同。这样，为了满足低速测试和高速测试的需求，不得不制作两套测试探针卡，而制作两套测试探针卡将大大的增加测试成本和测试时间。
基于此，本公开实施例中又提供了一种封装结构及其制作方法以及半导体器件，其中，所述封装结构，包括：具有多个过孔的隔离层，所述隔离层覆盖互连层表面，所述过孔暴露部分所述互连层，所述互连层设置在半导体功能结构的表面；N个第一衬垫；每一第一衬垫由一个所述过孔暴露的所述互连层构成；所述N为大于1的正整数；N个重布线层，每一重布线层覆盖所述隔离层并与所述N个第一衬垫中一相应所述第一衬垫电连接；第一绝缘层，覆盖且暴露出每一所述重布线层的部分区域；至少部分所述重布线层被暴露出的部分区域包括第二衬垫和第三衬垫；其中，每一所述第二衬垫的中心点相对于对应的所述第一衬垫的中心点的偏移方向和偏移距离均相等；所述第一衬垫和第二衬垫分别用于所述半导体功能结构处于不同运行速度时的测试，所述第三衬垫用于执行与所述第二衬垫测试的内容对应的功能交互。
这里，参考图2a，所述封装结构包括：
基底(图2a中未示出)，所述基底的组成材料可以包括硅(Si)、锗(Ge)、锗化硅(SiGe)、绝缘体上硅(Silicon on Insulator，SOI)或者绝缘体上锗(Germanium onInsulator，GOI)。
半导体功能结构200，所述半导体功能结构200位于基底上；具体地，所述半导体功能结构200包括半导体功能层201和位于所述半导体功能层201表面上的互连层202，根据实际需求，在所述半导体功能层201中可以设置多种功能结构；相应地，所述互连层202用于将半导体功能层201中功能结构的电信号引出，以运行所述功能结构。在一些实施例中，互连层202包括顶层金属层，顶层金属层不仅用于将功能结构的电信号引出，还用于支撑半导体功能结构200。
需要说明的是，后续制程中形成的重布线层连接的任何信号都均连接于所述互连层202，即保证在没有重布线层的情况下，半导体功能结构20的功能是完整的。图2a中展示的是互连层202被去除部分后的某一截面的剖面效果图，实际应用中，互连层中的各部分并不是截断的，而是互连的，即在其他截面上，互连层中的各部分可能是连续的。
隔离层203，覆盖互连层202表面，用于在部分区域隔离互连层202和后续形成的重布线层205。隔离层203中设置有过孔204，过孔204暴露部分互连层202。其中，过孔204的形状可以是圆柱形，也可以是倒梯形，或者是任何合适的形状；隔离层203的组成材料包括但不限于正硅酸乙酯(TEOS)。
由一个所述过孔204暴露的所述互连层202构成的第一衬垫205；隔离层203内可包含多个过孔204，从而形成多个被过孔204暴露的所述第一衬垫205。这里，所述第一衬垫205一方面可以用于进行第一类测试；另一方面还可以用于执行与所述第一类测试的内容对应的功能交互。示例性的，所述第一类测试可以理解为对半导体功能结构执行较低运行速度时的一些测试。需要说明的是，在存储器中，所述运行速度指的是存储器的读写速度。所述执行与所述第一类测试的内容对应的功能交互可以理解为在第一衬垫上引出键合线。也就是说，在执行第一类测试时，第一衬垫205可以用于与探针卡接触，且探针卡中的多个探针与N个第一衬垫一一对应，以实现互连层与其他测试系统的电连接。
参考图2a，位于所述隔离层203表面上和所述过孔204内的重布线层206。这里，重布线层206覆盖所述隔离层203；并且，重布线层206与对应的所述第一衬垫205直接接触。换言之，每一第一衬垫205可以作为对应的一个重布线层206与所述互连层202实现电连接的区域。
所述重布线层206的组成材料包括但不限于金属；优选地，所述重布线层206的材料为铝(Al)。
重布线层206和第一衬垫205之间既可以直接接触(参考图2a)；也可以间接接触，即在重布线层206与第一衬垫205之间设置导电材料层(参考图2b)。
在一些实施例中，所述重布线层与对应的所述第一衬垫直接接触；或者，所述封装结构还包括：导电柱207，位于所述重布线层206与对应的所述第一衬垫205之间，所述重布线层206通过所述导电柱207与所述互连层202导电连接。
所述导电柱207的组成材料可以与重布线层206的组成材料相同，也可以不同。示例性的，所述导电柱207的组成材料包括铝(Al)、铜(Cu)等。需要说明的是，所述导电柱207的高度可以小于或等于所述过孔204的深度，图2b中示出的是导电柱207的高度等于所述过孔204的深度的情况。
需要说明的是，图2b中展示的是导电柱207填充过孔204后的剖面效果图，实际应用中，导电柱207还可以是以其他形状或在其他位置设置的，或者说导电柱207的形状与过孔204的形状是互形的，即导电柱207填充满过孔204。
这里，所述导电柱207在所述互连层202所在平面的正投影与所述第一衬垫205重叠。
也就是说，导电柱207位于第一衬垫205的正上方，如此，有利于半导体功能结构200与重布线层206之间的电信号传输。
上述实施例中，同一个过孔204内的所述导电柱207的数量可以包括一个，也可以包括多个，相邻导电柱207之间被绝缘材料隔离；相应地，每一所述导电柱207对应一第一衬垫205，也就是说，当导电柱207的数量为多个时，同一过孔204的底部具有多个第一衬垫205。
可以理解的是，导电柱207的数量包括多个时，多个导电柱207均与所述重布线层206以及互连层202连接，这样，可以增加重布线层206与互连层202电连接的可靠性。换言之，在具有多个导电柱207的封装结构中，如果某一导电柱未能将重布线层206以及互连层202电性连通，则其他剩余的导电柱也可以将所述重布线层以及互连层连通，进而提高了重布线层、导电柱以及互连层之间电连接的可靠性。
可以理解的是，通过在过孔的底面积不变的情况下，设置多个第一衬垫205，有利于减小同一过孔204底部所有第一衬垫205的总面积，进而减小第一衬垫205与周边导电材料之间的寄生电容，有利于进一步优化信号传输性能。
可以理解的是，在过孔204中直接设置重布线层206，即重布线层206与第一衬垫205直接接触，或者在过孔204内仅形成一个导电柱207，可以减少形成导电柱207的工艺流程，进而可以提高工艺效率。
参考图2a，位于所述重布线层206上的第一绝缘层208。
所述第一绝缘层208覆盖重布线层206的表面，一方面可以用于隔离重布线层206与其他导电材料之间的电连接，另一方面可以用于保护重布线层206不被破坏。所述第一绝缘层208的材料包括但不限于聚酰亚胺(PI)。
需要说明的是，被暴露的部分所述互连层202上的重布线层206的厚度与隔离层203表面上的重布线层206的厚度可以相同。在一些实施例中，过孔204的径宽大于两倍重布线层206的厚度时，重布线层206覆盖过孔204的侧壁和底部，重布线层206围成有凹槽209。
在一些实施例中，参考图2a，所述重布线层与对应的所述第一衬垫直接接触，所述封装结构还包括：第二绝缘层210，位于每一所述重布线层围成的凹槽209内；所述第二绝缘层210的材料的硬度小于所述重布线层206的材料的硬度，如此，一方面可以减小封装结构的应力，增加封装结构的可靠性；另一方面相较于采用重布线层206填充凹槽208，利用第二绝缘层210材料填凹槽208可以避免产生更多的寄生电容。
在一些实施例中，第二绝缘层210可以与所述第一绝缘层208的材料相同，或者，第二绝缘层210的材料的硬度小于第一绝缘层208的材料的硬度，从而进一步降低结构应力。示例性的，所述第二绝缘层210的组成材料包括但不限于聚酰亚胺(PI)。在一些实施例中，第二绝缘层210与第一绝缘层208还可以为一体结构。
参考图2a，所述第一绝缘层208的部分区域被去除，使得N个重布线层206中至少部分所述重布线层206被暴露出的部分区域包括第二衬垫211和第三衬垫212。
这里，N个重布线层206中的每一个重布线层206中均设置一个第二衬垫211和一个第三衬垫212；换言之，N个第二衬垫211和N个第三衬垫212一一对应。第二衬垫211用于进行第二类测试，所述第三衬垫212用于执行与所述第二类测试的内容对应的功能交互。所述第二类测试可以理解为对半导体功能结构在较高运行速度时执行的一些测试。所述执行与第二类测试的内容对应的功能交互可以理解为在第三衬垫上引出键合线。
换言之，所述重布线层206用于将基于所述第一衬垫205布局的电线路径进行重新分布；这里，重新布局的电线路径更利于半导体器件进行电性测试及其功能交互。
需要说明的是，第二衬垫211与第三衬垫212之间可以是连续设置的，即第二衬垫211与第三衬垫212之间并未设置隔墙；也可以是间隔设置的，即第二衬垫211与第三衬垫212之间设置有隔墙。
这里，在第二衬垫211与第三衬垫212之间为连续设置时，可以在执行测试的过程中，避免探针出现未瞄准的情况下，隔墙对探针卡造成的损伤，从而延长了探针卡的使用寿命；同时，减少杂质的产生，从而提高了测试效率；另外，减少探针卡对隔墙的破坏，进而从整体上提高了封装结构的可靠性。
而在第二衬垫211与第三衬垫212之间设置有隔墙时，可以在执行测试的过程中，提高机台对每个衬垫的识别精度。
以下实施例中，以第二衬垫211与第三衬垫212之间设置有隔墙为例进行说明，但可以理解的是，以下关于隔墙的描述仅用于说明本发明，并不用来限制本发明的范围。
在一些实施例中，所述封装结构还包括：导电柱，所述导电柱在所述互连层所在平面的正投影与所述第二衬垫及第三衬垫在所述互连层所在平面的正投影不重叠。这样，可以增大导电柱与第二衬垫或第三衬垫之间的距离，进而减小由导电柱对第二衬垫或第三衬垫带来的应力损伤。
在一些实施例中，所述第二衬垫211位于所述重布线层206中靠近所述第一衬垫205的一端，所述第三衬垫212位于所述重布线层206中远离所述第一衬垫205的一端。
这里，在利用同一套探针执行第一类测试和第二类测试时，将第二衬垫的位置设置在与对应的第一衬垫相对较近的位置，可以减少同一套探针卡的移动距离，进而可以提高测试效率和降低错误发生的概率。
为了便于探针卡在执行第二类测试时，探针卡中的每一探针均能与第二衬垫相对应，本公开实施例中，将每一所述第二衬垫211的中心点相对于对应的所述第一衬垫205的中心点，偏移相同的方向和偏移相等距离，这样，可以使得N个第一衬垫和N个第二衬垫保持完全相同的相对位置，如此，可以使得同一套探针卡在执行第一类测试后，从第一衬垫205的中心点向一定的方向移动一定的距离后能够与全部的第二衬垫211的中心点均对准，即探针卡可以直接对全部需要测试的第二衬垫执行第二类测试，而无需更换新的探针卡。以下，通过两个示例具体说明第一衬垫和第二衬垫的位置设置方式。
在一些实施例中，N个所述第一衬垫205均沿第一方向并列设置在靠近所述半导体功能结构第一边缘的位置处；至少部分所述第二衬垫与对应的所述第三衬垫均沿第二方向并列设置，所述第二方向与所述第一方向垂直。
需要说明的是，在该应用示例中，当需要测试的点不多时，对应的第一衬垫的数量不太多，此时可以将所有的第一衬垫并列的设置在靠近半导体边缘的位置处，即所有的第一衬垫单排布置；相应地，重布线层也对应设置在靠近半导体边缘的位置处，可以减少后续键合线的长度。
这里及以下，所述第一方向与半导体功能结构的表面平行，所述第二方向平行于所述半导体功能结构，且垂直于所述第一方向。在一些实施例中，第一方向可以与X轴方向平行，第二方向可以与Y轴方向平行。在另一些实施例中，所述第一方向也可以与Y轴方向平行，第二方向可以与X轴方向平行。以下及附图中，仅以第一方向与X轴方向平行、第二方向与Y轴方向平行为例进行说明。
这里，所述第一边缘可以泛指半导体功能结构的任一边缘。
示例性的，参考图3a，图3a中箭头的左边示出了三个第一衬垫205沿X轴方向并列设置在靠近所述半导体功能结构第一边缘的位置处；图3a中箭头的右边示出了三个重布线层沿X轴方向并列设置在靠近所述半导体功能结构第一边缘的位置处，同时，重布线层中第二衬垫与对应的第三衬垫均沿Y轴方向并列设置；图3a中的虚线示出了三个第一衬垫205的中心点所在的直线。
在一些实施例中，所述第一衬垫205、所述第二衬垫211、第三衬垫212均为长条状，每一第一衬垫205沿第一方向上的宽度与每一第二衬垫211、第三衬垫212沿第一方向上的宽度相同，每一所述第一衬垫205沿第二方向上的长度与每一所述第二衬垫211、第三衬垫212沿第二方向上的长度不同。在一些具体示例中，所述第一衬垫205的尺寸为45μm×60μm，所述第二衬垫211、第三衬垫212的尺寸均为45μm×55μm。
在一些实施例中，每一所述第二衬垫的中心点在所述互连层所在平面的正投影相对于对应的所述第一衬垫的中心点向所述第二方向偏移第一距离。
这里，第一距离为探针卡在完成第一类测试后，从所述第一衬垫的中心点向第二衬垫中心点移动的距离。
示例性的，参考图3a，每一所述第二衬垫的中心点O2相对于对应的所述第一衬垫的中心点O1的沿Y轴方向偏移第一距离H1。
在一些实施例中，每一所述重布线层206在所述互连层所在平面的正投影的形状包括长条状。
示例性的，参考图3b，每一所述重布线层206的形状在所述互连层所在平面的正投影的形状包括长条状。另外，从图3b可以看出，当所述封装结构包括所述导电柱，所述导电柱在所述互连层所在平面的正投影与所述第一衬垫重叠，且所述导电柱在所述互连层所在平面的正投影与所述第二衬垫及第三衬垫在所述互连层所在平面的正投影不重叠。
在另一些实施例中，部分所述第一衬垫沿第一方向并列设置在靠近所述半导体功能结构第一边缘的位置处；部分所述第二衬垫与对应的所述第三衬垫沿第二方向并列设置，所述第二方向与所述第一方向垂直；
剩余部分所述第一衬垫沿所述第二方向并列设置在靠近所述半导体功能结构第二边缘的位置处，所述第一边缘与所述第二边缘为所述半导体功能结构相对的两个边缘；剩余所述第一衬垫对应的所述第二衬垫与所述第三衬垫沿所述第一方向并列设置。
需要说明的是，在该应用示例中，当需要测试的点较多时，对应的第一衬垫的数量比较多，此时单排布置可能并不能安排好所有的第一衬垫，此时第一衬垫可以呈现类似T字形布置。
这里，所述第一边缘20a与所述第二边缘20b为所述半导体功能结构相对的两个边缘。
这里，N个所述第一衬垫分为两个部分，即第一部分和第二部分；其中，第一部分包括M1个第一衬垫；该第一部分中的M1个第一衬垫沿第一方向并列设置在靠近所述半导体功能结构第一边缘20a的位置处；第二部分包括M2个第一衬垫；该第二部分中的M2个第一衬垫沿所述第二方向并列设置在靠近所述半导体功能结构第二边缘的位置处。这里，M1+M2＝N。
相应地，N个所述第二衬垫分为两个部分，即第三部分和第四部分；其中，第三部分包括M1个第二衬垫；第四部分包括M2个第二衬垫；该第三部分中的M1个第二衬垫沿第一方向并列设置在靠近所述半导体功能结构第一边缘的位置处；该第四部分中的M2个第二衬垫沿所述第二方向并列设置在靠近所述半导体功能结构第二边缘的位置处。同样，N个所述第三衬垫分为两个部分，即第五部分和第六部分；其中，第五部分包括M1个第三衬垫；第六部分包括M2个第三衬垫；该第五部分中的M1个第三衬垫与M1个第二衬垫沿第一方向并列设置在靠近所述半导体功能结构第一边缘的位置；该第六部分中的M2个第三衬垫和M2个第二衬垫沿第一方向并列设置在靠近所述半导体功能结构第二边缘的位置处。
示例性的，参考图4a，图4a中箭头的左边示出了三个第一衬垫205沿X轴方向并列设置在靠近所述半导体功能结构第一边缘的位置处，同时两个第一衬垫205沿Y轴方向并列设置在靠近所述半导体功能结构第二边缘的位置处；图4a箭头的右边示出了三个重布线层沿X轴方向并列设置在靠近所述半导体功能结构第一边缘的位置处，该三个重布线层中第二衬垫与对应的第三衬垫均沿Y轴方向并列设置，同时，两个重布线层沿Y轴方向并列设置在靠近所述半导体功能结构第二边缘的位置处，该两个重布线层中第二衬垫与对应的第三衬垫均沿X轴方向并列设置；图3a中的虚线示出了三个第一衬垫205的中心点所在的直线。
可以理解的是，设置在靠近所述半导体功能结构第二边缘的位置处的第二衬垫与对应的第三衬垫沿X轴方向并列设置可以减少重布线层超出第二边缘的风险。
需要说明的是，沿Y轴方向并列设置在靠近所述半导体功能结构第二边缘的位置处的第一衬垫中，既可以与沿X轴方向并列设置在靠近所述半导体功能结构第一边缘的位置处的第一衬垫的形态完全相同(如图4b所示)，也可以相较于沿X轴方向并列设置在靠近所述半导体功能结构第一边缘的位置处的第一衬垫的中心点旋转90°(如4a所示)。
在一些实施例中，所述第二衬垫的中心点在所述互连层所在平面的正投影相对于对应的所述第一衬垫的中心点向第三方向偏移第二距离，所述第三方向相对于所述第一方向的夹角为45°或135°。在其他实施例中，所述第三方向与所述第一方向的夹角为0～45°或者135°～180°，例如15°、30°、150°及165°。
这里，第二距离为探针卡在完成第一类测试后，从所述第一衬垫的中心点向第二衬垫中心点移动的距离。
示例性的，参考图4a或4b，每一所述第二衬垫的中心点O2相对于对应的所述第一衬垫的中心点O1的沿三方向偏移第二距离H2，所述第三方向与半导体功能结构的表面平行，且与第一方向之间的夹角α为45°或135°。
可以理解的是，当所述第三方向与第一方向夹角α为45°或135°，在其他实施例中，所述第三方向与所述第一方向的夹角为0～45°或者135°～180°，例如15°、30°、150°及165°，可以同时兼容互相垂直的两个方向的变动，从而保证T字形布置的第二衬垫的中心点相对于对应的所述第一衬垫的中心点的偏移方向和偏移距离均相等。
在一些实施例中，每一所述第一衬垫的形状包括长条状，部分所述重布线层在所述互连层所在平面的正投影的形状均包括L型，另一部分所述重布线层在所述互连层所在平面的正投影的形状均包括Z型。
示例性的，参考图4c，N个重布线层中的一部分所述重布线层在所述互连层所在平面的正投影的形状均包括L型。
示例性的，参考图4a或4b，位于靠近所述半导体功能结构第二边缘20b的位置处的多个重布线层，在所述互连层所在平面的正投影的形状均呈Z型。
本公开各实施例中，通过在顶层金属层中设置N个第一衬垫，用于对所述半导体功能结构执行处于第一种运行速度时的测试；在第一种运行速度时的测试完成后，在第一衬垫上的重布线层中设置与第一衬垫一一对应的第二衬垫，用于对所述半导体功能结构执行处于第二种运行速度时的测试；其中，通过将每一第二衬垫的中心点设置为相对于对应的第一衬垫的中心点偏移相同的方向和偏移相等的距离，使得N个第一衬垫和N个第二衬垫保持完全相同的相对位置；如此，可以通过同一套探针卡来实现上述两种不同运行速度的测试，相较于使用两套探针卡分别进行测试，可以节省测试成本和测试时间，进而降低生产周期和制造成本。
根据本公开实施例的另一方面，提供了一种半导体器件，包括：半导体功能结构及如本公开上述实施例中所述的封装结构。
在一些实施例中，所述半导体器件还包括：基板；多个堆叠设置的裸片；每一所述裸片包括半导体功能结构及位于所述半导体功能结构上的封装结构；每一裸片通过所述封装结构中的第三衬垫上的引线电连接到所述基板上。
根据本公开实施例的又一方面，提供了一种封装结构的制作方法，如图5所示，本公开实施例提供的封装结构的制造方法包括以下步骤：
步骤S501：提供半导体功能结构，所述半导体功能结构的表面设置有互连层；
步骤S502：形成具有多个过孔的隔离层，所述隔离层覆盖互连层表面，所述过孔暴露部分所述互连层，每一所述过孔暴露的部分所述互连层作为一个第一衬垫，形成N个第一衬垫；所述第一衬垫用于进行第一类测试；所述N为大于1的正整数；
步骤S503：在完成所述第一类测试后，在所述N个第一衬垫及所述隔离层上形成N个重布线层，每一重布线层覆盖所述隔离层并与所述N个第一衬垫中一相应所述第一衬垫电连接；
步骤S504：形成覆盖且暴露出部分所述重布线层的第一绝缘层，被暴露的部分所述重布线层作为第二衬垫和第三衬垫；其中，每一所述第二衬垫的中心点相对于对应的所述第一衬垫的中心点的偏移方向和偏移距离均相等；所述第二衬垫用于进行第二类测试，所述第三衬垫用于执行与所述第二类测试的内容对应的功能交互；所述半导体功能结构在进行所述第一类测试时的运行速度低于在进行所述第二类测试时的运行速度。
应当理解，图5中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图5中所示的各步骤可以根据实际需求进行顺序调整。图6a至图6d为本公开实施例提供的一种封装结构的制作过程的剖面示意图。下面结合图5、图6a至图6d，对本公开实施例提供的封装结构的制作方法进行详细地说明。
在步骤S501中，参考图6a，提供半导体功能结构600，所述半导体功能结构600包括半导体功能层601和互连层602。所述提供半导体功能结构600包括：提供基底(图6a中未示出)，在所述基底上形成半导体功能层601，在所述半导体功能层上形成互连层602。
具体地，所述半导体功能层601包括单层或多层薄膜，半导体功能层具有导电层和/或介电层，根据实际需求，所述半导体功能层601中可以设置多种功能结构；相应地，所述互连层602用于将半导体功能层601中功能结构的电信号引出，以运行所述功能结构。在一些实施例中，互连层602包括顶层金属层，顶层金属层不仅用于将功能结构的电信号引出，还用于支撑半导体功能结构600。
这里，可以通过物理气相沉积(PVD，Physical Vapor Deposition)、化学气相沉积(CVD，Chemical Vapor Deposition)、原子层沉积(ALD，Atomic Layer Deposition)等方式在所述半导体功能层上形成所述互连层。
在一些实施例中，所述方法还包括：去除部分互连层602，减小互连层的面积，以减小由所述互连层产生的寄生电容。图6a中展示的是互连层602被去除部分后的某一截面的剖面效果图，实际应用中，互连层中的各部分并不是截断的，而是互连的，即在其他截面上，互连层中的各部分可能是连续的。
在步骤S502中，参考图6b，在所述互连层602上形成隔离层603。所述隔离层的组成材料包括但不限于正硅酸乙酯。形成所述隔离层的方法包括但不限于PVD、CVD、ALD等工艺。
接下来，去除部分所述隔离层，以形成多个过孔604。所述过孔暴露部分所述互连层，每一所述过孔暴露的部分所述互连层作为一个第一衬垫605，形成N个第一衬垫605。其中，所述过孔604可以是圆柱形，也可以是倒梯形，或者是任何合适的形状，所述过孔的横截面积包括所述过孔在所互连层所在平面的正投影的面积，例如，过孔是个倒梯形时，则所述第一衬垫的横截面积为所述过孔的最小横截面积。
所述第一衬垫605可以用于执行第一类测试；还可以用于执行与所述第一类测试的内容对应的功能交互，例如引出键合线。所述第一类测试可以理解为对半导体功能结构执行较低运行速度时的一些测试。需要说明的是，在存储器中，所述运行速度指的是存储器的读写速度。
在步骤S503中，参考图6c，在所述隔离层603和所述过孔604中形成重布线层606。
其中，在所述隔离层603上形成重布线层606的具体方式包括：以曝光显影的方式在所述隔离层上形成新的导线图案，然后，利用电镀技术按照所述新的导线图案形成重布线层，所述重布线层包括新的导线路径，该新的导线路径连接与所述互连层导电连接。在另一些实施例中，还可以通过无掩膜沉积工艺，在所述第一衬垫605及所述隔离层603上形成所述重布线层606。所述无掩膜沉积工艺可以理解为无需形成掩膜，直接在第一衬垫以及隔离层上形成重布线层。
在步骤S504中，参考图6d，在所述重布线层606上形成第一绝缘层608。
这里，形成所述第一绝缘层608的方式包括但不限于PVD、CVD、ALD等工艺；所述去除工艺包括但不限于刻蚀工艺等。
接下来，去除部分所述第一绝缘层608，暴露出部分重布线层606，这里，被暴露出的部分所述重布线层包括第二衬垫611和第三衬垫612，其中，所述第二衬垫612用于进行第二类测试，所述第三衬垫用于执行与所述第二类测试的内容对应的功能交互，所述第二类测试可以理解为对半导体功能结构在较高运行速度时执行的一些测试，所述执行与第二类测试的内容对应的功能交互可以理解为在第三衬垫上引出键合线，这里，第二衬垫611和第三衬垫612的位置可以根据实际需求进行选择设置。
需要说明的是，在本实施例中，参考图6d，第一绝缘层除了暴露部分所述重布线层以构成第二衬垫和第三衬垫以外，还暴露位于第一衬垫上方的重布线层，以在重布线层构成的凹槽609内填充后续的第二绝缘层610，此时，第二绝缘层的密度可以小于等于第一绝缘层；在其他实施例中，第一绝缘层还覆盖重布线层构成的凹槽609的底面和侧壁，后续第二绝缘层610形成于第一绝缘层构成的凹槽609内。
需要说明的是，第二绝缘层可以与所述第一绝缘层的材料相同，对应的，可以在形成第一绝缘层的同一工艺步骤中形成所述第二绝缘层，第二绝缘层与第一绝缘层为一体结构。
在另一些实施例中，所述封装结构还包括导电柱，对应的，所述方法还包括：在完成所述第一类测试后，在所述第一衬垫上形成导电柱；所述在所述第一衬垫及所述隔离层上形成重布线层，包括：在所述导电柱及所述隔离层上形成重布线层，所述重布线层通过所述导电柱与所述互连层导电连接，形成所述导电柱的方法包括但不限于PVD、CVD、ALD等工艺。
需要说明的是，每一所述第二衬垫的中心点相对于对应的所述第一衬垫的中心点的偏移方向和偏移距离均相等，如此，可以使得同一套探针卡在执行第一类测试后，从第一衬垫的中心点向一定的方向移动一定的距离后能够与全部的第二衬垫的中心点均对准，即探针卡可以直接对全部的第二衬垫执行第二类测试，而无需更换新的探针卡。
另外，需要说明的是，本公开上述实施例中，采用兼容两种类型测试的封装结构，满足半导体功能结构在不同制程阶段能够进行不同类型的测试；然而，需要注意的是，在对封装结构进行布局设计时，需要在顶层金属层上预留重布线层的过孔位置，保证在需要增加重布线层的时候，不用改动顶层金属层或其他任何光刻板及工艺制程。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种封装结构，其特征在于，包括：
具有多个过孔的隔离层，所述隔离层覆盖互连层表面，所述过孔暴露部分所述互连层，所述互连层设置在半导体功能结构的表面；
N个第一衬垫；每一第一衬垫由一个所述过孔暴露的所述互连层构成；所述N为大于1的正整数；
N个重布线层，每一重布线层覆盖所述隔离层并与所述N个第一衬垫中一相应所述第一衬垫电连接；
第一绝缘层，覆盖且暴露出每一所述重布线层的部分区域；
至少部分所述重布线层被暴露出的部分区域包括第二衬垫和第三衬垫；其中，每一所述第二衬垫的中心点相对于对应的所述第一衬垫的中心点的偏移方向和偏移距离均相等；所述第一衬垫和第二衬垫分别用于所述半导体功能结构处于不同运行速度时的测试，所述第三衬垫用于执行与所述第二衬垫测试的内容对应的功能交互。
2.根据权利要求1所述的封装结构，其特征在于，
N个所述第一衬垫均沿第一方向并列设置在靠近所述半导体功能结构第一边缘的位置处；
至少部分所述第二衬垫与对应的所述第三衬垫均沿第二方向并列设置，所述第二方向与所述第一方向垂直。
3.根据权利要求2所述的封装结构，其特征在于，每一所述第二衬垫的中心点在所述互连层所在平面的正投影相对于对应的所述第一衬垫的中心点向所述第二方向偏移第一距离。
4.根据权利要求3所述的封装结构，其特征在于，所述重布线层在所述互连层所在平面的正投影的形状包括长条状。
5.根据权利要求1所述的封装结构，其特征在于，
部分所述第一衬垫沿第一方向并列设置在靠近所述半导体功能结构第一边缘的位置处；部分所述第二衬垫与对应的所述第三衬垫沿第二方向并列设置，所述第二方向与所述第一方向垂直；
剩余部分所述第一衬垫沿所述第二方向并列设置在靠近所述半导体功能结构第二边缘的位置处，所述第一边缘与所述第二边缘为所述半导体功能结构相对的两个边缘；剩余所述第一衬垫对应的所述第二衬垫与所述第三衬垫沿所述第一方向并列设置。
6.根据权利要求5所述的封装结构，其特征在于，所述第二衬垫的中心点在所述互连层所在平面的正投影相对于对应的所述第一衬垫的中心点向第三方向偏移第二距离，所述第三方向相对于所述第一方向的夹角为45°或135°。
7.根据权利要求6所述的封装结构，其特征在于，每一所述第一衬垫的形状包括长条状，部分所述重布线层在所述互连层所在平面的正投影的形状均包括L型，另一部分所述重布线层在所述互连层所在平面的正投影的形状均包括Z型。
8.根据权利要求1所述的封装结构，其特征在于，
所述第二衬垫位于所述重布线层中靠近所述第一衬垫的一端，所述第三衬垫位于所述重布线层中远离所述第一衬垫的一端。
9.根据权利要求1所述的封装结构，其特征在于，
所述重布线层与对应的所述第一衬垫直接接触；
或者，所述封装结构还包括：导电柱，位于所述重布线层与对应的所述第一衬垫之间，所述重布线层通过所述导电柱与所述互连层导电连接。
10.根据权利要求9所述的封装结构，其特征在于，所述封装结构包括所述导电柱，所述导电柱在所述互连层所在平面的正投影与所述第一衬垫重叠，且所述导电柱在所述互连层所在平面的正投影与所述第二衬垫及第三衬垫在所述互连层所在平面的正投影不重叠。
11.根据权利要求9所述的封装结构，其特征在于，所述重布线层与对应的所述第一衬垫直接接触，所述封装结构还包括：
第二绝缘层，位于每一所述重布线层围成的凹槽内；所述第二绝缘层的材料的硬度小于所述重布线层的材料的硬度。
12.一种半导体器件，其特征在于，包括：半导体功能结构及如权利要求1至11中任一项所述的封装结构。
13.根据权利要求12所述的半导体器件，其特征在于，所述半导体器件还包括：
基板；
多个堆叠设置的裸片；每一所述裸片包括半导体功能结构及位于所述半导体功能结构上的封装结构；
每一裸片通过所述封装结构中的第三衬垫上的引线电连接到所述基板上。
14.一种封装结构的制作方法，其特征在于，包括：
提供半导体功能结构，所述半导体功能结构的表面设置有互连层；
形成具有多个过孔的隔离层，所述隔离层覆盖互连层表面，所述过孔暴露部分所述互连层，每一所述过孔暴露的部分所述互连层作为一个第一衬垫，形成N个第一衬垫；所述第一衬垫用于进行第一类测试；所述N为大于1的正整数；
在完成所述第一类测试后，在所述N个第一衬垫及所述隔离层上形成N个重布线层，每一重布线层覆盖所述隔离层并与所述N个第一衬垫中一相应所述第一衬垫电连接；
形成覆盖且暴露出部分所述重布线层的第一绝缘层，被暴露的部分所述重布线层作为第二衬垫和第三衬垫；其中，每一所述第二衬垫的中心点相对于对应的所述第一衬垫的中心点的偏移方向和偏移距离均相等；所述第二衬垫用于进行第二类测试，所述第三衬垫用于执行与所述第二类测试的内容对应的功能交互；所述半导体功能结构在进行所述第一类测试时的运行速度低于在进行所述第二类测试时的运行速度。
CN202210620813.5A 2022-06-01 2022-06-01 封装结构及其制作方法、半导体器件 Pending CN117199055A (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202210620813.5A CN117199055A (zh) 2022-06-01 2022-06-01 封装结构及其制作方法、半导体器件
PCT/CN2022/102504 WO2023231121A1 (zh) 2022-06-01 2022-06-29 封装结构及其制作方法、半导体器件
EP22925224.2A EP4307370A4 (en) 2022-06-01 2022-06-29 PACKAGE STRUCTURE AND MANUFACTURING METHOD THEREOF, AND SEMICONDUCTOR DEVICE
TW111141327A TWI857381B (zh) 2022-06-01 2022-10-31 封裝結構及其製作方法、半導體器件
US18/152,494 US20230395543A1 (en) 2022-06-01 2023-01-10 Package structure and manufacturing method thereof, and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210620813.5A CN117199055A (zh) 2022-06-01 2022-06-01 封装结构及其制作方法、半导体器件

Publications (1)

Publication Number Publication Date
CN117199055A true CN117199055A (zh) 2023-12-08

Family

ID=86661234

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210620813.5A Pending CN117199055A (zh) 2022-06-01 2022-06-01 封装结构及其制作方法、半导体器件

Country Status (2)

Country Link
CN (1) CN117199055A (zh)
WO (1) WO2023231121A1 (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7847568B2 (en) * 2007-08-17 2010-12-07 Advanced Micro Devices, Inc. Multi-site probe
CN103344791B (zh) * 2013-06-26 2016-07-06 中国科学院深圳先进技术研究院 一种测试基板及采用该测试基板制造的探针卡
CN106920797B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
CN108630562A (zh) * 2017-03-21 2018-10-09 马维尔国际贸易有限公司 用于极小节距集成电路测试的设备和构造方法
US10620236B2 (en) * 2017-06-12 2020-04-14 Marvell Asia Pte, Ltd. Multi-test type probe card and corresponding testing system for parallel testing of dies via multiple test sites
TWI791209B (zh) * 2020-04-29 2023-02-01 台灣積體電路製造股份有限公司 半導體晶粒及形成扇出型積體結構的方法
CN112782561B (zh) * 2020-12-30 2023-07-21 海光信息技术股份有限公司 一种芯片接口测试探针卡及测试方法

Also Published As

Publication number Publication date
TW202308097A (zh) 2023-02-16
WO2023231121A1 (zh) 2023-12-07

Similar Documents

Publication Publication Date Title
US7241636B2 (en) Method and apparatus for providing structural support for interconnect pad while allowing signal conductance
US20220223485A1 (en) Semiconductor devices including scribe lane and method of manufacturing the semiconductor devices
CN102881660A (zh) 半导体器件及测试方法
US20230395441A1 (en) Package structure and method for manufacturing same, semiconductor device
CN104241258A (zh) 半导体器件
US20230028628A1 (en) Package structure, packaging method and semiconductor device
CN117199055A (zh) 封装结构及其制作方法、半导体器件
US8274146B2 (en) High frequency interconnect pad structure
TWI857381B (zh) 封裝結構及其製作方法、半導體器件
CN117199053A (zh) 封装结构及其制作方法、半导体器件
EP4307370A1 (en) Package structure as well as manufacturing method therefor, and semiconductor device
CN117198988A (zh) 封装结构、封装方法及半导体器件
CN113437042B (zh) 焊盘结构、半导体测试结构及半导体测试方法
CN102468270B (zh) 包括内部互连结构的半导体装置
CN117199054A (zh) 封装结构及其制作方法、半导体器件
RU2826108C2 (ru) Пакетная структура, способ сборки пакета и полупроводниковое устройство
EP4307367A1 (en) Packaging structure and manufacturing method therefor, and semiconductor device
US11257754B2 (en) Semiconductor device
US20240243077A1 (en) Apparatus including air gap in scribe region of semiconductor device
US20220199532A1 (en) Bit line and source line connections for a 3-dimensional array of memory circuits
TWI856058B (zh) 半導體裝置的加工方法
JP2810945B2 (ja) 集積回路用電極パッド及びその製造方法
CN118338648A (zh) 半导体结构及其制造方法
WO2022240733A1 (en) Inverted cross-couple for top-tier fet for multi-tier gate-on-gate 3di
JP2014192295A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination