KR20140028947A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자는 반도체 기판 상의 서로 다른 층에 구비되는 금속배선 및 금속패드과, 상기 금속배선 및 상기 금속패드을 서로 이격시키는 아이솔레이션 층을 포함하여, 본딩 압력에 의해 아이솔레이션층이 서로 어긋나더라도 금속패드와 금속배선이 쇼트되는 것을 방지할 수 있는 효과를 제공한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 자세하게는 본딩 압력을 분산시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 기술이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
반도체 장치는 주로 실리콘 재질의 기판상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀 들을 형성하는 패브리케이션(Fabrication; FAB) 공정과, 상기 셀 들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판상에 형성하는 셀 들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting; EDS)을 수행한다.
보다 구체적으로, 반도체 소자의 도전층은 금속층과 절연층의 적층으로 형성되고, 서로 상하위 도전층을 접속시키는 공정으로 제조된다. 반도체 소자의 미세화, 고집적화에 따라 서로 적층되는 도전층의 수가 증가하게 되며, 요구되는 도전층의 수만큼 절연층과 도전층을 적층하고 패터닝하는 공정들을 진행하게 된다. 이러한 공정들의 마지막 단계로서 리드 프레임과 접속되는 본딩 패드(bonding pad)를 형성한다.
도 1은 종래기술에 따른 반도체 소자를 도시한 단면도이다.
도 1에 도시된 바와 같이, 종래 기술에 따른 반도체 소자는 반도체 기판(10) 상부에 구비되는 하부 금속 배선(12)과, 하부 금속 배선(12)의 사이를 매립하는 층간절연막(14)과, 하부 금속 배선(12) 및 층간절연막(14) 상부에 형성된 보호막(16)과, 보호막(16) 상부에 형성된 층간절연막(18)과, 층간절연막(18) 및 보호막(16)을 관통하며 하부 금속 배선(12)과 연결되는 금속 콘택(20)을 포함한다.
또한, 층간절연막(18) 상부에 구비되는 금속패드(22) 및 금속배선(23)과, 금속패드(22) 및 금속배선(23) 상부에 구비되는 보호막(26)과, 금속패드(22)와 금속배선(23) 사이를 절연시켜주는 아이솔레이션 패턴(24)과, 아이솔레이션 패턴(24)과 연결되며 보호막(26) 상부에 형성되는 아이솔레이션 층(28) 및 아이솔레이션 층(28) 상부에 구비되는 패시배이션층(30)을 포함한다.
이때, 반도체 소자의 집적도가 향상됨에 따라 금속패드(22)와 금속배선(23)간의 간격이 좁아져 패드에 패키지 볼(package ball)을 접착시킬 때 본딩 압력에 의해 아이솔레이션 패턴(24)이 'A'와 같이 이격되면서 금속패드(22)와 금속배선(23)이 전기적으로 연결되어 쇼트가 발생되는 문제점이 있다.
본 발명은 패키지 볼 접착 시에 본딩 압력에 의해 아이솔레이션 패턴이 이격됨에 따라 금속패드와 금속배선이 전기적으로 연결되어 쇼트가 발생되는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 반도체 기판 상의 층간절연막 상부에 서로 이격되도록 구비되는 제 1 금속패드 및 제 2 금속패드와, 상기 층간절연막 내 상기 제 1 금속패드와 상기 제 2 금속패드 사이 영역에 구비된 트렌치 및 상기 트렌치 상부에 구비되는 금속배선을 포함하는 것을 특징으로 한다.
그리고, 상기 금속배선 상부에 구비되고 서로 이격된 상기 제 1 금속패드 및 상기 제 2 금속패드 사이에 구비되는 아이솔레이션층을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 금속패드 하부에 상기 층간절연막을 관통하는 제 1 금속콘택을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 금속패드 하부에 상기 층간절연막을 관통하는 제 2 금속콘택을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 금속콘택 하부에 연결되는 제 1 하부 배선을 더 포함하는 것을 특징으로 한다.
그리고, 상기 2 금속콘택 하부에 연결되는 제 2 하부 배선을 더 포함하는 것을 특징으로 한다.
그리고, 상기 금속배선 하부와 상기 트렌치 표면 사이에 구비되는 제 3 금속콘택을 더 포함하는 것을 특징으로 한다.
그리고, 상기 아이솔레이션 층은 HDP(high density plasma) 방식으로 형성된 절연막을 포함하는 것을 특징으로 한다.
그리고, 상기 아이솔레이션 층 상부에 구비되는 패시배이션 층을 더 포함하는 것을 특징으로 한다.
그리고, 상기 패시베이션 층은 PIQ(Polymide Isoindro Quirazorindione)을 포함하는 것을 특징으로 한다.
그리고, 상기 아이솔레이션 층 양측으로 상기 제 1 금속패드의 일측단부 및 상기 제 2 금속패드 타측단부를 노출시키는 본딩영역을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은 반도체 기판 상부에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 트렌치를 형성하는 단계 및 상기 트렌치 내부에 금속배선을 형성함과 동시에 상기 층간절연막 상부에 상기 금속배선에 이격되도록 제 1 금속패드 및 상기 제 2 금속패드를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 금속배선, 상기 제 1 금속패드 및 상기 제 2 금속패드를 형성하는 단계는 상기 트렌치를 포함하는 층간절연막 상부에 금속층을 형성하는 단계와, 상기 금속층 상부에 상기 트렌치에 의해 이격되도록 마스크 패턴을 형성하는 단계 및 상기 마스크 패턴을 식각마스크로 상기 금속층을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 층간절연막을 형성하는 단계 이전 상기 반도체 기판 상에 서로 이격되는 제 1 하부 배선 및 제 2 하부 배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 트렌치를 형성하는 단계와 동시에 상기 제 1 하부 배선 및 상기 제 2 하부 배선이 노출되도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계가 수행되는 것을 특징으로 한다.
그리고, 상기 금속층을 형성하는 단계 이전 상기 트렌치 및 상기 콘택홀을 포함하는 층간절연막 상부에 도전층을 형성하는 단계 및 상기 층간절연막이 노출되도록 상기 도전층에 평탄화 식각공정을 수행하여 상기 콘택홀을 매립하는 제 1 금속콘택 및 제 2 금속콘택을 형성하고, 상기 트렌치 표면에 제 3 금속콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 마스크 패턴은 상기 트렌치를 오픈시키고 상기 제 1 금속패드 및 상기 제 2 금속패드를 덮도록 형성되는 것을 특징으로 한다.
그리고, 상기 금속배선, 상기 제 1 금속패드 및 상기 제 2 금속패드를 형성하는 단계 이후 상기 금속배선 상부 및 상기 제 1 금속패드 및 상기 제 2 금속패드 사이에 아이솔레이션 층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 아이솔레이션 층은 HDP(high density plasma) 방식으로 형성되는 것을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
그리고, 상기 아이솔레이션 층을 형성하는 단계 이후 상기 아이솔레이션 층 상부에 구비되는 패시배이션 층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 패시베이션 층은 PIQ(Polymide Isoindro Quirazorindione)을 포함하는 것을 특징으로 한다.
그리고, 상기 패시배이션 층을 형성하는 단계 이후 상기 제 1 금속패드의 일측단부 및 상기 제 2 금속패드의 타측단부가 노출되도록 상기 아이솔레이션 층을 식각하여 본딩영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 본 발명에 따른 반도체 모듈은 반도체 소자와, 외부의 제어기로부터 상기 반도체 소자가 제어신호를 제공받도록 하는 커맨드 링크 및 상기 반도체 소자와 연결되어 데이터를 전송하는 데이터 링크를 포함하는 반도체 모듈에 있어서, 상기 반도체 소자는 반도체 기판 상의 층간절연막 상부에 서로 이격되도록 구비되는 제 1 금속패드 및 제 2 금속패드와, 상기 층간절연막 내 상기 제 1 금속패드와 상기 제 2 금속패드 사이 영역에 구비된 트렌치 및 상기 트렌치 상부에 구비되는 금속배선을 포함하는 것을 특징으로 한다.
그리고, 반도체 모듈 및 컨트롤러를 포함하는 반도체 시스템에 있어서, 상기 반도체 모듈은 반도체 소자, 커맨드 링크 및 데이터 링크를 포함하고, 상기 반도체 소자는 반도체 기판 상의 층간절연막 상부에 서로 이격되도록 구비되는 제 1 금속패드 및 제 2 금속패드와, 상기 층간절연막 내 상기 제 1 금속패드와 상기 제 2 금속패드 사이 영역에 구비된 트렌치 및 상기 트렌치 상부에 구비되는 금속배선을 포함하는 것을 특징으로 한다.
그리고, 반도체 시스템 및 프로세서를 포함하는 전자 유닛에 있어서, 상기 반도체 시스템은 반도체 모듈 및 컨트롤러를 포함하고, 상기 반도체 모듈은 반도체 소자, 커맨드 링크 및 데이터 링크를 포함하고, 상기 반도체 소자는 반도체 기판 상의 층간절연막 상부에 서로 이격되도록 구비되는 제 1 금속패드 및 제 2 금속패드와, 상기 층간절연막 내 상기 제 1 금속패드와 상기 제 2 금속패드 사이 영역에 구비된 트렌치 및 상기 트렌치 상부에 구비되는 금속배선을 포함하는 것을 특징으로 한다.
그리고, 상기 프로세서는 CPU 또는 GPU를 포함하는 것을 특징으로 한다.
그리고, 상기 CPU는 컴퓨터 또는 모바일(mobile)을 포함하는 것을 특징으로 한다.
그리고, 상기 GPU는 그래픽을 포함하는 것을 특징으로 한다.
그리고, 전자 유닛 및 인터페이스를 포함하는 전자 시스템에 있어서, 상기 전자 유닛은 반도체 시스템 및 프로세서를 포함하고, 상기 반도체 시스템은 반도체 모듈 및 컨트롤러를 포함하고, 상기 반도체 모듈은 반도체 소자, 커맨드 링크 및 데이터 링크를 포함하고, 상기 반도체 소자는 반도체 기판 상의 층간절연막 상부에 서로 이격되도록 구비되는 제 1 금속패드 및 제 2 금속패드와, 상기 층간절연막 내 상기 제 1 금속패드와 상기 제 2 금속패드 사이 영역에 구비된 트렌치 및 상기 트렌치 상부에 구비되는 금속배선을 포함하는 것을 특징으로 한다.
그리고, 상기 인터페이스는 모니터, 키보드, 포인팅 디바이스(마우스), USB, 디스플레이 또는 스피커를 포함하는 것을 특징으로 한다.
본 발명은 금속패드와 금속배선을 서로 다른 층에 형성하고, 아이솔레이션층에 의해 이격되도록 함으로써 본딩 압력에 의해 아이솔레이션층이 서로 어긋나더라도 금속패드와 금속배선이 쇼트되는 것을 방지할 수 있는 효과를 제공한다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 3은 본 발명에 따라 패키지 볼을 접착시켰을 때의 단면도.
도 4a 내지 도 4f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 5는 본 발명에 따른 반도체 모듈을 나타낸 도면.
도 6은 본 발명에 따른 반도체 시스템을 나타낸 도면.
도 7은 본 발명에 따른 전자 유닛을 나타낸 도면.
도 8은 본 발명에 따른 전자 시스템을 나타낸 도면.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자을 나타낸 단면도이고, 도 3은 본 발명에 따라 패키지 볼을 접착시켰을 때의 단면도이다.
먼저, 도 2에 도시된 바와 같이 본 발명에 따른 반도체 소자는 반도체 기판(100) 상의 층간절연막(108) 상부에 서로 이격되도록 구비되는 제 1 금속패드(116a) 및 제 2 금속패드(116b)와, 층간절연막(108) 내 제 1 금속패드(116a)와 제 2 금속패드(116b) 사이 영역에 구비된 트렌치(T) 및 트렌치(T) 상부에 구비되는 금속배선(114)을 포함한다.
그리고, 금속배선(114) 상부에 구비되고 서로 이격된 제 1 금속패드(116a) 및 제 2 금속패드(116b) 사이에 구비되는 아이솔레이션 층(120)을 더 포함할 수 있다. 제 1 금속패드(116a)와 제 2 금속패드(116b) 상부와 아이솔레이션 층(120) 사이에는 보호층(118)이 더 포함될 수 있다. 여기서, 제 1 금속패드(116a) 하부에 층간절연막(108)을 관통하는 제 1 금속콘택(110a)을 더 포함하고, 제 2 금속패드(116b) 하부에 층간절연막(108)을 관통하는 제 2 금속콘택(116b)을 더 포함할 수 있다.
그리고, 제 1 금속콘택(116a) 하부에 연결되는 제 1 하부 배선(102a)을 포함하고, 2 금속콘택(116b) 하부에 연결되는 제 2 하부 배선(102b)을 더 포함할 수 있다. 제 1 하부배선(102a)과 제 2 하부배선(120b) 사이가 매립되도록 평탄화된 층간절연막(104)이 구비될 수 있으며 층간절연막(104) 상부에 보호층(106)이 더 구비될 수 있다.
그리고, 금속배선(114) 하부와 트렌치(T) 표면 사이에 구비되는 제 3 금속콘택(111)을 더 포함하고, 아이솔레이션 층(120)은 HDP(high density plasma) 방식으로 형성된 절연막을 포함하고, 아이솔레이션 층(120) 상부에 구비되는 패시배이션 층(122)을 더 포함한다. 패시베이션 층(122)은 PIQ(Polymide Isoindro Quirazorindione)을 포함한다.
또한, 아이솔레이션 층(120) 양측으로 제 1 금속패드(116a)의 일측단부 및 제 2 금속패드(116b) 타측단부를 노출시키는 본딩영역(124)을 더 포함한다.
상술한 바와 같이, 본 발명에 따른 반도체 소자는 아이솔레이션 층(120)에 의해 금속배선(114)과 금속패드(116)가 이격되며, 금속배선(114)과 금속패드(116)는 서로 다른 층에 구비되기 때문에 본딩영역(124)에 패키지 볼을 접착하여 압력이 가해지는 경우에도 아이솔레이션 층(120)의 밀림으로 금속배선(114)과 금속패드(116)가 서로 쇼트되는 불량을 근본적으로 방지할 수 있다.
보다 자세한 설명은 패키지 볼을 접착하였을 때 본 발명에 따른 반도체 소자의 단면도가 도시된 도 3을 참조한다.
도 3에 도시된 바와 같이, 본딩영역(124)에 패키지 볼을 접착하는 경우 화살표 방향을 압력이 발생하게 되어 불가피하게 아이솔레이션 층(120)이 밀린다. 그러나, 이러한 경우에도 금속배선(114)과 제 1 금속패드(116a)는 쇼트되지 않는다. 이는 금속배선(114)과 제 1 금속패드(116a)가 서로 다른 층에 형성됨으로써 금속배선(114)과 제 1 금속패드(116a)가 근본적으로 연결되지 않도록 하기 때문이다. 또한, 아이솔레이션 층(120)이 서로 다른 층으로 이격된 금속배선(114)과 제 1 금속패드(116a) 사이에 형성되기 때문에 아이솔레이션 층(120)은 종래와 같이 이격되지 않고 계속 연결된 상태로 남아있게 된다. 따라서, 종래와 같이 아이솔레이션 층(120)이 이격되면서 금속배선(114)과 제 1 금속패드(116a)가 연결되는 현상을 근본적으로 방지할 수 있다.
상술한 구성을 갖는 본 발명에 따른 반도체 소자의 형성 방법은 도 4a 내지 도 4f를 참조한다.
도 4a에 도시된 바와 같이, 반도체 기판(100) 상부에 제 1 하부 배선(102a) 및 제 2 하부배선(102b)을 형성한다. 이어서, 제 1 하부 배선(102a) 및 제 2 하부 배선(102b) 사이가 매립되고 제 1 하부 배선(102a) 및 제 2 하부 배선(102b)의 상부가 노출되도록 평탄화 식각 공정을 수행하여 층간절연막(104)을 형성한다.
이어서, 층간절연막(104) 상부에 보호층(106)을 형성하고, 보호층(106) 상부에 층간절연막(108)을 형성한다. 그 다음, 하부 배선(102)이 노출되도록 층간절연막(108)을 식각하여 제 1 콘택홀(107a) 및 제 2 콘택홀(107b)을 형성하고, 제 1 콘택홀(107a) 및 제 2 콘택홀(107b) 사이의 층간절연막(108) 및 보호층(106)을 식각하여 트렌치(T)를 형성한다.
도 4b에 도시된 바와 같이, 층간절연막(108) 상부에 금속층(109)을 형성한다. 도전층(109)은 층간절연막(108) 상부에 형성되기도 하지만, 콘택홀(107)을 매립시키고, 트렌치(T) 표면에도 형성된다.
도 4c에 도시된 바와 같이, 층간절연막(108)이 노출되도록 도전층(109)에 평탄화 식각공정을 수행하여 콘택홀을 매립하는 제 1 금속콘택(110a), 제 2 금속콘택(110b) 및 트렌치(T) 표면에 형성된 제 3 금속콘택(111)을 형성한다.
도 4d에 도시된 바와 같이, 층간절연막(108) 상부에 금속층(112)을 형성한다. 이때, 금속층(112)은 트렌치(T)에 매립된다.
도 4e에 도시된 바와 같이, 금속층(112) 상부에 서로 이웃하는 트렌치(T)를 오픈키도록 마스크 패턴(미도시)을 형성한 후, 이 마스크 패턴(미도시)을 식각마스크로 금속층(112)을 식각한다. 마스크 패턴(미도시)에 의해 덮혀있는 부분은 제 1 금속패드 및 제 2 금속패드가 형성되는 부분이며, 마스크 패턴(미도시)에 의해 노출된 부분은 트렌치(T)를 덮고 있는 금속층(112)이 일부 식각되면서 금속배선이 형성된다.
이 결과, 층간절연막(108) 상부에 제 1 금속콘택(110a)과 연결되는 제 1 금속패드(116a)와, 제 2 금속콘택(110b)과 연결되는 제 2 금속패드(116b)가 형성되고, 트렌치(T)에 매립된 금속층(112)의 일부도 식각되면서 트렌치(T)를 일부 매립하는 금속배선(114)이 형성된다.
도 4f에 도시된 바와 같이, 제 1 금속패드(116a) 및 제 2 금속패드(116b) 상부에 보호층(118)을 형성하고, 보호층(118) 상부 및 금속배선(114) 상부와 제 1 금속패드(116a) 및 제 2 금속패드(116b) 사이에 아이솔레이션 층(120)을 형성한다. 아이솔레이션 층(120)은 HDP(high density plasma) 방식으로 형성된 절연막을 포함하는 것이 바람직하다. 이어서, 아이솔레이션 층(120) 상부에 칩을 보호하는 패시배이션 층(122)을 형성하고, 제 1 금속패드(116a)의 일측단부 및 제 2 금속패드(116b)의 타측단부를 오픈시켜 본딩영역(124)을 형성한다. 여기서, 본딩영역(124)은 패키지 볼이 접착되는 부분이다.
상술한 바와 같이, 본 발명은 패키지 볼 접착 시에 본딩 압력에 의해 아이솔레이션 패턴이 이격되지 않도록 함으로써 금속패드와 금속배선이 전기적으로 연결되어 쇼트되는 문제를 근본적으로 방지할 수 있다.
도 5는 본 발명에 따른 반도체 모듈을 나타낸 도면이다. 도 5에 도시된 바와 같이, 본 발명에 따른 반도체 모듈은 모듈 기판 상에 탑재된 복수개의 반도체 소자들, 반도체 소자가 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK))를 제공받을 수 있도록 해주는 커맨드 링크 및 반도체 소자와 연결되어 데이터를 전송하는 데이터 링크를 포함한다. 여기서, 반도체 소자는 예컨대 도 2에 대한 설명에서 예시된 반도체 소자들이 사용될 수 있다. 그리고, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다. 도 5에서는 모듈 기판의 전면에 8개의 반도체 소자들이 탑재되어 있는 모습을 도시하고 있으나 모듈 기판의 후면에도 동일하게 반도체 소자들이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 반도체 소자들이 탑재될 수 있으며, 탑재되는 반도체 소자의 수는 도 2에 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
도 6은 본 발명에 따른 반도체 시스템을 나타낸 도면이다. 도 6에 도시된 바와 같이, 본 발명에 따른 반도체 시스템은 복수개의 반도체 소자들이 탑재된 적어도 하나의 반도체 모듈과 외부의 시스템(미도시) 사이에서 양방향 인터페이스를 제공하여 반도체 모듈의 동작을 제어하는 컨트롤러를 포함한다. 또한, 반도체 모듈과 컨트롤러를 전기적으로 연결하는 커맨드 링크 및 데이터 링크를 더 포함할 수 있다. 상술한 프로세서는 통상의 데이터 프로세싱 시스템에서 복수의 반도체 모듈들의 동작을 제어하기 위한 제어기와 그 기능이 동일 또는 유사하게 형성될 수 있다. 따라서, 본 실시 예에서는 이에 대한 상세한 설명은 생략한다. 이때 반도체 소자는 도 2의 반도체 소자를 사용할 수 있으며, 반도체 모듈은 도 5의 반도체 모듈이 사용될 수 있다.
도 7는 본 발명에 따른 전자 유닛을 나타낸 도면이다. 도 7에 도시된 바와 같이 본 발명에 따른 전자 유닛(electronic unit)은 반도체 시스템(semiconductor system)과 이와 전기적으로 연결되는 프로세서(processor)를 포함한다. 반도체 시스템은 도 6의 반도체 시스템이 사용될 수 있다. 여기서, 프로세서는 CPU(Central Processing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit), GPU(Graphics Processing Unit) 및 DSP(Digital Signal Processor)를 포함한다.
여기서, CPU 또는 MPU는 산술, 논리 연산 유닛인 ALU(Arithmetic Logic Unit)과 명령어를 읽어오고 해석해서 각 유닛을 제어하는 컨트롤 유닛(CU, control unit)을 묶은 형태이다. 프로세서가 CPU 또는 MPU일 경우 전자 유닛은 컴퓨터 기기 또는 모바일 기기를 포함하는 것이 바람직하다. 또한, GPU는 그래픽을 위한 CPU로서 소수점을 가진 숫자들을 계산하는데 사용되는 것으로 그래픽들을 실시간 화면으로 그려주기 위한 프로세서이다. 프로세서가 GPU인 경우 전자 유닛은 그래픽 기기를 포함하는 것이 바람직하다. 그리고, DSP는 아날로그 신호(예를 들면 음성)를 디지털로 고속 변환 후 계산하여 그 결과를 이용하거나 다시 아날로그로 변환하여 사용하는 프로세스를 일컫는다. DSP는 주로 디지털 값을 계산한다. 프로세서가 DSP인 경우 전자 유닛은 음향 및 영상 기기를 포함하는 것이 바람직하다.
이 외에도 프로세서는 APU(Accelerate Processor Unit)를 포함하는데 이는 CPU를 GPU에 통합하는 형태로써 그래픽 카드의 역할을 포함하는 형태의 프로세서이다.
도 8에 도시된 바와 같이, 반도체 시스템은 전자 유닛과 전기적으로 연결되는 하나 또는 다수의 인터페이스를 포함한다. 이때, 전자 유닛은 도 9의 전자 유닛이 사용될 수 있다. 여기서, 인터페이스는 모니터, 키보드, 포인팅 디바이스(마우스), USB, 디스플레이 또는 스피커를 포함할 수 있으나, 이에 한정되지 않고 변경 가능하다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (30)

  1. 반도체 기판 상의 층간절연막 상부에 서로 이격되도록 구비되는 제 1 금속패드 및 제 2 금속패드;
    상기 층간절연막 내 상기 제 1 금속패드와 상기 제 2 금속패드 사이 영역에 구비된 트렌치; 및
    상기 트렌치 상부에 구비되는 금속배선을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 금속배선 상부에 구비되고 서로 이격된 상기 제 1 금속패드 및 상기 제 2 금속패드 사이에 구비되는 아이솔레이션층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 제 1 금속패드 하부에 상기 층간절연막을 관통하는 제 1 금속콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 제 2 금속패드 하부에 상기 층간절연막을 관통하는 제 2 금속콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 2에 있어서,
    상기 제 1 금속콘택 하부에 연결되는 제 1 하부 배선을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 2 금속콘택 하부에 연결되는 제 2 하부 배선을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 금속배선 하부와 상기 트렌치 표면 사이에 구비되는 제 3 금속콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 청구항 2에 있어서,
    상기 아이솔레이션 층은 HDP(high density plasma) 방식으로 형성된 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 청구항 2에 있어서,
    상기 아이솔레이션 층 상부에 구비되는 패시배이션 층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 패시베이션 층은 PIQ(Polymide Isoindro Quirazorindione)을 포함하는 것을 특징으로 하는 반도체 소자.
  11. 청구항 2에 있어서,
    상기 아이솔레이션 층 양측으로 상기 제 1 금속패드의 일측단부 및 상기 제 2 금속패드 타측단부를 노출시키는 본딩영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  12. 반도체 기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치 내부에 금속배선을 형성함과 동시에 상기 층간절연막 상부에 상기 금속배선에 이격되도록 제 1 금속패드 및 상기 제 2 금속패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 12에 있어서,
    상기 금속배선, 상기 제 1 금속패드 및 상기 제 2 금속패드를 형성하는 단계는
    상기 트렌치를 포함하는 층간절연막 상부에 금속층을 형성하는 단계;
    상기 금속층 상부에 상기 트렌치에 의해 이격되도록 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각마스크로 상기 금속층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 13에 있어서,
    상기 층간절연막을 형성하는 단계 이전
    상기 반도체 기판 상에 서로 이격되는 제 1 하부 배선 및 제 2 하부 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 14에 있어서,
    상기 트렌치를 형성하는 단계와 동시에
    상기 제 1 하부 배선 및 상기 제 2 하부 배선이 노출되도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계가 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 15에 있어서,
    상기 금속층을 형성하는 단계 이전
    상기 트렌치 및 상기 콘택홀을 포함하는 층간절연막 상부에 도전층을 형성하는 단계; 및
    상기 층간절연막이 노출되도록 상기 도전층에 평탄화 식각공정을 수행하여 상기 콘택홀을 매립하는 제 1 금속콘택 및 제 2 금속콘택을 형성하고, 상기 트렌치 표면에 제 3 금속콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 청구항 16에 있어서,
    상기 마스크 패턴은 상기 트렌치를 오픈시키고 상기 제 1 금속패드 및 상기 제 2 금속패드를 덮도록 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 청구항 12에 있어서,
    상기 금속배선, 상기 제 1 금속패드 및 상기 제 2 금속패드를 형성하는 단계 이후
    상기 금속배선 상부 및 상기 제 1 금속패드 및 상기 제 2 금속패드 사이에 아이솔레이션 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 청구항 18에 있어서,
    상기 아이솔레이션 층은 HDP(high density plasma) 방식으로 형성되는 것을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 청구항 18에 있어서,
    상기 아이솔레이션 층을 형성하는 단계 이후
    상기 아이솔레이션 층 상부에 구비되는 패시배이션 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  21. 청구항 20에 있어서,
    상기 패시베이션 층은 PIQ(Polymide Isoindro Quirazorindione)을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  22. 청구항 19에 있어서,
    상기 패시배이션 층을 형성하는 단계 이후
    상기 제 1 금속패드의 일측단부 및 상기 제 2 금속패드의 타측단부가 노출되도록 상기 아이솔레이션 층을 식각하여 본딩영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  23. 반도체 소자;
    외부의 제어기로부터 상기 반도체 소자가 제어신호를 제공받도록 하는 커맨드 링크; 및
    상기 반도체 소자와 연결되어 데이터를 전송하는 데이터 링크를 포함하는 반도체 모듈에 있어서,
    상기 반도체 소자는
    반도체 기판 상의 층간절연막 상부에 서로 이격되도록 구비되는 제 1 금속패드 및 제 2 금속패드;
    상기 층간절연막 내 상기 제 1 금속패드와 상기 제 2 금속패드 사이 영역에 구비된 트렌치; 및
    상기 트렌치 상부에 구비되는 금속배선을 포함하는 것을 특징으로 하는 반도체 모듈.
  24. 반도체 모듈 및 컨트롤러를 포함하는 반도체 시스템에 있어서,
    상기 반도체 모듈은 반도체 소자, 커맨드 링크 및 데이터 링크를 포함하고,
    상기 반도체 소자는
    반도체 기판 상의 층간절연막 상부에 서로 이격되도록 구비되는 제 1 금속패드 및 제 2 금속패드;
    상기 층간절연막 내 상기 제 1 금속패드와 상기 제 2 금속패드 사이 영역에 구비된 트렌치; 및
    상기 트렌치 상부에 구비되는 금속배선을 포함하는 것을 특징으로 하는 반도체 시스템.
  25. 반도체 시스템 및 프로세서를 포함하는 전자 유닛에 있어서,
    상기 반도체 시스템은 반도체 모듈 및 컨트롤러를 포함하고, 상기 반도체 모듈은 반도체 소자, 커맨드 링크 및 데이터 링크를 포함하고,
    상기 반도체 소자는
    반도체 기판 상의 층간절연막 상부에 서로 이격되도록 구비되는 제 1 금속패드 및 제 2 금속패드;
    상기 층간절연막 내 상기 제 1 금속패드와 상기 제 2 금속패드 사이 영역에 구비된 트렌치; 및
    상기 트렌치 상부에 구비되는 금속배선을 포함하는 것을 특징으로 하는 전자 유닛.
  26. 청구항 25에 있어서,
    상기 프로세서는 CPU 또는 GPU를 포함하는 것을 특징으로 하는 전자 유닛.
  27. 청구항 25에 있어서,
    상기 CPU는 컴퓨터 또는 모바일(mobile)을 포함하는 것을 특징으로 하는 전자 유닛.
  28. 청구항 25에 있어서,
    상기 GPU는 그래픽을 포함하는 것을 특징으로 하는 전자 유닛.
  29. 전자 유닛 및 인터페이스를 포함하는 전자 시스템에 있어서,
    상기 전자 유닛은 반도체 시스템 및 프로세서를 포함하고, 상기 반도체 시스템은 반도체 모듈 및 컨트롤러를 포함하고, 상기 반도체 모듈은 반도체 소자, 커맨드 링크 및 데이터 링크를 포함하고,
    상기 반도체 소자는
    반도체 기판 상의 층간절연막 상부에 서로 이격되도록 구비되는 제 1 금속패드 및 제 2 금속패드;
    상기 층간절연막 내 상기 제 1 금속패드와 상기 제 2 금속패드 사이 영역에 구비된 트렌치; 및
    상기 트렌치 상부에 구비되는 금속배선을 포함하는 것을 특징으로 하는 전자 시스템.
  30. 청구항 29에 있어서,
    상기 인터페이스는
    모니터, 키보드, 포인팅 디바이스(마우스), USB, 디스플레이 또는 스피커를 포함하는 것을 특징으로 하는 전자 시스템.
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