JP5994167B2 - 半導体装置およびその製造方法、電子部品 - Google Patents
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Description
貫通電極を有する半導体装置は、たとえば、特許文献1および2に開示されている。
特許文献1および2の半導体装置は、Si基板と、Si基板に設けられた貫通電極と、Si基板の表面に形成された電極パッドと、電極パッド上に形成された再配置配線層とを含む。
本発明の他の目的は、表面電極の大きさに関わらず、表面電極に対して貫通電極を確実にコンタクトさせることができる半導体装置の製造方法を提供することである。
本発明のさらに他の目的は、半導体装置に貫通電極を高密度に設けることにより、小型化、大容量化および高機能化を実現することができる電子部品を提供することである。
これにより、本発明の半導体装置では、貫通電極の微細化を行なう場合に、従来に比べて表面電極を縮小化できる。その結果、貫通電極を高密度に設けることができるので、小型、大容量および高機能の半導体装置を実現することができる。
本発明の半導体装置では、前記貫通電極は、前記開口内のボトム部と、前記開口外の本体部とを含み、前記貫通電極の前記本体部は、前記絶縁膜リングにおける前記内縁部の前記第2面に重なるように、前記開口に対して横方向へ張り出していることが好ましい。
この構成を有する半導体装置は、たとえば、前記半導体装置の製造方法において、前記開口を区画する前記絶縁膜リングの内縁部が前記貫通孔内に露出するように、前記開口の径よりも大きいパターン径で前記半導体基板をエッチングする工程を含む、前記貫通孔を形成する工程を実行することにより製造することができる。
この構成を有する半導体装置は、たとえば、前記半導体装置の製造方法において、前記表面電極の径と同じかそれ以上のパターン径で前記半導体基板をエッチングする工程を含む、前記貫通孔を形成する工程を実行することにより製造することができる。
また、本発明の半導体装置では、前記絶縁膜リングは、前記半導体基板の前記表面に対して前記裏面側へ埋め込まれていることが好ましい。
この構成によれば、絶縁膜リングの厚さ分、貫通電極の表面側の端部が裏面側に後退するので、貫通電極のアスクペクト比(貫通電極の高さ/貫通電極の径)を小さくすることができる。そのため、貫通孔に電極材料を充填するときのステップカバレッジ(段差被膜性)を向上させることができる。また、半導体基板の表面と絶縁膜リングの上面との間の段差をなくすことができるので、半導体基板の表面の平坦性を維持することもできる。
また、本発明の半導体装置は、互いに隣り合う複数の前記表面電極の間に敷設された配線を含んでいてもよい。
また、本発明の半導体装置は、前記貫通電極との間に前記表面電極が置かれるように前記貫通電極の直上位置に配置された、外部接続用の表面バンプを含んでいてもよいし、前記貫通電極における前記半導体基板の前記裏面側の端部に配置された、外部接続用の裏面バンプを含んでいてもよい。
また、前記半導体基板の前記表面は、複数の半導体素子が形成された素子形成面を含んでいてもよい。
また、本発明の電子部品は、裏面に複数の外部端子を有するインタポーザと、前記インタポーザの表面に、前記表面が上方に向く姿勢で積層された請求項1〜12のいずれか一項に記載の半導体装置と、複数の裏面バンプを有し、当該裏面バンプが前記貫通電極に電気的に接続されるように前記半導体装置の前記表面に積層された第2半導体装置と、前記半導体装置および前記第2半導体装置を封止する樹脂パッケージとを含む。
また、本発明の半導体装置は、前記貫通電極の前記ボトム部と前記絶縁膜リングにおける前記内縁部の前記第1面との間に設けられた第2のビア絶縁膜を含み、前記ビア絶縁膜および前記第2のビア絶縁膜は、前記絶縁膜リングの前記内縁部によって互いに分断されていてもよい。
図1は、本発明の一実施形態に係る電子部品1の模式的な断面図である。図2は、図1の電子部品1のシステム構成を模式的に示すブロック図である。
電子部品1は、樹脂インタポーザ2と、樹脂インタポーザ2の表面3から順に積層された演算チップ4、Siインタポーザ5およびメモリチップ6と、樹脂パッケージ7とを含み、内部に電源系配線8および信号系配線9が組み込まれている。なお、演算チップ4、Siインタポーザ5およびメモリチップ6は、樹脂インタポーザ2の表面3に積層された複数の半導体装置の一例であり、これに限るものではない。
樹脂パッケージ7(たとえば、エポキシ樹脂)は、樹脂インタポーザ2の裏面10を露出させるように、樹脂インタポーザ2の表面3側のみを封止しており、演算チップ4、Siインタポーザ5およびメモリチップ6が露出しないようにこれらのチップの全体を覆っている。また、樹脂パッケージ7は、その側面が樹脂インタポーザ2の側面と面一に揃うように形成されている。
図1で示したように、この実施形態では、積層配置された複数の半導体チップ4〜6のうち、演算チップ4およびSiインタポーザ5それぞれに貫通電極17,18が設けられている。
これにより、演算チップ4は、貫通電極17を利用して、メモリチップ6に電力および電気信号を送ることができる。つまり、演算チップ4の貫通電極17が電子部品1の電源系配線8および信号系配線9を形成し、当該配線8,9により電力および信号が送られる。
中央部27の貫通電極18の各群では、行列状に配置された複数の貫通電極18を1つのブロックとして、複数のブロックが設けられている。具体的には、この実施形態では、8つの群が2行4列(2×4)の行列状に配置されており、各群では、4行64列(4×64)の貫通電極18を1ブロックとして2ブロック、つまり1つの群当たり合計512個の貫通電極18が設けられている。この群が8群あるので、Siインタポーザ5全体では、4096個(512個×8群)の貫通電極18が設けられている。
演算チップ4は、演算チップ4の本体をなす半導体基板としてのSi基板29と、ゲート絶縁膜30と、層間絶縁膜31と、絶縁膜リング32と、表面電極としての表面パッド33と、パッド間配線34と、貫通電極17と、ビア絶縁膜35と、表面バンプ36と、裏面バンプ19とを含む。
この実施形態では、表面パッド33は、2層パッド構造を有しており、ゲート絶縁膜30上に形成された下側パッド39と、第1層間絶縁膜37上に形成された上側パッド40とを含み、互いに上下に重なり合う下側パッド39と上側パッド40との間は、第1層間絶縁膜37を貫通する複数の導電性のビア41を介して電気的に接続されている。表面パッド33の層構造は、2層構造に限らず、たとえば、3層構造、4層構造、5層構造、それ以上の層構造であってもよい。また、表面パッド33の材料は、銅(Cu)などの他の金属材料であってもよい。
貫通電極17は、銅(Cu)からなり、Si基板29の裏面14から当該裏面14に対して垂直に絶縁膜リング32の開口42を通過して表面パッド33(下側パッド39)に達する円柱状に形成されている。これにより、貫通電極17および表面パッド33は、Si基板29の厚さ方向に同一直線上に並んでいる。なお、貫通電極17および表面パッド33は、必ずしも同一直線上に並んでいる必要はなく、たとえば、表面パッド33は、貫通電極17のSi基板29の表面13側端部から再配線等を引き回すことにより、平面視において貫通電極17から離れた位置に配置されていてもよい。
ビア絶縁膜35は、酸化シリコン(SiO2)からなり、貫通電極17とSi基板29との間およびSi基板29の裏面14全域に設けられている。
表面バンプ36は、第2層間絶縁膜38上において、貫通電極17との間に表面パッド33が置かれるように、貫通電極17の直上位置に1つずつ配置されている。各表面バンプ36は、互いに上下に重なり合う上側パッド40に対して、第2層間絶縁膜38を貫通する導電性のビア50を介して電気的に接続されている。また、各表面バンプ36は、演算チップ4上にSiインタポーザ5を積層した状態において、たとえば、Siインタポーザ5の裏面バンプ20(図1参照)と接続される。
以上説明した絶縁膜リング32を有する演算チップ4の構成は、この実施形態では、貫通電極18が形成された半導体基板(Si基板)であるSiインタポーザ5にも採用されている。また、絶縁膜リング32を形成することにより本体部44に比べて細く形成されたボトム部43を有する貫通電極17は、電子部品1の電源系配線8および信号系配線9のいずれにも使用する必要はなく、好ましくは、配線の低抵抗化が特に必要とされない信号系配線9を形成する貫通電極17に用いる。
演算チップ4を製造するには、まず、図5Aに示すように、700μm以上の厚さを有するSi基板29を表面13からエッチングすることにより、円環状のシャロートレンチ51を選択的に形成し、当該シャロートレンチ51にCVD法によりSiO2(絶縁材料)を充填する。これにより、Si基板29に埋め込まれた絶縁膜リング32(外径R1=12μm、内径R2=8μm)が形成される。この絶縁膜リング32を形成する工程は、たとえば、STI(Shallow Trench Isolation:シャロートレンチアイソレーション)工程によりSi基板29に複数の素子分離領域を形成する工程と同一工程で行うことができるので、効率よく絶縁膜リング32を形成することができる。
次に、図5Bに示すように、熱酸化法によりゲート絶縁膜30を形成する。その後、スパッタ、フォトリソグラフィ、CVD等の公知の半導体装置の製造技術により、ゲート絶縁膜30上に、下側パッド39、第1層間絶縁膜37、ビア41、上側パッド40およびパッド間配線34、第2層間絶縁膜38、ビア50および表面バンプ36を順に形成する。
次に、図5Dに示すように、たとえば、グラインダなどを用いて、Si基板29を裏面14側から研削して(バックグラインド)、Si基板29を薄化する。この実施形態では、700μm以上のSi基板29が30μm〜50μmになるまで研削する。
次に、図5Fに示すように、フォトレジスト54を介してSi基板29にエッチングガス(たとえば、SF6/O2など)を供給して、Si基板29を裏面14側からドライエッチングする。このエッチングは、絶縁膜リング32に到達した後、絶縁膜リング32(SiO2)とSi基板29とのエッチングレートの差を利用して(絶縁膜リング32をマスクとして利用して)絶縁膜リング32の開口42へガイドされる。そして、絶縁膜リング32の開口42を通過してゲート絶縁膜30が露出するまで、エッチングガスの種類を代えずに同一のガス種でエッチングを続ける。これにより、Si基板29に貫通孔56が形成され、各貫通孔56内には、絶縁膜リング32の内縁部45が露出することとなる。
次に、図5Iに示すように、エッチバックにより、ビア絶縁膜35における貫通孔56の開口端に臨む部分、具体的には、表面パッド33上の部分(底面部分)および絶縁膜リング32の内縁部45上の部分を選択的に除去する。これにより、貫通孔56内に表面パッド33(下側パッド39)が再度露出する。
次に、図5Kに示すように、研磨面がビア絶縁膜35の裏面部49と面一に揃うまで、貫通電極17の余分な部分(貫通孔56外の部分)をCMP(Chemical Mechanical Polishing)法により研磨して除去する。
以上、この実施形態の方法によれば、図5Aに示すように、表面パッド33の位置に対向する開口42を有する絶縁膜リング32を予め形成する。そのため、当該絶縁膜リング32上に表面パッド33を形成した後、Si基板29を裏面14から表面パッド33へ向かってエッチングする図5Fの工程において、理想のエッチング位置(絶縁膜リング32の開口42の位置)と実際のエッチング位置との間にギャップが生じていても、ドライエッチングが絶縁膜リング32に到達した後は、絶縁膜リング32(SiO2)とSi基板29とのエッチングレートの差を利用して(絶縁膜リング32をマスクとして利用して)、当該エッチングを開口42へガイドすることができる。
また、表面パッド33の縮小化により、互いに隣り合う表面パッド33の間のスペースを広げることができるので、そのスペースを有効利用して、パッド間配線34を敷設することができる。
また、演算チップ4によれば、裏面バンプ19を介して貫通電極17(本体部44)の裏面14側の端部に力が加わっても、本体部44に重なっている絶縁膜リング32(内縁部45)が緩衝材として働くので、表面パッド33に伝わる力を低減することができる。その結果、たとえば、演算チップ4を樹脂インタポーザ2に実装する時に、表面パッド33がダメージを受けることを防止することができる。
すなわち、図5Iの工程において、表面パッド33を露出させるためにビア絶縁膜35の底面部分をエッチバックにより除去することになるが、貫通孔56の内面のビア絶縁膜35(本体部48およびボトム部47)をそれほど厚いものではない。そのため、エッチバックの際、貫通孔56のボトム部の側面に形成されたビア絶縁膜35も一緒に除去されてしまうおそれがある。
そして、図1の電子部品1によれば、上記した演算チップ4およびSiインタポーザ5が搭載されているので、演算チップ4およびSiインタポーザ5に貫通電極17を高密度に設けることにより、小型化、大容量化および高機能化を実現することができる。
たとえば、貫通電極17は、楕円柱状、四角柱状、六角柱状、八角柱状であってもよく、絶縁膜リング32も、楕円環状、四角環状、六角環状、八角環状であってもよい。
また、図5Jの工程において、貫通電極17は、CVD法を用いてポリシリコンを貫通孔56に充填することにより形成することができる。ただし、その場合にはSi基板29およびガラス基板53が高温に晒されるので、接着剤52が溶けないように対策を施す必要がある。つまり、接着剤52の耐熱温度が比較的低温(200℃程度)である場合には、前述の実施形態のように、電解めっき法を採用することが好ましい。
2 樹脂インタポーザ
3 (樹脂インタポーザの)表面
4 演算チップ
5 Siインタポーザ
6 メモリチップ
7 樹脂パッケージ
8 電源系配線
9 信号系配線
10 (樹脂インタポーザの)裏面
11 外部端子
12 論理・制御回路
13 (演算チップの)表面
14 (演算チップの)裏面
15 (Siインタポーザの)表面
16 (Siインタポーザの)裏面
17 (演算チップの)貫通電極
18 (Siインタポーザの)貫通電極
19 (演算チップの)裏面バンプ
20 (Siインタポーザの)裏面バンプ
21 メモリセルアレイ
22 制御回路
23 (メモリチップの)裏面
24 (メモリチップの)裏面バンプ
25 (演算チップの)中央部
26 (演算チップの)周縁部
27 (Siインタポーザの)中央部
28 (Siインタポーザの)周縁部
29 Si基板
30 ゲート絶縁膜
31 層間絶縁膜
32 絶縁膜リング
33 表面パッド
34 パッド間配線
35 ビア絶縁膜
36 表面バンプ
37 第1層間絶縁膜
38 第2層間絶縁膜
39 下側パッド
40 上側パッド
41 ビア
42 (絶縁膜リングの)開口
43 (貫通電極の)ボトム部
44 (貫通電極の)本体部
45 (絶縁膜リングの)内縁部
46 (絶縁膜リングの)外縁部
47 (ビア絶縁膜の)ボトム部
48 (ビア絶縁膜の)本体部
49 (ビア絶縁膜の)裏面部
50 ビア
51 シャロートレンチ
52 接着剤
53 ガラス基板
54 フォトレジスト
55 (フォトレジストの)開口
56 貫通孔
Claims (16)
- 半導体基板と、
前記半導体基板の表面に選択的に埋め込まれた複数の絶縁膜リングと、
前記絶縁膜リングの開口を通過して、前記半導体基板の前記表面と裏面との間を貫通する貫通孔に埋め込まれた貫通電極と、
前記貫通電極と前記半導体基板との間に設けられたビア絶縁膜と、
前記半導体基板の前記表面の前記絶縁膜リングに対して前記表面側に離間して、前記開口に対向して形成され、前記貫通電極に電気的に接続された表面電極とを含み、
前記絶縁膜リングは、前記貫通孔の側面よりも内側に張り出した内縁部を含み、
前記絶縁膜リングの前記内縁部は、前記開口を区画する第1面と、前記貫通孔における前記半導体基板の前記裏面側の開口端に臨み、前記貫通電極に接する第2面とを含む、半導体装置。 - 前記貫通電極は、前記開口内のボトム部と、前記開口外の本体部とを含み、
前記貫通電極の前記本体部は、前記絶縁膜リングにおける前記内縁部の前記第2面に重なるように、前記開口に対して横方向へ張り出している、請求項1に記載の半導体装置。 - 前記貫通電極の前記本体部は、前記表面電極の径と同じかそれ以上の径を有している、請求項2に記載の半導体装置。
- 前記絶縁膜リングの前記内縁部は、前記絶縁膜リングの外形を画成する外縁部よりも薄く形成されている、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記半導体装置は、互いに隣り合う複数の前記表面電極の間に敷設された配線を含む、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記表面電極は、層間絶縁膜を介して積層された多層電極を含む、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記半導体装置は、前記貫通電極との間に前記表面電極が置かれるように前記貫通電極の直上位置に配置された、外部接続用の表面バンプを含む、請求項1〜6のいずれか一項に記載の半導体装置。
- 前記半導体装置は、前記貫通電極における前記半導体基板の前記裏面側の端部に配置された、外部接続用の裏面バンプを含む、請求項1〜7のいずれか一項に記載の半導体装置。
- 前記絶縁膜リングは、円環状に形成されている、請求項1〜8のいずれか一項に記載の半導体装置。
- 前記貫通電極は、円柱状に形成されている、請求項1〜9のいずれか一項に記載の半導体装置。
- 前記半導体基板の前記表面は、複数の半導体素子が形成された素子形成面を含む、請求項1〜10のいずれか一項に記載の半導体装置。
- 裏面に複数の外部端子を有するインタポーザと、
前記インタポーザの表面に、前記表面が上方に向く姿勢で積層された請求項1〜11のいずれか一項に記載の半導体装置と、
複数の裏面バンプを有し、当該裏面バンプが前記貫通電極に電気的に接続されるように前記半導体装置の前記表面に積層された第2半導体装置と、
前記半導体装置および前記第2半導体装置を封止する樹脂パッケージとを含む、電子部品。 - 前記半導体装置は、前記貫通電極の前記ボトム部と前記絶縁膜リングにおける前記内縁部の前記第1面との間に設けられた第2のビア絶縁膜を含み、
前記ビア絶縁膜および前記第2のビア絶縁膜は、前記絶縁膜リングの前記内縁部によって互いに分断されている、請求項2または3に記載の半導体装置。 - 半導体基板の表面に、複数の絶縁膜リングを選択的に埋め込む工程と、
前記絶縁膜リングに対して前記半導体基板の反対側に、前記絶縁膜リングの開口に対向するように表面電極を形成する工程と、
前記半導体基板を裏面から前記絶縁膜リングの前記開口の径よりも大きいパターン径でエッチングすることにより、前記絶縁膜リングの前記開口を通過して前記表面電極に達する貫通孔を形成し、当該貫通孔内に前記開口を区画する前記絶縁膜リングの内縁部を露出させる工程と、
前記貫通孔内に露出している前記表面電極および前記絶縁膜リングの前記内縁部が覆われるように、前記貫通孔の内面にビア絶縁膜を形成する工程と、
少なくとも前記ビア絶縁膜における前記表面電極上の部分および前記絶縁膜リングの前記内縁部上の部分を選択的に除去する工程と、
前記ビア絶縁膜が形成された前記貫通孔に電極材料を充填することにより、前記表面電極に電気的に接続されるように貫通電極を形成する工程とを含む、半導体装置の製造方法。 - 前記貫通孔を形成する工程は、前記表面電極の径と同じかそれ以上のパターン径で前記半導体基板をエッチングする工程を含む、請求項14に記載の半導体装置の製造方法。
- 前記絶縁膜リングを形成する工程は、前記半導体基板を前記表面からエッチングすることによりシャロートレンチを形成する工程と、前記シャロートレンチに絶縁材料を充填することにより、前記絶縁膜リングを前記半導体基板の前記表面に対して前記裏面側へ埋め込むように形成する工程とを含む、請求項14または15に記載の半導体装置の製造方法。
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