JP2009124087A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体基板とのショートを防止した貫通電極を有する半導体装置を製造する手段を提供する。
【解決手段】半導体基板１のおもて面上に形成された層間絶縁膜２と、層間絶縁膜上に形成されたパッド３と、保護膜４の開口部７に上部端子９を形成する。半導体基板の裏面のパッド下の領域に、層間絶縁膜に達する環状溝３２を形成する。環状溝内に環状絶縁層３３を形成すると共に、半導体基板の裏面に裏面絶縁膜１３を形成する。裏面絶縁膜上の環状絶縁層に囲まれた領域に、パッドに達する電極形成穴１６を形成する。電極形成穴に導電材料を埋込んでパッドに電気的に接続する貫通電極１５を形成する。裏面絶縁膜上に貫通電極に電気的に接続する下部端子を形成する。
【選択図】図２

Description

本発明は、貫通電極を有する半導体装置の製造方法に関する。
近年、貫通電極を有する半導体装置を複数積層して、小型、大容量、高機能の半導体デバイスを形成する技術が開発されている。
半導体装置に貫通電極を形成する方法としては、半導体ウェハにトランジスタ等の半導体素子を形成する前に、貫通電極を形成する方法（Ｖｉａ−Ｆｉｒｓｔ方式）と、半導体素子を形成した後に、貫通電極を形成する方法（Ｖｉａ−ｌａｓｔ方式）とがあるが、イメージセンサ等の半導体デバイスに適用される半導体装置おいては、Ｖｉａ−ｌａｓｔ方式による貫通電極の形成方法が用いられている。
このような、Ｖｉａ−ｌａｓｔ方式により形成した貫通電極を有する半導体装置の一般的な製造方法を、図８ないし図１０にＰＺで示す工程に従って説明する。
ＰＺ１（図８）、半導体基板としてのシリコン（Ｓｉ）からなるシリコン基板１のおもて面に形成された図示しない半導体素子と、シリコン基板１のおもて面上に形成された酸化シリコン（ＳｉＯ２）からなる層間絶縁膜２と、層間絶縁膜２上に形成され、図示しない半導体素子の所定の部位と電気的に接続するアルミニウム（Ａｌ）、チタン（Ｔｉ）銅（Ｃｕ）、ニッケル（Ｎｉ）、半田等の導電材料から選択された一の導電材料（アルミニウム）からなるパッド３と、層間絶縁膜２上およびパッド３上を覆う保護膜としての窒化シリコン（Ｓｉ３Ｎ４）からなるパッシベーション膜４と有する半導体ウェハ５を準備する。
ＰＺ２（図８）、フォトリソグラフィにより、パッシベーション膜４上に、パッド３上の開口部７の形成領域のパッシベーション膜４を露出させたレジストマスク８（不図示）を形成し、これをマスクとして異方性エッチングにより、パッド３に達する開口部７を形成し、前記のレジストマスク８を剥離剤を用いて除去する。
次いで、フォトリソグラフィにより、パッシベーション膜４上に、開口部７を含む上部電極９の形成領域のパッシベーション膜４を露出させた開口を有するレジストマスク８を形成し、電解メッキ法により、導電材料（ニッケル）を開口部７およびレジストマスク８の開口に埋込んで、パッド３に電気的に接続する上部端子９を形成する。
ＰＺ３（図８）、剥離剤を用いて上部端子９の形成に用いたレジストマスク８を除去し、シリコン基板１のおもて面側のパッシベーション膜４および上部端子９上に接着剤１０を介して支持体１１を貼付する。
ＰＺ４（図８）、シリコン基板１のおもて面側に支持体１１を貼付したシリコン基板１の裏面を、グラインダにより研削して、シリコン基板１の厚さを所定の厚さ（５０μｍ）に薄板化する。
ＰＺ５（図９）、研削後のシリコン基板１の裏面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、絶縁材料（酸化シリコン）からなる裏面絶縁膜１３を形成し、フォトリソグラフィにより、裏面絶縁膜１３上に、パッド３下の貫通電極１５の形成領域の裏面絶縁膜１３を露出させたレジストマスク８を形成する。
ＰＺ６（図９）、工程ＰＺ５で形成したレジストマスク８をマスクとして異方性エッチングにより、裏面絶縁膜１３およびシリコン基板１をエッチングして、層間絶縁膜２に達する下穴を形成し、同じレジストマスク８をマスクにして、下穴の底部に露出している層間絶縁膜２を、異なるエッチングガスを用いた異方性エッチングによりエッチングして、パッド３に達する電極形成穴１６を形成する。
ＰＺ７（図９）、プラズマアッシングを用いて、工程ＰＺ５で形成したレジストマスク８を除去し、ＣＶＤ法により、絶縁材料（酸化シリコン）を電極形成穴１６の内面（底面および側面をいう。）および裏面絶縁膜１３上に堆積し、電極形成穴１６の内面および裏面絶縁膜１３上に、電極絶縁膜１８を被覆する。
ＰＺ８（図９）、異方性エッチングにより、シリコン基板１の裏面側の全面をエッチングし、裏面絶縁膜１３上および電極形成穴１６の底面上の電極絶縁膜１８を除去して電極形成穴１６の側面上に被覆された電極絶縁膜１８を残留させる。
そして、裏面絶縁膜１３上、電極形成穴１６の底面であるパッド３上、および電極形成穴１６の側面上の電極絶縁膜１８上に、スパッタ法により、導電材料（チタン）を堆積してバリアメタル２０を形成し、次いでスパッタ法により、導電材料（銅）を堆積してシードメタル２１を形成し、電解メッキ法により、シードメタル２１上に、導電材料（銅）からなる導電材料層１５ａを形成する。これにより電極形成穴１６の内部に導電材料（銅）が埋込まれる。
ＰＺ９（図１０）、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、裏面絶縁膜１３上のバリアメタル２０、シードメタル２１、導電材料層１５ａを研磨して除去し、電極形成穴１６の内部にパッド３に電気的に接続する貫通電極１５を形成する。
その後に、スパッタ法により、導電材料（チタン）を堆積してバリアメタル２３を形成し、次いでスパッタ法により、導電材料（銅）を堆積してシードメタル２４を形成し、フォトリソグラフィにより、シードメタル２４上に、貫通電極１５を含む下部電極２６の形成領域のシードメタル２４を露出させた開口を有するレジストマスク８を形成し、電解メッキ法により、導電材料（ニッケル）をレジストマスク８の開口に埋込んで、貫通電極１５に電気的に接続する下部端子２６を形成する。
ＰＺ１０（図１０）、剥離剤を用いて下部端子２６の形成に用いたレジストマスク８を除去し、ウェットエッチングにより、バリアメタル２３およびシードメタル２４を徐除して、裏面絶縁膜１３を露出させる。
ＰＺ１１（図１０）、その後に、接着剤１０を剥離して支持体１１を取外し、半導体装置２８を製造する。
このようにして、一般的な製造方法による貫通電極を有する半導体装置が形成される。
また、貫通電極を形成する場合に、半導体ウェハに半導体素子を形成する前に、半導体基板の貫通電極の形成部位に絶縁リングを形成し、その半導体基板に半導体素子およびその上の配線層を形成した後に、半導体ウェハを個片に分割して半導体素子および絶縁リングが形成された半導体チップを形成し、実装基板への半導体チップの実装後に、半導体チップの裏面を絶縁リングが露出するまで研削し、半導体チップの裏面にシリコン窒化膜、シリコン酸化膜からなる無機絶縁膜を形成し、無機絶縁膜上に、貫通電極の形成領域を開口させたレジストマスクを形成し、ドライエッチングにより、無機絶縁膜と半導体チップの半導体基板とを貫通し、配線層の絶縁層に埋込まれたコンタクトプラグ達する貫通穴を形成し、その貫通穴に電解メッキ法により金属を埋込んで、貫通電極を形成しているものもある（例えば、特許文献１参照。）。
特開２００７−１８０５２９号公報（主に第１０頁段落００３４−第１１頁段落００３８、第３図、第４図、第７図）
しかしながら、上述した一般的な製造方法においては、Ｖｉａ−ｌａｓｔ方式による貫通電極の形成時に、シリコン基板の裏面に形成した裏面絶縁膜からパッドに達する電極形成穴を形成し、この電極形成穴の内面に電極絶縁膜を被覆した後に、電極形成穴の底面の電極絶縁膜を異方性エッチングで除去し、その後に電解メッキ法により導電材料を埋込んで、貫通電極を形成しているため、電極形成穴の底面の電極絶縁膜を異方性エッチングで除去する際に、電極形成穴の側面上に被覆された電極絶縁膜も除去される場合があり、電極絶縁膜の一部が除去されてしまうと、貫通電極とシリコン基板とがショートして半導体装置の品質を低下させるという問題がある。
また、特許文献１の技術は、Ｖｉａ−Ｆｉｒｓｔ方式の一種であるが、このようなＶｉａ−Ｆｉｒｓｔ方式は、他社に半導体素子を形成した半導体ウェハの製造を委託するビジネス形態の場合に、他社に絶縁リングの形成等を依頼する必要があり、他社の了承が得られない限り、実現できないという問題がある。
本発明は、上記の問題点を解決するためになされたもので、半導体基板とのショートを防止した貫通電極を有する半導体装置の製造を自社内で実現する手段を提供することを目的とする。
本発明は、上記課題を解決するために、半導体装置の製造方法が、半導体基板と、前記半導体基板のおもて面に形成された半導体素子と、前記半導体基板のおもて面上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記半導体素子に電気的に接続するパッドと、前記層間絶縁膜上および前記パッド上を覆う保護膜とを有する半導体ウェハを準備する工程と、前記保護膜に前記パッドに達する開口部を形成し、前記開口部に導電材料を埋込んで、前記パッドに電気的に接続する上部端子を形成する工程と、前記半導体基板の裏面の前記パッド下の領域に、前記層間絶縁膜に達する環状溝を形成する工程と、前記環状溝内および前記半導体基板の裏面に絶縁材料を堆積して、前記環状溝内に環状絶縁層を形成すると共に、前記半導体基板の裏面に裏面絶縁膜を形成する工程と、前記裏面絶縁膜上の、前記環状絶縁層に囲まれた領域に、前記パッドに達する電極形成穴を形成する工程と、前記電極形成穴に、導電材料を埋込んで、前記パッドに電気的に接続する貫通電極を形成する工程と、前記裏面絶縁膜上に、前記貫通電極に電気的に接続する下部端子を形成する工程と、を備えることを特徴とする。
これにより、本発明は、貫通電極を、貫通電極から離間した位置に配置された層間絶縁膜に接続する環状絶縁層で囲んで、シリコン基板との間の絶縁性を安定して確保することができ、シリコン基板とのショートを防止した貫通電極を有する半導体装置を、半導体素子が形成された半導体ウェハの納入後に、Ｖｉａ−ｌａｓｔ方式によって容易かつ安定して行うことができ、貫通電極を有する半導体装置の製造を自社内で容易に実現することができるという効果が得られる。
以下に、図面を参照して本発明による半導体装置の製造方法の実施例について説明する。
図１、図２、図３は実施例１の半導体装置の製造方法を示す説明図、図４は実施例１の貫通電極の断面を示す説明図である。
なお、上記一般的な製造方法で説明した部分と同様の部分は、同一の符号を付してその説明を省略する。
本実施例の半導体装置３０は、図３（Ｐ１１）に示すように、シリコン基板１に形成された貫通電極１５が、その周囲に離間して形成された層間絶縁膜２に達する環状溝３２に、絶縁材料を埋込んで形成された層間絶縁膜２に接続する環状絶縁層３３に囲われた状態（図４参照）で形成されている。
本実施例の貫通電極１５は、図４に示すように、８角柱状に形成され、その周囲をシリコン基板１を形成しているシリコン層１ａを介して、８角形状の環状に形成された環状絶縁層３３に囲われており、この環状絶縁層３３により、シリコン基板１と貫通電極１５とが絶縁分離されている。
以下に、図１ないし図３にＰで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
本実施例の工程Ｐ１（図１）〜工程Ｐ４（図１）の作動は、上記一般的な製造方法の工程ＰＺ１（図８）〜工程ＰＺ４（図８）の作動と同様であるので、その説明を省略する。
Ｐ５（図２）、研削後のシリコン基板１の裏面に、フォトリソグラフィにより、パッド３下の環状溝３２の形成領域のシリコン基板１の裏面を露出させたレジストマスク８を形成し、これをマスクとして異方性エッチングにより、シリコン基板１をエッチングして、層間絶縁膜２に達する環状溝３２を形成する。
Ｐ６（図２）、プラズマアッシングを用いて、工程Ｐ５で形成したレジストマスク８を除去し、ＣＶＤ法により、環状溝３２およびシリコン基板１の裏面に絶縁材料（酸化シリコン）堆積して、環状溝３２内に絶縁材料を埋込んだ環状絶縁層３３を形成すると共に、シリコン基板１の裏面上に裏面絶縁膜１３を形成する。
Ｐ７（図２）、フォトリソグラフィにより、裏面絶縁膜１３上に、パッド３下の環状絶縁層３３に囲まれた貫通電極１５の形成領域の裏面絶縁膜１３を露出させたレジストマスク８を形成し、これをマスクとして異方性エッチングにより、裏面絶縁膜１３およびシリコン基板１をエッチングして、層間絶縁膜２に達する下穴を形成し、同じレジストマスク８をマスクにして、下穴の底部に露出している層間絶縁膜２を、異なるエッチングガスを用いた異方性エッチングによりエッチングして、パッド３に達する電極形成穴１６を形成する。
Ｐ８（図２）、次いで、裏面絶縁膜１３上、電極形成穴１６の底面であるパッド３上、および電極形成穴１６の側面上に、スパッタ法により、導電材料（チタン）を堆積してバリアメタル２０を形成し、次いでスパッタ法により、導電材料（銅）を堆積してシードメタル２１を形成し、電解メッキ法により、シードメタル２１上に、導電材料（銅）からなる導電材料層１５ａを形成する。これにより、電極形成穴１６の内部に導電材料（銅）が埋込まれる。
Ｐ９（図３）、ＣＭＰ法により、裏面絶縁膜１３上のバリアメタル２０、シードメタル２１、導電材料層１５ａを研磨して除去し、電極形成穴１６の内部にパッド３に電気的に接続する貫通電極１５を形成する。
その後に、上記工程ＰＺ９と同様にしてバリアメタル２３およびシードメタル２４を形成し、電解メッキ法により、貫通電極１５に電気的に接続する、導電材料（ニッケル）からなる下部端子２６を形成する。
その後の工程Ｐ１０（図３）、工程Ｐ１１（図３）の作動は、上記一般的な製造方法の工程ＰＺ１０（図１０）、工程ＰＺ１１（図１０）の作動と同様であるので、その説明を省略する。
このようにして、本実施例の環状絶縁層３３に周囲を囲まれた貫通電極１５を有する半導体装置３０が形成される。
上記のように、本実施例のＶｉａ−ｌａｓｔ方式により形成された貫通電極１５は、その周囲を、貫通電極１５から離間した位置に配置された層間絶縁膜２に接続する環状絶縁層３３で囲まれているので、貫通電極１５とシリコン基板１との間の絶縁性を安定して確保することができ、貫通電極１５のシリコン基板１とのショートを防止して半導体装置３０の品質を向上させることができると共に、Ｖｉａ−ｌａｓｔ方式における製造プロセスの安定性を向上させることができる。
また、半導体ウェハ５への半導体素子の形成を他社に委託する場合に、貫通電極１５や環状絶縁層３３の形成等を依頼する必要がなくなり、他社からの半導体素子を形成した半導体ウェハ５の納入後に、自社内でのＶｉａ−ｌａｓｔ方式による環状絶縁層３３に囲まれた貫通電極１５の形成を容易かつ安定して行うことができ、貫通電極１５を有する半導体装置３０の製造を自社内で容易に実現することができる。
更に、環状溝３２に絶縁材料を埋込む工程Ｐ６において、環状絶縁層３３の形成と同時に裏面絶縁膜１３を形成し、その後にパッド３に達する電極形成穴１６を形成するので、一般的な製造方法の工程ＰＺ７における電極絶縁膜１８の形成や、工程ＰＺ８における電極形成穴１６の底面の電極絶縁膜１８の異方性エッチングによる除去工程を省略することができ、Ｖｉａ−ｌａｓｔ方式により貫通電極１５を形成する半導体装置３０の製造方法の簡素化を図ることができる。
このことは、特許文献１に記載された絶縁リングに囲まれた貫通電極の製造工程における無機絶縁膜の形成工程を省略できることを示しており、特許文献１の貫通電極を有する半導体装置の製造工程に較べて、貫通電極１５を有する半導体装置３０の製造方法の簡素化を図ることができる。
以上説明したように、本実施例では、シリコン基板のおもて面に形成された半導体素子と、シリコン基板のおもて面上に形成された層間絶縁膜と、層間絶縁膜上に形成されたパッドと、層間絶縁膜上およびパッド上を覆うパッシベーション膜とを有する半導体ウェハを準備し、そのパッシベーション膜にパッドに達する開口部を形成してパッドに電気的に接続する上部端子を形成し、シリコン基板の裏面を研削してシリコン基板の厚さを薄板化した後に、シリコン基板の裏面のパッド下の領域に層間絶縁膜に達する環状溝を形成し、この環状溝内およびシリコン基板の裏面に絶縁材料を堆積して、環状溝内に環状絶縁層を形成すると共に、シリコン基板の裏面に裏面絶縁膜を形成し、裏面絶縁膜上の、環状絶縁層に囲まれた領域に形成されたパッドに達する電極形成穴に、導電材料を埋込んでパッドに電気的に接続する貫通電極を形成し、その貫通電極に電気的に接続する下部端子を形成するようにしたことによって、貫通電極を、貫通電極から離間した位置に配置された層間絶縁膜に接続する環状絶縁層で囲んで、シリコン基板との間の絶縁性を安定して確保することができ、シリコン基板とのショートを防止した貫通電極を有する半導体装置を、半導体素子が形成された半導体ウェハの納入後に、Ｖｉａ−ｌａｓｔ方式によって容易かつ安定して行うことができ、貫通電極を有する半導体装置の製造を自社内で容易に実現することができる。
図５、図６、図７は実施例２の半導体装置の製造方法を示す説明図である。
なお、上記一般的な製造方法で説明した部分および実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例の半導体装置４０は、図７（ＰＡ１１）に示すように、シリコン基板１に形成された貫通電極１５が、その周囲に離間して形成されたパッド３に達する環状溝４２に、絶縁材料を埋込んで形成された層間絶縁膜２に接続する環状絶縁層４３に囲われた状態で形成されており、上記実施例１と同様に、この環状絶縁層４３によりシリコン基板１と貫通電極１５とが絶縁分離されている。
以下に、図５ないし図７にＰＡで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
本実施例の工程ＰＡ１（図５）〜工程ＰＡ４（図５）の作動は、上記一般的な製造方法の工程ＰＺ１（図８）〜工程ＰＺ４（図８）の作動と同様であるので、その説明を省略する。
ＰＡ５（図６）、研削後のシリコン基板１の裏面に、ＣＶＤ法により、絶縁材料（酸化シリコン）からなる裏面絶縁膜１３を形成し、フォトリソグラフィにより、裏面絶縁膜１３上に、パッド３下の環状溝４２の形成領域および環状溝４２に囲まれた電極形成穴１６の形成領域の裏面絶縁膜１３を露出させたレジストマスク８を形成する。
ＰＡ６（図６）、工程ＰＡ５で形成したレジストマスク８をマスクとして、異方性エッチングにより、裏面絶縁膜１３およびシリコン基板１をエッチングして、層間絶縁膜２に達する環状溝４２の下穴および電極形成穴１６の下穴を形成し、同じレジストマスク８をマスクにして、環状溝４２および電極形成穴１６の下穴の底部に露出している層間絶縁膜２を、異なるエッチングガスを用いた異方性エッチングによりエッチングして、パッド３に達する環状溝４２および電極形成穴１６を同時に形成する。
ＰＡ７（図６）、プラズマアッシングを用いて、工程ＰＡ５で形成したレジストマスク８を除去し、ＣＶＤ法により、絶縁材料（酸化シリコン）を環状溝４２、電極形成穴１６の内面および裏面絶縁膜１３上に堆積し、環状溝４２内に絶縁材料を埋込んだ層間絶縁膜２に接続する環状絶縁層４３を形成すると共に、電極形成穴１６の内面および裏面絶縁膜１３上に、絶縁膜４５を被覆する。
ＰＡ８（図６）、異方性エッチングにより、シリコン基板１の裏面側の全面をエッチングし、裏面絶縁膜１３上および電極形成穴１６の底面上の絶縁膜４５を除去する。
このとき、電極形成穴１６の側面上に被覆された絶縁膜４５を残留させる必要はなく、その一部または全部が除去されてもよい。
そして、裏面絶縁膜１３上、電極形成穴１６の底面であるパッド３上、および電極形成穴１６の側面上の絶縁膜４５上に、スパッタ法により、導電材料（チタン）を堆積してバリアメタル２０を形成し、次いでスパッタ法により、導電材料（銅）を堆積してシードメタル２１を形成し、電解メッキ法により、シードメタル２１上に、導電材料（銅）からなる導電材料層１５ａを形成する。これにより電極形成穴１６の内部に導電材料（銅）が埋込まれる。
ＰＡ９（図７）、ＣＭＰ法により、裏面絶縁膜１３上のバリアメタル２０、シードメタル２１、導電材料層１５ａを研磨して除去し、電極形成穴１６の内部にパッド３に電気的に接続する貫通電極１５を形成する。
その後に、上記工程ＰＺ９と同様にしてバリアメタル２３およびシードメタル２４を形成し、電解メッキ法により、貫通電極１５に電気的に接続する、導電材料（ニッケル）からなる下部端子２６を形成する。
その後の工程ＰＡ１０（図７）、工程ＰＡ１１（図７）の作動は、上記一般的な製造方法の工程ＰＺ１０（図１０）、工程ＰＺ１１（図１０）の作動と同様であるので、その説明を省略する。
このようにして、本実施例の環状絶縁層４３に周囲を囲まれた貫通電極１５を有する半導体装置４０が形成される。
上記のように、本実施例のＶｉａ−ｌａｓｔ方式により形成された貫通電極１５は、その周囲を、貫通電極１５から離間した位置に配置された層間絶縁膜２に接続する環状絶縁層４３で囲まれているので、貫通電極１５とシリコン基板１との間の絶縁性を安定して確保することができ、貫通電極１５のシリコン基板１とのショートを防止して半導体装置４０の品質を向上させることができると共に、Ｖｉａ−ｌａｓｔ方式における製造プロセスの安定性を向上させることができる。
また、半導体ウェハ５への半導体素子の形成を他社に委託する場合に、貫通電極１５や環状絶縁層４３の形成等を依頼する必要がなくなり、他社からの半導体素子を形成した半導体ウェハ５の納入後に、自社内でのＶｉａ−ｌａｓｔ方式による環状絶縁層４３に囲まれた貫通電極１５の形成を容易かつ安定して行うことができ、貫通電極１５を有する半導体装置４０の製造を自社内で容易に実現することができる。
更に、環状溝４２と電極形成穴１６とを同時に形成するので、一般的な製造方法と同じ製造ラインを用いて、Ｖｉａ−ｌａｓｔ方式により貫通電極１５を形成する半導体装置４０を製造することができると共に、環状溝４２と電極形成穴１６を形成するためのレジストマスク８を同時に形成することができ、環状溝４２を形成するためのレジストマスク８と電極形成穴１６を形成するためのレジストマスク８とマスク合せが不要になり、半導体装置４０の小型化を図ることができる。
このことは、特許文献１に記載された絶縁リングに囲まれた貫通電極の製造工程における電極形成穴の形成工程におけるレジストマスクの位置ずれを防止できることを示しており、特許文献１の貫通電極を有する半導体装置に較べて、貫通電極１５を有する半導体装置４０の小型化を図ることができる。
以上説明したように、本実施例では、シリコン基板のおもて面に形成された半導体素子と、シリコン基板のおもて面上に形成された層間絶縁膜と、層間絶縁膜上に形成されたパッドと、層間絶縁膜上およびパッド上を覆うパッシベーション膜とを有する半導体ウェハを準備し、そのパッシベーション膜にパッドに達する開口部を形成してパッドに電気的に接続する上部端子を形成し、シリコン基板の裏面を研削してシリコン基板の厚さを薄板化した後に、半導体基板の裏面に絶縁材料からなる裏面絶縁膜を形成し、その裏面絶縁膜のパッド下の領域に、パッドに達する環状溝と、環状溝に囲まれた領域にパッドに達する電極形成穴とを同時に形成し、その環状溝内および電極形成穴内に絶縁材料を堆積して、環状溝内に層間絶縁膜に接続する環状絶縁層を形成すると共に、電極形成穴の内面を絶縁膜で被覆し、電極形成穴の底面の絶縁膜を除去してパッドを露出させた後に、この電極形成穴に、導電材料を埋込んでパッドに電気的に接続する貫通電極を形成し、その貫通電極に電気的に接続する下部端子を形成するようにしたことによって、貫通電極を、貫通電極から離間した位置に配置された層間絶縁膜に接続する環状絶縁層で囲んで、シリコン基板との間の絶縁性を安定して確保することができ、シリコン基板とのショートを防止した貫通電極を有する半導体装置を、半導体素子が形成された半導体ウェハの納入後に、Ｖｉａ−ｌａｓｔ方式によって容易かつ安定して行うことができ、貫通電極を有する半導体装置の製造を自社内で容易に実現することができる。
なお、上記各実施例においては、環状絶縁層は、貫通電極の周囲に１つ設けるとして説明したが、貫通電極と同芯状に複数形成するようにしてもよい。
また、上記各実施例においては、貫通電極および環状絶縁層の断面形状は８角形状として説明したが、円形状や楕円形状、四角形状等であってもよい。
実施例１の半導体装置の製造方法を示す説明図 実施例１の半導体装置の製造方法を示す説明図 実施例１の半導体装置の製造方法を示す説明図 実施例１の貫通電極の断面形状を示す説明図 実施例２の半導体装置の製造方法を示す説明図 実施例２の半導体装置の製造方法を示す説明図 実施例２の半導体装置の製造方法を示す説明図 貫通電極を有する半導体装置の一般的な製造方法を示す説明図 貫通電極を有する半導体装置の一般的な製造方法を示す説明図 貫通電極を有する半導体装置の一般的な製造方法を示す説明図
符号の説明
１ シリコン基板
１ａ シリコン層
２ 層間絶縁膜
３ パッド
４ パッシベーション膜
５ 半導体ウェハ
７ 開口部
８ レジストマスク
９ 上部端子
１０ 接着剤
１１ 支持体
１３ 裏面絶縁膜
１５ 貫通電極
１５ａ 導電材料層
１６ 電極形成穴
１８ 電極絶縁膜
２０、２３ バリアメタル
２１、２４ シードメタル
２６ 下部電極
２８、３０、４０ 半導体装置
３２、４２ 環状溝
３３、４３ 環状絶縁層
４５ 絶縁膜

Claims (3)

  1. 半導体基板と、前記半導体基板のおもて面に形成された半導体素子と、前記半導体基板のおもて面上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記半導体素子に電気的に接続するパッドと、前記層間絶縁膜上および前記パッド上を覆う保護膜とを有する半導体ウェハを準備する工程と、
    前記保護膜に前記パッドに達する開口部を形成し、前記開口部に導電材料を埋込んで、前記パッドに電気的に接続する上部端子を形成する工程と、
    前記半導体基板の裏面の前記パッド下の領域に、前記層間絶縁膜に達する環状溝を形成する工程と、
    前記環状溝内および前記半導体基板の裏面に絶縁材料を堆積して、前記環状溝内に環状絶縁層を形成すると共に、前記半導体基板の裏面に裏面絶縁膜を形成する工程と、
    前記裏面絶縁膜上の、前記環状絶縁層に囲まれた領域に、前記パッドに達する電極形成穴を形成する工程と、
    前記電極形成穴に、導電材料を埋込んで、前記パッドに電気的に接続する貫通電極を形成する工程と、
    前記裏面絶縁膜上に、前記貫通電極に電気的に接続する下部端子を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
  2. 半導体基板と、前記半導体基板のおもて面に形成された半導体素子と、前記半導体基板のおもて面上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記半導体素子に電気的に接続するパッドと、前記層間絶縁膜上および前記パッド上を覆う保護膜とを有する半導体ウェハを準備する工程と、
    前記保護膜に前記パッドに達する開口部を形成し、前記開口部に導電材料を埋込んで、前記パッドに電気的に接続する上部端子を形成する工程と、
    前記半導体基板の裏面に絶縁材料からなる裏面絶縁膜を形成する工程と、
    前記裏面絶縁膜の前記パッド下の領域に、前記パッドに達する環状溝と、前記環状溝に囲まれた領域に、前記パッドに達する電極形成穴とを同時に形成する工程と、
    前記環状溝内および前記電極形成穴内に絶縁材料を堆積して、前記環状溝内に環状絶縁層を形成すると共に、前記電極形成穴の内面を絶縁膜で被覆する工程と、
    前記電極形成穴の底面の絶縁膜を除去して、前記パッドを露出させる工程と、
    前記電極形成穴に、導電材料を埋込んで、前記パッドに電気的に接続する貫通電極を形成する工程と、
    前記裏面絶縁膜上に、前記貫通電極に電気的に接続する下部端子を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
  3. 請求項１または請求項２において、
    前記環状絶縁層が、同芯状に複数形成されていることを特徴とする半導体装置の製造方法。
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