TWI431758B - 近乎無襯底的複合功率半導體裝置及其方法 - Google Patents

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TWI431758B TW100110823A TW100110823A TWI431758B TW I431758 B TWI431758 B TW I431758B TW 100110823 A TW100110823 A TW 100110823A TW 100110823 A TW100110823 A TW 100110823A TW I431758 B TWI431758 B TW I431758B
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Description

近乎無襯底的複合功率半導體裝置及其方法
本發明主要涉及半導體裝置結構領域。更確切地說，本發明是涉及製備功率半導體裝置(例如功率金屬-氧化物-半導體場效應管(MOSFET)和絕緣柵雙極電晶體(IGBT))的近乎無襯底晶片的裝置結構和製備方法。
帶有降低的襯底厚度(厚度小於10密耳)的薄晶片的功率半導體裝置，因其具有在保持小體積的同時，降低體型裝置電阻、減少體型裝置熱阻等優勢，因此半導體產業中迫切需要製備這種功率半導體裝置。以下是一些利用原有技術製備薄半導體晶圓的簡介。其特點是，半導體裝置形成在一個具有重摻雜厚襯底的晶圓上，一個較薄的外延層形成在它上面。半導體裝置的有源元件形成在外延層中的晶圓頂面附近。在半導體裝置中處理厚襯底的同時，厚襯底還能為晶圓提供穩定性和機械支援。然而，尤其是對於垂直功率裝置而言，即使當襯底是重摻雜時，襯底也增加了裝置的電阻。因此，當處理完晶圓前端時，襯底的背面通常被磨成薄襯底。但是，當晶圓較薄時，尤其是厚度小於50微米時，晶圓會變得更加易碎，而且難以處理。
在第一個原有技術示例中，提出了一種用於製備薄晶片的研磨前的切割(Dicing Before Grinding，簡稱DBG)系統。第一步，用切割刀切割半導體晶圓的前端，切割到一個定義將來的獨立晶片的淺部分切割深度。接下來，帶-1壓輥到切割後的晶圓正面。然後，將半導體晶圓上下顛倒過來，利用研磨頭使其背部磨平，直到獨立晶片分離出來，卻仍然保留在帶-1上。然後，將帶-2壓輥到切割後的晶圓背面。將半導體晶圓再次翻轉，使它的正面露出來，然後剝去帶-1，而獨立晶片此時保留在了帶-2上。將分離後卻帶有帶子的晶片傳送到晶圓正面的堆垛機上，用於拾取並封裝獨立晶片。DBG工藝除了非常複雜並且含有兩個傳送帶之外，還不允許在晶圓背部研磨之後，進行背部處理。
第二個原有技術示例包括利用晶圓支援系統(Wafer Support System，簡稱WSS)，製備20微米以下的薄晶片。第一步，利用紫外光固化液體粘合劑，在一個光至熱能轉換(Light to heat conversion，簡稱LTHC)釋放裝置和支撐玻璃上方，背面朝上安裝半導體晶圓。LTHC釋放裝置塗敷在支撐玻璃上。然後將晶圓背面用砂輪研磨至所需厚度。當減薄晶圓仍然附著在裝置上時，可以進行背面半導體晶圓處理。然後，將裝置反轉，其背面粘合到切割框上的切割帶上。接下來，通過支撐玻璃進行集中的鐳射輻照，將LTHC釋放裝置從紫外光固化液體粘合劑和支撐玻璃上分開。從而在後續工藝中，除去支撐玻璃，並剝去紫外光固化液體粘合劑，使已經減薄後的晶圓裸露出來，用於接下來的處理過程。儘管，晶圓減薄後允許背面半導體晶圓處理很有優勢，但是，來自LTHC釋放裝置以及紫外光固 化液體粘合劑的電勢進程內的逸出值所帶來的該過程的複雜性仍令人擔憂。而且，相關的專用處理裝置相當昂貴。
第1圖表示於2008年8月28日公開的Tao Feng等人發明的題為“超薄晶圓背面處理的方法及裝置”美國專利申請號為20080207094的專利中的俯視圖。裝置100用於處理超薄晶圓140的背面145。裝置100含有普通環形結構的外環110，外環110是由金屬或半導體等任一種剛性材料製成的。外環110可以具有任一種結構，但最好是具有一個矩形橫截面，以便使用帶有夾具的裝置。設計外環110的尺寸，使其可以容納晶圓140。在一個典型實施例中，外環110的外徑為8英寸，以容納一個6英寸的晶圓。裝置100還含有一個高溫研磨和/或切割帶120，固定或粘合在底面上的外環110周圍。外環110可用於為高溫帶120提供鎖緊機構和剛性支撐。出於這個目的，外環110也可以形成在其他結構中，並與其他結構集成。帶120含有一個背部研磨和/或切割帶，可以抵抗與金屬化等晶圓背面處理有關的熱度。在實際應用中，超薄晶圓或切割晶圓粘合在外環110內的高溫帶120上，用於晶圓背面處理。當晶圓在支撐結構中時，晶圓背面處理包括離子植入、退火、刻蝕、濺射和蒸發。儘管，晶圓減薄後允許背面半導體晶圓處理很有優勢，但是當晶圓背面減薄至一個非常薄的水準時，例如厚度小於2密耳時，半導體材料會變得非常易損，從而很難處理晶圓。因此，製備工藝的產量也會受到影響。
第2A圖和第2B圖分別表示於2000年12月19日授權的題為“自支撐式超薄矽晶圓工藝”美國專利6162702的仰視圖和剖面圖。美國專利6162702提出了一個具有超薄中心部分2的矽晶圓1，較厚的矽的圓周 邊3支撐著中心部分2。根據傳統方法，利用傳統的移除裝置，減薄中心區域。作為一個可選方法，可以利用光致抗蝕劑掩膜或光致抗蝕劑掩膜、硬掩膜和刻蝕的組合，除去中心部分。與上述原有技術一樣，美國專利6162702也面臨難以處理晶圓的問題，當晶圓減薄至一個非常低的水準時，例如厚度小於2密耳時，半導體材料會變得非常易損。另一缺點在於，必須根據與圓周邊緣特殊結構，修改標準的晶圓處理設備。簡而言之，通過減薄後晶圓的處理過程，在避免超薄晶圓的處理難題，以及利用非標準的晶圓處理設備的同時，製備超薄功率半導體晶片，仍然具有挑戰性。
本申請與以下專利申請案有關：
於2007年3月30日存檔的Tao Feng等人發明的題為“製備功率裝置的超薄晶片的方法”申請號為11/694888的專利。特此引用上述專利內容，作為用於任何及所有目的的參考。
提出了一種近乎無襯底(或稱作近似無襯底)的複合功率半導體裝置(VSLCPSD)。該近乎無襯底的複合功率半導體裝置具有：
一個三明治結構(或稱作三層複合結構)包括一個由半導體裝置材料製成的功率半導體裝置(PSD)，一個由載體材料製成的前端面裝置載體(FDC)，以及一個仲介粘合層(IBL)。載體材料可以是導電的或不導電的。與之類似，仲介粘合層也可以由絕緣材料或導電材料製成。
功率半導體裝置具有一個背面襯底部分以及一個正面半導體裝置部分，正面半導體裝置部分帶有帶圖案的前端面裝置金屬墊。此外， 功率半導體裝置具有襯底近乎消失的減少的裝置厚度TPSD，該厚度可以與正面半導體裝置部分的厚度相比擬。
前端面裝置載體具有連接前端面裝置金屬墊的帶圖案的後端面載體金屬，還具有帶圖案的前端面金屬墊以及多個穿過載體的導電通孔，多個導電通孔分別將後端面載體金屬連接到前端面載體金屬墊上。很重要的一點是，前端面裝置載體的厚度TFDC足夠大，能夠為近乎無襯底的複合功率半導體裝置提供充足的結構剛性。另一方面，減少的裝置厚度TPSD會引起很低的背部襯底電阻，並且穿過載體的導電通孔會對前端面裝置金屬墊，產生很低的前端面接觸電阻。
在一個較典型的實施例中，每個穿過載體的導電通孔都是由一個導電核心加上一個包圍著導電核心的絕緣套管制成的，絕緣套管將穿過載體的導電通孔相互分隔開。導電核心可以以導電層的形式植入，導電層通過絕緣套管，佈滿穿過載體的導電通孔的側壁。
作為一個重要的實施例，配置多個將後端面載體金屬連接到單獨的前端面載體金屬墊上的穿過載體的導電通孔，相互並聯，因此所有這樣連接的後端面載體金屬都接觸到一個單獨的前端面裝置金屬墊上，從而降低了對前端面裝置金屬墊的前端面接觸電阻。
在一個較詳細的實施例中，後端面載體金屬是由穿過載體的導電通孔通過仲介粘合層的延伸部分構成的。
在一個較佳實施例中，所選的載體材料與半導體裝置材料相同。
在一個關於材料的典型實施例中，半導體裝置材料為矽，仲介粘合層是由氧化矽或聚合物材料製成的，聚合物材料為BCB(苯並環丁烯)或聚醯亞胺，並且所有的前端面載體金屬墊、後端面載體金屬以及導電核心都是由銅製成的，絕緣套管是由氧化物套管制成的。
在一個關於幾何形狀的典型實施例中，前端面裝置載體的厚度約為100微米至40微米，仲介粘合層的厚度約為5微米至30微米，功率半導體裝置的厚度約為5微米至50微米。
一種製備所提出的近乎無襯底的複合功率半導體裝置的方法如下：
利用傳統的半導體晶圓工藝，在一個厚度TIBS>TPSD的臨時背部襯底(Interim back substrate，簡稱IBS)上，製備功率半導體裝置，臨時背部襯底的厚度TIBS足夠大，以便與傳統的半導體晶圓工藝相容。作為示例，TIBS可以從500微米至800微米之間選擇。
製備厚度TFDC足夠大的前端面裝置載體，以便為近乎無襯底的複合功率半導體裝置提供充足的結構剛性。作為示例，TFDC可以在100微米至400微米之間選擇。製備仲介粘合層，並將前端面裝置載體連接到帶有仲介粘合層的功率半導體裝置上，從而構成一個三明治式的前端面裝置載體、仲介粘合層和功率半導體裝置。
在前端面裝置載體上，製備多個前端面載體金屬墊和多個穿過載體的導電通孔，它們分別將前端面載體金屬墊連接到前端面裝置金屬墊上。
將臨時背部襯底從TIBS減薄至TPSD，然後在它上面形成背部金屬化。
在一個較詳細的實施例中，製備前端面載體金屬墊和穿過載體的導電通孔的過程如下：
掩膜前端面裝置載體的頂面，然後通過前端面裝置載體的主體，各向異性地刻蝕出多個通孔溝槽。
在通孔溝槽的所有表面上方，沉積絕緣材料，以構成包圍載體材料的絕緣套管。
各向異性地連續刻蝕出絕緣材料和仲介粘合層材料。
用金屬同時填充通孔溝槽並形成前端面載體金屬墊。
在一個較詳細的實施例中，用金屬同時填充通孔溝槽並形成前端面載體金屬墊的過程如下：
在前端面裝置載體所有的裸露表面上方沉積一個種子層。
在種子層上方電鍍厚金屬，直到厚金屬同時填充通孔溝槽並形成前端面載體金屬層。作為示例，厚金屬為銅，種子層由鈦或銅製成。
將前端面載體金屬層形成前端面載體金屬墊的圖案。
對於本領域的技術人員，閱讀本說明的以下內容後，本發明的這些方面及其多個實施例將顯而易見。
1a‧‧‧近乎無襯底的複合功率半導體裝置
21‧‧‧功率半導體裝置
22‧‧‧正面半導體裝置部分
24、124‧‧‧頂部鈍化
25‧‧‧背部金屬
23a、23b‧‧‧前端面裝置金屬墊
41a、41b‧‧‧後端面載體金屬
20a、20b‧‧‧半導體裝置材料
60a、60‧‧‧仲介粘合材料
40a‧‧‧載體材料
47‧‧‧空間
46a、46b‧‧‧空心殼體導電核心
43a、43b、43c、43d、43e、43f、45g‧‧‧導電通孔
45a、45b、45c、45d、45e、45f、45g‧‧‧絕緣套管
44a、44b、44c、44d、44e、44f、44g‧‧‧實心導電核心
41a、41b、41c、41d、41e、41f、41g‧‧‧後端面載體金屬
42a、42b‧‧‧前端面載體金屬墊
100‧‧‧裝置
110‧‧‧外環
120‧‧‧高溫研磨和/或切割帶
140‧‧‧超薄晶圓
145‧‧‧背面
3‧‧‧圓周邊
2‧‧‧中心部分
1‧‧‧矽晶圓
40‧‧‧前端面裝置載體
20‧‧‧功率半導體裝置
121‧‧‧半導體襯底
122‧‧‧正面半導體裝置部分
120a‧‧‧半導體層
123a、123b‧‧‧前端面裝置金屬墊
151‧‧‧載體前端面氧化物
152‧‧‧載體後端面氧化物
70‧‧‧帶圖案的光致抗蝕劑
72a、72b、72c、72d、72e、72f、72g‧‧‧通孔溝槽
76a、76b、76c、76d、76e、76f、76g‧‧‧各向異性刻蝕的套管
80‧‧‧前端面載體金屬層
78‧‧‧電鍍厚金屬
PSD‧‧‧功率半導體裝置
FDC‧‧‧前端面裝置載體
IBL‧‧‧仲介粘合層
為了更加完整地說明本發明的各種實施例，可參照附圖。但是，這些附圖僅用作解釋說明，並不作為本發明範圍的侷限。
第1圖表示美國專利號為20080207094所提出的用於超薄晶圓背部處理的方法和裝置；第2A圖和第2B圖表示美國專利號為6162702由Morcom等人所提出的自支撐式超薄矽晶圓工藝；第3圖表示本發明的一個實施例，近乎無襯底的複合功率半導體裝置近乎無襯底的複合功率半導體裝置的剖面圖；第4圖表示本發明的一個可選實施例，近乎無襯底的複合功率半導體裝置近乎無襯底的複合功率半導體裝置的部分切除的剖面圖；第5圖表示表示本發明的另一個可選實施例，近乎無襯底的複合功率半導體裝置近乎無襯底的複合功率半導體裝置的剖面圖；第6A圖至第6L圖表示用於製備第3圖所示的本發明的近乎無襯底的複合功率半導體裝置的詳細工藝流程；以及第7A圖至第7C圖表示用於製備第3圖所示的本發明的近乎無襯底的複合功率半導體裝置的一種可選工藝流程。
本文所含的上述及以下說明和附圖僅用於說明本發明的一個或多個現有的較佳實施例，以及一些典型的可選件和/或可選實施例。說明及附圖用於解釋說明，就其本身而言，並不侷限本發明。因此，本領域的技術人員將輕鬆掌握各種改動、變化和修正。這些改動、變化和修正也應認為屬於本發明的範圍。
第3圖表示本發明的一個實施例，近乎無襯底的複合功率半導體裝置(Virtually substrate-less composite power semiconductor device，簡稱VSLCPSD)1的剖面圖。近乎無襯底的複合功率半導體裝置1具有一個三明治結構(Sandwich structure)，包括一個功率半導體裝置(Power semiconductor device，簡稱PSD)20、一個前端面裝置載體(Front-face device carrier，簡稱FDC)40，以及一個仲介粘合層(Intervening bonding layer，簡稱IBL)60，仲介粘合層60的厚度為TIBL，由仲介粘合材料60a構成。在一個典型實施例中，TIBL約為5微米至30微米。功率半導體裝置20由半導體裝置材料20a和20b構成，帶有背部金屬25。例如，半導體裝置材料20b可以是一種重摻雜的半導體襯底，半導體裝置材料20a可以是一個形成在襯底上方的外延層。前端面裝置載體40由載體材料40a構成，載體材料40a可以是導電的或不導電的，並且具有多個帶圖案的前端面載體金屬墊42a、42b。與之類似，仲介粘合材料60a也可以是絕緣的或導電的材料。在一個較佳實施例中，所選的載體材料40a與半導體裝置材料20a相同，以便簡化近乎無襯底的複合功率半導體裝置1的製備過程，並且降低由於熱膨脹的微分係數產生的內部裝置應力。功率半導體裝置20具有一個帶有半導體材料20b和背部金屬25的背面襯底部分21，以及一個帶有頂部鈍化24和帶圖案的前端面裝置金屬墊23a、23b以及半導體裝置材料20a的正面半導體裝置部分22。例如，帶圖案的前端面裝置金屬墊23a可以是一種源極金屬墊，而前端面裝置金屬墊23b卻可以是一種柵極金屬墊。此外，功率半導體裝置20具有襯底近乎消失的減少的裝置厚度TPSD(即功率半導體裝置20包含的襯底在厚度上減少並近乎消失，以致功率半導體裝置20最終具有裝置厚度TPSD，該 裝置厚度TPSD是功率半導體裝置20原本的厚度經減少後所獲得的厚度)，該厚度可以與正面半導體裝置部分22的厚度相比擬。例如，正面半導體裝置部分22的厚度通常在幾微米的範圍內，而TPSD卻可以從5微米至50微米。前端面裝置載體40具有帶圖案的後端面載體金屬41a、41b、41c、41d、41e、41f、41g，連接前端面裝置金屬墊23a、23b、帶圖案的前端面金屬墊42a、42b以及多個穿過載體的導電通孔43a-43f，並且穿過載體的導電通孔43a-43f和43g分別將後端面載體金屬41a-41f以及後端面載體金屬41g連接到前端面載體金屬墊42a和42b上。後端面載體金屬41a-41g分別是由穿過載體的導電通孔43a-43g通過仲介粘合層60的延伸部分構成的。例如，穿過載體的導電通孔43a-43f，相互並聯，從而配置多個將後端面載體金屬41a-41f連接到一個單獨帶圖案的前端面載體金屬墊23a上。在本實施例中，每個穿過載體的導電通孔都是由一個實心導電核心加上一個包圍著實心導電核心的絕緣套管制成的，絕緣套管將穿過載體的導電通孔相互分隔開。例如，穿過載體的導電通孔43a是由一個實心導電核心44a加上一個絕緣套管45a製成的，穿過載體的導電通孔43b是由一個實心導電核心44b加上一個絕緣套管45b製成的，……，穿過載體的導電通孔43g是由一個實心導電核心44g加上一個絕緣套管45g製成的。有必要指出，鑒於功率半導體裝置20的襯底近乎消失的減少的裝置的厚度TPSD，前端面裝置載體40的厚度TFDC應足夠大，以便為近乎無襯底的複合功率半導體裝置1提供充足的結構剛性，用於在製備過程中的處理，這在下文中還將詳細介紹。例如，TFDC可以從100微米至400微米之間選擇。至此，本領域的技術人員應理解，本發明所述 的近乎無襯底的複合功率半導體裝置1能為功率半導體裝置20的性能提供以下有利條件：
減少的裝置厚度TPSD產生很低的背部襯底電阻(包括電阻和熱阻)。
並聯的穿過載體的導電通孔43a-43f以及穿過載體的導電通孔43g，會對前端面裝置金屬墊23a、23b產生很低的前端面接觸電阻，同時使前端面裝置載體40為結構近乎無襯底的複合功率半導體裝置1提供機械支援。
在一個關於材料選擇的典型實施例中，半導體裝置材料20a和20b為矽，仲介粘合層60由氧化矽或BCB(苯並環丁烯)或聚醯亞胺等複合材料製成。前端面載體金屬墊42a、42b、後端面載體金屬41a-41g以及實心導電核心44a-44g都是由銅製成的，絕緣套管45a-45g是由氧化矽製成的。在一個實施例中，如果前端面裝置載體40的載體材料40a已經是由絕緣材料製成的話，則絕緣套管45a-45g就不是必須的了。
為了簡便，第4圖表示本發明所述的近乎無襯底的複合功率半導體裝置1a的一個可選實施例的部分切除的剖面圖。近乎無襯底的複合功率半導體裝置1a中除了穿過載體的導電通孔在結構上略有變化之外，其他都與近乎無襯底的複合功率半導體裝置1相同。近乎無襯底的複合功率半導體裝置1a的穿過載體的導電通孔43a、43b分別是由空心殼體導電核心46a、46b加上絕緣套管45a、45b構成的，而不是實心導電線芯。因此，殼體導電核心46a是一個穿過絕緣套管45a，佈滿穿過載體的導電通孔43a等側壁的導電層。在空心殼體導電核心46a、46b的中心處，留有空間47。 然而，殼體導電核心的電阻大於同種材料製成的實心導電核心的電阻，這是因為，只要殼體導電核心的電阻仍然比功率半導體裝置20的裝置內部電阻小得多，對於前端面裝置金屬墊23a、23b的前端面接觸電阻就會仍保持在較低水準。在這種情況下，殼體導電核心有利於減少材料損耗，降低內置的材料應力，並且比其他的實心導電核心更加容易製備。
第5圖表示本發明所述的近乎無襯底的複合功率半導體裝置1b的另一個可選實施例的剖面圖。近乎無襯底的複合功率半導體裝置1b除了仲介粘合層60含有在前端面裝置金屬墊23a、23b上方的導電材料60b(例如銅)之外，其他都與近乎無襯底的複合功率半導體裝置1相同。在本實施例中，帶圖案的後端面載體金屬41a、41b、41c、41d、41e、41f、41g，都通過導電仲介粘合層60，接觸前端面裝置金屬墊23a、23b。導電材料60b也可以是一種焊錫等導電粘合材料或低共熔的粘合合金，或者僅僅是銅與銅粘合劑的直接接觸面。
第6A圖至第6L圖表示用於製備第3圖所示的本發明所述的近乎無襯底的複合功率半導體裝置的詳細工藝流程圖。在第6A圖中，利用傳統的半導體晶圓工藝，將兩個被分界線A-A分隔開的功率半導體裝置晶片，製備在一個厚度TIBS>TPSD的半導體襯底121上。TIBS應足夠大，以便於傳統的半導體晶圓工藝相容。作為示例，TIBS可以約為500微米至800微米，能夠承受與傳統半導體晶圓工藝有關的應力。分界線A-A左側的功率半導體裝置，具有一個正面半導體裝置部分122，依次包括半導體層120a、前端面裝置金屬墊123a、123b以及頂部鈍化124。正面半導體裝置部分122的其他細節部分，例如源極和柵極區等等，在該領域已經為人所熟知，特 此略去，以免產生混淆。但是，應注意的是，半導體裝置的有源部分形成在裝置的頂面附近，也就是說，主要是在半導體層120a的頂面附近。與之類似，分界線A-A右側的功率半導體裝置，具有一個正面半導體裝置部分22，依次包括前端面裝置金屬墊23a、23b、頂部鈍化24以及半導體層20a。正如下文將要介紹的那樣，在製備過程的最後階段，這兩個功率半導體裝置單元將在單獨的近乎無襯底的複合功率半導體裝置中，被相互分隔開。因此，本發明既可以應用於單獨製備近乎無襯底的複合功率半導體裝置，也可應用於批量製備近乎無襯底的複合功率半導體裝置。在第6B圖中，所提供的前端面裝置載體40帶有載體前端面氧化物151、載體後端面氧化物152，並且厚度TFDC足夠大，以便為近乎無襯底的複合功率半導體裝置1提供充足的結構剛性(Structural rigidity)。如上所述，TFDC可以從100微米至400微米之間選擇。
在第6C圖中，前端面裝置載體40通過一個單獨提供的仲介粘合層60，粘合到功率半導體裝置晶片(包括所製備的正面半導體裝置部分122/22)的前端，從而構成一個三明治式的前端面裝置載體、仲介粘合層和功率半導體裝置。作為示例，仲介粘合層60可以由形成在功率半導體裝置21前端的BCB等聚合材料製成，並且前端面裝置載體40的後端面氧化物152可以連接到仲介粘合層60的上方。還可選擇，在將兩部分仲介粘合層60合併之前，一部分仲介粘合層60形成在功率半導體裝置21的前端上方，一部分形成在後端面氧化物152上。
第6D圖至第6I圖表示下一步的工藝流程，其中製備在前端面裝置載體40上的多個前端面載體金屬墊(左功率半導體裝置單元：142a、 142b，右功率半導體裝置單元：42a、42b)以及多個穿過載體的導電通孔(左功率半導體裝置單元：143a-143g，右功率半導體裝置單元：43a-43g)分別將前端面載體金屬墊連接到前端面裝置金屬墊(左功率半導體裝置單元：123a、123b，右功率半導體裝置單元：23a、23b)上。由於左功率半導體裝置單元和右功率半導體裝置單元的結構和工藝都相同，因此為了簡便，下文的工藝流程將僅以右功率半導體裝置單元為例加以說明。
在第6D圖中，前端面裝置載體40的頂面覆蓋有一個帶圖案的光致抗蝕劑70，然後各向異性地刻蝕出帶圖案的載體前端面氧化物151，在載體材料40a處終止，從而在氧化物151外面形成一個硬掩膜。然後剝去光致抗蝕劑70。在第6E圖中，各向異性地刻蝕出大部分的前端面裝置載體載體材料40a，通過帶圖案的載體前端面氧化物151，在載體後端面氧化物152處終止，從而製成多個通孔溝槽72a-72g。
在第6F圖中，在通孔溝槽72a-72g的所有表面上方，沉積一種氧化矽或聚合材料等絕緣材料，以形成包圍載體材料40a的絕緣套管74a-74g。在第6G圖中，各向異性地連續刻蝕出絕緣套管74a-74g以及仲介粘合材料60a，例如通過等離子刻蝕，在前端面裝置金屬墊23a、23b處終止，從而形成各向異性刻蝕的套管76a-76g。在各向異性的刻蝕絕緣套管74a-74g時，僅僅刻蝕掉套管的底部，而保留在載體材料40a的側壁上的絕緣材料。製備仲介粘合層60的材料，相比於載體前端面電介質151和絕緣套管76a-76g而言，該材料可以優先刻蝕，這作為示例，不作為侷限。
第6H圖至第6I圖表示下一步的工藝流程，其中用金屬填充通孔溝槽72a-72g，並形成帶圖案的前端面載體金屬墊42a、42b。在第6H 圖中，在前端面裝置載體40的所有裸露表面上方，沉積一個種子層(圖中沒有表示出)。然後，在種子層上方電鍍厚金屬78，直到電鍍的厚金屬78同時填滿了通孔溝槽72a-72g，並形成一個前端面載體金屬層80。作為示例，厚金屬為銅，種子層由鈦和銅製成。還可選擇，利用化學機械拋光(CMP)使電鍍的厚金屬78的頂面平整，並利用製備中的半導體裝置退火，消除其內部應力。在第6I圖中，利用光致抗蝕劑(圖中沒有表示出)，在前端面載體金屬墊42a、42b中，形成前端面載體金屬層80的圖案。至此，多個穿過載體的導電通孔43a-43g就完成了。
在第6J圖中，利用機械研磨、化學刻蝕或CMP等不同的方法，向下減薄半導體襯底121的底部，使功率半導體裝置20達到所需的厚度TPSD。例如，該方法可使功率半導體裝置20中的半導體材料研磨至小於50微米，而且由於前端面裝置載體40的結構支援，不會變得過於易碎。儘管保留一小部分重摻雜的襯底121，有利於與背部金屬形成良好的電接觸，但是在極端的情況下，半導體襯底121甚至可以被完全磨去，僅保留半導體層20a。作為一種規避該問題的可選方法，在形成背部金屬之前，半導體層的研磨底部，可以摻雜很高的摻雜濃度。在第6K圖中，背部金屬25形成在製備中的半導體裝置的底部。在第6L圖中，在近乎無襯底的複合功率半導體裝置1和近乎無襯底的複合功率半導體裝置100中，例如通過切割工藝，製備中的裝置最終沿分界線A-A分隔開。
如上所述，以下事實：
所製備的前端面裝置載體40的厚度TFDC足夠大，能夠為近乎無襯底的複合功率半導體裝置1提供充足的結構剛性，用於在其製備過程中的處理。
當功率半導體裝置20向下減薄至所需厚度TPSD時，有利於輕鬆、穩定地進行製備。儘管TFDC足夠大，但是含有多個並聯的穿過載體的導電通孔43a-43f以及穿過載體的導電通孔43g，仍然會對前端面裝置金屬墊23a、23b產生很低的前端面接觸電阻，就像前端面裝置載體40的變得更薄一樣。至此，本領域的技術人員還應明確，根據上述製備本發明近乎無襯底的複合功率半導體裝置的工藝流程，標準的晶圓處理設備可以有效地應用於整個過程。
儘管上述說明含有多種特殊性，但是不應據此認為這些特殊性是對本發明範圍的限定，而應僅僅作為本發明的多個現有的較佳實施例的說明。例如，除了MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)以以外，本發明還可應用於垂直功率半導體裝置(Vertical power semiconductor devices，簡稱VPSD)，一般而言，就是裝置電流主要流經其前端面和背部襯底之間，例如絕緣柵雙極電晶體(Insulated Gate Bipolar Transistor，簡稱IGBT)。又例如，當功率半導體裝置20向下減薄至所需厚度後，由於可以進行輕鬆、穩定地製備，因此，最初可使用一個單獨的輕摻雜襯底層20a'，代替帶有半導體襯底121的頂部半導體材料20a，其厚度T總體如第7A圖所示(否則，該厚度與第6I圖相同)。接下來，如第7B圖所示，減薄單獨的輕摻雜襯底20a'，在單獨的輕摻雜襯底20a'的底部植入，以形成一個重摻雜的表面層20b'，如第7C圖所示，用於接觸背部金屬25。
通過說明和附圖，給出了關於典型結構的各種典型實施例。對於本領域的技術人員應顯而易見，本發明可以用於各種其他特殊形式，上述各種實施例經過輕鬆修改，就可以適合於其他具體應用。本專利檔旨在說明，本發明的範圍不應侷限於上述說明中的典型實施例，而應由以下的申請專利範圍來界定。任何和所有來自於申請專利範圍中內容或同等範圍中的修正，都將被認為屬於本發明的保護範圍之內。
1a‧‧‧近乎無襯底的複合功率半導體裝置
21‧‧‧功率半導體裝置
22‧‧‧正面半導體裝置部分
24‧‧‧頂部鈍化
25‧‧‧背部金屬
23a‧‧‧前端面裝置金屬墊
41a、41b‧‧‧後端面載體金屬
20a、20b‧‧‧半導體裝置材料
60a‧‧‧仲介粘合材料
40a‧‧‧載體材料
47‧‧‧空間
46a、46b‧‧‧空心殼體導電核心
43a、43b‧‧‧導電通孔
45a、45b‧‧‧絕緣套管

Claims (31)

  1. 一種薄襯底的複合功率半導體器件(VSLCPSD)，包括：一個三明治結構包括一個由半導體器件材料製成的功率半導體器件(PSD)，一個由載體材料製成的前端面器件載體(FDC)，以及一個仲介粘合層(IBL)，仲介粘合層將前端面器件載體連接到帶有仲介粘合層的功率半導體器件上；所述的功率半導體器件具有一個背面襯底部分以及一個正面半導體器件部分，正面半導體器件部分帶有帶圖案的前端面器件金屬墊，所述的功率半導體器件還具有襯底減少的器件厚度TPSD，該厚度與正面半導體器件部分的厚度接近；以及所述的前端面器件載體具有帶圖案的後端面載體金屬，連接前端面器件金屬墊、帶圖案的前端面載體金屬墊以及多個穿過載體的導電通孔，它們分別將後端面載體金屬連接到前端面載體金屬墊上，前端面器件載體還具有一個足夠大的厚度TFDC，後端面載體金屬是由穿過載體的導電通孔通過仲介粘合層的延伸部分構成的；其中：前端面器件載體為薄襯底的複合功率半導體器件提供充足的結構剛性，減少的器件厚度TPSD引起背部襯底電阻降低，並且穿過載體的導電通孔與前端面器件金屬墊具有很低的前端面接觸電阻。
  2. 如申請專利範圍第1項所述的薄襯底的複合功率半導體器件，其中，仲介粘合層可以由絕緣材料或導電材料製成。
  3. 如申請專利範圍第1項所述的薄襯底的複合功率半導體器件，其中，每個穿過載體的導電通孔都是由一個導電線芯加上一個包圍著導電線芯的絕緣套管制成的，絕緣套管將穿過載體的導電通孔相互分隔開。
  4. 如申請專利範圍第3項所述的薄襯底的複合功率半導體器件，其中，導電線芯是由佈滿穿過載體的導電通孔的側壁的導電層構成的。
  5. 如申請專利範圍第1項所述的薄襯底的複合功率半導體器件，其中，多個將後端面載體金屬連接到單獨的前端面載體金屬墊上的穿過載體的導電通孔，相互並聯，因此所有這樣連接的後端面載體金屬都接觸到一個單獨的前端面器件金屬墊上，從而降低了對前端面器件金屬墊的前端面接觸電阻。
  6. 如申請專利範圍第1項所述的薄襯底的複合功率半導體器件，其中，載體材料與半導體器件材料相同。
  7. 如申請專利範圍第6項所述的薄襯底的複合功率半導體器件，其中，半導體器件材料為矽。
  8. 如申請專利範圍第7項所述的薄襯底的複合功率半導體器件，其中，仲介粘合層是由氧化矽或聚合物材料製成的。
  9. 如申請專利範圍第8項所述的薄襯底的複合功率半導體器件，其中，聚合物材料為苯並環丁烯(BCB)或聚醯亞胺。
  10. 如申請專利範圍第3項所述的薄襯底的複合功率半導體器件，其中，所有的前端面載體金屬墊、後端面載體金屬以及導電線芯都是由銅製成的，絕緣套管是由氧化物製成的。
  11. 如申請專利範圍第1項所述的薄襯底的複合功率半導體器件，其中：半導體器件材料為矽；前端面器件載體的厚度約為100微米至400微米；仲介粘合層的厚度約為5微米至30微米；並且功率半導體器件的減少的器件厚度約為5微米至50微米。
  12. 如申請專利範圍第1項所述的薄襯底的複合功率半導體器件，其中：半導體器件材料為矽；並且功率半導體器件中半導體材料的厚度小於50微米。
  13. 如申請專利範圍第1項所述的薄襯底的複合功率半導體器件，其中，功率半導體器件為垂直功率半導體器件(VPSD)。
  14. 一種薄襯底的複合功率半導體器件(VSLCPSD)，包括：一個三明治結構包括一個由半導體器件材料製成的功率半導體器件(PSD)，一個由載體材料製成的前端面器件載體(FDC)，以及一個仲介粘合層(IBL)，仲介粘合層將前端面器件載體連接到帶有仲介粘合層的功率半導體器件上；所述的功率半導體器件具有一個背面襯底部分以及一個正面半導體器件部分，正面半導體器件部分帶有帶圖案的前端面器件金屬墊，所述的功率半導體器件還具有襯底減少的器件厚度TPSD，該厚度與正面半導體器件部分的厚度接近；以及所述的前端面器件載體具有帶圖案的後端面載體金屬，連接前端面器件金屬墊、帶圖案的前端面載體金屬墊以及多個穿過載體的導電通孔，它們分別將後端面載體金屬連接到前端 面載體金屬墊上，前端面器件載體還具有一個足夠大的厚度TFDC；仲介粘合層含有在前端面器件金屬墊上方的導電材料，帶圖案的後端面載體金屬通過導電仲介粘合層接觸前端面器件金屬墊；其中：前端面器件載體為薄襯底的複合功率半導體器件提供充足的結構剛性，減少的器件厚度TPSD引起背部襯底電阻降低，並且穿過載體的導電通孔與前端面器件金屬墊具有很低的前端面接觸電阻。
  15. 如申請專利範圍第14項所述的薄襯底的複合功率半導體器件，其中，每個穿過載體的導電通孔都是由一個導電線芯加上一個包圍著導電線芯的絕緣套管制成的，絕緣套管將穿過載體的導電通孔相互分隔開。
  16. 如申請專利範圍第15項所述的薄襯底的複合功率半導體器件，其中，導電線芯是由佈滿穿過載體的導電通孔的側壁的導電層構成的。
  17. 如申請專利範圍第14項所述的薄襯底的複合功率半導體器件，其中，多個將後端面載體金屬連接到單獨的前端面載體金屬墊上的穿過載體的導電通孔，相互並聯，因此所有這樣連接的後端面載體金屬都接觸到一個單獨的前端面器件金屬墊上，從而降低了對前端面器件金屬墊的前端面接觸電阻。
  18. 如申請專利範圍第14項所述的薄襯底的複合功率半導體器件，其中，載體材料與半導體器件材料相同。
  19. 如申請專利範圍第18項所述的薄襯底的複合功率半導體器件，其中，半導體器件材料為矽。
  20. 如申請專利範圍第15項所述的薄襯底的複合功率半導體器件，其中，所有的前端面載體金屬墊、後端面載體金屬以及導電線芯都是由銅製成的，絕緣套管是由氧化物製成的。
  21. 如申請專利範圍第14項所述的薄襯底的複合功率半導體器件，其中：半導體器件材料為矽；前端面器件載體的厚度約為100微米至400微米；仲介粘合層的厚度約為5微米至30微米；並且功率半導體器件的減少的器件厚度約為5微米至50微米。
  22. 如申請專利範圍第14項所述的薄襯底的複合功率半導體器件，其中：半導體器件材料為矽；並且功率半導體器件中半導體材料的厚度小於50微米。
  23. 如申請專利範圍第14項所述的薄襯底的複合功率半導體器件，其中，功率半導體器件為垂直功率半導體器件(VPSD)。
  24. 一種製備薄襯底的複合功率半導體器件(VSLCPSD)的方法，該薄襯底的複合功率半導體器件包括一個具有由半導體器件材料製成的功率半導體器件(PSD)，一個由載體材料製成的前端面器件載體(FDC)，以及一個仲介粘合層(IBL)，其中功率半導體器件具有一個背面襯底部分以及一個正面半導體器件部分，正面半導體器件部分帶有帶圖案的前端面器件金屬墊，並且其中功率半導體器件還具有襯底減少的器件 厚度TPSD，該厚度與正面半導體器件部分的厚度接近，該方法包括：利用半導體晶圓工藝，在一個厚度為TIBS的臨時背部襯底上，製備功率半導體器件，其中TIBS>TPSD，TIBS與半導體晶圓工藝相容；製備厚度為TFDC的前端面器件載體，以便為薄襯底的複合功率半導體器件提供充足的結構剛性；製備仲介粘合層，並將前端面器件載體連接到帶有仲介粘合層的功率半導體器件上，從而構成一個三明治式的前端面器件載體、仲介粘合層和功率半導體器件；在前端面器件載體上，製備多個前端面載體金屬墊和多個穿過載體的導電通孔，它們分別將前端面載體金屬墊連接到前端面器件金屬墊上；並且將臨時背部襯底厚度從TIBS減薄，達到功率半導體器件的厚度TPSD，然後在它上面形成背部金屬。
  25. 如申請專利範圍第24項所述的方法，其中TIBS約為500微米至800微米，TFDC約為100微米至400微米。
  26. 如申請專利範圍第24項所述的方法，其中，製備前端面載體金屬墊和穿過載體的導電通孔包括：掩膜前端面器件載體的頂面，然後通過前端面器件載體的主體，各向異性地刻蝕出多個通孔溝槽；並且用金屬同時填充通孔溝槽並形成前端面載體金屬墊。
  27. 如申請專利範圍第26項所述的方法，其中，還包括在填充通孔溝槽之前，在通孔溝槽的所有表面上方，沉積絕緣材料，以構成包圍載體材料的絕緣套管。
  28. 如申請專利範圍第27項所述的方法，其中，絕緣材料為半導體氧化物或聚合物材料。
  29. 如申請專利範圍第28項所述的方法，其中，還包括各向異性地連續刻蝕出絕緣材料和仲介粘合層材料。
  30. 如申請專利範圍第26項所述的方法，其中，用金屬同時填充通孔溝槽並形成前端面載體金屬墊還包括：在前端面器件載體所有的裸露表面上方沉積一個種子層；在種子層上方電鍍厚金屬，直到厚金屬同時填充通孔溝槽並形成前端面載體金屬層；並且將前端面載體金屬層形成前端面載體金屬墊的圖案。
  31. 如申請專利範圍第30項所述的方法，其中，厚金屬為銅，種子層由鈦或銅製成。
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