JP2012256846A - 半導体装置の製造方法 - Google Patents

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film
manufacturing
semiconductor device
support substrate
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Kenta Ono
健太 大野
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/1415—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/14154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/14156—Covering only the central area of the surface to be connected, i.e. central arrangements
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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Abstract

【課題】ＬＴＨＣ膜に由来する基板の汚染を低減する。
【解決手段】基板の第１の主面を光熱変換膜を介して支持基板に張付ける工程と、支持基板上に露出した光熱変換膜を除去する工程と、を有することを特徴とする半導体装置の製造方法。支持基板上に光熱変換膜を形成する工程と、半導体基板より外側に光熱変換膜が延在するように半導体基板を前記支持基板に張付ける工程と、光熱変換膜に汚染防止処理を行う工程と、支持基板と半導体基板とを分離させる工程と、を有することを特徴とする半導体装置の製造方法。
【選択図】図５

Description

本発明は、半導体装置の製造方法に関する。
特開２０１１−２３３９３号公報（特許文献１）には、光熱変換（Ｌｉｇｈｔ ｔｏ Ｈｅａｔ Ｃｏｎｖｅｒｓｉｏｎ）膜（以下、「ＬＴＨＣ膜」と記載する場合がある）を介して、ウェハ支持系（Ｗａｆｅｒ Ｓｕｐｐｏｒｔ Ｓｙｓｔｅｍ）（以下、「ＷＳＳ」と記載する場合がある）に張付けた基板に裏面研削を施す工程が開示されている。このように、基板をＷＳＳによって支持することで、数十μｍオーダーへの薄化後の基板のハンドリングを可能にすることができる。
特開２０１１−２３３９３号公報
当該特許文献１の技術について、本発明者の検討により、以下のことが分かった。基板をＷＳＳに張付ける際には、基板の外周を少し研削して、基板の径をＷＳＳの径よりも小さくする（例えば、３００ｍｍ基板では２９８．５ｍｍ程度まで研削）。これにより、ＷＳＳへの張合わせのずれや、接着剤がはみ出るのを防ぐことができる。更に、研削後のウェハ外周のナイフエッジ化を低減できる。
しかしながら、このように基板径がＷＳＳ径よりも小さい場合、特許文献１の図２１および図２２などにあるように、ＷＳＳの基板側の表面にＬＴＨＣ膜が露出することとなる。ＬＴＨＣ膜には有機物や金属が含まれることがあり、このようにＬＴＨＣが基板に近い領域で露出したまま後の工程を進めると、基板表面にＬＴＨＣ由来の汚染が発生することが分かった。
特に、本発明者が検討した貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）（以下、「ＴＳＶ」と記載する場合がある）を有する半導体装置の製造方法では、基板の研削工程後の研削面に保護膜を形成する必要があった。ウェハ面が汚染された状態で保護膜を形成してしまうと、後の洗浄等でも汚染物質が除去され難くなる。
このように、ＬＴＨＣ膜を介してＷＳＳに張り合わせた基板を研削する工程を有する半導体装置の製造方法において、汚染源を低減するという観点から改善の余地があることが分かった。
一実施形態は、
基板の第１の主面を、光熱変換膜を介して支持基板に張付ける工程と、
前記支持基板上に露出した前記光熱変換膜を選択的に除去する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
他の実施形態は、
支持基板上に光熱変換膜を形成する工程と、
半導体基板より外側に前記光熱変換膜が延在するように、前記半導体基板を前記支持基板に張付ける工程と、
前記光熱変換膜に汚染防止処理を行う工程と、
前記支持基板と前記半導体基板とを分離させる工程と、
を有することを特徴とする半導体装置の製造方法に関する。
ＬＴＨＣ膜に由来する基板の汚染を低減することができる。
第1実施例の半導体装置の製造方法の一工程を説明する図である。 第1実施例の半導体装置の製造方法の一工程を説明する図である。 第1実施例の半導体装置の製造方法の一工程を説明する図である。 第1実施例の半導体装置の製造方法の一工程を説明する図である。 第1実施例の半導体装置の製造方法の一工程を説明する図である。 第1実施例の半導体装置の製造方法の一工程を説明する図である。 第1実施例の半導体装置の製造方法の一工程を説明する図である。 第1実施例の半導体装置の製造方法の一工程を説明する図である。 第1実施例の半導体装置の製造方法の一工程を説明する図である。 第1実施例の半導体装置の製造方法の一工程を説明する図である。 第1実施例の半導体装置の製造方法の一工程を説明する図である。 第1実施例の半導体装置の製造方法の一工程を説明する図である。 第1実施例の半導体装置の製造方法の一工程を説明する図である。 第1実施例の変形例の一工程を説明する図である。 第２実施例の半導体装置の製造方法の一工程を説明する図である。 第２実施例の変形例の一工程を説明する図である。 第２実施例の変形例の一工程を説明する図である。 第３実施例の半導体装置の製造方法の一工程を説明する図である。 第４実施例の半導体装置の製造方法の一工程を説明する図である。 第４実施例の半導体装置の製造方法の一工程を説明する図である。
（第１実施例）
図１〜１３を参照して、本実施例の、貫通電極を備えた半導体装置の製造方法について説明する。
図１に示すように、シリコン（Ｓｉ）からなる半導体基板（ウェハ）２を用意する。半導体基板２は、後述するように、ＭＩＳトランジスタ等の素子１や層間絶縁膜を設ける第１の主面（おもて面）を有する。また、半導体基板２は、第１の主面に対して厚さ方向に向かい合う第２の主面（裏面）を有する。すなわち、半導体基板２は、第１の主面に対向して、その反対側に第２の主面を有する。後述するように、第２の主面側から半導体基板２内を貫通するように、貫通電極が設けられている。
フォトリソグラフィー技術を使用したドライエッチングにより、半導体基板２内にリング状の開口を形成する。リング状の開口の深さは、最終的に研削して形成する半導体基板２の厚さに応じて設定する。リング状の開口幅は例えば、２〜３μｍに設定する。
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、リング状の開口の内壁を覆うように窒化シリコン膜を形成する。この後にＣＶＤ法を用いて、リング状の開口内を酸化シリコン膜で充填する。半導体基板２の上面の窒化シリコン膜および酸化シリコン膜はエッチングによって除去し、リング状の開口内にのみ窒化シリコン膜および酸化シリコン膜を残存させる。これにより絶縁リング３を形成する。絶縁リング３は、半導体基板２の所定の領域を囲むように形成される。後述するように、この所定の領域上に、表面バンプ等の貫通電極の一部が形成される。すなわち、所定の領域は、貫通電極の一部の下方に位置する。
ＳＴＩ法を用いて、半導体基板２の表面に、活性領域を区画するための素子分離領域４を形成する。活性領域に、トランジスタ等の素子１を形成する。
スピンナ法でＳＯＤ膜（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃｓ：ポリシラザン等の塗布系絶縁膜）を堆積した後に、高温の水蒸気（Ｈ2Ｏ）雰囲気中でアニール処理を行い、固体の堆積膜を改質して第１の層間絶縁膜５を形成する。この際、第１の層間絶縁膜５の形成前に、半導体基板２の第１の主面上に、耐酸化性を備えた窒化シリコン膜などによりライナー膜を形成しても良い。ライナー膜を形成することにより、ＳＯＤ膜のアニール処理に際して、すでに形成されている下層の素子が酸化されてダメージを受けることを防止できる。なお、ＳＯＤ膜の代わりに、ＣＶＤ法で形成した酸化シリコン膜を形成してもよい。
次に、第１の層間絶縁膜５内に、素子１の不純物拡散層に到達するコンタクトプラグ７を形成する。この後、窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次、堆積した積層膜を形成しパターニングすることで、コンタクトプラグ７と接続された局所配線８ａを形成する。この際、同時に貫通電極形成領域（絶縁リング３、絶縁リング３で囲まれた半導体基板２内の領域、並びに、これらの領域の上方及び下方の領域）にも、局所配線８ｂを形成する。
局所配線８ｂは、図示していない部分で他の局所配線と導通していてもかまわない。局所配線８ｂは、後の工程で形成する貫通電極プラグと接続するためのパッドとして機能する。次に、局所配線８ｂ上を覆うように、ＳＯＤ膜を用いて、第２の層間絶縁膜６を形成する。第２の層間絶縁膜６は、ＣＶＤ法によって形成しても良い。
この後に、局所配線８ｂに接続する局所コンタクトプラグ１５Ａを、タングステン等の金属膜で形成する。次に、局所コンタクトプラグ１５Ａに接続するように、アルミニウム（Ａｌ）や銅（Ｃｕ）等で上層の第１配線１４Ａを形成する。第１配線１４Ａを覆うように、第３の層間絶縁膜９を、酸化シリコン膜等で形成する。第３の層間絶縁膜９内に、第１配線１４Ａに接続する第１コンタクトプラグ１５Ｂを、タングステン等の金属膜で形成する。
次に、第３の層間絶縁膜９上に、第１コンタクトプラグ１５Ｂに接続するように、アルミニウム（Ａｌ）や銅（Ｃｕ）等で第２配線１４Ｂを形成する。第２配線１４Ｂを覆うように、第４の層間絶縁膜１０を、酸化シリコン膜等で形成する。第４の層間絶縁膜１０内を貫通して第２配線１４Ｂに接続するように、第２コンタクトプラグ１５Ｃを、タングステン等の金属膜で形成する。
次に、第２コンタクトプラグ１５Ｃに接続されるように、第３配線１４Ｃをアルミニウム等で形成する。第３配線１４Ｃは最上層の配線層であり、表面にバンプ電極を形成する際のパッドを兼ねるので、銅等の自然酸化されやすい金属膜を避けることが好ましい。第３配線１４Ｃを覆うように表面保護膜１１を、シリコン酸窒化膜（ＳｉＯＮ）等で形成する。なお、第２配線１４Ｂや第３配線１４Ｃを形成する際に、デュアルダマシン法やアルミリフロー法を用いて、各配線の下面に接続するコンタクトプラグの形成と配線層の形成を同時に行ってもよい。
この後、表面保護膜１１上にポリイミド膜１２を形成した後、パターニングする。ポリイミド膜１２をマスクに用いたエッチングにより、第３配線１４Ｃの上面を露出させるように表面保護膜１１内に第１の開口５０を形成する。スパッタにより、半導体基板２の第１の主面側に、チタン（Ｔｉ）膜上に銅を積層したシード膜１３を形成する。
図２に示すように、半導体基板２の第１の主面側のシード膜１３上にフォトレジスト２１を形成した後、パターニングを行って、第１の開口５０内に設けたシード膜１３を露出させるように第２の開口５１を形成する（ここで開口した部分と第１の開口５０とを含めて第２の開口５１と呼ぶ）。電界メッキ法により、第２の開口５１内のシード膜１３上に順に銅バンプ１６、Ｃｕの拡散防止用のＮｉ膜１７、及びＮｉの酸化防止用のＡｕ膜１８を形成する。このシード膜１３、銅バンプ１６、Ｎｉ膜１７、及びＡｕ膜１８の４層から表面バンプが構成される。
図３に示すように、半導体基板２の外周部を研削して、半導体基板２の径を後の工程で貼り付けるＷＳＳの径よりも小さくする。なお、図３において、２０は一つのチップ形成領域を表す。例えば、径が３００ｍｍの半導体基板２では、研削により２９８．５ｍｍとする。これにより、ＷＳＳへの張合わせのずれや、ＷＳＳから接着剤がはみ出るのを防ぐことができる。更に、研削後の基板２外周のナイフエッジ化を低減できる。
図４に示すように、フォトレジスト２１を除去した後、半導体基板２の第１の主面側に、接着剤２２及びＬＴＨＣ膜（光熱変換膜）２３を介して、アクリル樹脂または石英等の支持基板からなるＷＳＳ２４を貼り付ける。図４Ａはこの状態を表す一部の断面図、図４Ｂは半導体基板２、接着剤２２、ＬＴＨＣ膜２３、及びＷＳＳ２４（支持基板）の関係が明確となるように、図４Ａよりも広い領域を簡略化した断面概略図を表す。光熱変換膜としては例えば、炭素粉末を接着剤に混ぜて塗布し乾燥したもので、レーザ光を吸収して熱に変換できるものを挙げることができる。
以下では、場合によって、断面図、断面概略図、又はこれらの図の両方を用いて、本実施例の製造工程を説明する。また、断面概略図を示す場合には、説明する内容に応じて、第１の主面、又は第２の主面が図の上側となるように示す。第２実施例以降も同様である。
図４Ｂに示すように、図３の工程で研削により半導体基板２の径を小さくしたため、ＷＳＳ２４は、半導体基板２の半径方向の外周側に向って半導体基板２よりも突出している。そして、ＷＳＳ２４の突出した部分上にも接着剤２２及びＬＴＨＣ膜２３が設けられ、これらの接着剤２２及びＬＴＨＣ膜２３は露出している。
図５Ａに示すように、砥石研磨剤（図示していない）を用いて、半導体基板２の第２の主面側を粗研削し、所定の厚さまで薄肉化する。図５Ａの工程では例えば、７７５μｍから１００μｍの厚さまで半導体基板２を薄膜化する。図５Ｂに示すように、砥石研磨剤（図示していない）を用いて、半導体基板２を精研削し、所定の厚さまで薄肉化する。図５Ｂの工程では例えば、１００μｍから４０〜５０μｍの厚さまで半導体基板２を薄膜化する。この後、図５Ｃに示すように、ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；化学機械研磨法）により、半導体基板２を仕上研削するとともに、露出していたＬＴＨＣ膜２３を除去する。この際、研磨剤としては例えば、二酸化珪素及び有機化合物を含有するｐＨ１０．６の水溶液と、無機塩を含有するｐＨ１２．３の水溶液の混合液を用い、圧縮弾性率が８１．１％の研磨パッドを用いる。この有機化合物は加工促進剤として添加され、選択比の調整や分散性の向上を目的とした構成物であり、例えば、界面活性剤を挙げることができる。また、無機塩は加工促進剤として添加され、ｐＨ調整や研磨レートの調整、分散性の向上を目的とした構成物であり、例えば、緩衝剤などのｐＨ調整剤を挙げることができる。研磨剤及び研磨パッドはこれらのものに限定されるわけではなく、研磨剤として、二酸化珪素および有機化合物を含むｐＨ８以上、１２以下の水溶液と、無機塩を含むｐＨ１０以上、１４以下の水溶液の混合液を用いることが好ましい。また、圧縮弾性率が７０％以上、９０％以下の研磨パッドを用いることが好ましい。この研削工程により、半導体基板２の第２の主面側には、最初に形成しておいた絶縁リング（図示していない）の底部が露出する。また、図５Ｃの工程では、半導体基板２の下のＬＴＨＣ膜２３には研磨剤及び研磨パッドが接触しないため、この部分のＬＴＨＣ膜２３は除去されない。
図６に示すように、ブラシ又は薬液により、半導体基板２を洗浄する。半導体基板２の第２の主面側を覆うように窒化シリコン膜である保護膜２６を、２００〜４００ｎｍの膜厚に形成する。この保護膜２６は、後の工程で形成する貫通電極プラグに使用する銅が製造工程中に半導体基板２の第２の主面側から内部に拡散して、素子特性に悪影響を与えることを防止する（ゲッタリング効果）。
図７に示すように、異方性ドライエッチングにより、貫通電極形成領域に配置した局所配線８ｂの第２の主面側が露出するように、第３の開口２７を形成する。第３の開口２７は、局所配線８ｂをストッパとして、保護膜２６、半導体基板２、及び第１の層間絶縁膜５を貫通するように形成され、その底部において、局所配線８ｂの第２の主面側が露出する。第３の開口２７を形成するドライエッチングに際しては、半導体基板２のシリコンエッチングと、第１の層間絶縁膜５のエッチングを分けて、２段階のステップで実施してもよい。次に、スパッタ法により、第３の開口２７を含めた半導体基板２の第２の主面側の全面に、チタン（Ｔｉ）膜及び銅（Ｃｕ）膜を積層させて、シード膜２８を形成する。
図８に示すように、半導体基板２の第２の主面側に、第３の開口２７と同じ位置に開口を有するフォトレジストパターン３０を形成する。電気めっき法により、第３の開口２７内に順に銅バンプ２９、及び半田膜（ＳｎＡｇ膜）３１を形成する。半田膜３１はＳｎＡｇ膜に限定されるわけではなく、例えば、Ｎｉ上にＡｕを堆積したＡｕ／Ｎｉ膜を使用することもできる。このシード膜２８、銅バンプ２９、及び半田膜３１の３層により、裏面バンプ（貫通電極の残部）が形成される。
図９に示すように、フォトレジストパターン３０を除去した後、露出したシード膜２８を除去する。この後、リフローにより、半田膜３１の表面を凸状とする。
図１０Ａに示すように、保護膜２６に接するようにダイシングテープ３３を貼り付ける。半導体基板２の第１の主面側（ＷＳＳ２４を設けた側）から、ＷＳＳ２４を介してＬＴＨＣ膜２３にレーザを照射することにより、ＬＴＨＣ膜２３の結合構造を切断する。例えば、光熱変換膜として炭素粉末を接着剤に混ぜて塗布し乾燥したものを用いた場合には、炭素粉末によって光が吸収され、熱に変わる。この熱により、炭素粉末を結合している有機バインダ成分の温度が急上昇して脱ガス及び炭化し、結合力を失う。この結果、光熱変換膜のほぼ全体がばらばらの炭素粉末又は炭素片に変化する。これにより、図１０Ｂに示すように、半導体基板２からＷＳＳ２４を剥離させる。図１０Ｃに示すように、半導体基板２に付着した接着剤２２を除去した後、半導体基板２に対してダイシングを行う。
図１１は、ダイシング後に得られた半導体チップを表す図である。図１１Ａは半導体チップを第１の主面（おもて面）側から見た平面図、図１１Ｂは半導体チップを第２の主面（裏面）側から見た平面図であるが、図１１Ａ及びＢでは貫通電極など主要な構造しか示していない。また、図１１Ｃは、図１１Ａ及びＢのＡ−Ａ方向の断面図を表す。図１１に示すように、半導体チップは、ＭＩＳトランジスタ等の素子１が形成された素子領域Ｘと、複数の貫通電極が形成された貫通電極領域Ｙを有する。貫通電極は、上端および下端に接続用のバンプ（突起電極）を備えており、複数の半導体チップを積層する際に、貫通電極を介して上下に配置された半導体チップ間が電気的に接続される。貫通電極は、半導体基板２を貫通する貫通プラグ（表面バンプ、裏面バンプ）と、半導体基板上の複数の層間絶縁膜を貫通するコンタクトプラグおよび配線層で構成されている。貫通電極の半導体基板２の中に埋設されている部分の周囲には絶縁リング３が設けられており、これによって、個々の貫通電極と、他の貫通電極および素子１との絶縁が確保される。
半導体基板２の第２の主面側における貫通電極の端部には、裏面バンプが形成されている。裏面バンプは、シード膜２８、銅バンプ２９、及び半田膜３１の３層により形成されている。半導体基板２の第１の主面側における貫通電極の端部には、表面バンプが形成されている。表面バンプは、シード膜１３、銅バンプ１６、Ｎｉ膜１７、及びＡｕ膜１８の４層により形成されている。裏面バンプと表面バンプは、コンタクトプラグおよび配線層３４によって接続されている。裏面バンプは、複数の半導体チップを積層する際に、下層のチップに設けられた表面バンプと接合する。なお、図示していないが、貫通電極は、表面バンプと裏面バンプ間が接続されると共に、局所配線、第１配線、第２配線、及び第３配線のいずれかを用いて、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等の素子と電気的に接続する内部配線を有していてもよい。
図１２に示すように、異なる半導体チップの表面バンプと裏面バンプが互いに接するようにして、複数の半導体チップ３２ａ、３２ｂなどをマウントする。リフローにより、それぞれの表面バンプと裏面バンプの半田膜を接合する。半導体チップ間にアンダーフィル３５を充填した後、複数の半導体チップを、パッケージ基板３９上にマウントする。この後、モールドレジン３７によってモールドすることにより、本実施例の半導体装置が完成する。本実施例の半導体装置としては、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ等の記憶デバイスや、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等の演算処理デバイスを挙げることができる。
従来の、ＷＳＳ上に露出したＬＴＨＣ膜の部分を除去しない方法を適用して半導体装置を製造した場合、半導体装置近傍にＬＴＨＣ膜が露出した状況となり、ＬＴＨＣ膜由来の汚染物質が半導体基板に付着することとなっていた。このため、半導体基板の第２の主面上へ保護膜を形成するまでに汚染物質を除去しないと、保護膜の下の半導体基板内に汚染物質が取り込まれ、後の工程で汚染物質を除去することは困難であった。
これに対して本実施例では、汚染防止工程として図５の工程で、ＷＳＳ２４上に露出したＬＴＨＣ膜２３の部分を除去する。これにより、図６の洗浄後に半導体基板２近傍で、ＬＴＨＣ膜２３が露出することがなくなる。この結果、保護膜２６の下の半導体基板２内に、ＬＴＨＣ膜由来の汚染物質（例えば、Ｆｅ等の金属、有機物）が取り込まれる可能性を低減することができる。また、本実施例では、図５の研削工程の最終で実施するＣＭＰ工程によって、ＬＴＨＣ膜２３の露出部分を除去する。従って、ＬＴＨＣ膜２３を除去するための工程を特別に付加する必要がなく、製造工程を簡略化できる。
（変形例）
本変形例は、図１１のような絶縁リング３を形成しない代わりに、第３の開口２７の内壁上に絶縁膜を形成することによって、貫通電極と他の貫通電極及び素子１とを絶縁させる点が、第１実施例とは異なる。
本変形例では、図１の工程で絶縁リングを形成しない点以外は、第１実施例と同様にして、図６の工程までを実施する。図１３はこの状態を表す断面図である。
図１４に示すように、窒化シリコン膜である保護膜２６、半導体基板２、及び第１の層間絶縁膜５を貫通して局所配線８ｂを露出させるように第３の開口２７を形成する。ＣＶＤ法により、半導体基板２の第２の主面側の第３の開口２７の内壁上に順に、窒化シリコン膜４１及び酸化シリコン膜４０を形成する。エッチバックを行うことにより、第３の開口２７の内壁側面上に貫通電極の絶縁膜となる窒化シリコン膜４１及び酸化シリコン膜４０を残留させる。この後、スパッタ法により、半導体基板２の第２の主面側の全面にシード膜２８を形成する。以後の工程は、第１実施例と同様に行うため、その説明を省略する。本変形例では、銅バンプ２９の側壁上に設けた窒化シリコン膜４１及び酸化シリコン膜４０によって、貫通電極は、他の貫通電極及び素子１と絶縁される。
本変形例は第１実施例とＬＴＨＣ膜２３を除去する工程が同じであるため、第１実施例と同様に、簡略化した工程で、保護膜２６の下の半導体基板２内に、ＬＴＨＣ膜２３由来の汚染物質が取り込まれる可能性を低減することができる。
（第２実施例）
本実施例は、新たに、レーザ照射を行う工程を追加することによりＬＴＨＣ膜２３の露出部分を除去しやすくする点が、第１実施例とは異なる。以下では、本実施例の製造方法を説明するが、第１実施例と同様の工程についてはその説明を省略する。
まず、第１実施例の図４の工程までを実施する。次に、図１５に示すように、半導体基板２の第２の主面側から、レーザを照射する。この時、半導体基板２がレーザ照射のマスクとして働き、ＬＴＨＣ膜２３の露出部分にセルフアラインで、レーザを照射して、ＬＴＨＣ膜２３の露出部分の結合構造を破壊することができる。このレーザとして、例えば、ＹＡＧ（Ｙｔｔｒｉｕｍ−Ａｌｕｍｉｎｕｍ−Ｇａｒｎｅｔ）と同じ波長（例えば波長１３６ｎｍ）のレーザを、出力２５Ｗでパルス状に発振させたＹＶ０４レーザなどを適用する。このレーザ照射により、後の工程で、ＬＴＨＣ膜２３の露出部分を容易に除去することができる。これに対して、半導体基板２は厚いため、半導体基板２内を第１の主面側までレーザは透過しない。従って、半導体基板２の下のＬＴＨＣ膜２３の結合構造は破壊されない。
第１実施例の図５以降の工程を実施する。この際、図１５の工程で、レーザを照射されたＬＴＨＣ膜２３の露出部分は構造が脆くなっている。このため、図５Ａ及びＢの裏面研削工程、図５ＣのＣＭＰ工程、並びに図６の洗浄工程の中の少なくとも一部の工程で、ＬＴＨＣ膜２３の露出部分は容易に除去される。すなわち、ＬＴＨＣ膜２３の露出部分は、図５Ａ及びＢの裏面研削工程、図５ＣのＣＭＰ工程、若しくは図６の洗浄工程、又はこれらの工程のうち複数の工程によって除去される。
本実施例では、図１５の工程でＬＴＨＣ膜２３の露出部分を除去しやすく処理し、図５及び６の工程でこの部分を除去する。これにより、第１実施例と同様に、図６の洗浄後に半導体基板２近傍で、ＬＴＨＣ膜２３が露出することがなくなる。この結果、保護膜２６の下の半導体基板２内に、ＬＴＨＣ膜２３由来の汚染物質（例えば、Ｆｅ等の金属、有機物）が取り込まれる可能性を低減することができる。更に、本実施例によれば、図５の工程の前に半導体基板２側からレーザ光を照射することで、半導体基板２の下にはレーザ光が透過せず、半導体基板２の下のＬＴＨＣ膜２３には悪影響を及ぼすことなく、ＷＳＳ（支持基板）２４上に露出したＬＴＨＣ膜２３のみに自己整合的にレーザ光を照射できる。換言すれば、従来、ＷＳＳ２４を剥離する工程で用いていたレーザ照射条件をそのまま適用して、半導体基板２側から当該条件でレーザ光を照射することで、ＷＳＳ２４上に露出したＬＴＨＣ膜２３のみに選択的にレーザ光を照射できる。
（変形例）
以下では、第２実施例の複数の変形例を説明する。第２実施例では、図５の工程の前にＬＴＨＣ膜２３の露出部分にレーザを照射し、図５及び６の工程でＬＴＨＣ膜２３の露出部分を除去した。これに対して、以下の変形例では図５Ｃの工程でＬＴＨＣ膜２３の露出部分を除去せず、図５Ｃの工程の後にＬＴＨＣ膜２３の露出部分にレーザを照射する。また、図６の工程でＬＴＨＣ膜２３の露出部分を除去する点が第２実施例とは異なる。
具体的には、各変形例に共通の工程として、第１実施例の図５Ｂの工程までを実施した後、ＬＴＨＣ膜２３の露出部分を除去しないような条件で、ＣＭＰ法を実施して、半導体基板２の第２の主面を研削する。この後、各変形例ごとに異なる方法でＬＴＨＣ膜２３の露出部分にレーザを照射する。この際のレーザの照射条件は、第２実施例と同じ条件に設定することができるが、各変形例の工程に応じて適宜、変更しても良い。
次に、各変形例に共通の工程として、第１実施例の図６以降の工程を実施する。この際、レーザを照射されたＬＴＨＣ膜２３の露出部分は結合構造が破壊され脆くなっているため、図６の洗浄工程で容易に除去される。以下では、各変形例ごとに異なる方法である、ＬＴＨＣ膜２３の露出部分へのレーザの照射工程だけを説明する。
第１変形例では、図１６Ａに示すように、半導体基板２の第２の主面側からレーザを照射する。この際、レーザは、研削後に薄くなった半導体基板２を透過しないような条件に設定して、ＬＴＨＣ膜２３の露出部分にのみレーザを照射する。
第２変形例では、図１６Ｂに示すように、半導体基板２の第２の主面、及び接着剤２２を覆うように、半導体基板２とレーザ光源との間にマスキングブレード（保護部材）４２を設ける。この状態で、半導体基板２の第２の主面側からレーザを照射する。この結果、ＬＴＨＣ膜２３の露出部分にのみレーザが照射される。次に、マスキングブレード４２を除去する。第２変形例では、マスキングブレード４２がレーザの透過を防止するため、半導体基板２へのレーザ照射の影響を軽減することができる。
第３変形例では、図１６Ｃに示すように、半導体基板２の第２の主面側から、ＬＴＨＣ膜２３の露出部分４３（点線で囲まれた部分）にのみ選択的にレーザを照射する。
第４変形例では、図１７Ａに示すように、ＷＳＳ２４の、半導体基板２の第１の主面及び接着剤２２に対応する領域を覆うように、半導体基板２とレーザ光源との間にマスキングブレード（保護部材）４２を設ける。半導体基板２の第１の主面側（ＷＳＳ２４に対して半導体基板２を貼り付けた面の反対面側）から、ＬＴＨＣ膜２３の露出部分にレーザを照射する。この結果、ＬＴＨＣ膜２３の露出部分にのみレーザが照射される。次に、マスキングブレード４２を除去する。第４変形例では、マスキングブレード４２がレーザの透過を防止するため、半導体基板２へのレーザ照射の影響を軽減することができる。
第５変形例では、図１７Ｂに示すように、半導体基板２の第１の主面側（ＷＳＳ２４に対して半導体基板２を貼り付けた面の反対面側）から、ＬＴＨＣ膜２３の露出部分４３（点線で囲まれた部分）にのみ選択的にレーザを照射する。
なお、第４及び第５変形例では、ＷＳＳ２４としてレーザを透過させるガラスを主体とした材料を用いることができる。
上記各変形例では、図１６及び１７の工程でＬＴＨＣ膜２３の露出部分にレーザを照射することにより、この部分を除去しやすくし、図６の工程でこの部分を除去する。これにより、第２実施例と同様に、保護膜２６の下の半導体基板２内に、ＬＴＨＣ膜２３由来の汚染物質が取り込まれる可能性を低減することができる。また、半導体基板２の下のＬＴＨＣ膜２３には悪影響を及ぼすことなく、ＷＳＳ２４上に露出したＬＴＨＣ膜２３のみに自己整合的にレーザ光を照射できる。
（第３実施例）
本実施例は、新たに、ＬＴＨＣ膜２３の露出部分に第１の薬剤を塗布する工程を追加する点が、第１実施例とは異なる。以下では、本実施例の製造方法を説明するが、第１実施例と同様の工程についてはその説明を省略する。
第１実施例の図４の工程までを実施する。次に、図１８に示すように、ＬＴＨＣ膜２３の露出部分４３（点線で囲まれた部分）に第１の薬剤を塗布する。第１の薬剤は、アンモニアおよび過酸化水素水を主体とする薬剤であることが好ましい。
第１実施例の図５以降の工程を実施する。この際、図１８の工程で、第１の薬剤を塗布されたＬＴＨＣ膜２３の露出部分４３は除去しやすくなっている。このため、図５Ａ及びＢの裏面研削工程、図５ＣのＣＭＰ工程、並びに図６の洗浄工程中の少なくとも一部の工程で、ＬＴＨＣ膜２３の露出部分４３は容易に除去される。すなわち、ＬＴＨＣ膜２３の露出部分４３は、図５Ａ及びＢの裏面研削工程、図５ＣのＣＭＰ工程、若しくは図６の洗浄工程、又はこれらの工程のうち複数の工程によって除去される。なお、図５及び６の工程の前、又は途中で、人間の手又は機械によるマニュアル剥離工程を設けることにより、ＬＴＨＣ膜２３の露出部分４３を除去しても良い。
（第４実施例）
本実施例は、新たに、ＬＴＨＣ膜２３の露出部分にカバー膜２５を形成する点が、第１実施例とは異なる。以下では、本実施例の製造方法を説明するが、第１実施例と同様の工程についてはその説明を省略する。
第１実施例の図３の工程までを実施する。次に、図１９に示すように、フォトレジスト２１を除去した後、半導体基板２の第１の主面側に、接着剤２２を介して、アクリル樹脂または石英等のＷＳＳ（支持基板）２４上にＬＴＨＣ膜（光熱変換膜）２３が形成され、ＬＴＨＣ膜２３上にカバー膜２５が形成されるように、ＷＳＳ２４を貼り付ける。図１９Ａはこの状態を表す一部の断面図、図１９Ｂは半導体基板２、接着剤２２、カバー膜２５、ＬＴＨＣ膜２３、及びＷＳＳ２４（支持基板）の関係が明確となるように、図１９Ａよりも広い領域を簡略化した断面概略図を表す。カバー膜２５としては、例えばポリイミド膜を挙げることができる。
図１９Ｂに示すように、ＬＴＨＣ膜２３は、ＷＳＳ２４の端部となるベベル部まで覆うように設けられており、さらにカバー膜２５が、ＬＴＨＣ膜２３を覆うように１μｍから５μｍの厚さでベベル部まで設けられている。
次に、第１実施例の図５から図６の工程を実施する。この際、図５Ａ及びＢの裏面研削工程並びに図５ＣのＣＭＰ工程、図６の洗浄工程では、第１実施例と同じ条件に設定することができるが、カバー膜２５の形成状態に応じて、適宜、変更しても良い。このとき、ＬＴＨＣ膜２３は、カバー膜２５で覆われており、図５Ｃの工程におけるＣＭＰ法で処理されても、カバー膜２５が除去されずに残留するので、ＬＴＨＣ膜２３は露出せずに残留している。なお、図６の洗浄工程においても同様である。
次に、第１実施例の図７から図９の工程までを実施する。次に、図２０Ａに示すように、保護膜２６に接するようにダイシングテープ３３を貼り付ける。半導体基板２の第１の主面側（ＷＳＳ２４を設けた側）から、ＷＳＳ２４を介してＬＴＨＣ膜２３にレーザを照射することにより、ＬＴＨＣ膜２３の結合構造を切断する。これにより、図２０Ｂに示すように、半導体基板２からＷＳＳ２４を剥離させる。このとき、全てのカバー膜２５は、接着剤２２とともに半導体基板２の第１の主面側に残留している。
カバー膜２５がＷＳＳ２４を覆っていることにより、銅バンプなどの金属がＷＳＳ２４に付着しないため、洗浄によりＷＳＳ２４の再利用が容易になる利点もある。
図２０Ｃに示すように、半導体基板２に付着した接着剤２２を除去した後、半導体基板２に対してダイシングを行ってから、第１実施例の図１１以降の工程を実施する。図２０Ｃでは、カバー膜２５が接着剤２２に固着されており、接着剤２２とともに容易に除去できるので、半導体基板２に残留することは無い。また図２０における工程条件は、第１実施例の図１０と同じ条件に設定することができるが、カバー膜２５の形成状態に応じて、適宜変更しても良い。
本実施例では、図１９の工程でＬＴＨＣ膜２３をカバー膜２５で覆っている。これにより、第１実施例乃至第３実施例と同様に、保護膜２６の下の半導体基板２内に、ＬＴＨＣ膜２３由来の汚染物質が取り込まれる可能性を低減することができる。
また、第１実施例では、ＣＭＰ法により半導体基板２の外側のＬＴＨＣ膜２３を除去したが、ＬＴＨＣ膜２３上のカバー膜２５も一緒に除去される条件を用いてＣＭＰ法で除去することも可能である。また、カバー膜２５は、接着剤２２を介して半導体基板２に接着されているので、剥離条件を変更することなく、接着剤２２とともに容易に除去することができる。
１ 素子
２ 半導体基板
３ 絶縁リング
４ 素子分離領域
５ 第１の層間絶縁膜
６ 第２の層間絶縁膜
７ コンタクトプラグ
８ａ、８ｂ 局所配線
９ 第３の層間絶縁膜
１０ 第４の層間絶縁膜
１１ 表面保護膜
１２ ポリイミド膜
１３ シード膜
１４Ａ 第１配線
１４Ｂ 第２配線
１４Ｃ 第３配線
１５Ａ 局所コンタクトプラグ
１５Ｂ 第１コンタクトプラグ
１５Ｃ 第２コンタクトプラグ
１６ 銅バンプ
１７ Ｎｉ膜
１８ Ａｕ膜
２０ チップ形成領域
２１ フォトレジスト
２２ 接着剤
２３ ＬＴＨＣ膜
２４ ＷＳＳ
２５ カバー膜
２６ 保護膜
２７ 第３の開口
２８ シード膜
２９ 銅バンプ
３０ フォトレジストパターン
３１ 半田膜（ＳｎＡｇ膜）
３２ａ、３２ｂ 半導体チップ
３３ ダイシングテープ
３５ アンダーフィル
３７ モールドレジン
３９ パッケージ基板
４０ 酸化シリコン膜
４１ 窒化シリコン膜
４２ マスキングブレード
５０ 第１の開口
５１ 第２の開口
Ｘ 素子領域
Ｙ 貫通電極領域

Claims (20)

  1. 基板の第１の主面を、光熱変換膜を介して支持基板に張付ける工程と、
    前記支持基板上に露出した前記光熱変換膜を選択的に除去する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記基板を前記支持基板に張付ける工程の後、前記基板の第１の主面に対して厚さ方向に向かい合う第２の主面を研削する工程と、
    前記基板の第２の主面を研削する工程の後、前記基板を洗浄する工程と、
    前記基板を洗浄する工程の後、前記基板の第２の主面に保護膜を形成する工程と、
    を更に有し、
    前記支持基板上に露出した前記光熱変換膜を選択的に除去する工程は、前記基板を洗浄する工程以前に施すことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記基板の第２の主面を研削する工程は、最後に前記基板の第２の主面を化学機械研磨法により研磨する工程を有し、
    前記支持基板上に露出した前記光熱変換膜を選択的に除去する工程は、前記化学機械研磨法により研磨する工程によって構成されることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記化学機械研磨法により研磨する工程では、
    研磨剤として、二酸化珪素および有機化合物を含むｐＨ８以上、１２以下の水溶液と、無機塩を含むｐＨ１０以上、１４以下の水溶液との混合溶液を用い、
    圧縮弾性率が７０％以上、９０％以下の研磨パッドを用いた前記化学機械研磨法により研磨することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記基板を支持基板に張付ける工程の後、前記基板を洗浄する工程の前に、前記支持基板上に露出した前記光熱変換膜に選択的にレーザを照射する工程を更に有し、
    前記支持基板上に露出した前記光熱変換膜を選択的に除去する工程は、
    前記支持基板上に露出した前記光熱変換膜に選択的に前記レーザを照射する工程と、
    前記基板の第２の主面を研削する工程、前記基板を洗浄する工程、または、それら両方の工程と、
    によって構成されることを特徴とする請求項２に記載の半導体装置の製造方法。
  6. 前記支持基板上に露出した前記光熱変換膜に選択的に前記レーザを照射する工程では、前記基板をマスクとして、前記基板の第２の主面側から前記支持基板全面に向けて一様に前記レーザを照射することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記支持基板上に露出した前記光熱変換膜に選択的に前記レーザを照射する工程は、前記基板の第２の主面を研削する工程の前に施すことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記支持基板上に露出した前記光熱変換膜に選択的に前記レーザを照射する工程では、前記基板と前記レーザの光源との間の前記基板と対応する位置に配置された保護部材をマスクとして、前記支持基板全面に向けて一様に前記レーザを照射することを特徴とする請求項５に記載の半導体装置の製造方法。
  9. 前記支持基板として、前記レーザを透過させるガラスを主体とする材料からなる前記支持基板を用い、
    前記支持基板上に露出した前記光熱変換膜に選択的に前記レーザを照射する工程では、前記支持基板における前記基板が張付けられた面の反対面側から前記支持基板全面に向けて一様に前記レーザを照射することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記基板の第２の主面を研削する工程は、最後に前記基板の第２の主面を化学機械研磨法により研磨する工程を有し、
    前記化学機械研磨法により研磨する工程では、
    研磨剤として、二酸化珪素および有機化合物を含むｐＨ８以上、１２以下の水溶液と、無機塩を含むｐＨ１０以上、１４以下の水溶液との混合溶液を用い、
    圧縮弾性率が７０％以上、９０％以下の研磨パッドを用いた前記化学機械研磨法により研磨することを特徴とする請求項５〜９の何れか1項に記載の半導体装置の製造方法。
  11. 前記支持基板上に露出した前記光熱変換膜を選択的に除去する工程は、前記支持基板上に露出した前記光熱変換膜に選択的に第１の薬剤を塗布して前記光熱変換膜を選択的に除去する工程であることを特徴とする請求項２に記載の半導体装置の製造方法。
  12. 前記基板を前記支持基板に張付ける工程の後、前記基板を洗浄する工程の前に、前記支持基板上に露出した前記光熱変換膜に選択的に第１の薬剤を塗布する工程を更に有し、
    前記支持基板上に露出した前記光熱変換膜を選択的に除去する工程は、
    前記支持基板上に露出した前記光熱変換膜に選択的に前記第１の薬剤を塗布する工程と、
    前記基板の第２の主面を研削する工程、前記基板を洗浄する工程、またはそれら両方の工程と、
    によって構成されることを特徴とする請求項２に記載の半導体装置の製造方法。
  13. 前記第１の薬剤は、アンモニアおよび過酸化水素水を主体とする薬剤であることを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
  14. 前記基板を前記支持基板に張付ける工程の前に、
    前記基板の第1の主面上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜の一部を貫通するように、貫通電極の一部を形成する工程と、
    前記基板の径が前記支持基板の径よりも小さくなるように、前記基板の外周部分を研削する工程と、
    前記基板の第２の主面に保護膜を形成する工程の後に、
    前記基板の第２の主面側から、前記保護膜、基板及び層間絶縁膜の残部を貫通して前記貫通電極の一部に連結されるように、貫通電極の残部を形成する工程と、
    を更に有することを特徴とする請求項２〜１３の何れか１項に記載の半導体装置の製造方法。
  15. 前記層間絶縁膜を形成する工程の前に更に、前記基板内を第1の主面側からその厚み方向に伸長すると共に前記貫通電極の一部の下方に位置する前記基板の所定の領域を囲む絶縁リングを形成する工程を有し、
    前記貫通電極の残部を形成する工程において、
    前記保護膜、基板の所定の領域及び層間絶縁膜の残部を貫通するように、貫通電極の残部を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記貫通電極の残部を形成する工程において更に、前記保護膜、基板及び層間絶縁膜の残部に埋め込まれた貫通電極の残部の側壁を覆うように、絶縁膜を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  17. 支持基板上に光熱変換膜を形成する工程と、
    半導体基板より外側に前記光熱変換膜が延在するように、前記半導体基板を前記支持基板に張付ける工程と、
    前記光熱変換膜に汚染防止処理を行う工程と、
    前記支持基板と前記半導体基板とを分離させる工程と、
    を有することを特徴とする半導体装置の製造方法。
  18. 前記光熱変換膜上にカバー膜を形成する工程をさらに有し、
    前記カバー膜は少なくとも前記半導体基板の外側に延在した前記光熱変換膜を覆うことを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 前記カバー膜はポリイミド膜であることを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 前記半導体基板の外側に延在した前記光熱変換膜と前記カバー膜とを選択的に除去する工程をさらに有することを特徴とする請求項１８に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014022645A (ja) * 2012-07-20 2014-02-03 Toshiba Corp 半導体装置およびその製造方法
JP2019083353A (ja) * 2019-03-11 2019-05-30 東芝メモリ株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103882374B (zh) 2014-03-03 2016-01-13 京东方科技集团股份有限公司 掩膜版、有机层加工方法、显示基板制备方法
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9412806B2 (en) 2014-06-13 2016-08-09 Invensas Corporation Making multilayer 3D capacitors using arrays of upstanding rods or ridges
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
US9496154B2 (en) 2014-09-16 2016-11-15 Invensas Corporation Use of underfill tape in microelectronic components, and microelectronic components with cavities coupled to through-substrate vias
CN105931997B (zh) * 2015-02-27 2019-02-05 胡迪群 暂时性复合式载板
CN104767103B (zh) * 2015-03-30 2017-12-19 青岛海信宽带多媒体技术有限公司 一种激光器用连接结构及激光器组件
JP2017003824A (ja) * 2015-06-11 2017-01-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10332795B2 (en) 2015-06-11 2019-06-25 Renesas Electronics Corporation Manufacturing method of semiconductor device
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
TW202114873A (zh) * 2019-06-03 2021-04-16 愛爾蘭商滿捷特科技公司 處理ｍｅｍｓ晶圓的方法
US11358381B1 (en) * 2021-03-31 2022-06-14 PulseForge Corp. Method for attaching and detaching substrates during integrated circuit manufacturing
CN115101631B (zh) * 2022-07-06 2024-01-19 威海众达信息科技有限公司 一种能够快速精准定位的焊盘膜剥离装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114097A (en) * 1995-02-13 2000-09-05 The Regents Of The University Of California 3-D laser patterning process utilizing horizontal and vertical patterning
CN100592474C (zh) * 2001-11-13 2010-02-24 东洋橡胶工业株式会社 研磨垫及其制造方法
JP4221455B2 (ja) * 2002-10-23 2009-02-12 三星電子株式会社 パターン形成材料およびパターン形成方法
KR100770264B1 (ko) * 2006-01-16 2007-10-25 삼성에스디아이 주식회사 레이저 조사 장치 및 이를 이용한 유기전계발광소자의제조방법
JP5326575B2 (ja) 2007-01-25 2013-10-30 日本電気株式会社 ポリラジカル化合物−導電性物質複合体の製造方法
US8476165B2 (en) * 2009-04-01 2013-07-02 Tokyo Electron Limited Method for thinning a bonding wafer
JP2011023393A (ja) 2009-07-13 2011-02-03 Renesas Electronics Corp 半導体装置の製造方法
US8697576B2 (en) * 2009-09-16 2014-04-15 Cabot Microelectronics Corporation Composition and method for polishing polysilicon
US8242013B2 (en) * 2010-03-30 2012-08-14 Alpha & Omega Semiconductor Inc. Virtually substrate-less composite power semiconductor device and method
US8846499B2 (en) * 2010-08-17 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Composite carrier structure
JP2012231096A (ja) * 2011-04-27 2012-11-22 Elpida Memory Inc 半導体装置及びその製造方法
JP2013008915A (ja) * 2011-06-27 2013-01-10 Toshiba Corp 基板加工方法及び基板加工装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014022645A (ja) * 2012-07-20 2014-02-03 Toshiba Corp 半導体装置およびその製造方法
JP2019083353A (ja) * 2019-03-11 2019-05-30 東芝メモリ株式会社 半導体装置および半導体装置の製造方法

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