JP2014003081A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】基板自体のゲッタリング効果に依存しない、貫通電極を有する半導体装置構造を提供する。
【解決手段】基板１の第１の主面Ａに形成された半導体素子３と、基板１の第１の主面Ａと対向する第２の主面Ｂに形成された窒化シリコンを含む保護膜であって、膜全体の組成が化学量論組成の窒化シリコンよりもシリコンの組成が大きい保護膜８と、基板１を厚さ方向に貫通する貫通電極９とを有する半導体装置。保護膜８は、シリコンリッチな窒化シリコン膜又は基板側に多結晶シリコン膜とその上に窒化シリコン膜を形成した積層膜が使用できる。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。詳しくは、チップ内部への金属汚染を低減した半導体装置及びその製造方法に関する。

半導体チップを搭載した電子機器の小型化に対応するため、複数の半導体チップを、貫通電極を用いて積層した半導体装置の開発が行われている。

特許文献１（特開２００７−１２３８５７号公報）には、シリコン基板を貫通する貫通電極を備えた半導体装置が開示されている。ここでは、シリコン基板の裏面にＳｉＮ膜および感光性エポキシ樹脂からなる裏面絶縁膜が配置された構造となっている。

特開２００７−１２３８５７号公報

本発明者の検討によれば、貫通電極を構成する材料（例えば銅）が直接シリコン基板に触れている場合、素子領域にまで拡散してデバイス特性を劣化させる原因となり得る。シリコン基板の裏面では貫通電極自体やそのバンプ電極が基板外部に突出した構造となっており、基板裏面を介して素子領域に銅が拡散していくことが懸念される。この点で、シリコン基板の裏面にバリア膜としてＳｉＮ膜を含む絶縁膜を配置した上記特許文献には一定の効果が見込めるが、更に改善の余地がある。

また、通常、シリコン基板自体が拡散金属のゲッタリングサイトを有するので、貫通電極から素子領域に金属が拡散するのを防ぐ効果がある。しかしながら、シリコン基板の厚さはますます薄くなる技術動向にあり、その結果、ゲッタリングサイトが形成される領域が研削されて消失することとなり、シリコン基板自体のゲッタリング効果に依存しない解決策が望まれているという点でも改善の余地がある。

本発明の一実施形態によれば、
基板の第１の主面に形成された半導体素子と、
前記基板の第１の主面と対向する第２の主面に形成された窒化シリコンを含む保護膜であって、膜全体の組成が化学量論組成の窒化シリコンよりもシリコンの組成が大きい保護膜と、
前記基板を厚さ方向に貫通する貫通電極と、
を有することを特徴とする半導体装置、が提供される。

また、本発明の別の実施形態によれば、
基板の第１の主面に形成された半導体素子と、
前記基板の第１の主面と対向する第２の主面に形成された保護膜であって、金属拡散に対するバリア機能と金属不純物のゲッタリング機能とを兼ね備える保護膜と、
前記基板を厚さ方向に貫通する貫通電極と、
を有することを特徴とする半導体装置、が提供される。

膜全体の組成が化学量論組成の窒化シリコンよりもシリコンの組成が大きいことで、シリコンによりポリバックシールによるゲッタリング効果と窒化シリコン膜によるバリア効果を兼ね備えることで、貫通電極形成時の基板内への金属拡散を効果的に抑制できる。

本発明の一実施形態になる半導体装置（半導体チップ５０１Ａ）のＴＳＶ周辺の概略断面図（ａ）と第１の主面Ａ側の平面図（ｂ）、第２の主面Ｂ側の平面図（ｃ）を示す。 本発明の一実施形態に係る半導体装置の製造工程を説明する工程断面図である。 本発明の一実施形態に係る半導体装置の製造工程を説明する工程断面図である。 本発明の一実施形態に係る半導体装置の製造工程を説明する工程断面図である。 本発明の一実施形態に係る半導体装置の製造工程を説明する工程断面図である。 本発明の一実施形態に係る半導体装置の製造工程を説明する工程断面図である。 本発明の一実施形態に係る半導体装置の製造工程を説明する工程断面図である。 本発明の一実施形態に係る半導体装置（半導体チップ）を積層した半導体モジュールの概略断面図（ａ）と部分拡大図（ｂ）である。 本発明の別の実施形態に係る半導体装置の製造工程を説明する工程断面図である。 本発明の別の実施形態に係る半導体装置の製造工程を説明する工程断面図である。 本発明の別の実施形態に係る半導体装置（半導体チップ５０１Ｂ）のＴＳＶ周辺の概略断面図である。

通常、半導体基板の裏面に形成する窒化シリコンは、化学量論組成であるＳｉ_３Ｎ_４である。これは、結晶性を良くして強固な膜を形成するためである。窒化シリコンをＳｉＮｘとして表示すると、ｘが約１．３３（４／３）であれば、化学量論組成の窒化シリコンと言える。ｘが１．３３以下（４／３未満）であれば化学量論組成の窒化シリコンよりもシリコンの組成が大きい、いわゆるシリコンリッチな膜となる。上記の特許文献１では、ＳｉＮ膜と表示されているが、これは、化学量論を考慮した表示ではなく、簡略化のための表示である。

以下、図面を参照して本発明の実施形態例について具体的に説明するが、本発明はこれらの実施形態例のみに限定されるものではない。

（実施形態例１）
図１は、本発明が適用される貫通電極（ＴＳＶ）を備えた半導体装置（半導体チップ５０１Ａ）の一例を示すもので、（ａ）はＴＳＶ構造部分を示す概略断面図、（ｂ）、（ｃ）は半導体チップ５０１の表面側と裏面側の概略平面図をそれぞれ示す。図１（ａ）は（ｂ）、（ｃ）のＸ−Ｘ’での断面図に相当する。

半導体基板１には、ＴＳＶを素子領域（ＤＡ）から絶縁する絶縁リング２が設けられており、保護膜８で保護された基板の第２の主面Ｂには、絶縁リング２で囲まれたＴＳＶ形成領域にシード層９１とＣｕプラグ９２からなるＴＳＶ９が形成される。この例では、Ｃｕプラグ９２は基板内に埋め込まれたプラグ部９２ａと外部端子となるバンプ部９２ｂと一体に形成される例を示しているが、別体に形成されていても良い。ＴＳＶ９のバンプ部表面には半田膜（Ｓｎ−Ａｇ合金層）９３が形成される。

一方、半導体素子３の形成される第１の主面Ａ側には、層間絶縁膜４中に導体配線及びプラグからなる配線構造５が形成される。層間絶縁膜４は酸化シリコン等で形成する。配線構造５の最下層は、ＴＳＶ９２と接続するパッド電極であり、例えば、タングステンなどの金属で形成される。上層の配線層はアルミニウムなどの導電体で形成することができる。配線構造５の最上部は表面保護膜６(窒化シリコン膜６１及びパッシベーション膜６２)で覆われている。表面保護膜６には配線構造５の最上部を露出する開口が形成されており、開口内にバンプ電極７が形成されている。バンプ電極７は、シード層７１，主体となるＣｕ層７２、表面の導電性保護層であるＮｉ層７３で構成されている。

図１に示す例では、半導体チップ５０１の中央部に２列にＴＳＶを複数配列した構造を示しているが、これに限定されるものではない。

次に、この半導体チップ５０１の製造方法及びこの半導体チップ５０１を複数積層した半導体モジュール５００の製造方法について説明する。図２〜８は、半導体チップの製造工程を示す工程断面図であり、それぞれ、図１（ａ）に相当する。図１１はパッケージ化した半導体モジュール及びその部分拡大図を示す。

まず、図２に示すように、半導体基板１の第１の主面Ａ側（表面）に、絶縁リング２を埋設するための溝を形成する。溝は、半導体基板１の第２の主面（裏面）を研削することで露出する深さ以上に形成する。溝内には、窒化シリコン膜や酸化シリコン膜などの絶縁体が埋め込まれる。窒化シリコン膜は、ＴＳＶに用いるＣｕの拡散バリアとなる。この例では１重の絶縁リングを形成する場合を示しているが、２重以上の多重構造の絶縁リングであっても良い。

続いて、図３に示すように、半導体基板１の第１の主面Ａ側に常法に従って素子分離１１，ゲート電極３１を含む半導体素子３、さらに第１層間膜４１にプラグ５１と第１層間膜４１上に配線５２を形成する。配線５２は、半導体素子３に接続する配線５２ａと、ＴＳＶ領域に後工程でＴＳＶ９２と接続するパッド電極５２ｂを形成する。図４に示すように、さらに、プラグ５３と配線５４を形成する。ＤＲＡＭを含む半導体装置ではキャパシタも形成する。表面保護膜６として窒化シリコン膜６１とポリイミド膜（パッシベーション膜）６２を形成した後、バンプ電極用の開口部を形成する。開口部の形成は、まず、ポリイミド膜６２をパターニングし、さらに、フォトレジストを用いたフォトリソグラフィ工程により窒化シリコン膜６１をエッチングする。その後、表面側全面に金属シード層７１（Ｃｕ／Ｔｉ）をスパッタ法で形成する。次に、バンプ電極形成用のレジストパターン（図示せず）を形成した後、Ｃｕ膜７２を電解メッキにより形成する。さらに、導電性保護膜としてＮｉ膜７３を電解メッキ法により形成する。バンプ電極形成用のレジストパターンを除去し、さらに、表面に露出する金属シード層７１を除去することでバンプ電極７が形成される。

半導体基板の表面側全面に接着剤層１０１を塗布し、さらに光熱変換層（Light To Heat Converter; ＬＴＨＣ、図示せず）を介して基板サポートシステム（Wafer Support System: ＷＳＳ）１０２に貼り付ける。ＷＳＳ１０２としては、透明なガラス板や硬質樹脂板を使用できる。この後に、半導体基板１の第２の主面Ｂ（裏面）側を所定の厚さ（４０〜１００μｍ程度）となるまで研削（バックグラインド）して薄肉化すると共に、先に形成しておいた絶縁リング２の裏面側の端部を露出させる。研削は、荒削り、精削り、ＣＭＰの順で行った（図５）。

次に、ＷＳＳ１０２に保持したまま、第２の主面Ｂ側に保護膜８として、シリコンリッチな窒化シリコン膜８１を形成する（図６）。

シリコンリッチな窒化シリコン膜は、例えば、シリコン原料であるジクロロシラン（ＤＣＳ）と窒化ガスであるアンモニアを用いるＣＶＤ法により、窒化ガス流量比を化学量論組成の膜を形成する場合よりも少なくする、或いは通常、６００℃程度の成膜温度を３５０℃程度まで低減することで形成することができる。

従来、ＥＧ（エクストリンシックゲッタリング）法の一例として、シリコン基板の裏面に多結晶シリコン膜を形成し、基板との界面等にできる歪み場や格子不整合を利用するポリバックシール（ＰＢＳ）法が知られている。シリコンリッチな窒化シリコン膜は単結晶シリコンである半導体基板１との界面において同様にゲッタリングサイトして機能し、窒化シリコン膜のバリア効果に加えて、ゲッタリング効果も奏するものとなる。

シリコンリッチな窒化シリコン膜は、膜厚方向に一定の組成を有する膜であっても、膜厚方向に組成が変化するものであっても良い。特に、シリコン組成が大きいほどゲッタリング効果が高く、化学量論組成に近づくほどバリア効果が高くなることから、半導体基板１との接触界面側でシリコン組成が大きく、表面方向に、線形的又は段階的にシリコン組成が化学量論組成に向かって減少する膜であることが好ましい。また、表面は実質的に化学量論組成の窒化シリコンであっても良い。特に、ＳｉＮｘで表される窒化シリコン膜として、基板側でｘが１未満であり、表面側でｘが１．３以上であることがより好ましい。

次に、ＴＳＶのための開口を、絶縁リング２で囲まれた領域内にフォトリソグラフィ技術及びドライエッチング技術により形成する。この時、配線構造５の最下層のパッド電極５２ｂがエッチングストッパとなる。開口形成後、裏面全面に金属シード層（Ｃｕ／Ｔｉ）９１をスパッタ法で形成する。次に、ＴＳＶ形成用のフォトレジスト膜（図示せず）を金属シード層９１上に形成し、形成した開口部内及び開口部周囲のフォトレジスト膜を除去する。開口部周囲のフォトレジスト膜は、ＴＳＶのプラグ部９２ａと一体に形成するバンプ部９２ｂの形状に合わせて適宜調整される。電解メッキ法によりプラグ９２を形成し、続いて、半田膜（Ｓｎ−Ａｇ合金層）９３を電解メッキ法により形成する（図６）。

半田膜９３としては、Ｓｎ−Ａｇ合金層を例示しているが、本発明ではこれに限定されず、ＳｎＰｂ合金、ＳｎＢｉ合金、ＳｎＣｕ合金等を挙げることができる。環境への配慮から鉛フリー半田を用いることがより好ましい。

次に、ＴＳＶ形成用のフォトレジスト膜を除去し、基板裏面に露出する金属シード層９１を除去する。これにより、半田膜９３を表面に有するＴＳＶ９が形成される。その後、半田膜９３がＴＳＶ９のバンプ部中央で盛り上がる（凸状）ようにアニールを行う（バンプリフロー）。バンプリフローでのアニール温度は、半田が溶融する温度以上であればよく、通常は、３００℃以下で実施される。さらに、ＬＴＨＣ層にレーザーを照射してＷＳＳ１０２を剥離し、接着剤層１０１を除去する。最後に、ダイシングを行い、個々の半導体チップ５０１に切り分ける（図１）。

得られた半導体チップ５０１は図に示すように、一つの半導体チップ５０１Ｃの第２の主面側のＴＳＶ９と別の半導体チップ５０１Ｄの第１の主面側のバンプ電極７とを位置合わせして、一定の圧力で押し付けながら、半田の融点以上で３００℃程度までの温度を加えて、半田膜９３をリフローさせる。以上により、貫通電極５０２が相互に接合される。接合時に加える圧力（荷重）は、ＴＳＶ構造、特に配線構造５に対して影響しない範囲で実施する。例えば、１つのバンプ電極あたり１０〜１５０ｇ程度となるように設定すればよい。また、加熱の手段は、リフロー炉やオーブンの使用、ハロゲンランプの熱輻射、加熱体の接触等から選択すればよく、特に限定されない。なお、水素プラズマ処理後、半田リフローによる接合までの間、各半導体チップは酸素を含む雰囲気（例えば大気）に曝露させないことが好ましい。

最後に、各半導体チップ間にアンダーフィル樹脂５０３を充てんする。続いて、最下層の半導体チップの貫通電極の外部端子をパッケージ基板５０４に接続し、モールド樹脂５０６、ソルダーボールからなるボールグリッドアレイ（ＢＧＡ）５０５を形成することで、図８に示す半導体モジュール５００が完成する。図８（ａ）は、半導体チップ５０１の８個を積層した場合の概略断面図を示しており、図８（ｂ）は一部分の拡大図を示している。

半導体モジュール５００を構成する半導体チップ５０１のうち最上段に積層されたチップは、下段チップから供給される信号や電源を自チップの端子を介して取り込むことができれば良く、他のチップに更に転送／供給する必要が無い。従って、最上段の半導体チップ５０１は、貫通電極５０２を有していなくても良い。このように貫通電極５０２を持たないチップでは、貫通電極５０２を形成し易くするためのチップ薄板化が必要なくなるため、この場合、最上段のチップは下段のチップよりも厚い構成となっていても良い。薄板化が不要な半導体チップでは、チップ積層時の熱応力によるチップの変形を抑制することができる。この場合であっても、下段の貫通電極５０２を有する半導体チップ５０１においては、本発明を適用して同様に効果的である。なお、全ての半導体チップを同様に形成できるという観点では、図８の半導体モジュール５００のように、最上段の半導体チップも下段のものと同様に貫通電極５０２を有していても良い。

また、図８の半導体モジュール５００では８枚の半導体チップを積層した例を開示したが、本発明は、貫通電極を備えた半導体チップを有する半導体モジュールであれば適用して同様に効果的であり、半導体チップの積層枚数に依らない。

また、本実施の形態では、貫通電極を囲む絶縁リングを最初の工程で形成した後、素子形成、配線層形成、表面電極形成を経て、裏面研削および貫通電極を形成する構成に、本願発明の保護膜を適用する例を示した。ここで、本発明は貫通電極を有する半導体チップに適用して効果的なのであって、絶縁リングや貫通電極の構造やそれらを形成するタイミングは上記の例示に限定されない。例えば、素子、配線層、表面電極を形成した後に、裏面研削を経て絶縁リングおよび貫通電極を形成する構成や、素子を形成した後、配線層を形成する工程で貫通電極を形成する構成などもあり、これらに本発明の保護膜を適用しても同様に効果的である。この場合、貫通電極に対して基板を隔てて絶縁リングが配置された構造ばかりでなく、貫通電極の側壁に直接絶縁リングが配置された構造や、絶縁リングが多重リングである構造なども想定され、このような構造に本発明の保護膜を適用しても同様に効果的である。

実施形態例２
本実施形態例では、保護膜８として多結晶シリコン膜８２と窒化シリコン膜８３の積層膜を形成する。

まず、実施形態例１と同様に、第１の主面Ａ側の構造を形成、第２の主面側の研削を実施した後、ＣＶＤ法で多結晶シリコン膜８２を形成する（図９）。成膜した多結晶シリコン膜８２の表面を少しエッチバックして膜厚を適宜調整することができる。

次に、多結晶シリコン膜８２の上に窒化シリコン膜８３を形成する(図１０)。窒化シリコン膜８３は、化学量論組成のものでも、実施形態例１で例示したシリコンリッチな窒化シリコン膜８１でもよい。

その後は、実施形態例１と同様にＴＳＶ９を形成することで、図１１に示す半導体チップ５０１ｂが形成される。

多結晶シリコン膜８２と窒化シリコン膜８３のそれぞれの膜厚は、特に限定されるものではないが、多結晶シリコン膜８２を０．５〜１．０μｍ、窒化シリコン膜８３を０．２５〜０．７５μｍとすることができる。

１ 半導体基板
１１ 素子分離
２ 絶縁リング
３ 半導体素子
４ 層間絶縁膜
５ 配線構造
５１ プラグ
５２ 下層配線
５２ａ 素子形成領域配線
５２ｂ パッド電極
５３ プラグ
５４ 配線
６ 表面保護膜
６１ 窒化シリコン膜
６２ パッシベーション膜
７ バンプ電極
７１ シード層
７２ Ｃｕ層
７３ Ｎｉ層
８ 保護膜
８１ シリコンリッチな窒化シリコン膜
８２ 多結晶シリコン膜
８３ 窒化シリコン膜
９ ＴＳＶ
９１ シード層
９２ Ｃｕ層
９２ａ プラグ部
９２ｂ バンプ部
９３ 半田層

Claims (20)

1. 基板の第１の主面に形成された半導体素子と、
   前記基板の第１の主面と対向する第２の主面に形成された窒化シリコンを含む保護膜であって、膜全体の組成が化学量論組成の窒化シリコンよりもシリコンの組成が大きい保護膜と、
   前記基板を厚さ方向に貫通する貫通電極と、
   を有することを特徴とする半導体装置。
2. 前記保護膜は、シリコンリッチな窒化シリコン膜である請求項１に記載の半導体装置。
3. 前記シリコンリッチな窒化シリコン膜は、前記基板の第２の主面側のシリコン組成が表面側のシリコン組成よりも大きい請求項２に記載の半導体装置。
4. 前記保護膜は、前記基板の第２の主面に接する多結晶シリコン膜と、該多結晶シリコン膜上に形成された窒化シリコン膜の積層膜である請求項１に記載の半導体装置。
5. 前記貫通電極は、銅を主体とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記貫通電極の周囲に、前記基板を貫通する環状の絶縁領域を有する請求項１乃至５のいずれか１項に記載の半導体装置。
7. 基板の第１の主面に形成された半導体素子と、
   前記基板の第１の主面と対向する第２の主面に形成された保護膜であって、金属拡散に対するバリア機能と金属不純物のゲッタリング機能とを兼ね備える保護膜と、
   前記基板を厚さ方向に貫通する貫通電極と、
   を有することを特徴とする半導体装置。
8. 前記保護膜は、窒化シリコン膜を含み、膜全体の組成が化学量論組成の窒化シリコンよりもシリコンの組成が大きい膜である請求項７に記載の半導体装置。
9. 前記保護膜は、シリコンリッチな窒化シリコン膜である請求項８に記載の半導体装置。
10. 前記シリコンリッチな窒化シリコン膜は、前記基板の第２の主面側のシリコン組成が表面側のシリコン組成よりも大きい請求項９に記載の半導体装置。
11. 前記保護膜は、前記基板の第２の主面に接する多結晶シリコン膜と、該多結晶シリコン膜上に形成された窒化シリコン膜の積層膜である請求項８に記載の半導体装置。
12. 前記貫通電極は、銅を主体とする請求項７乃至１１のいずれか１項に記載の半導体装置。
13. 前記貫通電極の周囲に、前記基板を貫通する環状の絶縁領域を有する請求項７乃至１２のいずれか１項に記載の半導体装置。
14. 半導体基板の第１の主面に半導体素子を形成する工程と、
    前記基板の第１の主面と対向する第２の主面側から研削して、前記半導体基板を所定の厚みに加工する工程と、
    前記研削された第２の主面上に窒化シリコンを含む保護膜であって、膜全体の組成が化学量論組成の窒化シリコンよりもシリコンの組成が大きい保護膜を形成する工程と、
    前記第１の主面から前記研削された第２の主面に貫通する貫通電極を形成する工程、
    とを備える半導体装置の製造方法。
15. 前記保護膜は、ＣＶＤ法で形成される窒化シリコン膜であり、成膜時の窒化ガス流量を化学量論組成の窒化シリコン膜形成時よりも少なくすることで、その一部または全部が化学量論組成の窒化シリコン膜よりもシリコン組成が大きくなる様に形成される請求項１４に記載の半導体装置の製造方法。
16. 前記成膜時の窒化ガス流量を成膜開始時に少なくし、成膜終了時に化学量論組成の窒化シリコン膜となるように増加させる請求項１５に記載の半導体装置の製造方法。
17. 前記保護膜は、前記研削された第２の主面上に多結晶シリコン膜を形成した後、窒化シリコン膜を形成したものである請求項１４に記載の半導体装置の製造方法。
18. 前記貫通電極は、前記保護膜を形成した後、前記第２の主面側から前記第１の主面に向かって凹部を形成し、該凹部に銅を主体とする導体を埋め込んで形成される請求項１４乃至１７のいずれか１項に記載の半導体装置の製造方法。
19. 前記貫通電極の周囲に、前記基板を貫通する環状の絶縁領域を形成する工程を有する請求項１４乃至１８のいずれか１項に記載の半導体装置の製造方法。
20. 前記環状の絶縁領域は、前記半導体基板の第１の主面に半導体素子を形成する工程の前に前記第１の主面側から形成された凹部に絶縁膜を埋め込んで形成され、前記凹部は、前記半導体基板を所定の厚みに加工する工程において、前記絶縁膜が露出する深さに形成される請求項１９に記載の半導体装置の製造方法。

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