WO2005086216A1 - 半導体素子及び半導体素子の製造方法 - Google Patents

半導体素子及び半導体素子の製造方法 Download PDF

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    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Definitions

  • the present invention relates to a through electrode of a semiconductor device, and more particularly, to a structure of such a through electrode and a method of manufacturing the same.
  • the conventional semiconductor substrate penetrating electrode penetrates through the insulator 9 on which the surface force deep hole is deposited on the substrate surface after the substrate surface process is completed (after the processing of the multilayer metal wiring layer 8), and the semiconductor substrate 1
  • An oxide film 6 thermal oxidation, insulator deposit
  • metal 7 copper etc.
  • the front surface and the back surface of the semiconductor substrate are connected by forming and processing the film 13.
  • Tr. 2 is formed on the surface of a semiconductor substrate 1 (for example, Si single crystal and P-type), and Tr. 2 is a gate of high melting point metal material (polysilicon etc.) 3 And a source and a drain formed of the high concentration diffusion layer 4 of the semiconductor substrate 1 and the reverse type (N type as the example of the semiconductor substrate 1 is the P type).
  • the semiconductor substrate 1 has a plurality of metal wiring layers 8, and the metal material used is a wiring 5 of the same high melting point metal material as the gate, a low resistance metal wiring (Al, Cu, etc.), etc. It has become.
  • An insulating film 9 which insulates these wiring layers is formed between the metal wiring layers 8, and Si02 is often used as the material of the insulating film 9 (other metal oxide films and organic materials can also be used).
  • FIG. 15 shows an assembly mounting structure of a conventional semiconductor device such as a high-speed CPU.
  • Semiconductor element 22 is connected to package 20 through metal bump 21 attached to bonding pad 11 of semiconductor surface 25 (the lower surface in the figure), and package 20 is solder bump 19 to board 18. It is connected.
  • the semiconductor back surface 24 is in contact with the heat sink 23 of the package (directly or through an adhesive such as an organic material).
  • FIG. 16 shows an assembly mounting structure of a semiconductor element such as a conventional semiconductor sensor (CCD, MOS, etc.).
  • CCD conventional semiconductor sensor
  • Non-Patent Document 1 Tomisaka Manabu, “Technology for forming tip through electrodes used in three-dimensional mounting”, Denso technical review, 2001, Vol. 6, No. 2, p78- 83
  • Non-Patent Document 2 Yuki Shirai, "Three-dimensional stacked LSI as a SIP solution", 2003 Electronics Society Conference of the Institute of Electronics, Information and Communication Engineers, 2003, SS-16- SS-17
  • Patent Literature 1 Japanese Patent Application Laid-Open No. 2002-237468 Official gazette
  • the through electrode of the above-described conventional structure a process of opening a deep hole (several tens of [um]), complete oxide film 6 (insulator) is formed on the side wall in the deep hole, and the hole is formed.
  • the process requires complicated and long process steps such as embedding metal, etc., and the yield is significantly reduced as compared to the case where the through electrode is not formed, resulting in an increase in cost, and the reliability is degraded.
  • the through hole process can not be used as another wiring area because the hole opening process is performed after forming the connection metal on the surface of the substrate where the melting point of embedded metal 7 (copper) is low in deep holes.
  • the takeout port from the substrate surface side of the through electrode is the uppermost layer on the surface, and the connection distance to the wiring on the substrate and Tr. 2 becomes long, making high speed operation difficult.
  • the through electrode of the conventional structure in order to form an outlet for the through electrode from the substrate surface side, it is necessary to newly form one metal wiring layer and two insulating film layers by an additional process.
  • the size and shape of the hole must be the same due to the deep hole opening process and the metal burying process in the hole, so the cross-sectional area may be different or the shape may be different. It is impossible to make electrodes simultaneously.
  • the present invention has been made to solve the above problems, and a semiconductor device having a novel through electrode structure which maintains a sufficient yield, suppresses an increase in cost, and maintains a reliability, and a method of manufacturing the same. Intended to provide.
  • the semiconductor device is from the surface (with Tr. Formed) to the back surface (with no Tr. Formed) of a single crystal semiconductor substrate (silicon: Si, gallium arsenide: GaAS etc)
  • a through electrode is formed by the same material as the substrate.
  • the through electrode is formed of the same material as the substrate, processing such as grinding or insertion of the constituent material of the through electrode with respect to the wafer is unnecessary when forming the through electrode. It can be formed inexpensively and easily.
  • the main component is Si, whether it is single crystal or polycrystal, or if it contains impurities or mixture (for example, high melting point metal such as W). It is said that.
  • “same” here means “the main component is the same”, and does not always require perfect identity. That is, for example, a force of 1% or less which is a large amount of impurities (specifically, 0.1 [%] or less) in the material of Si is sufficiently possible, and it is assumed to be more than this.
  • the through electrode is doped with an impurity opposite to the substrate. , Is formed by diffusion.
  • the through electrode and the semiconductor substrate are made of the same material, and the through electrode is formed as a diffusion layer of a type opposite to the semiconductor substrate.
  • it since it has a structure in which both electrical insulation can be measured by PN junction without an insulation film, it is not necessary to form an insulation film, and cost reduction and reliability improvement can be measured.
  • the through electrode is made of the same material as that of the substrate, as required.
  • the through electrode may have a single crystal structure only at the boundary region with the semiconductor substrate, and a high melting point metal material (poly Si, polycide, silicide, etc.) at the center. Molybdenum, tungsten, titanium, etc.).
  • a high melting point metal material poly Si, polycide, silicide, etc.
  • Molybdenum, tungsten, titanium, etc. the central portion of the through electrode is filled with the high melting point metal material, and only the vicinity of the interface with the substrate is formed of the single crystal diffusion layer to obtain a normal PN junction. Therefore, it is possible to reduce the resistance of the through electrode and to operate at high speed.
  • a plurality of the high melting point metal materials are provided separately as needed, and the plurality of high melting point metal materials share the diffusion layer.
  • a plurality of high melting point metal materials are provided separately, and the plurality of high melting point metal materials can share the diffusion layer, and both sides are also connected by the diffusion layer shared by the through electrodes. It is possible to form a plurality of through electrodes having various shapes and cross-sectional areas simultaneously on the same semiconductor element by making a short circuit by air and forming a single through electrode having a large hot force.
  • the through electrode penetrates from the surface to the back surface of the semiconductor substrate as needed, and the through electrode reaches a multilayer metal wiring layer above the surface of the semiconductor substrate. It is formed without. With such a configuration, it is possible to effectively use the portion directly above the through electrode in the upper layer portion above the surface of the semiconductor substrate. In addition, since the configuration is easy, manufacturing time can be shortened, and yield, cost and reliability can be improved. In addition, even if the through electrode penetrates from the front surface to the back surface of the semiconductor substrate and the through electrode is formed without penetrating the multilayer metal wiring layer above the semiconductor substrate surface, the same effect can be obtained. Have.
  • the through electrodes may be plurally provided in the same chip as needed, and the surface shape (thickness, pattern) of the electrodes differs depending on the purpose.
  • the present invention it is possible to lower the electrical resistance of the through electrode by changing the thickness and shape of the through electrode, and to lower the resistance of the through electrode such as the power supply wiring or the like.
  • the layout restriction on the chip is reduced, and a free size through-electrode can be placed at a free place, to stabilize the operation and reduce the chip area.
  • a metal wire different from the penetrating electrode is formed on the upper surface of the semiconductor substrate, if necessary, and the penetrating electrode is formed in the semiconductor wiring region or peripheral region. It is a thing.
  • the metal wiring different from the through electrode is formed on the upper surface of the semiconductor substrate, and the through electrode is formed in the wiring region or peripheral region of the semiconductor. It has a structure in which metal wires as signal lines and power supply lines overlap, so that the chip area is reduced and the cost is reduced, and at the same time, the wire length is shortened and the speed can be increased.
  • electrical connection from the through electrode on the surface of the semiconductor substrate may be formed by a diffusion layer (well, source, drain diffusion layer) of the same type as the through electrode. It is something to do.
  • a diffusion layer well, source, drain diffusion layer
  • the present invention since the structure is drawn out with the diffusion layer (well diffusion layer, source / drain diffusion layer) used in the Tr. Element without using metal wiring, the chip area is reduced, and the wiring resistance is reduced. The cost can be reduced, and high-speed operation is possible.
  • the electrical connection from the through electrode on the surface of the semiconductor substrate may be formed by a diffusion layer (source / drain diffusion layer) having a higher impurity concentration than the electrode diffusion layer. It is something to do.
  • the electrical connection from the penetrating electrode on the surface of the semiconductor substrate is performed by the diffusion layer (source, drain diffusion layer) having a higher impurity concentration than the electrode diffusion layer.
  • the extraction port for extracting the electrode from the through electrode on the surface or the back surface of the semiconductor substrate has a plurality of extraction ports or electrodes per one through electrode. It is.
  • the through electrode for power supply wiring can connect the plurality of extraction electrodes to lower the resistance value, and the through electrode for signal line One signal can be extracted from multiple locations, and it is possible to select a signal line as a branch connection. Ru.
  • metal balls such as gold (Au) or the like and an ohmic connection may be disposed on the through electrodes on the back surface of the semiconductor substrate, if necessary.
  • Au gold
  • ohmic connection may be disposed on the through electrodes on the back surface of the semiconductor substrate, if necessary.
  • metal balls such as gold are used as a material compatible with the substrate (through electrode) material. Therefore, the back electrode is taken out from the through electrode. The resistance is lowered, and reliability improvement and high speed operation are possible.
  • pads are formed on the back surface of the semiconductor substrate by the through electrodes on the back surface of the semiconductor substrate in addition to the pads on the front surface of the semiconductor device.
  • double-sided force can also be connected, many terminals can be provided with a small chip area, which enables cost reduction, chip area reduction, and high-speed operation.
  • the pad on the surface of the semiconductor device is not formed as needed.
  • the electrode having no insulating opening such as bonding nod on the surface of the substrate, bonding wire etc. It will be a structure without laminates
  • the heat dissipating plate can be directly attached to the surface of the semiconductor element, heat generation can be efficiently dissipated.
  • sensors such as CCDs and MOSs are mounted using this semiconductor device, the distance between the surface of the semiconductor and the lens can be shortened as in the conventional case, and the system can be miniaturized.
  • the semiconductor element having the pad on the back surface is disposed in the uppermost layer, and the semiconductor element having the pad on the surface is disposed in the lower layer to form a laminated structure. is there.
  • the semiconductor interposer In the semiconductor interposer according to the present invention, only the metal wiring is formed without forming the Tr. In the semiconductor element, and only the lead-out electrode of the through electrode is formed on the back surface of the semiconductor substrate. Thus, in the present invention, the semiconductor interposer is Not formed on the surface of the semiconductor substrate, but only metal wiring is formed, and a semiconductor element can be mounted on the surface (rear surface). That is, a semiconductor interposer is used.
  • the structure using the through electrode of the present invention makes it easy to take out the electrode from the interposer, and enables cost reduction and downsizing of the system.
  • the semiconductor elements described above are disposed and mounted on the front surface and the back surface of the semiconductor interposer.
  • the semiconductor element described above is disposed and mounted on the front and back surfaces of the semiconductor interposer to form through electrodes penetrating the front and back surfaces of the semiconductor interposer.
  • the penetrating electrode of the semiconductor device injects an impurity to be diffused by a partial force that becomes an opening of the penetrating electrode and diffuses the impurity by diffusion. It forms a PN junction with the through electrode.
  • the present invention is a manufacturing method in which impurity diffusion to the through electrode is transferred from the surface of the substrate by using the oxidation prevention film as a mask or the like to transfer a predetermined shape, opened, and diffused through the opening. The process can be simplified and cost reduction and high reliability can be realized.
  • the diffusion method in addition to thermal diffusion, lamp annealing, high energy implantation, etc. can be used, and it is not particularly limited to one method (the same applies to the following methods).
  • the through electrode of the semiconductor device is embedded with a high melting point metal material in which an impurity to be diffused is excessively contained in a portion to be an opening of the through electrode.
  • the impurity is diffused to form a PN junction between the semiconductor substrate and the through electrode.
  • the high melting point metal material such as doped silicon
  • the through electrode of the semiconductor device etches the semiconductor substrate in the depth direction through the opening of the diffusion prevention film formed on the surface of the semiconductor substrate to form a hole or a hole.
  • the impurity is diffused to form a PN junction between the semiconductor substrate and the through electrode, the opening force of the diffusion preventing film is filled with a high melting point metal material, and the surface is polished (CMP etc.) to be flat.
  • the through electrode is to etch the semiconductor substrate in the depth direction through the opening of the diffusion preventing film formed on the surface of the semiconductor substrate to form a hole or a hole and diffuse it into the hole or hole.
  • Impurities are implanted, and the impurities are diffused by thermal diffusion to form a PN junction between the semiconductor substrate and the through electrode, a refractory metal material is filled from the opening of the diffusion preventing film, and the surface is polished (CMP etc.) It is possible to flatten the surface, transfer the oxidation prevention film from the surface of the semiconductor substrate to a predetermined shape using a mask etc., open it, slightly etch the semiconductor substrate through the opening, and diffuse the through electrode formation. As a result, the process steps can be simplified, cost reduction and high reliability can be realized, and at the same time thin through electrodes can be formed.
  • the through electrode of the semiconductor device is formed to penetrate to the back surface of the semiconductor substrate when the through electrode is formed, as needed.
  • the depth of the through electrode is diffused until reaching the back surface of the substrate at the time of the through electrode extension diffusion layer, the back surface etching of the substrate after wafer processing (after substrate processing) becomes unnecessary.
  • the through electrode can be obtained as it is.
  • the through electrode of the semiconductor device is formed without penetrating to the back surface of the semiconductor at the time of forming the through electrode, if necessary. It is As described above, in the present invention, when the through electrode is elongated and diffused, the semiconductor device normally diffuses in the lateral direction by the same distance as the depth because of the nature of the diffusion. Grinding and etching the back surface to a desired thickness, and reducing the diffusion depth can suppress the spread of lateral diffusion ⁇ , which can reduce the chip area and at the same time reduce the diffusion time. The cost is reduced.
  • the through electrode of the semiconductor device may be metal wiring on the surface of the semiconductor substrate (poly-Si, polycide, silicide, etc.) during the semiconductor substrate surface processing step. Molybdenum, aluminum, copper, etc.) at least before formation.
  • the semiconductor substrate surface processing step includes the steps of: Since at least the through electrodes are formed before the formation of the metal wires (poly Si, polycide, silicide, molybdenum, aluminum, copper, etc.) on the surface, metal wires different from the through electrodes are formed on the surface of the semiconductor substrate.
  • a semiconductor device having through electrodes formed in the region or the peripheral region can be easily manufactured.
  • FIG. 1 is a cross-sectional view of a through electrode structure of a semiconductor device according to the present embodiment
  • FIG. 2 is a schematic flowchart of a method of manufacturing the semiconductor device according to the present embodiment.
  • FIG. 1 does not show the N-type MOS Tr. Force, either N-type or P-type MOS Tr. (Inside or outside of the well) or both may be formed (the cross section described below). The same applies to the figures).
  • the semiconductor device according to the present embodiment shown in FIG. 1 comprises a transistor (Tr.) 2 and through electrodes 31, 32, 33 on a single crystal semiconductor substrate 1 capable of generating silicon (Si) power.
  • a gate 3 made of a refractory metal material of Tr. 2; a refractory metal (poly Si, W, Ti, silicide, polycide, etc.) wiring 5 and a multilayer metal (Al, Cu etc.) wiring 8 which are the same as the gate material
  • a part of the protective insulating film 10 is opened, and the top metal of the multilayer metal wiring 8 is exposed, forming a bonding pad 11.
  • the back surface of the semiconductor substrate in the lower part of the figure is composed of a back surface insulating film 38 and a back surface electrode metal 40 bonded to the opening 39.
  • the semiconductor substrate 1 is P-type, and is formed on the surface from a Tr. 2 force S source 4, a drain 4 and a gate 3.
  • the source 4 and the drain 4 have the highest impurity concentration in the N-type diffusion layer compared to the substrate 1, the through electrodes 31, 32 and 33 diffusion layers, and the well diffusion layers 35, 36 and 37. It is made the lowest.
  • the P-type MOS transistor with the P-type diffusion layer source and drain is omitted from FIG.
  • the wall diffusion layers 35, 36, 37 are the same as those formed at the same time as the formation of the N holes when forming the P-type MOS transistor.
  • N-type diffusion layers of through electrodes 31, 32, 33 vertically penetrate the substrate in a columnar shape.
  • An insulating film is not interposed between the through electrodes 31, 32, 33 and the P type of the semiconductor substrate 1, and electrical insulation is performed by the PN junction 34.
  • the through electrode 31 , 32 and 33 and the semiconductor substrate 1 are made of the same material, and the through electrodes 31, 32 and 33 are formed as diffusion layers of the opposite type to the semiconductor substrate 1 so that the electrical insulation of both can be made by PN junction without insulating film. With this structure, it is not necessary to form an insulating film, which can reduce costs and improve reliability.
  • the shape of the through electrode is free and, for example, the small current electrode for transmitting a signal is a thin cylindrical shape like the through electrodes 31 and 32, and the large current electrode such as a power source is thick and elliptical like the through electrode 33. It may be shaped or wall-shaped. That is, by changing the thickness and shape of the through electrode, the through electrode electrical resistance can be lowered, the resistance of the through electrode such as the power supply wiring can be lowered, and the restriction on the layout on the chip can be reduced.
  • a free-sized through-electrode can be placed at a location, which can stabilize the operation and reduce the chip area.
  • a plurality of extraction electrodes may be provided on the front surface and the rear surface of the large through electrode 33.
  • the penetration electrode for power supply wiring can connect the plurality of extraction electrodes to reduce the resistance value, and one signal from the penetration electrode for the signal line can be obtained. Can be extracted from multiple locations, and it becomes possible to select a signal line as a branch connection.
  • the wiring from the surface of through electrodes 31, 32, and 33 is directly connected to Tr. 2 through the diffusion layers of well diffusion layers 35, 36, 37 or source 4 and drain 4. 31, a well diffusion layer 35, a path of drain 4) or a structure connected with a multilayer metal wiring layer 8 through a through hole (through electrode 32, whole diffusion layer 36, a path of high concentration diffusion layer 4, through electrode 33, the well diffusion layer 37, and the high concentration diffusion layer 4).
  • the lead-out structure is used with the diffusion layer (well diffusion layer, source / drain diffusion layer) used in the Tr. Element without using metal wiring, the chip area is reduced and the wiring resistance is reduced. Cost reduction and high-speed operation become possible.
  • the force impurity concentration shown in the order of through electrodes (diffusion layers) 31, 32, 33, well diffusion layers 35, 36, 37, source 4 and drain 4 diffusion layers is the through electrode diffusion. Only the well diffusion layer which is higher than the layer may be used, or only the diffusion layer of the source and drain may be used (the diffusion layer of the well diffusion layer, source and drain is used because it is easy to form and leads to cost reduction). ).
  • the electrodes from the back surface of the through electrodes 31, 32, 33 have a structure in which a back surface electrode metal (such as a metal ball) 40 is provided in the back surface electrode opening 39 of the back surface insulating film 38 to take out the electrodes.
  • a back surface electrode metal such as a metal ball
  • metal balls such as gold are used as a material compatible with the substrate (through electrode) material. It becomes possible to operate.
  • the through electrodes 31, 32, 33 are formed up to the surface of the semiconductor substrate 1 and not formed thereon, and various wirings 5 and multilayer metal wiring layers 8 are freely formed thereon.
  • FIG. 2 is a view showing a method of manufacturing the cross-sectional structure shown in FIG.
  • a diffusion preventing film (Si02) 45 is formed (oxidized, deposited) on the surface of the semiconductor substrate 1, and exposed by a photomask for a through electrode from above, and etched to form an electrode forming pattern. Form an opening 46.
  • impurities arsenic (As), phosphorus (P), etc.
  • N type opposite conductivity
  • the impurity implantation (in the case of arsenic) is preferably at a dose of about 1.0 ⁇ E16 ⁇ E20 [Zcm2].
  • high concentration N-type impurities are added to the substrate from the diffusion preventing film opening 46.
  • stretching diffusion thermal diffusion, lamp annealing, etc.
  • the diffusion temperature is preferably about 950 ° C. to 1200 ° C.
  • the depth of the diffusion layer in this case needs to be equal to or greater than the depth of the through electrode (the thickness of the semiconductor substrate 1), and is characterized by reaching the back side of the semiconductor substrate 1.
  • the depth of the through electrode is diffused until the through electrode extension diffusion layer has already reached the back surface of the substrate, the back surface etching after completion of the wafer (after the substrate processing process) becomes unnecessary, and the thick wafer is left as it is.
  • Through electrodes are obtained.
  • N-type diffusion layers of through electrodes 31, 32, 33 are formed.
  • the depth of the diffusion layer can be controlled by the extension diffusion time.
  • the impurity concentration of the N-type through electrode formed under this condition is 1.0 ⁇ E16 ⁇ E17 [Zcm3], and the resistance value is sufficiently several hundreds of ⁇ . Not limited to numbers: 100 ⁇ or less).
  • the dose amount and the diffusion temperature described here can be largely changed depending on the conditions of the impurity used, the device, the electrode resistance, and the like, this is an example, and other conditions are possible. Absent.
  • the extension diffusion it is the same as a normal semiconductor process step.
  • the well diffusion caulking is started, and the uppermost layer metal wiring, the protective film opening for the bonding pad 11 is started. Proceed to.
  • the back surface of the semiconductor element is cleaned, and then a back surface insulator 38 (inorganic material Si02 etc. or organic material etc.) is formed on the back surface of the semiconductor element. Attach to the electrode opening 39.
  • the back surface electrode metal 40 may be attached to the mounting side at the time of semiconductor element mounting, and as a result, the metal may be connected to the semiconductor element back surface electrode at the time of mounting.
  • the through electrode is formed of the same material as the substrate, when forming the through electrode, the material of the through electrode is ground against the wafer. And processing such as insertion is unnecessary, and can be formed inexpensively and easily.
  • the diffusion of impurities into the through electrode is transferred by opening a predetermined shape by using a mask or the like with the substrate surface tension and anti-oxidation film, and diffusion is carried out through the opening. It is a manufacturing method to be carried out, the process steps can be simplified, and cost reduction and high reliability can be realized.
  • the distance is usually the same as the depth from the nature of the diffusion. It also diffuses in the lateral direction (broadening and broadening). That is, if the substrate is diffused from the beginning to the back side of the substrate thickness (the force substrate thickness which is usually about 200 to 700 um in the present situation is not outside this range), the present invention can be applied. Becomes about 40 Oum or more. The substrate thickness of the final product is 5 to 70 um (currently this range is large, but the present invention can be applied without this range. The following numerical values are also illustrative and not limited to these).
  • the electrode diffusion depth should be deeper than the final thickness of the substrate. Therefore, as shown in FIG. 3, for example, if the final thickness of the substrate is 50 um, the minimum thickness of the through electrode can be reduced to about 120 um if the through electrode extension diffusion depth is 60 um.
  • the process steps after the stretching and diffusion are performed with a semiconductor substrate thickness of about 200 ⁇ m, and after the semiconductor substrate surface processing is completed, the back surface of the semiconductor substrate is ground and etched to obtain the desired thickness. I can do it. By this, it is possible to limit the lateral spread of the through diffusion layer of the through electrode, and it becomes possible to reduce the chip area, and at the same time, it is possible to shorten the diffusion time and to reduce the cost.
  • the through electrode may be formed on the surface of the semiconductor substrate.
  • the electrical connection from the source can be made with a diffusion layer (source / drain diffusion layer) higher in impurity concentration than the electrode diffusion layer, and the diffusion layer used in the element (well diffusion layer, source / drain diffusion layer) By connecting metal to metal through this, the connection resistance between the through electrode and metal wiring is reduced, and reliability can be improved and high-speed operation can be achieved.
  • FIG. 4 is a cross-sectional view of a through electrode structure of a semiconductor device according to the present embodiment
  • FIGS. 5 to 7 are schematic flowcharts of a method of manufacturing the semiconductor device according to the present embodiment.
  • the semiconductor device according to the present embodiment is configured in the same manner as the semiconductor device according to the first embodiment, and in addition, only the boundary region between the through electrode and the semiconductor substrate has a single crystal structure.
  • the part is made of the high melting point metal material 41.
  • Examples of the refractory metal material 41 include poly Si, polycide, silicide, molybdenum, tungsten, titanium and the like.
  • a refractory metal material 41 is embedded in the center of the through electrodes 31, 32, 33, and the periphery of the refractory metal material 41 is surrounded by an N-type diffusion layer, and a PN junction with the semiconductor substrate 1 is obtained. Are electrically isolated.
  • the high melting point metal material 41 itself may not be a single crystal, but if the PN junction 34 with the substrate is a single crystal, complete PN junction insulation can be performed.
  • a substrate hole 47 is formed in the semiconductor substrate 1 by etching the substrate from the opening 46 of the diffusion preventing film 45 formed on the surface of the semiconductor substrate 1, and an N-type diffusion impurity is formed in the substrate hole 47.
  • a high melting point metal (such as doped polysilicon) 41 containing a large amount is embedded.
  • through electrodes 31, 32, 33 of the N type diffusion layer are formed around the embedded metal in the P type semiconductor substrate 1.
  • the subsequent steps are the same as in the method of manufacturing the semiconductor device of the first embodiment.
  • the depth of the substrate hole 47 may be a hole penetrating to the back surface of the semiconductor substrate 1.
  • the central portions of the through electrodes 31, 32, 33 are filled with the high melting point metal material 41, and only the vicinity of the interface with the semiconductor substrate 1 is single crystal diffused. Because the structure is composed of layers and a normal PN junction can be obtained, the low resistance of the through silicon via It is possible to operate at high speed. Further, according to the method of manufacturing a semiconductor device according to the present embodiment, the high melting point metal material 41 (such as doped silicon) embedded in the central part of the through electrodes 31, 32, 33 is excessively contained in advance and Since this is a manufacturing method in which diffusion is performed on the substrate side, the process steps can be simplified and cost reduction and high reliability can be realized.
  • the high melting point metal material 41 such as doped silicon
  • a plurality of high melting point metal materials are provided apart from each other in the semiconductor device according to the present embodiment, and the plurality of high melting point metal materials can share the diffusion layer, and the through electrodes are shared.
  • the diffusion layer both side forces are connected, electrical short circuit is made, and a single hot electrode is formed as one through electrode, and a plurality of through electrodes with various shapes and cross sections are simultaneously completed on the same semiconductor element. Can do.
  • the through electrodes 31, 32, 33 pass through the openings 46 of the diffusion preventing film 45 formed on the surface of the semiconductor substrate.
  • the semiconductor substrate 1 is etched in the depth direction to form a hole or hole, and the impurity to be diffused is injected into the hole or hole, and the impurity is diffused by thermal diffusion to form a semiconductor substrate 1 and a through electrode 31, 32.
  • And 33, and the high-melting point metal material 41 is filled from the opening 46 of the diffusion prevention film and the surface can be polished (CMP etc.) to make the surface of the semiconductor substrate 1 flat.
  • the oxidation prevention film 45 is transferred to a predetermined shape using a mask or the like, the opening is formed, and the semiconductor substrate 1 is slightly etched through the opening to diffuse the formation of the through electrode, thereby simplifying the process step. Cost reduction, high reliability and at the same time the formation of thin through electrodes Become Concert.
  • the back surface of the semiconductor substrate can be ground and etched to a desired thickness. As a result, it is possible to suppress the widening due to the spread diffusion, and it becomes possible to reduce the chip area, and at the same time, it is possible to shorten the diffusion time and to reduce the cost.
  • FIG. 8 shows a plan layout view of the semiconductor device according to the present embodiment.
  • the surface of the semiconductor element 1 is the periphery where the bonding pad 11 and the like are arranged.
  • Region 42, Tr. 2 is arranged in a dense region Tr.
  • through electrodes 31, 32, and 33 and a plurality of other through electrodes are disposed, and the location thereof is also disposed in a wiring region 44 which is lined only with the peripheral region 42. It is understood that is possible. This is because the through electrodes 31, 32, 33 stop at the surface of the semiconductor substrate 1, and various wirings 5 and multilayer metal wiring layers 8 can be freely wired on the upper layer thereof.
  • the through electrodes can be of various sizes and shapes, the signal line is a thin through electrode 32, the signal line with a large load capacity such as a bus signal is a thick through electrode 31, and the power supply line is a large thick through electrode It is possible to use 33.
  • the through electrode is formed before the formation of the metal wiring (poly Si, polycide, silicide, molybdenum, aluminum, copper, etc.) on the surface of the semiconductor substrate.
  • the metal wiring poly Si, polycide, silicide, molybdenum, aluminum, copper, etc.
  • the metal wiring different from the through electrode is formed on the upper surface of the semiconductor substrate, and the wiring region 43 or the peripheral region 42 of the semiconductor is formed. Since the upper part of the through electrode is overlapped with other signal lines and metal wiring as a power supply line, the chip area is reduced and the cost is reduced, and at the same time, the wiring length is shortened and the speed can be increased. .
  • FIG. 9 shows a lamination state diagram of the semiconductor device according to the present embodiment.
  • the semiconductor device according to the present embodiment is configured similarly to the semiconductor device according to the first embodiment, and in addition to the pads on the front surface of the semiconductor device, the pads on the back surface of the semiconductor substrate by the through electrodes on the back surface of the semiconductor substrate. Are formed. That is, conventionally, the bonding wire 26 is connected to the bonding pad 11 on the surface of the semiconductor element, but as shown in FIG. 9, other than this bonding wire, it can also be connected by the back electrode metal 40. Because it can be connected, it can have many terminals with a small chip area, enabling cost reduction, chip area reduction, and high-speed operation. In particular, since the through electrode of the present invention has a high degree of freedom in formation location as compared with the conventional through electrode, cost reduction, It is possible to realize the area reduction and the high speed operation more.
  • a single chip is mounted on the board 18 as shown in the left diagram of the figure, and signals and power are supplied from both the back electrode metal 40 and the surface bonding pad 11 from both sides. It is possible, and high speed and low price can be realized when applied to a multi-pin semiconductor.
  • the middle figure in the figure is an example in which semiconductor elements are stacked and both the back electrode metal 40 and the bonding pad 11 are used, and the right figure in the figure is stacked and the lower signal is through the through electrode at the top. , It is an example of the wiring method of transmitting the signal of the upper part to the lower part.
  • the semiconductor elements according to the present embodiment are vertically stacked, and signals are exchanged between the semiconductor elements, or wires connected to the semiconductor elements located on the upper (lower) side.
  • the present invention can be carried out through the through electrode of the present invention, and a laminated semiconductor can be easily realized, and a cost reduction, high density mounting, high speed operation, and a highly reliable system can be realized.
  • FIG. 10 shows a cross-sectional view of the assembled mounting structure of the semiconductor device according to the present embodiment.
  • the semiconductor device according to the present embodiment is configured in the same manner as the semiconductor device according to the fourth embodiment, and additionally has a configuration in which the pad on the surface of the semiconductor device is not formed.
  • the distance between the semiconductor surface and the lens is short because the bonding wire 26 is not as in the prior art. It is possible to make the system smaller.
  • the semiconductor element surface 25 needs to be protected by a transparent transmission material 27 in the light source direction.
  • the surface electrode of the semiconductor surface is an obstacle. Therefore, a short focus optical system can be realized by the configuration as shown in FIG.
  • FIG. 12 is a cross-sectional view of the through electrode structure of the semiconductor device according to the present embodiment
  • FIG. 13 is a stacked state diagram of the semiconductor device according to the present embodiment.
  • the semiconductor interposer In the semiconductor device according to the present embodiment shown in FIG. 12, only the metal wiring is formed without forming the Tr. 2 or the like, and is used as a semiconductor interposer.
  • the semiconductor interposer according to the present embodiment only the metal wiring is formed on the surface of the semiconductor substrate 1 without forming the Tr. 2, and the semiconductor element is mounted on the surface (rear surface).
  • the through electrode according to the present invention is used, which makes it easy to take out the electrode of the semiconductor interposer, and enables cost reduction and downsizing of the system. Become.
  • a semiconductor system according to each of the above embodiments is disposed and mounted on the front and back surfaces of the semiconductor interposer according to the present embodiment, thereby penetrating the front and back surfaces of the semiconductor interposer.
  • By having the through electrodes it becomes possible to mount semiconductor elements on the front and back surfaces of the interposer, and the mounting density can be improved.
  • An example in which semiconductor elements are mounted on both the front and back surfaces of the semiconductor interposer of the present invention is shown using FIG.
  • the DRAM 50 and the Flash 51 are stacked on the top surface of the semiconductor interposer 49 having the through electrodes 31, 32, and 33, and the logic LSI 52, the analog LSI 53, and the driver IC 54 are mounted on the back surface.
  • the upper stacked memory group and the lower mounted LSI may be directly connected by the through electrodes in the semiconductor interposer 49, or may be connected by the wiring on the semiconductor interposer 49, so that free connection wiring is possible. It becomes.
  • the semiconductor substrate 1 of P-type Si is used and the CMOS structure is shown as an example for the description of the through electrode, but the same applies to the case where the semiconductor substrate 1 of N-type Si is used.
  • the structure is possible, and similar through electrode structures are possible in NMOS structure, PMOS structure, bipolar structure, and Bi-CMOS structure.
  • a similar structure is possible even if the semiconductor substrate 1 is a compound semiconductor (gallium arsenide, indium antimony, etc.) which is made of Si and similar effects are obtained. It is obvious that
  • the back electrode metal and the front electrode metal are separately described in each of the embodiments for explaining the lamination of the semiconductor element, they are the same at the time of completion, and the completed drawings in FIG. 1 and FIG.
  • the back electrode metal 40 shown was not attached to the back surface, but at the time of mounting, the electrode metal was attached to the surface of the lower semiconductor element (laminated structure), board, interposer, etc. and mounted from above! ⁇ ⁇ ⁇ ⁇ It is good even if the semiconductor element is attached (crimping, thermocompression bonding, etc.)! ,.
  • FIG. 1 is a cross-sectional view of a through electrode structure of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a schematic flowchart of a method of manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a schematic flowchart of a method of manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of a through electrode structure of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 5 is a schematic flowchart of a method of manufacturing a semiconductor device according to a second embodiment of the present invention.
  • FIG. 6 is a schematic flowchart of a method of manufacturing a semiconductor device according to a second embodiment of the present invention.
  • FIG. 7 is a schematic flowchart of a method of manufacturing a semiconductor device according to a second embodiment of the present invention.
  • FIG. 8 is a plan layout view of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 9 is a lamination state diagram of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 10 is a cross-sectional view of a semiconductor device assembly / mounting structure according to a fifth embodiment of the present invention.
  • FIG. 11 is a cross-sectional view of a mounting structure in which the semiconductor device according to the fifth embodiment of the present invention is applied to a CCD.
  • FIG. 12 is a cross-sectional view of a through electrode structure of a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 13 is a stacked state diagram of a semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 14 is a cross-sectional view of a through electrode structure of a conventional semiconductor device.
  • FIG. 15 is a cross-sectional view of a conventional assembled mounting structure of a semiconductor device.
  • FIG. 16 is a cross-sectional view of a mounting structure of a conventional CCD.

Abstract

【課題】　十分な歩留まりを維持し、コスト上昇を抑え、信頼度を維持する新たな貫通電極構造を有する半導体素子及びその製造方法を提供する。 【解決手段】　貫通電極３１、３２、３３と半導体基板１が同一材料で、貫通電極３１、３２、３３を半導体基板と反対の型の拡散層形成を行うことにより、絶縁膜無しに両者の電気的絶縁をＰＮ接合で計れる構造としているため、絶縁膜形成が不要で、コスト低減、信頼度向上が計れる。

Description

明 細 書
半導体素子及び半導体素子の製造方法
技術分野
[0001] 本発明は、半導体素子の貫通電極に関し、特に、かかる貫通電極の構造及びその 製造方法に関する。
背景技術
[0002] 従来の半導体基板貫通電極は、基板表面プロセスが完成した後（多層金属配線層 8の加工後）に表面力 深孔を基板表面に堆積させた絶縁物 9を貫通し更に半導体 基板 1まで貫通するように開口し、開口して形成された孔周りに酸化膜 6 (熱酸化、絶 縁物デポ）を形成後、孔の中に金属 7 (銅等）をメツキプロセス等で埋め込み、表面に 付着した埋め込み金属除去後、追加絶縁膜 12を形成、加工し、その上に追加金属 配線 14を堆積、加工し、貫通電極金属 7とボンヂングパット 11を結線、その上に追加 保護絶縁膜 13を形成、加工することにより、半導体基板の表面と裏面を結線する。
[0003] 図 14に記載されたその他の項目を以下に説明する。半導体基板 1 (例として Si単 結晶で P型とする）の表面上にトランジスター（以下 Tr.とする） 2が形成され、その Tr . 2は、高融点金属材料 (ポリシリコン等)のゲート 3と、半導体基板 1と逆型 (半導体基 板 1の例として P型としたので N型）の高濃度拡散層 4で形成されたソース、ドレインと で構成される。半導体基板 1上には複数層の金属配線層 8を持ち、使用される金属 材料は、ゲートと同じ高融点金属材料の配線 5、低抵抗の金属配線 (Al、 Cu等)等が 積層構造になっている。これ等の配線層間を絶縁する絶縁膜 9が金属配線層 8間に 形成されており、この絶縁膜 9の材料は Si02が使われる場合が多い（その他金属酸 化膜、有機材料でもできる)。
[0004] 図 15に従来の高速 CPU等の半導体素子の組み立て実装構造を示す。半導体素 子 22は半導体表面 25 (図では下面）のボンヂングパッド 11に取り付けられた金属バ ンプ 21を介してパッケージ 20と繋がれており、パッケージ 20は半田バンプ 19によつ てボード 18に繋がれている。半導体裏面 24はパッケージの放熱板 23に（直接又は 有機材等の接着剤を通して)接して ヽる。 [0005] 図 16に従来の半導体センサー（CCD、 MOS等）等の半導体素子の組み立て実装 構造を示す。半導体素子 22は半導体表面 25 (図では上面)のボンヂングパッド 11か らボンヂングワイア 26で電気信号がパッケージ 20上に取り出され、半導体裏面（図 では下面）はパッケージ 20に機械的に貼り付けられている。この半導体センサーが 光を受光する場合、光源 28からレンズ 29を通してパッケージ 20表面の透過材料 27 を通して半導体表面の受光部に達する。
非特許文献 1 :富坂学、「3次元実装に用いるチップ管通電極形成技術」、デンソーテ クニカルレビュー、 2001、 Vol. 6、 No. 2、 p78— 83
非特許文献 2 :白井 優之、「SIPソリューションとしての三次元積層 LSI」、 2003年電 子情報通信学会エレクトロニクスソサイエティ大会、 2003、 SS— 16— SS— 17 特許文献 1：特開 2002-237468号公報
発明の開示
発明が解決しょうとする課題
[0006] 前記従来構造の貫通電極では、深孔 (深さ数十 [um] )を開口するプロセス、深孔 の中の側壁に完全な酸化膜 6 (絶縁物）形成し、孔の中へ金属を埋め込む、など等の 複雑で長いプロセス工程が必要となり、貫通電極を形成しない場合と比べて大幅に 歩留まり低下し、コスト上昇を招き、さらには信頼度が劣化するという課題を有する。 また、従来構造の貫通電極では、深孔への埋め込み金属 7 (銅)の融点が低ぐ基板 表面の結線金属形成後の孔開口プロセスとなるため、貫通電極は他の配線領域とし て使えないデッドスペースとなり、チップ面積が大きくなつてしまうという課題も有する 。また、従来構造の貫通電極では、貫通電極の基板表面側からの取り出し口が、表 面最上層となり、基板上の配線、 Tr. 2への接続距離が長くなり、高速動作が困難に なるという課題も有する。従来構造の貫通電極では、貫通電極の基板表面側からの 取り出し口を形成するために、新たに金属配線層を 1層と絶縁膜層を 2層とが追加プ 口セスで形成する必要があり、工程が長ぐ歩留まり低下、コスト上昇、信頼度劣化等 の問題が山積している。従来構造の貫通電極では、深孔開口プロセスと孔への金属 埋め込みプロセスがあるために、孔の大きさ、形状は同じである必要が有るため、断 面積が異なったり、形状が異なったりした貫通電極を同時に作ることが不可能であつ た。
[0007] 個別具体的には、従来の半導体 み立て実装方法では、半導体素子表面から電 極を取り出すために、放熱板とは半導体素子裏面としか接着できず、熱放散が困難 であった。また、 CCD、 MOSの様な光センサー半導体では、電気信号をやり取りす る電極は半導体表面のボンヂングパッド力もボンヂングワイアを介す以外無かった。 従って、ワイアの高さが邪魔をして、受光面（半導体表面）とレンズの間隔を短く出来 ずに、焦点深度を浅く出来な力つた。
[0008] 本発明は前記課題を解決するためになされたもので、十分な歩留まりを維持し、コ スト上昇を抑え、信頼度を維持する新たな貫通電極構造を有する半導体素子及びそ の製造方法を提供することを目的とする。
課題を解決するための手段
[0009] 本発明に係る半導体素子は、単結晶半導体基板 (シリコン: Si、ガリウム砒素: GaA S等)の (Tr.が形成されている）表面から (Tr.が形成されていない)裏面までを、基 板と同じ物質材料で貫通した貫通電極を形成したものである。このように本発明にお いては、貫通電極を基板と同じ材料で形成しているので、貫通電極を作成する場合 にゥエーハに対して貫通電極の構成物質を研削、挿入等の処理が不要で、安価且 つ簡単に形成することができる。ここで、同じ物質材料であるので、単結晶でも多結 晶でも、不純物が入っていても、混ぜ物（例えば W等の高融点金属）が入っていても 、主成分が Siであれば良いというこである。また、ここでの「同じ」とは、「主成分が同じ である」という意味であり、完全同一であることを常に要求しているのではない。すな わち、例えば、 Siの材料に大量の不純物（具体的には、 0. 1 [%]以下である力 1% 程度までは十分可能であり、これ以上になることも想定され、特にこれらの数値に限 定されない）を入れたドーブトポリシリコンと言う材料があり、この材料は基板の Siと同 じ材料とする。
[0010] また、本発明に係る半導体素子は必要に応じて、前記貫通電極と半導体基板との 間には絶縁材料 (酸化膜等）は介在せず、貫通電極が基板と反対の不純物をドープ 、拡散して形成されるものである。このように本発明においては、貫通電極と半導体 基板が同一材料で、貫通電極を半導体基板と反対の型の拡散層形成を行うことによ り、絶縁膜無しに両者の電気的絶縁を PN接合で計れる構造としているため、絶縁膜 形成が不要で、コスト低減、信頼度向上が計れる。
また、本発明に係る半導体素子は必要に応じて、前記貫通電極が基板と同じ材料 である単結晶構造力 なるものである。
[0011] また、本発明に係る半導体素子は必要に応じて、前記貫通電極は、半導体基板と の境界領域だけが単結晶構造で、中心部が高融点金属材料 (ポリ Si、ポリサイド、シ リサイド、モリブテン、タングステン、チタン等)からなるものである。このように本発明に おいては、貫通電極の中心部は高融点金属材料で埋められて、基板との界面付近 のみが単結晶拡散層で構成され正常な PN接合が得られる構造として 、るので、貫 通電極の低抵抗化が計れ、高速動作が可能となる。
[0012] また、本発明に係る半導体素子は必要に応じて、前記高融点金属材料を複数離間 して設け、この複数の高融点金属材料が拡散層を共有するものである。このように本 発明においては、高融点金属材料を複数離間して設け、この複数の高融点金属材 料が拡散層を共有することもでき、貫通電極が共有する拡散層で両側力も繋ぎ、電 気的に短絡させて、あた力も大きな 1つの貫通電極となって、同一半導体素子上に 種々の形状、断面積を持った複数の貫通電極を同時に完成させることが出来る。
[0013] また、本発明に係る半導体素子は必要に応じて、前記貫通電極が半導体基板の表 面から裏面までを貫通し、当該貫通電極が半導体基板表面より上層の多層金属配 線層に到達せずに形成されているものである。このような構成であれば、半導体基板 の表面以上の上層部分のうち貫通電極の直上部分を有効に使用することができる。 また、容易な構成であるため、製造時間を短縮することができ、歩留まり、コスト及び 信頼性を改善することができる。また、前記貫通電極が半導体基板の表面から裏面 までを貫通し、当該貫通電極が半導体基板表面より上層の多層金属配線層を貫通 することなく形成されて ヽる場合であっても、同様の効果を有する。
[0014] また、本発明に係る半導体素子は必要に応じて、前記貫通電極は同一チップ内に 複数あり、その目的によって電極の表面形状 (太さ、パターン）が異なるものである。こ のように本発明においては、貫通電極の太さ、形状を変えることにより、貫通電極電 気抵抗を下げたりすることができ、電源配線などの貫通電極の抵抗を下げたり、チッ プ上のレイアウト制限が少なくなり、自由な場所に、自由な大きさの貫通電極配置が 出来て、動作の安定化、チップ面積の減少が計れる。
[0015] また、本発明に係る半導体素子は必要に応じて、前記半導体基板の表面上部に貫 通電極と異なる金属配線が形成され、半導体の配線領域又は周辺領域に貫通電極 が形成されているものである。このように本発明においては、前記半導体基板の表面 上部に貫通電極と異なる金属配線が形成され、半導体の配線領域又は周辺領域に 貫通電極が形成されているので、貫通電極の上部を、他の信号線、電源線として金 属の配線が重なっている構造となって、チップ面積の減少が計られコストが安くなると 同時に配線長が短くなり、高速化が計れる。
[0016] また、本発明に係る半導体素子は必要に応じて、半導体基板表面で前記貫通電 極からの電気結線を、前記貫通電極と同じ型の拡散層（ゥエル、ソース、ドレイン拡散 層）により行うものである。このように本発明においては、金属配線を使わずに Tr.素 子に使われている拡散層（ゥエル拡散層、ソース'ドレイン拡散層)で引き出す構造と するので、チップ面積の減少、配線抵抗の減少が計られ、コスト低減、高速動作が可 能となる。
[0017] また、本発明に係る半導体素子は必要に応じて、半導体基板表面で前記貫通電 極からの電気結線を、電極拡散層よりも不純物濃度の高い拡散層（ソース、ドレイン 拡散層）で行うものである。このように本発明においては、半導体基板表面で前記貫 通電極からの電気結線を、電極拡散層よりも不純物濃度の高い拡散層（ソース、ドレ イン拡散層）で行うので、素子に使われている拡散層（ゥエル拡散層、ソース'ドレイン 拡散層）を通して金属と結線した構造としていることにより、貫通電極と金属配線との 接続抵抗が下がり、信頼度向上、高速動作ができる。
[0018] また、本発明に係る半導体素子は必要に応じて、半導体基板表面又は裏面で前 記貫通電極から電極取り出しする取り出し口が 1つの貫通電極につき複数の取り出 し口又は電極を有するものである。このように本発明においては、取り出し電極を複 数個有する構造であれば、例えば電源配線用の貫通電極は、複数取り出し電極を 繋いで抵抗値を下げることが出来るし、信号線用の貫通電極から 1つの信号を複数 場所から取り出すことが出来るし、分岐結線として信号線の選択をする事が可能にな る。
[0019] また、本発明に係る半導体素子は必要に応じて、前記半導体基板裏面の貫通電 極に金 (Au)等の基板とォーミック接続の良 、金属ボールを配設するものである。こ のように本発明においては、貫通電極を基板裏面から取り出す場合、基板 (貫通電 極)材料と馴染む材料として金等の金属ボールを使用した構造とするので、貫通電 極からの裏面電極取り出し抵抗が下がり、信頼度向上と高速動作が可能となる。
[0020] また、本発明に係る半導体素子は必要に応じて、半導体素子表面のパッドの他に 前記半導体基板裏面の貫通電極により半導体基板裏面にパッドを形成するものであ る。このように本発明においては、両面力も接続することができるため、小さなチップ 面積で、沢山の端子をもつことが出来て、コスト低減、チップ面積縮小、高速動作が 可能となる。
[0021] また、本発明に係る半導体素子は必要に応じて、前記半導体素子表面のパッドを 形成しないものである。このように本発明においては、信号、電源などの端子を全て、 基板裏面からの本発明貫通電極力も供給することにより、基板表面にはボンヂング ノッド等の絶縁物開口が無ぐ電極、ボンヂングワイア等の積層物が無い構造となり
、半導体素子表面に直接熱放散板を取り付けることができ発熱を効率よく逃がすこと ができる。また、 CCD、 MOS等のセンサーを本半導体素子で実装すれば、従来のよ うにボンヂングワイヤがな 、ため半導体表面とレンズなどの距離を短く出来てシステ ムの小型化を計ることができる。
[0022] また、本発明に係る積層構造半導体システムは、前記裏面にパッドを有する半導体 素子を最上層に配置し、下層に表面にパッドを有する半導体素子を配置して積層構 造としているものである。このように本発明においては、複数の本半導体素子を縦に 積層して、半導体素子間の信号のやりとり、若しくは上 (下）に位置する半導体素子 に繋がる配線を、貫通電極を通して行わせることもでき、簡単に積層構造半導体が 実現し、コスト低減、高密度実装、高速動作、高信頼度のシステムが実現できる。
[0023] また、本発明に係る半導体インターポーザーは、前記半導体素子に Tr.を形成す ることなく金属配線のみ形成し、半導体基板裏面に貫通電極の取り出し電極のみ形 成されたものである。このように本発明においては、半導体インターポーザーはその 半導体基板の表面には Tr.が形成されずに金属配線だけが形成されており、表面（ 裏面)上に、半導体素子が実装された構造にすることができ、すなはち、半導体イン ターポーザーに本発明貫通電極を用いた構造となっており、これによりインターポー ザ一からの電極取出しが簡単になり、低コスト、システムの小型化が可能になる。
[0024] また、本発明に係る半導体システムは、前記半導体インターポーザーの表面と裏面 に、前記記載の半導体素子が配置されて実装されているものである。このように本発 明においては、半導体インターポーザーの表面と裏面に、前記記載の半導体素子が 配置されて実装された半導体システムとすることで、半導体インターポーザーの表面 と裏面を貫通する貫通電極を持つことにより、インターポーザーの表面と裏面に半導 体素子を実装することが可能となり、実装密度の向上が計れる。
[0025] また、本発明に係る半導体素子の製造方法は、半導体素子の貫通電極が、貫通電 極の開口となる部分力 拡散すべき不純物を注入し拡散で当該不純物を拡散させ、 半導体基板と貫通電極との間に PN接合を形成するものである。このように本発明に お!ヽては、貫通電極への不純物拡散を基板表面から酸化防止膜をマスク等で所定 の形状を転写、開口し、その開口を通して拡散を行う製造方法であり、プロセス工程 が簡略化できて、低コスト化、高信頼度化を実現できる。ここで、拡散方式は、熱拡散 の他、ランプアニール、高エネルギーインプランテーション等を用いることができ、特 に一の方式に限定されな ヽ（以下の方法でも同じ)。
[0026] また、本発明に係る半導体素子の製造方法は、半導体素子の貫通電極が、貫通電 極の開口となる部分に拡散すべき不純物を過剰に含ませた高融点金属材料を埋め 込み、当該不純物を拡散させて半導体基板と貫通電極との間に PN接合を形成する ものである。このように本発明においては、貫通電極中心部に埋め込んだ高融点金 属材料 (ドーブトシリコン等）に予め不純物を過度に含ませて、そこから基板側に拡散 を行う製造方法であるため、プロセス工程が簡素化されて、低コスト化、高信頼度化 を実現できる。
[0027] また、本発明に係る半導体素子の製造方法は、半導体素子の貫通電極が、半導体 基板表面上に形成された拡散防止膜の開口を通して半導体基板を深さ方向にエツ チングし、穴又は孔を形成し当該穴又は孔に拡散すべき不純物を注入し、拡散によ り不純物を拡散させて半導体基板と貫通電極との間に PN接合を形成し、拡散防止 膜の開口力 高融点金属材料を充填し表面を研磨 (CMP等）して平らにするもので ある。このように本発明においては、貫通電極が、半導体基板表面上に形成された 拡散防止膜の開口を通して半導体基板を深さ方向にエッチングし、穴又は孔を形成 し当該穴又は孔に拡散すべき不純物を注入し、熱拡散により不純物を拡散させて半 導体基板と貫通電極との間に PN接合を形成し、拡散防止膜の開口から高融点金属 材料を充填し表面を研磨 (CMP等)して平らにすることもでき、半導体基板の表面か ら酸ィ匕防止膜をマスク等で所定の形状に転写、開口し、その開口を通して半導体基 板を少しエッチングし、貫通電極形成の拡散を行っており、プロセス工程が簡素化さ れて、低コスト化、高信頼度化を実現できると同時に細い貫通電極の形成が可能に なる。
[0028] また、本発明に係る半導体素子の製造方法は必要に応じて、半導体素子の貫通電 極は、貫通電極形成時に半導体基板裏面まで貫通させて形成されるものである。こ のように本発明においては、貫通電極の深さが、貫通電極引き伸ばし拡散層時にす でに基板裏面に達するまで拡散すれば、ゥエーハ完成後（基板プロセス処理後）の 基板裏面エッチが不要となり、厚 、ゥエーハのままでの貫通電極が得られる。
また、本発明に係る半導体素子の製造方法は必要に応じて、半導体素子の貫通電 極は、貫通電極形成時に半導体裏面まで貫通させることなく形成し、後で半導体基 板裏面を研磨して形成されるものである。このように本発明においては、貫通電極を 引き伸ばし拡散を行うと、拡散の性質から、通常であれば深さと同じ距離だけ横方向 にも拡散してしまうが、半導体基板表面プロセス処理完了後半導体基板裏面を研削 、エッチして、所望の厚さとし、拡散の深さを浅くすれば横方向への拡散の広力 ^を 抑えることができ、チップ面積の縮小化が可能となると同時に拡散時間の短縮が計 れて、コストが安くなる。
[0029] また、本発明に係る半導体素子の製造方法は必要に応じて、半導体素子の貫通電 極は、半導体基板表面プロセス工程中で、半導体基板表面の金属配線 (ポリ Si、ポリ サイド、シリサイド、モリブテン、アルミ、銅等）の形成前に少なくとも形成するものであ る。このように本発明においては、半導体基板表面プロセス工程中で、半導体基板 表面の金属配線 (ポリ Si、ポリサイド、シリサイド、モリブテン、アルミ、銅等）の形成前 に少なくとも貫通電極を形成するので、半導体基板の表面上部に貫通電極と異なる 金属配線が形成され、半導体の配線領域又は周辺領域に貫通電極が形成されて ヽ る半導体素子を容易に製造することができる。
発明を実施するための最良の形態
[0030] (本発明の第 1の実施形態）
本発明の第 1の実施形態に係る半導体素子について図 1または図 2に基づき説明 する。図 1は本実施形態に係る半導体素子の貫通電極構造の断面図、図 2は本実施 形態に係る半導体素子の製造方法の概要フローチャートを示す。なお、図 1におい ては N型 MOSTr.し力 示していないが、 N型、 P型 MOSTr. (ゥエル内、外を問わ ず）どちらでも、或いは両方を形成されていても良い（以下の断面図でも同様)。
前記図 1において本実施形態に係る半導体素子は、シリコン (Si)力 なる単結晶の 半導体基板 1にはトランジスタ (Tr. ) 2と貫通電極 31、 32、 33から構成され、図上部 の半導体基板 1表面は Tr. 2の高融点金属材料からなるゲート 3、ゲート材料と同じ 高融点金属（ポリ Si、 W、 Ti、シリサイド、ポリサイド等)配線 5と多層金属 (Al、 Cu等） 配線 8と絶縁膜 9と保護絶縁膜 10から構成され、保護絶縁膜 10の一部が開口され多 層金属配線 8の最上部金属が露出されておりボンヂングパッド 11となっている。図下 部の半導体基板裏面は裏面絶縁膜 38と、開口部 39に接着された裏面電極金属 40 から構成される。
[0031] 半導体基板 1は P型を使用し表面上に Tr. 2力 Sソース 4、ドレイン 4及びゲート 3から 形成されている。ソース 4、ドレイン 4は、基板 1、貫通電極 31、 32、 33拡散層、ゥエル 拡散層 35、 36、 37に比べて N型拡散層の不純物濃度は最も濃ぐ電気抵抗が拡散 層の中で最も低く作られている。当然 P型拡散層ソース、ドレインを持った P型 MOS Tr.は Nゥヱル内に形成されている力 図 4には省いてある。ゥヱル拡散層 35、 36、 3 7は P型 MOS Tr.形成時の Nゥヱルと同時に形成されるものと同じものである。
[0032] 半導体基板 1の表面力 裏面に、貫通電極 31、 32、 33の N型拡散層が柱状に基 板に垂直に貫通している。貫通電極 31、 32、 33と半導体基板 1の P型との間には、 絶縁膜は介在せず、 PN接合 34で電気的絶縁を行っている。このように貫通電極 31 、 32、 33と半導体基板 1が同一材料で、貫通電極 31、 32、 33を半導体基板 1と反対 の型の拡散層形成を行うことにより、絶縁膜無しに両者の電気的絶縁を PN接合で計 れる構造としているため、絶縁膜形成が不要で、コスト低減、信頼度向上が計れる。
[0033] 貫通電極の形状は自由であり、例えば信号を伝える小電流電極は貫通電極 31、 3 2のように細い円柱形状で、電源などの大電流電極は貫通電極 33のような太 、楕円 形状、あるいは壁状となっていても良い。すなわち、貫通電極の太さ、形状を変えるこ とにより、貫通電極電気抵抗を下げたりすることが出来、電源配線などの貫通電極の 抵抗を下げたり、チップ上のレイアウト制限が少なくなり、自由な場所に、自由な大き さの貫通電極配置が出来て、動作の安定化、チップ面積の減少が計れる。
[0034] 大きな貫通電極 33からの表面、裏面への取り出し電極は複数箇所であっても良い 。このように、取り出し電極を複数個有する構造であれば、例えば電源配線用の貫通 電極は、複数取り出し電極を繋いで抵抗値を下げることが出来るし、信号線用の貫 通電極から 1つの信号を複数場所から取り出すことが出来るし、分岐結線として信号 線の選択をする事が可能になる。
[0035] 貫通電極 31、 32、 33の表面からの結線は、ゥエル拡散層 35、 36、 37もしくはソー ス 4、ドレイン 4の拡散層を介して直接 Tr. 2と結線される構造 (貫通電極 31、ゥエル 拡散層 35、ドレイン 4の経路)若しくは多層金属配線層 8とスルーホールを介して結 線される構造 (貫通電極 32、ゥ ル拡散層 36、高濃度拡散層 4の経路、貫通電極 33 、ゥエル拡散層 37、高濃度拡散層 4の経路）がある。このように金属配線を使わずに Tr.素子に使われている拡散層（ゥエル拡散層、ソース'ドレイン拡散層）で引き出す 構造とするので、チップ面積の減少、配線抵抗の減少が計られ、コスト低減、高速動 作が可能となる。ここで、図 1では、貫通電極 (拡散層） 31、 32、 33、ゥエル拡散層 35 、 36、 37、ソース 4、ドレイン 4の拡散層といった順序で示されている力 不純物濃度 が貫通電極拡散層より高ければよぐゥエル拡散層だけでも、ソース、ドレインの拡散 層だけでもよい（ゥエル拡散層、ソース、ドレインの拡散層を用いてるのは形成が容易 で、コスト低減にも繋がるからである）。
[0036] 貫通電極 31、 32、 33の裏面からの電極は、裏面絶縁膜 38の裏面電極開口部 39 に裏面電極金属 (金属ボール等) 40を設けて電極を取り出す構造として 、る。このよ うに貫通電極を基板裏面から取り出す場合、基板 (貫通電極)材料と馴染む材料とし て金等の金属ボールを使用した構造とするので、貫通電極からの裏面電極取り出し 抵抗が下がり、信頼度向上と高速動作が可能となる。
貫通電極 31、 32、 33は半導体基板 1の表面まで形成されその上には形成されず、 その上には種々の配線 5、多層金属配線層 8が自由に形成されている。
[0037] 次に、本実施形態に係る半導体素子の製造方法について図 2に基づき説明する。
図 2は図 1に示す断面構造の製造方法を示した図である。図 2に示す様に、半導体 基板 1の表面に拡散防止膜 (Si02) 45を形成 (酸化、デポ)し、その上から貫通電極 用ホトマスクによる露光、エッチングで、電極形成用パターンとし拡散防止膜開口 46 を形成する。この場合、ホトマスクを用いずに直接露光でも同じ効果が得られる。次 に半導体基板 1 (P型)と反対導電性 (N型)となる不純物 (砒素 (As)、燐 (P)等)をィ ンプランテーション若しくはデポジションを行う。不純物インプランテーション (砒素の 場合）はドーズ量 1. 0 X E16— E20[Zcm2]程度が好ましい。これにより拡散防止 膜開口 46から、基板に高濃度の N型不純物が添加する。次にこの不純物を深く拡散 させるために、引き伸ばし拡散 (熱拡散、ランプアニール等)を行う。拡散温度は 950 一 1200 [°C]程度が好ましい。この場合の拡散層の深さは、貫通電極の深さ（半導体 基板 1の厚さ）以上が必要であり、半導体基板 1の裏側に達している事を特徴とする。 このように貫通電極の深さ力 貫通電極引き伸ばし拡散層時にすでに基板裏面に達 するまで拡散すれば、ゥエーハ完成後（基板プロセス処理後）の基板裏面エッチが不 要となり、厚いゥエーハのままでの貫通電極が得られる。その結果貫通電極 31、 32、 33の N型拡散層が形成される。ここで、拡散層の深さは引き延ばし拡散時間で制御 可能である。この条件で形成した N型貫通電極の不純物濃度は 1. 0 X E16— E17[ Zcm3]となり、その抵抗値は数 0. 01—数 [ Ω ]で充分電極として仕様に耐える（こ れらの数値に限定されない。 100 Ω以下)。尚、ここで述べたドーズ量や拡散温度は 使用する不純物、装置、電極抵抗、等の条件で大きく変わり得るため、一つの例題で あり、他の条件でも可能であり、内容を限定するものではない。
[0038] 引き伸ばし拡散の後は通常の半導体プロセス工程と同じで、例えば CMOS工程の 場合は、 Well拡散カゝら開始し、最上層金属配線、ボンヂングパッド 11用保護膜開口 まで進む。半導体素子の表面のプロセス処理が終了後、半導体素子の裏面を洗浄 後、半導体素子の裏面に裏面絶縁物 38 (無機材料 Si02等、もしくは有機材料等)を 形成し、裏面電極金属 40を、裏面電極開口 39に装着する。この場合裏面電極金属 40は、半導体素子実装時に実装側に装着されていて、実装時に結果として半導体 素子裏面電極と金属が接続されても良い。
[0039] このように本実施形態に係る半導体素子によれば、貫通電極を基板と同じ材料で 形成しているので、貫通電極を作成する場合にゥエーハに対して貫通電極の構成物 質を研削、挿入等の処理が不要で、安価且つ簡単に形成することができる。また、本 実施形態に係る半導体素子の製造方法によれば、貫通電極への不純物拡散を基板 表面力 酸ィ匕防止膜をマスク等で所定の形状を転写、開口し、その開口を通して拡 散を行う製造方法であり、プロセス工程が簡略ィ匕できて、低コスト化、高信頼度化を 実現できる。
[0040] なお、本実施形態に係る半導体素子の製造方法を図 2に示したが、貫通電極 31、 32、 33を引き伸ばし拡散を行うと、拡散の性質から、通常であれば深さと同じ距離だ け横方向にも拡散してしまう（引き伸ばし拡散による広幅化)。すなわち最初から基板 厚さ（現状通常であれば約 200ないし 700umである力 基板厚さがこの範囲でなくと も本発明を適用することはできる）の裏側まで拡散させると、貫通電極の太さは約 40 Oum以上になってしまう。最終製品の基板厚さは 5— 70um (現状この範囲が多いが 、この範囲でなくとも本発明を適用することはできる。以下の数値も例示でありこれら に限定されない)である事より、貫通電極用拡散深さは、基板最終厚さより深ければ 良いわけである。したがって、図 3に示す様に、例えば基板最終厚さが 50umであれ ば、貫通電極引き伸ばし拡散深さを 60umとすれば、貫通電極太さの最小は約 120 umまで細く出来る。引き伸ばし拡散以降のプロセス工程は半導体基板厚約 200um で行い、半導体基板表面プロセス処理完了後半導体基板裏面を研削、エッチして、 所望の厚さとすれば、貫通電極 31、 32、 33を裏面力も取り出すことが出来る。これに より、貫通電極の引き伸ばし拡散層の横方向の広がりを制限できて、チップ面積の縮 小化が可能となると同時に拡散時間の短縮が計れて、コストが安くなる。
[0041] また、本実施形態に係る半導体素子にお!、て、半導体基板表面で前記貫通電極 からの電気結線を、電極拡散層よりも不純物濃度の高い拡散層（ソース、ドレイン拡 散層）で行うこともでき、素子に使われている拡散層（ゥエル拡散層、ソース'ドレイン 拡散層）を通して金属と結線した構造としていることにより、貫通電極と金属配線との 接続抵抗が下がり、信頼度向上、高速動作ができる。
[0042] (本発明の第 2の実施形態）
本発明の第 2の実施形態に係る半導体素子について図 4ないし図 7に基づき説明 する。図 4は本実施形態に係る半導体素子の貫通電極構造の断面図、図 5ないし図 7は本実施形態に係る半導体素子の製造方法の概要フローチャートである。
前記図 4において本実施形態に係る半導体素子は、前記第 1の実施形態に係る半 導体素子と同様に構成され、加えて、貫通電極が半導体基板との境界領域だけが単 結晶構造で、中心部が高融点金属材料 41からなる構成である。
前記高融点金属材料 41は、例えば、ポリ Si、ポリサイド、シリサイド、モリブテン、タ ングステン、チタン等が該当する。
[0043] 貫通電極 31、 32、 33の中心部に高融点金属材料 41が埋め込まれており、高融点 金属材料 41の廻りが N型拡散層で囲まれて、半導体基板 1とは PN接合 34で電気的 に絶縁されている。高融点金属材料 41そのものは単結晶で無くとも良く基板との PN 接合 34が単結晶であれば完全な PN接合絶縁が出来る。
[0044] 次に、本実施形態に係る半導体素子の製造方法について図 5に基づき説明する。
図 5に示す様に、半導体基板 1の表面に形成された拡散防止膜 45の開口 46から、 基板エッチにより半導体基板 1に基板穴 47を形成し、この基板穴 47に N型拡散不純 物を多量に含む高融点金属（ドーブトポリシリコン等) 41を埋め込む。これを引き伸ば し拡散を行うと P型の半導体基板 1内に埋め込み金属の廻りに N型拡散層の貫通電 極 31、 32、 33が形成される。以降は前記第 1の実施形態の半導体素子の製造方法 と同様である。なお、基板穴 47の深さは半導体基板 1の裏面まで貫通して孔となって いてもよい。
[0045] このように本実施形態に係る半導体素子によれば、貫通電極 31、 32、 33の中心部 は高融点金属材料 41で埋められて、半導体基板 1との界面付近のみが単結晶拡散 層で構成され正常な PN接合が得られる構造として ヽるので、貫通電極の低抵抗ィ匕 が計れ、高速動作が可能となる。また、本実施形態に係る半導体素子の製造方法に よれば、貫通電極 31、 32、 33中心部に埋め込んだ高融点金属材料 41 (ドーブトシリ コン等）に予め不純物を過度に含ませて、そこから基板側に拡散を行う製造方法であ るため、プロセス工程が簡素化されて、低コスト化、高信頼度化を実現できる。
[0046] なお、本実施形態に係る半導体素子にぉ 、て、高融点金属材料を複数離間して 設け、この複数の高融点金属材料が拡散層を共有することもでき、貫通電極が共有 する拡散層で両側力 繋ぎ、電気的に短絡させて、あた力も大きな 1つの貫通電極と なって、同一半導体素子上に種々の形状、断面積を持った複数の貫通電極を同時 に完成させることが出来る。
[0047] また、本実施形態に係る半導体素子の製造方法において、図 6に示すように貫通 電極 31、 32、 33が、半導体基板表面上に形成された拡散防止膜 45の開口 46を通 して半導体基板 1を深さ方向にエッチングし、穴又は孔を形成し当該穴又は孔に拡 散すべき不純物を注入し、熱拡散により不純物を拡散させて半導体基板 1と貫通電 極 31、 32、 33との間に PN接合を形成し、拡散防止膜の開口 46から高融点金属材 料 41を充填し表面を研磨 (CMP等）して平らにすることもでき、半導体基板 1の表面 力 酸ィ匕防止膜 45をマスク等で所定の形状に転写、開口し、その開口を通して半導 体基板 1を少しエッチングし、貫通電極形成の拡散を行っており、プロセス工程が簡 素化されて、低コスト化、高信頼度化を実現できると同時に細い貫通電極の形成が 可會 になる。
[0048] また、前記図 5又は図 6に示す製造方法においても、前記第 1の実施形態で説明し た引き伸ばし拡散による広幅化が生じるため、図 7に示すように、半導体基板表面プ ロセス処理完了後半導体基板裏面を研削、エッチして、所望の厚さとすることもでき る。これにより引き伸ばし拡散による広幅化を抑制することができ、チップ面積の縮小 化が可能となると同時に拡散時間の短縮が計れて、コストが安くなる。
[0049] (本発明の第 3の実施形態）
本発明の第 3の実施形態に係る半導体素子について図 8に基づき説明する。図 8 は本実施形態に係る半導体素子の平面配置図を示す。
前記図 8において、半導体素子 1の表面は、ボンヂングパッド 11等を配置する周辺 領域 42、Tr. 2が蜜に配置されている Tr.領域 (セル領域) 43、複数層の金属配線 だけが配置される配線領域 44から構成される。
[0050] 図 8に示すように貫通電極 31、 32、 33及びそれ以外の複数の貫通電極が配置さ れておりその場所は周辺領域 42だけでなぐ配線領域 44の中にも配置されることが 可能であることが解る。これは、貫通電極 31、 32、 33は半導体基板 1の表面までで 止まっており、その上層を種々の配線 5、多層金属配線層 8が自由に配線することが できるからである。貫通電極は多様な太さ、形状が可能であり、信号線は細い貫通電 極 32で、バス信号などの負荷容量の大きな信号線は太い貫通電極 31で、電源線な どは大きく太い貫通電極 33とすることが可能である。
[0051] 次に、本実施形態においては、半導体基板表面プロセス工程中で、半導体基板表 面の金属配線 (ポリ Si、ポリサイド、シリサイド、モリブテン、アルミ、銅等）の形成前に 少なくとも貫通電極を形成することで、前記配線を実現することができる。
このように本実施形態に係る半導体素子によれば、前記半導体基板の表面上部に 貫通電極と異なる金属配線が形成され、半導体の配線領域 43又は周辺領域 42〖こ 貫通電極が形成されているので、貫通電極の上部を、他の信号線、電源線として金 属の配線が重なっている構造となって、チップ面積の減少が計られコストが安くなると 同時に配線長が短くなり、高速化が計れる。
[0052] (本発明の第 4の実施形態）
本発明の第 4の実施形態に係る半導体素子について図 9に基づき説明する。図 9 は本実施形態に係る半導体素子の積層状態図を示す。
本実施形態に係る半導体素子においては、前記第 1の実施形態に係る半導体素 子と同様に構成され、加えて半導体素子表面のパッドの他に前記半導体基板裏面 の貫通電極により半導体基板裏面にパッドを形成する構成である。すなわち、従来 は半導体素子表面のボンヂングパット 11にボンヂングワイヤ 26を接続して 、たが、 図 9に示すようにこのボンヂングワイヤ以外に裏面電極金属 40により接続することも でき、両面力も接続することができるため、小さなチップ面積で、沢山の端子をもつこ とが出来て、コスト低減、チップ面積縮小、高速動作が可能となる。特に、従来の貫 通電極と比べ、本発明の貫通電極は形成場所の自由度が高いため、コスト低減、チ ップ面積縮小、高速動作をより実現することができる。
[0053] 図 9に従い説明すると、同図中の左図のようにチップ単体をボード 18に実装して、 裏面電極金属 40からと表面ボンヂングパッド 11からとの両側から信号、電源の供給 が可能であり、多ピン半導体に応用すると高速、低価格が実現できる。同図中の中 央図は半導体素子を積層して裏面電極金属 40及びボンヂングパッド 11両方を使用 した例であり、同図中の右図は積層して貫通電極を通して下部の信号を上部に、上 部の信号を下部に伝える結線方法の例である。
[0054] なお、図 9に示すように、複数の本実施形態に係る半導体素子を縦に積層して、半 導体素子間の信号のやりとり、若しくは上 (下）に位置する半導体素子に繋がる配線 を、本発明の貫通電極を通して行わせることもでき、簡単に積層構造半導体が実現 し、コスト低減、高密度実装、高速動作、高信頼度のシステムが実現できる。
[0055] (本発明の第 5の実施形態）
本発明の第 5の実施形態に係る半導体素子について図 10に基づき説明する。図 1 0は本実施形態に係る半導体素子の組み立て実装構造の断面図を示す。
本実施形態に係る半導体素子においては、前記第 4の実施形態に係る半導体素 子と同様に構成され、加えて前記半導体素子表面のパッドを形成しない構成である
[0056] この構成によれば、信号、電源などの端子を全て、基板裏面からの本発明貫通電 極力 供給することにより、基板表面にはボンヂングパッド 11等の絶縁物開口が無く 、電極、ボンヂングワイア 26等の積層物が無い構造となり、図 10に示すように半導体 素子表面に直接熱放散板を取り付けることができる。図 15の従来方式では裏面を放 熱板に接着していたが、本実施形態の場合表面接着であるため、半導体素子表面 2 5の Tr. 2からの発熱を効率よく逃がすことができる。また、 CCD、 MOS等のセンサ 一に本実施形態に係る半導体素子を適用すれば、図 11に示すように、従来のように ボンヂングワイヤ 26がな 、ため半導体表面とレンズなどの距離を短く出来てシステム の小型化を計ることができる。 CCD, MOSの受光部は半導体素子表面 25が光源方 向に透明な透過材料 27で保護される必要がある。レンズ 29と半導体素子表面 25の 距離を短くして短焦点光学系を構成するには、半導体表面の表面電極が邪魔になる ため、図 11のような構成により短焦点光学系を実現することが出来る。
[0057] (本発明の第 6の実施形態）
本発明の第 6の実施形態に係る半導体素子について図 12または図 13に基づき説 明する。図 12は本実施形態に係る半導体素子の貫通電極構造の断面図、図 13は 本実施形態に係る半導体素子の積層状態図を示す。
図 12において本実施形態に係る半導体素子においては、 Tr. 2等を形成せず金 属配線のみ形成して半導体インターポーザーとして用いる構成である。本実施形態 に係る半導体インターポーザーはその半導体基板 1の表面には Tr. 2が形成されず に金属配線だけが形成されており、表面 (裏面)上に、半導体素子が実装された構造 にすることができ、すなはち、半導体インターポーザーに本発明貫通電極を用いた構 造となっており、これにより半導体インターポーザー力 の電極取出しが簡単になり、 低コスト、システムの小型化が可能になる。
[0058] 本実施形態に係る半導体インターポーザーの表面と裏面に、前記各実施形態に係 る半導体素子が配置されて実装された半導体システムとすることで、半導体インター ポーザーの表面と裏面を貫通する貫通電極を持つことにより、インターポーザーの表 面と裏面に半導体素子を実装することが可能となり、実装密度の向上が計れる。 図 13を用いて本発明の半導体インターポーザーの表面及び裏面両面に半導体素 子を実装した例を示す。貫通電極 31、 32、 33を持つ半導体インターポーザー 49の 上面に、 DRAM50及び Flash51を積層し、裏面には、論理 LSI52、アナログ LSI5 3及びドライバー IC54を実装している。上部積層メモリ群と下部実装 LSIとは、半導 体インターポーザー 49内の貫通電極で直接繋がる場合もあるし、半導体インターポ 一ザ一 49上の配線で繋がる場合もあり、自由な結線配線が可能となる。
[0059] (本発明のその他の実施形態）
前記各実施形態においては、上記貫通電極の説明上は、 P型 Siの半導体基板 1を 用 、た CMOS構造を例題に示したが、 N型 Siの半導体基板 1を用 、た場合も同様 の構造が可能であり、 NMOS構造、 PMOS構造、バイポーラ構造、 Bi— CMOS構 造でも同様の貫通電極構造が可能である。半導体基板 1が Siでなぐ化合物半導体 (ガリウム砒素、インヂゥムアンチモン等)でも同様の構造が可能であり、同様の効果 が得られることは明白である。
[0060] 前記半導体素子の積層を説明した各実施形態においては、裏面電極金属と表面 電極金属を分けて説明を行ったが、完成時には同一の物であり、図 1、図 4の完成図 で示した裏面電極金属 40は、裏面には付けずに、実装時に、下部の半導体素子（ 積層構造）、ボード、インターポーザー等の表面に電極金属を装着しておき、その上 から実装した!/ヽ半導体素子を取り付け (圧着、熱圧着等)しても良！、。
図面の簡単な説明
[0061] [図 1]本発明の第 1の実施形態に係る半導体素子の貫通電極構造の断面図である。
[図 2]本発明の第 1の実施形態に係る半導体素子の製造方法の概要フローチャート である。
[図 3]本発明の第 1の実施形態に係る半導体素子の製造方法の概要フローチャート である。
[図 4]本発明の第 2の実施形態に係る半導体素子の貫通電極構造の断面図である。
[図 5]本発明の第 2の実施形態に係る半導体素子の製造方法の概要フローチャート である。
[図 6]本発明の第 2の実施形態に係る半導体素子の製造方法の概要フローチャート である。
[図 7]本発明の第 2の実施形態に係る半導体素子の製造方法の概要フローチャート である。
[図 8]本発明の第 3の実施形態に係る半導体素子の平面配置図である。
[図 9]本発明の第 4の実施形態に係る半導体素子の積層状態図である。
[図 10]本発明の第 5の実施形態に係る半導体素子の組み立て実装構造の断面図で ある。
[図 11]本発明の第 5の実施形態に係る半導体素子を CCDに適用した実装構造の断 面図である。
[図 12]本発明の第 6の実施形態に係る半導体素子の貫通電極構造の断面図である [図 13]本発明の第 6の実施形態に係る半導体素子の積層状態図である。 [図 14]従来の半導体素子の貫通電極構造の断面図である。
[図 15]従来の半導体素子の組み立て実装構造の断面図である。
[図 16]従来の CCDの実装構造の断面図である。
符号の説明
1 半導体基板
2 トランジスター（Tr. )
3 ゲート
4 ソース、ドレイン、高濃度拡散層
5 酉己
6 酸化膜
7 貫通電極金属
8 多層金属配線層
9 絶縁膜
10 保護絶縁膜
11 ボンヂングパット
12 追加絶縁膜
13 追加保護絶縁膜
14 追加金属配線
15 表面取り出し電極
16 裏面絶縁膜
17 裏面取り出し電極
18 ボード
19 半田バンプ
20 ノ ッケージ
21 金属バンプ
22 半導体素子
23 放熱板
24 半導体素子裏面 半導体素子表面
ボンヂングワイア
透過材料
光源
レンズ
、 32、 33 貫通電極
PN接合
、 36、 37 ゥ ル拡散層 裏面絶縁膜
裏面電極開口
裏面電極金属
高融点金属材料
周辺領域
Tr.領域
配線領域
拡散防止膜
拡散防止膜開口
基板穴
半導体インターポーザー 49
DRAM
Flasn
論理 LSI
アナログ LSI
ドライバー IC

Claims

請求の範囲
[1] 単結晶半導体基板の表面から裏面までを、基板と同じ物質材料で貫通した貫通電 極を形成したことを
特徴とする半導体素子。
[2] 前記貫通電極と半導体基板との間には絶縁材料は介在せず、貫通電極が基板と反 対の不純物をドープ、拡散して形成されることを
特徴とする前記請求項 1に記載の半導体素子。
[3] 前記貫通電極が基板と同じ材料である単結晶構造力 なることを
特徴とする前記請求項 1に記載の半導体素子。
[4] 前記貫通電極は、半導体基板との境界領域だけが単結晶構造で、中心部が高融点 金属材料力もなることを
特徴とする前記請求項 3に記載の半導体素子。
[5] 前記高融点金属材料を複数離間して設け、この複数の高融点金属材料が拡散層を 共有することを
特徴とする前記請求項 4に記載の半導体素子。
[6] 前記貫通電極が半導体基板の表面から裏面までを貫通し、当該貫通電極が半導体 基板表面より上層の多層金属配線層に到達せずに形成されていることを
特徴とする前記請求項 1に記載の半導体素子。
[7] 前記貫通電極が半導体基板の表面から裏面までを貫通し、当該貫通電極が半導体 基板表面より上層の多層金属配線層を貫通することなく形成されていることを 特徴とする前記請求項 1に記載の半導体素子。
[8] 前記貫通電極は同一チップ内に複数あり、その目的によって電極の表面形状が異な ることを
特徴とする前記請求項 1ないし 7のいずれかに記載の半導体素子。
[9] 前記請求項 1な 、し 7の ヽずれかに記載の半導体素子にぉ 、て、
前記半導体基板の表面上部に貫通電極と異なる金属配線が形成され、半導体の 配線領域又は周辺領域に貫通電極が形成されていることを
特徴とする半導体素子。
[10] 前記請求項 1に記載の半導体素子にお!、て、
半導体基板表面で前記貫通電極からの電気結線を、前記貫通電極と同じ型の拡 散層により行うことを
特徴とする半導体素子。
[11] 前記請求項 1ないし 7、 10のいずれかに記載の半導体素子において、
半導体基板表面で前記貫通電極からの電気結線を、電極拡散層よりも不純物濃 度の高い拡散層で行うことを
特徴とする半導体素子。
[12] 前記請求項 1ないし 7、 10のいずれかに記載の半導体素子において、
半導体基板表面又は裏面で前記貫通電極から電極取り出しする取り出し口が 1つ の貫通電極につき複数の取り出し口又は電極を有することを
特徴とする半導体素子。
[13] 前記請求項 1ないし 7、 10のいずれかに記載の半導体素子において、
前記半導体基板裏面の貫通電極に金 (Au)等の基板とォーミック接続の良!、金属 ボールを配設することを
特徴とする半導体素子。
[14] 前記請求項 1に記載の半導体素子にお!、て、
半導体素子表面のパッドの他に前記半導体基板裏面の貫通電極により半導体基 板裏面にパッドを形成することを
特徴とする半導体素子。
[15] 前記請求項 14に記載の半導体素子において、
前記半導体素子表面のパッドを形成しな ヽことを
特徴とする半導体素子。
[16] 前記請求項 14又は 15に記載の半導体素子を最上層に配置し、下層に前記請求項 1ないし 7、 10、 14、 15のいずれかに記載の半導体素子を配置して積層構造として 、ることを
特徴とする積層構造半導体システム。
[17] 前記請求項 1ないし 7、 10、 14、 15のいずれかに記載の半導体素子に Tr.を形成す ることなく金属配線のみ形成し、半導体基板裏面に貫通電極の取り出し電極のみ形 成された構成であることを
特徴とする半導体インターポーザー。
[18] 前記請求項 17に記載の半導体インターポーザーの表面と裏面に、前記請求項 1な いし 7、 10、 14、 15のいすれかに記載の半導体素子が配置されて実装されているこ とを
特徴とする半導体システム。
[19] 半導体素子の貫通電極が、貫通電極の開口となる部分から拡散すべき不純物を注 入し拡散で当該不純物を拡散させ、半導体基板と貫通電極との間に PN接合を形成 することを
特徴とする半導体素子の製造方法。
[20] 半導体素子の貫通電極が、貫通電極の開口となる部分に拡散すべき不純物を過剰 に含ませた高融点金属材料を埋め込み、当該不純物を拡散させて半導体基板と貫 通電極との間に PN接合を形成することを
特徴とする半導体素子の製造方法。
[21] 半導体素子の貫通電極が、半導体基板表面上に形成された拡散防止膜の開口を通 して半導体基板を深さ方向にエッチングし、穴又は孔を形成し当該穴又は孔に拡散 すべき不純物を注入し、拡散により不純物を拡散させて半導体基板と貫通電極との 間に PN接合を形成し、拡散防止膜の開口力も高融点金属材料を充填し表面を研磨 (CMP等）して平らにすることを
特徴とする半導体素子の製造方法。
[22] 半導体素子の貫通電極は、貫通電極形成時に半導体基板裏面まで貫通させて形成 されることを
特徴とする前記請求項 19ないし 21のいずれかに記載の半導体素子の製造方法。
[23] 半導体素子の貫通電極は、貫通電極形成時に半導体裏面まで貫通させることなく形 成し、後で半導体基板裏面を研磨して形成されることを
特徴とする前記請求項 19ないし 21のいずれかに記載の半導体素子の製造方法。
[24] 半導体素子の貫通電極は、半導体基板表面プロセス工程中で、半導体基板表面の 金属配線の形成前に少なくとも形成することを
特徴とする前記請求項 19ないし 21のいずれかに記載の半導体素子の製造方法。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009130839A1 (ja) * 2008-04-25 2009-10-29 パナソニック株式会社 光学デバイスとこれを備えた電子機器
JP2011523203A (ja) * 2008-05-06 2011-08-04 ガウサム ヴィスワナダム， 相互接続を伴うウェハレベルインテグレーションモジュール
US8034704B2 (en) 2006-12-06 2011-10-11 Sony Corporation Method for manufacturing semiconductor device and semiconductor device
US8247841B2 (en) 2008-12-02 2012-08-21 Seiko Epson Corporation Semiconductor device and method for manufacturing semiconductor device
JP2013012758A (ja) * 2012-08-22 2013-01-17 Renesas Electronics Corp 電子装置
JPWO2011086612A1 (ja) * 2010-01-15 2013-05-16 パナソニック株式会社 半導体装置
JP2013524550A (ja) * 2010-04-12 2013-06-17 クアルコム，インコーポレイテッド 積層集積回路のための二面の相互接続されたｃｍｏｓ
JP2013175786A (ja) * 2006-12-29 2013-09-05 Cufer Asset Ltd Llc スルーチップ接続を有するフロントエンドプロセス済ウェハ
JP2013206986A (ja) * 2012-03-27 2013-10-07 Toppan Printing Co Ltd シリコンインターポーザ
US8846445B2 (en) 2005-06-14 2014-09-30 Cufer Asset Ltd. L.L.C. Inverse chip connector
US9147641B2 (en) 2013-02-18 2015-09-29 Kabushiki Kaisha Toshiba Semiconductor device
US9576881B2 (en) 2013-02-18 2017-02-21 Kabushiki Kaisha Toshiba Semiconductor device
US9705009B2 (en) 2013-03-22 2017-07-11 Kabushiki Kaisha Toshiba Semiconductor device
WO2018151066A1 (ja) * 2017-02-16 2018-08-23 学校法人慶應義塾 積層半導体集積回路装置
CN112018068A (zh) * 2019-05-31 2020-12-01 台湾积体电路制造股份有限公司 集成电路及其形成方法
JP2021068737A (ja) * 2019-10-17 2021-04-30 本田技研工業株式会社 半導体装置
US11062977B2 (en) 2019-05-31 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Shield structure for backside through substrate vias (TSVs)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5655067A (en) * 1979-10-11 1981-05-15 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit device
JPH0548001A (ja) * 1991-08-19 1993-02-26 Fujitsu Ltd 半導体集積回路の実装方法
JPH11135711A (ja) * 1997-10-30 1999-05-21 Nec Corp スタックモジュール用インターポーザとスタックモジュール
JP2000260772A (ja) * 1999-03-11 2000-09-22 Toshiba Microelectronics Corp 半導体集積回路装置
JP2001326325A (ja) * 2000-05-16 2001-11-22 Seiko Epson Corp 半導体装置及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6377136A (ja) * 1986-09-19 1988-04-07 Oki Electric Ind Co Ltd 半導体素子及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5655067A (en) * 1979-10-11 1981-05-15 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit device
JPH0548001A (ja) * 1991-08-19 1993-02-26 Fujitsu Ltd 半導体集積回路の実装方法
JPH11135711A (ja) * 1997-10-30 1999-05-21 Nec Corp スタックモジュール用インターポーザとスタックモジュール
JP2000260772A (ja) * 1999-03-11 2000-09-22 Toshiba Microelectronics Corp 半導体集積回路装置
JP2001326325A (ja) * 2000-05-16 2001-11-22 Seiko Epson Corp 半導体装置及びその製造方法

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8846445B2 (en) 2005-06-14 2014-09-30 Cufer Asset Ltd. L.L.C. Inverse chip connector
US10340239B2 (en) 2005-06-14 2019-07-02 Cufer Asset Ltd. L.L.C Tooling for coupling multiple electronic chips
US9754907B2 (en) 2005-06-14 2017-09-05 Cufer Asset Ltd. L.L.C. Tooling for coupling multiple electronic chips
US9324629B2 (en) 2005-06-14 2016-04-26 Cufer Asset Ltd. L.L.C. Tooling for coupling multiple electronic chips
US9147635B2 (en) 2005-06-14 2015-09-29 Cufer Asset Ltd. L.L.C. Contact-based encapsulation
US8034704B2 (en) 2006-12-06 2011-10-11 Sony Corporation Method for manufacturing semiconductor device and semiconductor device
JP2013175786A (ja) * 2006-12-29 2013-09-05 Cufer Asset Ltd Llc スルーチップ接続を有するフロントエンドプロセス済ウェハ
WO2009130839A1 (ja) * 2008-04-25 2009-10-29 パナソニック株式会社 光学デバイスとこれを備えた電子機器
JP2011523203A (ja) * 2008-05-06 2011-08-04 ガウサム ヴィスワナダム， 相互接続を伴うウェハレベルインテグレーションモジュール
US8247841B2 (en) 2008-12-02 2012-08-21 Seiko Epson Corporation Semiconductor device and method for manufacturing semiconductor device
JPWO2011086612A1 (ja) * 2010-01-15 2013-05-16 パナソニック株式会社 半導体装置
JP2013524550A (ja) * 2010-04-12 2013-06-17 クアルコム，インコーポレイテッド 積層集積回路のための二面の相互接続されたｃｍｏｓ
CN104882441A (zh) * 2010-04-12 2015-09-02 高通股份有限公司 用于叠层集成电路的双面互连cmos
JP2016048780A (ja) * 2010-04-12 2016-04-07 クアルコム，インコーポレイテッド 積層集積回路のための二面の相互接続されたｃｍｏｓ
CN104882441B (zh) * 2010-04-12 2018-10-02 高通股份有限公司 用于叠层集成电路的双面互连cmos
JP2013206986A (ja) * 2012-03-27 2013-10-07 Toppan Printing Co Ltd シリコンインターポーザ
JP2013012758A (ja) * 2012-08-22 2013-01-17 Renesas Electronics Corp 電子装置
US9576881B2 (en) 2013-02-18 2017-02-21 Kabushiki Kaisha Toshiba Semiconductor device
US9147641B2 (en) 2013-02-18 2015-09-29 Kabushiki Kaisha Toshiba Semiconductor device
US9705009B2 (en) 2013-03-22 2017-07-11 Kabushiki Kaisha Toshiba Semiconductor device
WO2018151066A1 (ja) * 2017-02-16 2018-08-23 学校法人慶應義塾 積層半導体集積回路装置
JPWO2018151066A1 (ja) * 2017-02-16 2020-01-16 学校法人慶應義塾 積層半導体集積回路装置
CN112018068A (zh) * 2019-05-31 2020-12-01 台湾积体电路制造股份有限公司 集成电路及其形成方法
KR20200138640A (ko) * 2019-05-31 2020-12-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 후면 기판 관통 비아(tsvs)를 위한 실드 구조
US11062977B2 (en) 2019-05-31 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Shield structure for backside through substrate vias (TSVs)
KR102361276B1 (ko) * 2019-05-31 2022-02-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 후면 기판 관통 비아(tsvs)를 위한 실드 구조
US11764129B2 (en) 2019-05-31 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming shield structure for backside through substrate vias (TSVS)
JP2021068737A (ja) * 2019-10-17 2021-04-30 本田技研工業株式会社 半導体装置

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