JP2009076614A - 半導体装置 - Google Patents

Abstract

【課題】 従来のＷ−ＣＳＰは、コンタクト２と外部電極４との間は、幅の狭い再配線５がある。しかし発熱量の多いＣＳＰは、面実装であるが故、シリコン基板の裏面から放熱できず、温度上昇する。よって再配線のネック部分でクラックや断線を発生する。
【解決手段】 半導体チップ２２には、マトリックス状にカードの如き矩形状の外部電極３１Ａ、３１Ｂを並べるように配置する。そのため従来の構造の様に、再配線が無く、面積の大きい外部電極を配置できるため、放熱性の向上が実現できる。
【選択図】 図１

Description

本発明は、面実装型の半導体装置に関するものである。

近年、携帯電話やデジタルカメラなどの情報端末の普及により、それに搭載される半導体装置には、集積化と共に、薄膜化、小型化、軽量化が要求されている。これを実現する方法の一つとして、半導体装置を半導体チップの大きさに近づけるＣＳＰ技術（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ ／ Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）がある。

特に、リードフレームや実装基板を用いず、ウェハ工程に続けて行う、Ｗ−ＣＳＰ技術（Ｗａｆｅｒ Ｌｅｖｅｌ−Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ／ Ｗａｆｅｒ Ｌｅｖｅｌ−Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）は、製造コストの低減化などが期待できることから、より小型のパッケージを実現する方法として注目を集めている。

図３は、一般的なＷ−ＣＳＰの構造であり、一端が半導体チップ１の電極パッドにコンタクト２を介して接続される電極３、他端が外部電極４と電気的に接続された再配線５と、前記半導体チップ１を覆うソルダーレジスト（図面では省略した）と、前記外部電極４を露出させるようにソルダーレジストがパターニングされ、その露出部に設けられたソルダーボール６により成る。
該当なし

図３は、あくまでも模式的に示したもので、実際は、図４の様に半導体チップ上にソルダーボール６が沢山形成され、コンタクト２から伸びる再配線５は、チップ１表面のパターンの間を迂回しながら設けられている。

このＷ−ＣＳＰは、実装基板に対してフェイスダウンで実装するため、熱のパスは、再配線、外部電極、更にはそこに設けられたソルダーボール６から成り、熱を外部に放出することが難しかった。

従来構造の半導体チップは、主に小信号系のＬＳＩに応用されていたが、近年大信号系で駆動電流も大きく、小信号系のＬＳＩよりも大量に発熱するＬＳＩをＷ−ＣＳＰに応用する要求もあり、その放熱に問題があった。

また、再配線が細いため、従来構造の電極３および外部電極４にネックが形成され、チップ自体が発熱するため、そのネックの所が断線する問題があった。

また、再配線上に電流を流す際に一定以上の溶断電流を確保する要請があり、再配線の膜厚を一定以上に維持しなければならなかったため、再配線の膜厚を原因とする半導体チップの反りが発生し、また、金属膜形成の作業時間に多くを費やさなければならないという問題があった。

従来構造では、コンタクトを介して接続される電極３と外部電極４は、電極３および外部電極４よりもその幅が狭い再配線５で接続されていたが、本発明では、従来構造における電極、再配線および外部電極の全てを一枚の矩形の電極として統一して配置し、あたかも半導体チップの表面に、カードを並べるように配置してその放熱性を向上させるものである。

例えば、図１は、外部電極として８つの入出力が必要で、それぞれ同じサイズの２行４列の外部電極を８枚並べ、熱のパスを拡大させることにより改善するものである。

具体的には、対向する第１、第２の側辺と、対向する第３、第４の側辺から成る矩形のシリコン基板と、前記シリコン基板の内部に形成された複数の半導体素子と、前記シリコン基板の最上のメタル層に設けられ、前記第１、第２の側辺の一端から他端に沿って、矩形のカードを並べるように設けられたＮ枚の第１、第２の外部電極と、前記シリコン基板の表面に設けられたソルダーレジストと、前記Ｎ枚の第１、第２の外部電極の中央部に相当する前記ソルダーレジストが開口され、前記第１、第２の外部電極が露出した個の第１、第２の開口部と、前記Ｎ個の第１、第２の開口部に設けられたＮ個のロウ材より成る第１、第２の端子からなることで解決するものである。

前述したように、コンタクトから端子の所まで一枚のカードの如く配置することにより、別の表現をすれば、端子の両側に位置する外部電極の２側辺は、チップの中央からチップの側辺まで同じ幅で配置すれば、従来の再配線に対応する部分も含めて幅の広い電極にすることができる。よって熱伝導のパスが広がり、放熱性を向上させることができ、そのため、大電流を流すことが可能となる。また、発熱の大きいＬＳＩでも、幅広な再配線に相当する部分も含めた外部電極が、半導体チップから生じた熱を吸収・放熱することができる。よって、半導体装置の発熱による半導体特性の低下を抑止できる。

また従来構造の様なネックがないため、熱膨張係数αの違いにより外部電極の部分のクラック発生を抑止することができる。

更に、従来構造において、溶断電流を確保するため、再配線の膜厚を一定以上確保する必要があったが、本発明における構造では、より薄い膜厚で再配線に相当するところの外部電極を形成することが可能となる。

以下、本発明の実施の形態を、図１乃至図２を参照して説明する。

図１（Ａ）は、第一の実施形態のＷ−ＣＳＰ型半導体装置の構造を示す平面図である。図１（Ｂ）、（Ｃ）は、図１のＷ−ＣＳＰ型半導体装置をＡ−Ａ線で切断したときの断面図であり、前者は、外部端子に直接ソルダーボールである端子が直接固着されたもので、後者は、外部電極にポストが形成され、このポストに端子が形成されたものである。

シリコンの半導体基板２１は、通常の半導体プロセスを用いて形成されている。図面では、省略したが、熱拡散やイオン注入によるＰＮ接合の形成により、トランジスタ、ダイオード等が形成され、いわゆるＩＣ、ＬＳＩまたはシステムＬＳＩが形成されている。当然デジタル系のＭＯＳ型素子、リニア系のＢＩＰ型素子、混在のデジタル−リニア型のどちらでも良い。

ＢＩＰ型であれば、モータドライバ、ＬＥＤドライバ等である。

シリコン基板２１には通常の半導体素子が形成され、半導体チップ２２が形成されている。この半導体チップ２２は、矩形にダイシングされている。また最近では、シリコン基板が２００μｍ以下の場合、レーザダイシングの場合もある。

この矩形の半導体チップ２２は、２対の対向する側辺があり、ここでは、上下側辺を第１の側辺２４、第２の側辺２５、左右の側辺を第３の側辺２６、第４の側辺２７とする。そして第１の側辺、第２の側辺に沿って、パッド電極２８が半導体チップの一端２９から他端３０へ延在している。そして外部電極３１と電気的に接続するために、コンタクト３２Ａ、３２Ｂが形成されている。半導体チップ２２の表面全体にはパシベーション膜３３が形成されており、コンタクト３２に対応する部分が開口されている。

続いて、パシベーション膜３３の上に本発明の外部電極３１Ａ、３１Ｂが形成されている。この外部電極３１は、ＡｌまたはＣｕを主材料とし、下層には、例えばバリア膜として下層からＴｉ、ＴｉＮが積層されても良い。またＣｕを採用する場合、電解メッキで形成されても良いし、無電解メッキ、その上に電解メッキ膜が形成されても良い。

この外部電極３１の膜厚は、通常１０μm程度であるが、それより大きな膜厚で形成されれば、ヒートシンクの機能も持たせられ、熱伝導が良好に成る。

更に外部電極は、第１の側辺２４および第２の側辺２５に沿って、カードの如く配置され、実質チップ上面をカバーするように配置されている。当然、隣り合う外部電極の間隔は、半導体装置の耐電圧特性等で決定されるが、この間隔は、実質同じ間隔が好ましい。例えばこの間隔Ｓ１は、２０μｍ程度で、またチップ周囲の間隔Ｓ２は、４０μｍ程度である。

この外部電極３１Ａ、３１Ｂは、図３に示す従来の再配線５の部分を、拡大したもので、電極３から外部電極４までの全体を一枚のカードの如く一体とし、矩形の形状をとったものである。そのため、従来の再配線５の左右のメタルの配置されていない部分にもメタルが形成されている。よって半導体チップ２２から発生する熱は、コンタクト３２を介して外部電極３１へ、絶縁層３３、３４を介し外部電極３１へ熱が伝わる。

特に従来の再配線５の両側に対応する部分は、コンタクト、絶縁層を介して熱伝導のパスと成ると同時に、ヒートシンクとなる。よって半導体チップの温度上昇を防止することができる。

続いて、半導体チップ２２の全面には、ソルダーレジスト等の絶縁性被膜３５が形成され、端子３６Ａ、３６Ｂに相当する部分が露出され、第１の開口部３７Ａ、３７Ｂが形成され、この開口部を介してソルダーボール等から成る第１の端子３６Ａ、３６Ｂが形成されている。

一方、図１（Ｃ）は、外部電極３１の上には、Ｗ−ＣＳＰで採用されているポスト３７が採用されたものである。このポスト３７は、竹の様にしなるため、応力の緩和が可能であり、また比較的厚く形成されるため、ヒートシンクとしての機能が、図１（Ｂ）よりも高くなる。

図２（Ａ）は、半導体装置を実装したモジュールを示すもので、熱の伝導のパスを説明するものである。また図２（Ｂ）は、外部電極３１Ａの熱のパスを説明するものである。パスＰ１は、コンタクト３２Ａを介して外部電極３１Ａから端子３６（図１）を介して放熱されている。図２（Ｂ）では、大型の丸印で熱の伝わり方、そしてその量を図示している。一方、パスＰ２は、絶縁層３３、３４（図１）を横切るように上から下に伝わるものである。このパスＰ２は、図２（Ｂ）では、外部電極３１自身が幅広で形成されるため、従来では形成されていない部分、つまり点線で示す従来のパターンの外側に相当するメタルが下層の半導体素子から発生する熱を、下から上に放出させることができる。これも図２（Ｂ）を用いて説明する。小型の丸印で熱の伝わり方を図示しているが、これは、絶縁層自体が熱抵抗が大きいため伝わる熱の量が相対的に少ないためである。しかしパスＰ２においても、外部電極３１Ａの部分がヒートシンクの役割を果たすため、温度上昇による半導体装置自体の駆動能力の低下を抑止することができる。また図からも明らかなように、電極３（図３）のネック、外部電極４（図３）のネックが存在しないし、しかも従来の半導体装置に比べ温度上昇も抑止できるため、ネックを介した配線のクラック、断線を防止することができる。

また、本発明の第二の実施形態を、図９を参照して説明する。

図９は、第二の実施形態のＷ−ＣＳＰ型半導体装置の構造を示す平面図である。シリコン基板２１には通常の半導体素子が形成され、半導体チップ２２が形成されている。この半導体チップ２２は、矩形にダイシングされている。

この矩形の半導体チップ２２上には、パッド電極２８が点在して形成される。そして外部電極３１と電気的に接続するために、コンタクトが形成されている。このコンタクトは、全面に形成されているパシベーション膜のコンタクトに対応する部分が開口されて形成されている。パシベーション膜の上には本発明の外部電極３１が形成されている。更に外部電極３１は、半導体チップ２２上にマトリックス状にカードの如く並んで配置され、外部電極３１上には、パッド電極２８とは異なる領域にソルダーボール３６がそれぞれ配置される。

図９の実施例は外部電極３１が縦４×横４のマトリックス状に並んでいる面実装型の半導体装置であるが、図１１に示す如く、縦３×横３のマトリックス状の面実装型の半導体装置でも良く、更には、縦Ｎ×横Ｍと不定数のマトリックス形状を取ることも可能である。

ここで、マトリックス状に並べられた外部電極３１のうち一つまたは複数が半導体素子と電気的に接続しておらず、ソルダーボール３６と共に半導体チップ２２から生じた熱を外部に放出するパスの役割をはたすダミーメタルおよびダミーバンプを形成する構造も可能である。

また、本発明の第三の実施例を図１０を参照して説明する。矩形の半導体チップ２２には、２対の対向する側辺があり、ここでは、上下側辺を第１の側辺２４、第２の側辺２５、左右の側辺を第３の側辺２６、第４の側辺２７とする。そして第１の側辺、第２、第３、第４のそれぞれの側辺に沿って、パッド電極２８（図９）が半導体チップ上に形成されている。そして外部電極３１と電気的に接続するために、コンタクトが形成されている。このコンタクト３２（図９）は、全面に形成されているパシベーション膜のコンタクトに対応する部分が開口されて形成されている。続いて、パシベーション膜の上に本発明の外部電極３１が形成されている。更に外部電極は、第１、第２、第３、第４のそれぞれの側辺に沿って、カードの如く配置されている。

半導体チップ２２の表面上において、四側辺に沿って配置された外部電極３１のあるスペースとは異なる領域に、一または複数のメタル層３８が配置されダミーバンプを形成する。さらにその上面にソルダーボール等からなるダミーバンプ３９が配置される。これは四側辺に沿って配置された外部電極３１上に形成された端子３６とは異なり、半導体チップ２２内の電極と接続されていない、ダミーのバンプとなる。これは、電気信号を伝えるものではなく、半導体チップ２２で生じた熱をメタル層３８、ダミーバンプ３９を介して外部に逃がすパスの役割を果たすためのものである。

一方で、メタル層３８を半導体チップ２２における電極と電気的に接続させることにより、四側辺に沿って配置された外部電極と同様の機能を果たすようにしても良い。

なお、面実装型の半導体装置を第一および第二の実施例により実施することの特長について、通常メタル層の膜厚は１０μｍ程度であるが、第一および第二の実施例によればこれを３μｍ乃至１０μｍにすることも可能である。これは、配線の断面積に比例して溶断電流が有利になるため、通常の再配線と比べ外部線幅の広い外部電極３１を用いると膜厚を薄くしても十分少ない抵抗で電流を流すことができるためである。さらに外部電極３１の膜厚を薄くすることで、半導体チップ２２の反りを低減することもできる。さらに膜厚を薄くすることで、メタライズのための作業時間を短縮することも可能である。

続いて、図１（Ｂ）の構造について図５乃至図８を用いて、その製造方法について説明する。

まず、図５に示す如く、パッド電極２８を有する回路がシリコン基板内に形成された半導体ウェハ１０１を準備する。このとき、半導体ウェハ１０１は、公知の半導体プロセスにより能動素子、受動素子等が造りこまれている。

例えばトランジスタのゲート電極が一層目、ソース電極、ドレイン電極が二層目のメタルとして形成され、必要によって上層へと形成されている。ここで図５では、パシベーション膜３３が形成され、パッド電極２８として露出している。このウェハは、リードフレームや基板を使ってパッケージにされる場合、ダイシングされる。つまりパッド電極２８はＬシリコン回路の外部接続用のパッドも兼ね、ソルダーボール（ソルダーバンプ）から成るチップサイズパッケージとして形成しない時は、ワイヤボンディングパッドとして機能する部分である。

続いて図６に示すように、全面にＣｕの薄膜層５０を形成する。このＣｕの薄膜層５０は、後に外部電極３１となり、例えばメッキにより約１０μm程度の膜厚で形成される。その後、図１に示すパターンに、通常のホトリソグラフィーでパターニングされる。この形状は、あたかも矩形のカードをマトリックス状に並べたものであり、この構造により放熱性の向上を図るものである。ここで、外部電極は、図５の工程でメタルが複数層に渡り形成されても、最上層のメタル層となる。

続いて、全面に例えばホトレジスト５１を塗布し、外部電極３１に対応するホトレジストを取り除く。このとき外部電極３１は、従来の再配線よりも幅広の形に形成するため、ホトレジスト５１を除去する面積は、従来のものよりも小さくなる。（以上図７参照）
続いて、図８に示すように、このホトレジスト５１の開口部３７（図１）に露出するＣｕの薄膜層に、用意したソルダーボール５３を位置合わせして搭載し、リフローする。そして、半導体基板を矢印に示す方向にダイシングし、チップに分割し、ＣＳＰとして完成する。

ここではんだを溶融するタイミングは、ダイシングの後でも良い。

ここでウェハ裏面全面には、保護シートを貼り付け、裏面のチッピングを保護しながらダイシングしても良い。またソルダーボールを使わずに、ソルダーペーストを印刷し、その後熱処理をかけても良い。

本発明の第一の実施形態の半導体装置を示す図である。 本発明の半導体装置の熱のパスを説明する図である。 従来のＷ−ＣＳＰを説明する図である。 従来のＷ−ＣＳＰを説明する図で、ソルダーボールの並びを説明する図である。 本発明の半導体装置の製造方法を説明する図である。 本発明の半導体装置の製造方法を説明する図である。 本発明の半導体装置の製造方法を説明する図である。 本発明の半導体装置の製造方法を説明する図である。 本発明の第二の実施形態の半導体装置を示す図である。 本発明の第三の実施形態の半導体装置を示す図である。 本発明の第二の他の実施形態の半導体装置を示す図である。

符号の説明

２１：シリコン半導体基板
２２：半導体チップ
２４：第１の側辺
２５：第２の側辺
２６：第３の側辺
２７：第４の側辺
２８：パッド電極
２９：一端
３０：他端
３１：外部電極
３２：コンタクト
３３、３４：絶縁層
３６：端子
３７：開口部
３８：メタル層（ダミーメタル）
３９：ダミーバンプ

Claims (15)

1. 矩形のシリコン基板と、前記シリコン基板の内部に形成された複数の半導体素子と、前記シリコン基板の最上のメタル層に設けられ、前記矩形のシリコン基板上に矩形のまたは角の取れた矩形のカードを並べるように設けられた外部電極と、前記シリコン基板の表面に設けられたソルダーレジストと、前記外部電極のロウ材配置領域に相当する箇所の前記ソルダーレジストが開口され、前記外部電極が露出した開口部と、前記開口部に設けられた前記ロウ材より成る端子からなることを特徴とする面実装型の半導体装置。
2. 前記矩形のカード状の外部電極は、前記シリコン基板上に縦横にマトリックス状に並べられることを特徴とする請求項１に記載の面実装型の半導体装置。
3. 前記矩形のカード状の外部電極のうち、一または複数の外部電極が前記半導体素子とコンタクトを取らず、該外部電極上に設けられたロウ材より成るダミーバンプを形成することを特徴とする請求項１に記載の面実装型の半導体装置。
4. それぞれの前記外部電極と隣接する前記外部電極との隙間は、実質同じ幅から成ることを特徴とする請求項１に記載の面実装型の半導体装置。
5. 前記外部電極と前記半導体素子とを電気的に接続するコンタクトは、前記端子と側辺の間に設けられることを特徴とする請求項１に記載の面実装型の半導体装置。
6. 前記コンタクトおよび前記端子以外の領域に対応する前記外部端子は、放熱を向上する部分として成ることを特徴とする請求項１に記載の面実装型の半導体装置。
7. 前記半導体チップの裏面には、チッピング防止としてフィルムが貼り合わされていることを特徴とする請求項１乃至請求項６のいずれかに記載の面実装型の半導体装置。
8. 対向する第１、第２の側辺と、対向する第３、第４の側辺から成る矩形のシリコン基板と、前記シリコン基板の内部に形成された複数の半導体素子と、前記シリコン基板の最上のメタル層に設けられ、前記第１、第２の側辺の一端から他端に沿って、矩形のまたは角の取れた矩形のカードを並べるように設けられたＮ枚の第１、第２の外部電極と、前記シリコン基板の表面に設けられたソルダーレジストと、前記Ｎ枚の第１、第２の外部電極の中央部に相当する前記ソルダーレジストが開口され、前記第１、第２の外部電極が露出したＮ個の第１、第２の開口部と、前記Ｎ個の第１、第２の開口部に設けられたＮ個のロウ材より成る第１、第２の端子からなることを特徴とする面実装型の半導体装置。
9. それぞれの前記外部電極と隣接する前記外部電極との隙間は、実質同じ幅から成ることを特徴とする請求項８に記載の面実装型の半導体装置。
10. 前記外部電極と前記半導体素子とを電気的に接続するコンタクトは、第１の側辺に並べられたＮ個の前記端子と前記第１の側辺の間に設けられるとともに、前記第２の側辺に並べられたＮ個の前記端子と前記第２の側辺の間に設けられることを特徴とする請求項８に記載の面実装型の半導体装置。
11. 前記コンタクトおよび前記端子以外の領域に対応する前記外部端子は、放熱を向上する部分として成ることを特徴とする請求項８に記載の面実装型の半導体装置。
12. 前記半導体チップの裏面には、チッピング防止としてフィルムが貼りあわされていることを特徴とする請求項８乃至請求項１１のいずれかに記載の面実装型の半導体装置。
13. 対向する第１、第２の側辺と、対向する第３、第４の側辺から成る矩形のシリコン基板と、前記シリコン基板の内部に形成された複数の半導体素子と、前記シリコン基板の最上のメタル層に設けられた外部電極が、前記第１、第２、第３、第４のそれぞれの側辺に沿う形で矩形のまたは角の取れた矩形のカードを並べるように設けられることを特徴とする面実装型の半導体装置。
14. 前記シリコン基板の表面において、前記第１、第２、第３、第４の外部電極以外の領域に相当する前記ソルダーレジストが開口され、該開口部に設けられた前記半導体素子と電気的コンタクトを取らないメタル層に設けられたロウ材より成るダミーバンプからなることを特徴とする請求項１３に記載の面実装型の半導体装置。
15. 前記シリコン基板の表面において、前記Ｎ枚の第１、第２、第３、第４の外部電極以外の領域に相当する前記ソルダーレジストが開口され、該開口部に設けられた前記半導体素子と電気的コンタクトを持つメタル層と、該メタル層上に設けられたロウ材の層からなることを特徴とする請求項１３に記載の面実装型の半導体装置。

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