WO2005101476A1 - 半導体素子及び半導体素子の製造方法 - Google Patents

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    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Definitions

  • the present invention relates to a through electrode of a semiconductor device, and more particularly, to a structure of such a through electrode and a method of manufacturing the same.
  • a semiconductor substrate having a conventional through electrode which is a background art, is an insulator in which deep holes are deposited on the surface of the semiconductor substrate from the surface after completion of the substrate surface process (after processing of the multilayer metal interconnection layer 8).
  • An oxide film 6 thermal oxidation, insulator deposition
  • metal 7 such as copper
  • the additional insulating film 12 is formed and processed, and the additional metal wiring 14 is deposited thereon.
  • the front surface and the back surface of the semiconductor substrate 1 are connected by processing the through-electrode metal 7 and the bonding pad 11 and forming the additional protective insulating film 13 thereon and processing (see FIG. 13).
  • Tr. 2 is formed on the surface of a semiconductor substrate 1 (for example, Si single crystal and P-type), and Tr. 2 is a gate of high melting point metal material (polysilicon etc.)
  • a semiconductor substrate 1 and a source / drain formed of a high concentration diffusion layer 4 of an inverted type (N-type as the example of the semiconductor substrate 1 is P-type) are formed.
  • the semiconductor substrate 1 has a plurality of metal wiring layers 8 and the metal material used is a high melting point metal wiring 5 of the same high melting point metal material as the gate, a low resistance metal wiring (Al, Cu, etc.), etc. It has a laminated structure.
  • An insulating film 9 which insulates these wiring layers is formed between the metal wiring layers 8, and Si02 is often used as the material of the insulating film 9 (others can be metal oxide films or organic materials).
  • the signal extraction is performed by opening the back surface insulating film 16 from the front surface extraction electrode 15 and the back surface, and forming a back surface extraction electrode metal with the through electrode.
  • FIG. 14 shows an assembled mounting structure of semiconductor elements such as a conventional high-speed CPU.
  • Semiconductor element The child 22 is connected to the package 20 through the metal bump 21 attached to the bonding pad 11 on the semiconductor surface 25 (the lower surface in the figure), and the package 20 is connected to the board 18 by the solder bumps 19. ing.
  • the semiconductor back surface 24 is in contact with the heat sink 23 of the package (directly or through an adhesive such as an organic material).
  • FIG. 15 shows an assembled mounting structure of a semiconductor element such as a conventional semiconductor sensor (CCD, MOS, etc.).
  • a semiconductor element such as a conventional semiconductor sensor (CCD, MOS, etc.).
  • CCD semiconductor sensor
  • MOS complementary metal-oxide-semiconductor
  • FIG. 15 shows an assembled mounting structure of a semiconductor element such as a conventional semiconductor sensor (CCD, MOS, etc.).
  • a semiconductor element 22 an electrical signal is taken out on the package 20 by the bonding wire 26 from the bonding pad 11 on the semiconductor surface 25 (upper surface in the figure), and the semiconductor back surface (lower surface in the figure) is mechanically attached to the package 20.
  • the semiconductor sensor receives light, it passes from the light source 28 through the lens 29 to the light receiving portion of the semiconductor surface through the transparent material 27 on the surface of the package 20.
  • Non-Patent Document 1 Tomisaka Manabu, “Technology for forming tip through electrodes used in three-dimensional mounting,” Denso Technical Review, 2001, Vol. 6, No. 2, p78-83
  • Non-Patent Document 2 Yuki Shirai, “Three-Dimensional Stacked LSI as SIP Solution”, 2003 Electronics Society Conference of the Institute of Electronics, Information and Communication Engineers, 2003, SS-16-SS-17 17
  • Patent Literature 1 Japanese Patent Application Laid-Open No. 2002-237468 Official gazette
  • the through electrode holes are opened after completion of the multilayer wiring process, and thermal oxidation (to form the insulating film 6 between the substrate and the through electrodes) around the substrate Si through electrode is C) can not be made.
  • the reason is that the melting point of multilayer wiring metals (Al, Cu, etc.) is low (less than 1000 ° C.). Therefore, the insulating film 6 has a problem that the film quality of the insulating film 6 is not good without using a process such as deposition, and the problems of yield loss, cost increase, and reliability deterioration are piled up.
  • the insulating film 9 (S102) having a thickness stacked on the substrate surface and to etch the semiconductor substrate 1 thereunder.
  • the etching rate of the insulating film 9 and the etching rate of the semiconductor substrate 1 are different, so that the side profile of the etching becomes worse, and the control of the hole diameter and the depth becomes very difficult, which causes the yield to be lowered.
  • the through electrode to the deep hole Since the melting point of metal 7 (Cu) is low, the through hole process is performed after forming the connection metal on the substrate surface, so the through electrode part becomes a dead space that can not be used as another wiring area, and the chip area is larger than necessary. It has a problem of growing in size. Also, in the conventional through electrode semiconductor element, the takeout port of the through electrode from the substrate surface side becomes the surface top layer, and the connection distance to the wiring on the substrate and the transistor (Tr.) 2 becomes long, which hinders high speed operation.
  • the heat sink can be attached to the back surface 24 of the semiconductor element in order to take out the electrode from the surface 25 of the semiconductor element.
  • the electrode for exchanging electric signals is the surface 25 of the semiconductor element.
  • the bonding pad force was also helpless except through bonding wire 26. Therefore, the height of the strong bonding wire 26 is an adverse effect, and the distance between the light receiving surface of the light sensor semiconductor element and the lens 29 can not be shortened, and the depth of focus can not be reduced.
  • MOS Metal Oxide Semiconductor
  • CCD Charge Coupled Devices
  • the present invention has been made to solve the above-mentioned problems, and by changing the structure of a conventional through electrode, the manufacturing time can be shortened, and the yield, cost and reliability can be improved.
  • the goal is to provide semiconductor devices that can operate at high speed by making efficient use of the space of the chip to make the chip itself smaller.
  • a through electrode is formed in which the surface force of the single crystal semiconductor substrate also penetrates to the back surface, and the through electrode is a multilayer metal wiring layer above the semiconductor substrate surface. It is formed without reaching.
  • a through electrode is formed which penetrates to the back surface of the surface of the single crystal semiconductor substrate, and the through electrode does not reach the multilayer metal wiring layer above the semiconductor substrate surface. Therefore, it is possible to shorten the manufacturing time with an easy configuration, to improve the yield, cost and reliability, and to effectively use the portion directly above the through electrode of the upper layer portion over the surface of the semiconductor substrate. .
  • examples of the single crystal semiconductor substrate include those containing Si or GaAs
  • examples of the metal wiring of the multilayer metal wiring layer include A and Cu. Not reaching the multi-layered metal wiring layer is about the extent to which it is reached rather than excluding those completely reaching the multi-layered metal wiring layer. This is because in the case where the through electrode is formed, the case where the through electrode is formed to a slight extent to the multi-layered metal wiring layer, and the case where the through electrodes are formed redundantly are assumed.
  • a through electrode penetrating from the front surface to the back surface of the single crystal semiconductor substrate is formed, and the through electrode penetrates the multilayer metal wiring layer above the semiconductor substrate surface. It is formed without.
  • the through electrode is a metal material having a melting point higher than that of the metal material of the multilayer metal wiring layer, and insulation is provided between the through electrode and the semiconductor substrate. A film is formed.
  • the through electrode is a metal material having a melting point higher than that of the metal material of the multilayer metal wiring layer, and an insulating film is formed between the through electrode and the semiconductor substrate.
  • a multilayer metal wiring layer or the like can be formed in the upper layer above the surface of the semiconductor substrate, and the through electrode of this structure can be formed.
  • W, Ti, Poly-Si, etc., or these polycides, silicides, salicides, etc. correspond to high melting point metal materials.
  • the through electrodes are plural in the same chip as needed, and one through electrode differs from the surface shape of the other through electrodes.
  • the resistance of the through electrodes such as the electrode wiring is selected according to the purpose.
  • the chip can be lowered, the layout restrictions on the chip can be reduced, and through electrodes of free size can be formed at free places, leading to stabilization of operation and reduction of chip area.
  • a metal wire different from the penetrating electrode embedded metal material is formed on the upper surface of the semiconductor substrate, if necessary, and the through electrode is formed in the wiring region or peripheral region of the semiconductor. It is formed.
  • the metal wiring different from the metal embedded in the through electrode is formed above the surface of the semiconductor substrate, and the through electrode is formed in the wiring area or peripheral area of the semiconductor.
  • the chip area can be reduced, the cost can be reduced, and at the same time, the wiring length can be shortened, and high-speed wiring can be measured.
  • an extraction port for extracting the electrode from the through electrode on the front surface and the Z or the back surface of the semiconductor substrate is a plurality of extraction ports per one through electrode. Or it has an electrode.
  • the above-described takeout port has a plurality of takeout ports or electrodes per one through electrode, it is possible to connect multiple takeout electrodes to lower the resistance value, for example.
  • one signal can be extracted from multiple locations from the through electrodes for signal lines, and it becomes possible to select a signal line as a branch connection.
  • metal balls such as gold (Au) or the like and an ohmic connection may be disposed on the through electrodes on the back surface of the semiconductor substrate, if necessary.
  • Au gold
  • ohmic connection may be disposed on the through electrodes on the back surface of the semiconductor substrate, if necessary.
  • the semiconductor element according to the present invention forms, on the back surface of the semiconductor substrate, pads electrically connected to the through electrodes penetrating the back surface of the semiconductor substrate.
  • the semiconductor element according to the present invention since double-sided connection can be made, a large number of terminals can be provided with a small chip area, thereby enabling cost reduction, chip area reduction, and high-speed operation.
  • the pad on the surface of the semiconductor device is not formed as needed.
  • the electrode having no insulating opening such as bonding nod on the surface of the substrate, bonding wire etc. It will be a structure without laminates Since the heat dissipating plate can be directly attached to the surface of the semiconductor element, heat generation can be efficiently dissipated. If a sensor such as a CCD or MOS is mounted on this semiconductor device, the distance between the surface of the semiconductor and the lens can be shortened as in the conventional case, and the system can be miniaturized.
  • the predetermined semiconductor element is disposed in the uppermost layer, and the semiconductor element is disposed in the lower layer to form a laminated structure.
  • a plurality of the present semiconductor devices are vertically stacked, and signals passing between the semiconductor devices are exchanged, or a wire connected to the upper (lower) semiconductor device is passed through the through electrode.
  • the semiconductor interposer In the semiconductor interposer according to the present invention, only the metal wiring is formed on the surface of the semiconductor element without forming the Tr., And only the lead-out electrode of the through electrode is formed on the back surface of the semiconductor substrate. is there. As described above, in the present invention, only the metal wiring is formed on the surface of the semiconductor substrate without forming the Tr. On the surface of the semiconductor substrate, and the semiconductor element is mounted on the surface (rear surface).
  • the structure can be made, that is, a structure in which the through electrode according to the present invention is used in the semiconductor interposer, which makes it easy to take out the electrode of the interposer force, and enables cost reduction and downsizing of the system. Become. Semiconductor elements can be connected by this interposer.
  • the semiconductor element is disposed and mounted on the front surface and the back surface of the semiconductor interposer.
  • a semiconductor system in which the semiconductor element described above is disposed and mounted on the front surface and the back surface of the semiconductor interposer allows penetration through the front surface and the back surface of the semiconductor interposer.
  • the electrodes By having the electrodes, it becomes possible to mount semiconductor devices on the front and back of the interposer, and the mounting density can be improved. That is, this semiconductor system can be said to have a plurality of semiconductor elements electrically connected by through electrodes mounted.
  • the semiconductor substrate is opened before forming the multi-layered metal wiring layer above the surface of the semiconductor substrate, and the inner wall of the semiconductor substrate around the hole is oxidized. A film is formed, and a high melting point metal is filled in the through electrode hole to form a through electrode.
  • the semiconductor substrate is opened, and an oxide film is formed on the inner wall of the semiconductor substrate around the holes. Since the through electrodes are formed by filling the through electrode holes, it is possible to easily form the semiconductor element in which the through electrodes do not reach the multilayer metal wiring layer.
  • the opening etching process for opening the semiconductor substrate may be performed on the substrate before forming the transistor components on the surface of the semiconductor substrate, as necessary. It is a thing. As described above, in the present invention, since the opening etching process treatment force for opening the semiconductor substrate is performed on the substrate before forming the transistor component on the surface of the semiconductor substrate, the insulating film is formed when the through electrode is formed. The high melting point metal is filled only in the through electrode hole which is not etched to form the through electrode, and the semiconductor element can be manufactured rapidly without waste.
  • the opening etching process for opening the semiconductor substrate may be performed after forming the transistor component on the surface of the semiconductor substrate before forming the multilayer metal wiring layer, as necessary. Is performed on the substrate of As described above, in the present invention, since the opening etching process is performed on the substrate before forming the multilayer metal wiring layer after forming the transistor components on the surface of the semiconductor substrate, high melting point metal is disposed in a part of the insulating layer. Although such a high melting point metal can be used as a wiring for the through electrode, a multilayer metal wiring layer can be formed on the through electrode without forming the through electrode penetrating the multilayer metal wiring layer. can do.
  • through electrode holes to a predetermined depth are formed without penetrating to the back surface of the semiconductor substrate at the time of forming the through electrodes, Grinding or polishing.
  • the penetrating electrode hole is formed to a predetermined depth and the penetrating electrode hole is filled with the high melting point metal, and after the semiconductor substrate surface processing process is completed, the substrate surface is polished ij, etching If the desired thickness is achieved, the refractory metal is exposed, and as a result, the through electrode can be formed, the through electrode forming process (particularly the etching portion) becomes easy, and the manufacturing cost as a whole can be reduced. so Can.
  • the through electrode material has a melting point higher than that of the wiring material on the substrate surface.
  • the through electrode can be completed before the wiring process.
  • the process for through electrodes can be simplified, and reliability, yield, and characteristics can be improved.
  • the process is simplified because the opening hole through the substrate from the surface oxide film of the through electrode is not necessary and the embedding of the low melting point metal (Cu etc.) is not necessary. It can be improved.
  • the electrode resistance can be lowered, and the resistance of the through of the signal wiring of the load capacitance and the power supply wiring is lowered to increase the speed of the semiconductor. , Stable operation is obtained.
  • the chip area can be reduced, and the cost can be reduced.
  • the through electrodes can be arranged in the wiring region in the central portion of the semiconductor, so that high-speed operation and stable operation of the semiconductor can be measured.
  • a multi-terminal semiconductor can be easily realized.
  • the semiconductor surface can be mounted directly on the package, the heat dissipation can be improved, and the reliability can be improved.
  • the present invention it is not necessary to take out the terminal of the semiconductor surface force, and a short focus of an optical sensor or the like can be realized, so that the device can be miniaturized.
  • FIG. 1 is a cross-sectional view of a through electrode structure of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a schematic flowchart of a method of manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a schematic flowchart of a method of manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of a through electrode structure of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 5 is a schematic flowchart of a method of manufacturing a semiconductor device according to a second embodiment of the present invention.
  • FIG. 6 is a schematic flowchart of a method of manufacturing a semiconductor device according to a second embodiment of the present invention.
  • FIG. 7 is a plan layout view of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 8 is a lamination state diagram of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 9 is a cross-sectional view of a semiconductor device assembly / mounting structure according to a fifth embodiment of the present invention.
  • FIG. 10 is a cross-sectional view of a mounting structure in which the semiconductor device according to the fifth embodiment of the present invention is applied to a CCD.
  • FIG. 11 is a cross-sectional view of a through electrode structure of a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 12 is a lamination view of a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 13 is a cross-sectional view of a through electrode structure of a conventional semiconductor device.
  • FIG. 14 is a cross-sectional view of a conventional assembled and mounted structure of a semiconductor device.
  • FIG. 15 is a cross-sectional view of a mounting structure of a conventional CCD.
  • DRAM Stacked Semiconductor Device
  • FIG. 1 is a cross-sectional view of a through electrode structure of a semiconductor device according to the present embodiment
  • FIG. 2 is a schematic flowchart of a method of manufacturing a semiconductor device according to the present embodiment
  • FIG. 3 is a schematic of a method of manufacturing a semiconductor device according to the present embodiment. It is a flowchart.
  • the semiconductor device comprises a transistor (Tr.) 2 and through electrodes 31, 32 on a single crystal semiconductor substrate 1 made of silicon (Si), and the semiconductor substrate in the upper part of the figure. 1 surface is a gate 3 made of high melting point metal material of transistor (Tr.) 2, high melting point metal (Ho Si, W, Ti, silicide, polycide etc.) same as the gate material, wiring 5 and multilayer metal (Al, Cu Etc.)
  • a wire 8, an insulating film 9 and a protective insulating film 10 are formed, and a part of the protective insulating film 10 is opened to expose the top metal of the multi-layered metal wire 8, thereby forming a bonding pad 11.
  • the back surface of the semiconductor substrate in the lower part of the figure is composed of a back surface insulating film 38 and a back surface electrode metal 40 bonded to the opening 39.
  • the through electrodes 31 and 32 are embedded with refractory metal and embedded to the same plane as the surface of the semiconductor substrate 1. From the surface of through electrodes 31, 32, the signal can be transmitted to a desired place through the metal wiring of multi-layered metal wiring layer 8 through the through hole.
  • the structure is
  • the semiconductor substrate 1 uses P-type, and a transistor (Tr.) 2 is formed on the surface from a source 4, a drain 4 and a gate 3.
  • the source 4 and the drain 4 have the lowest impurity concentration in the N-type diffusion layer compared to the substrate 1 and the lowest electrical resistance among the diffusion layers.
  • P-type MOS Tr. With P-type diffusion layer source and drain is omitted from Fig.1.
  • through electrodes 31, 32 vertically penetrate the substrate in a columnar shape.
  • An insulating film 34 is present between the through electrodes 31 and 32 and the semiconductor substrate 1.
  • the shape of the through electrode is free.
  • the small current electrode for transmitting a signal is a thin cylindrical shape like the through electrodes 31 and 32, and the large current electrode such as a power source is a thick oval or wall shape. It is also possible to create a through electrode which is That is, by changing the thickness and shape of the through electrode, the through electrode electrical resistance can be lowered, the resistance of the through electrode such as the power supply wiring can be lowered, and the restriction on the layout on the chip can be reduced. Through-hole vias of free size can be placed in places to stabilize the operation and reduce the chip area.
  • a plurality of extraction electrodes may be provided on the front surface and the back surface of the through electrode.
  • the through electrode for power supply wiring can connect the plurality of extraction electrodes to reduce the resistance value, and one signal can be output from the through electrode for signal line. It can be taken out from multiple places, and it becomes possible to select the signal line as a branch connection.
  • the electrodes from the back surface of the through electrodes 31 and 32 have a structure in which a back surface electrode metal (such as a metal ball) 40 is provided in the back surface electrode opening 39 of the back surface insulating film 38 to take out the electrodes.
  • a back surface electrode metal such as a metal ball
  • metal balls such as gold are used as a material compatible with the substrate (through electrode) material, so the back electrode extraction resistance from the through electrode is lowered and the reliability is improved. It is possible to improve and operate at high speed.
  • the through electrodes 31 and 32 are formed up to the surface of the semiconductor substrate 1 and not formed thereon, and various high melting point metal interconnections 5 and multilayer metal interconnection layers 8 are freely formed thereon.
  • FIG. 2 is a view showing a method of manufacturing the cross-sectional structure shown in FIG.
  • the opening etching process of the semiconductor substrate 1 is performed before the formation of the transistor (Tr.) 2 region (well, diffusion, gate) on the semiconductor substrate 1.
  • an etching prevention film 45 (S102) is formed (oxidized, debossed) on the surface of the semiconductor substrate 1 (Si), and a penetration electrode formation pattern is formed thereon by exposure using a penetration electrode photomask and etching.
  • the anti-etching film opening 46 is formed). At this time, it can be similarly formed by direct exposure without using a photomask.
  • the corresponding portion of the semiconductor substrate 1 is etched using the etching prevention film opening 46.
  • the substrate is washed and oxidized in an oxygen atmosphere to grow Si02 on the inner wall of the through electrode hole 47 of the semiconductor substrate 1 (temperature is usually 1000 ° C. to 1200 ° C.).
  • the insulating film 34 may be formed by growing Si02 or the like by a vapor deposition method such as chemical vapor deposition (CVD), which is not oxidized under an oxygen atmosphere.
  • CVD chemical vapor deposition
  • the means of filling may be CVD, vapor deposition, plating, etc., but the optimum method is selected according to the characteristics of the filling material. For example, in the case of poly-Si, CVD is optimal, and in the case of tungsten, CVD or evaporation is optimal.
  • the back surface insulating film 38 of the semiconductor substrate 1 is formed and opened to complete the wafer.
  • the back electrode metal 40 in FIG. 1 is generally mounted before assembly, but the back electrode metal 40 may be pre-mounted before dicing the wafer after completion of the wafer.
  • the back surface electrode metal 40 can be formed on the mounting side, and can be configured to be the back surface electrode metal 40 of the semiconductor element 1 as a result at the time of mounting.
  • the through electrodes 31, 32 penetrating from the front surface to the back surface of the single crystal semiconductor substrate 1 are formed, and the through electrodes 31, 32 are upper layers than the semiconductor substrate surface. Since it is formed without reaching the multi-layered metal wiring layer 8, of the upper layer portion over the surface of the semiconductor substrate 1, the portion directly above the through electrodes 31, 32 can be effectively used.
  • the through electrodes 31 and 32 are made of a metal material having a melting point higher than that of the metal material of the multilayer metal wiring layer 8, and the through electrodes 31 and 32 and the semiconductor substrate 1 Since the insulating film 34 is formed between them, the through electrodes 31, 32 are After the formation, the multilayer metal interconnection layer 8 or the like can be formed in the upper layer above the surface of the semiconductor substrate 1, and the through electrodes 31 and 32 of this structure can be formed. Further, according to the semiconductor device according to the present embodiment, a plurality of the through electrodes 31 and 32 exist in the same chip, and one through electrode 31 has the surface shape (thickness, pattern) of the other through electrode 32.
  • the resistance of through electrodes such as electrode wiring can be lowered, layout restrictions on the chip can be reduced, and through electrodes with free sizes can be formed in free places, resulting in stable operation. It also leads to a decrease in chip area.
  • the metal balls such as the through electrodes 31 and 32 made of copper (Au) are formed on the back surface of the semiconductor substrate 1 by means of ceramic connection. The back electrode extraction resistance from the through electrodes 31 and 32 is lowered, and the reliability improvement and the high speed operation become possible.
  • the semiconductor substrate 1 is opened before forming the multi-layered metal wiring layer 8 above the surface of the semiconductor substrate, and the inner wall of the semiconductor substrate 1 around the hole is insulated. Since the film 34 is formed and the high melting point metal is filled in the through electrode holes 47 to form the through electrodes 31 and 32, the semiconductor device in which the through electrodes do not reach the multilayer metal wiring layer is easily formed. be able to.
  • the etching process for forming the opening for opening the semiconductor substrate 1 is performed in the row relative to the substrate before forming the transistor components on the surface of the semiconductor substrate 1 As a result, it is possible to manufacture a semiconductor device in which the through electrode is formed by filling the refractory metal only in the through electrode hole 47 which does not etch the insulating film when forming the through electrode.
  • the method of manufacturing the semiconductor device according to the present embodiment is shown in FIG. 2, it can be as shown in FIG.
  • the depth of the through electrode may be 50 [m] or more.
  • the through electrode hole 48 is formed to a depth of about 60 [m]
  • the high through melting metal is filled in the through electrode hole 48, and after the semiconductor substrate surface process processing is completed, the back surface of the substrate is ground and etched to a desired thickness. Then, the filled high melting point metal is exposed to the back surface of the substrate, and as a result, a through electrode can be formed.
  • the through electrode forming process particularly, the etching portion
  • the manufacturing cost can be reduced as a whole.
  • FIG. 4 is a cross-sectional view of a through electrode structure of a semiconductor device according to the present embodiment
  • FIGS. 5 and 6 are schematic flowcharts of a method of manufacturing the semiconductor device according to the present embodiment.
  • the semiconductor device according to the present embodiment in FIG. 4 is configured substantially the same as the semiconductor device according to the first embodiment, except that the manufacturing method is different. Similar to the above, the through electrode hole 47 penetrates to the upper portion of the wiring 5 of the gate material, and the refractory metal filled in the through electrode hole 47 corresponds to the multilayer metal wiring layer 8 on the surface of the semiconductor substrate 1. This is because the portion used as the lower high melting point metal wiring 33 is different. Then, as shown in FIG.
  • the opening etching process for the through electrode hole 47 of the semiconductor substrate 1 is performed after completing the wiring 5 of the gate material.
  • the insulating film 34 is formed on the inner wall of the semiconductor substrate around the holes and filled with a refractory metal, and the subsequent processing is performed according to the manufacturing of the first embodiment shown in FIG. It is almost the same as the method.
  • the step of forming the through electrode is carried out, and the high melting point metal is disposed not only on the through electrode but also on the surface of the semiconductor substrate.
  • a metal can be used as the high melting point metal wiring 33.
  • the opening etching process for opening the semiconductor substrate 1 is performed by forming the above-described multilayer metal wiring layer after forming the transistor constituent elements on the surface of the semiconductor substrate.
  • the high melting point metal is disposed on a part of the insulating layer because it is performed on the substrate before formation, such high melting point metal can be used as a wiring for the through electrode, and a multilayer metal wiring
  • the multilayer metal wiring layer can be formed on the upper layer of the through electrode without forming the through electrode penetrating the layer.
  • the rear surface of the semiconductor substrate is polished and etched after completion of the surface processing of the semiconductor substrate.
  • the desired thickness can also be made. As a result, it is possible to suppress the widening due to the spread diffusion, and it becomes possible to reduce the chip area, and at the same time, it is possible to shorten the diffusion time and to reduce the cost.
  • FIG. 7 shows a plan layout view of the semiconductor device according to the present embodiment.
  • the surface of the semiconductor element is a peripheral region 42 where the bonding pad 11 and the like are disposed, a Tr. Region (cell region) 43 where the transistor (Tr.) 2 is closely disposed, and a plurality of metal wiring layers.
  • the wiring area 44 where only the
  • the through electrodes 30, 31, 32 and a plurality of other through electrodes are arranged, and the place thereof is also arranged in the wiring area 44 which is divided only by the peripheral area 42. It is understood that is possible. This is because the through electrodes 30, 31, 32 stop up to the surface of the semiconductor substrate 1, and various high melting point metal interconnections 5 and multilayer metal interconnection layers 8 can be freely wired on the upper layer thereof. is there.
  • the through electrodes can be of various sizes and shapes, the signal lines are thin, through electrodes 32, the signal lines with large load capacity such as bus signals are slightly thick, through electrodes 31, and the power lines are large and thick. It is possible to use through electrodes 30.
  • At least the through electrodes are formed before forming metal interconnections (poly Si, polycide, silicide, molybdenum, aluminum, copper, etc.) on the surface of the semiconductor substrate in the semiconductor substrate surface processing step.
  • metal interconnections poly Si, polycide, silicide, molybdenum, aluminum, copper, etc.
  • metal wires different from those of the through electrodes 30, 31, 32 are formed on the upper surface of the semiconductor substrate 1 and penetrate the wiring region 44 or the peripheral region 42 of the semiconductor device. Since the electrodes are formed, the upper part of the through electrode is overlapped with other signal lines and metal wiring as a power supply line, and the chip area is reduced to reduce the cost and reduce the wiring length as well as the cost. Can be measured at high speed.
  • FIG. 8 shows a lamination state diagram of the semiconductor device according to the present embodiment.
  • the semiconductor device according to the present embodiment is configured similarly to the semiconductor device according to the first embodiment, and additionally, in addition to the pads on the surface 25 of the semiconductor device, through electrodes penetrating the back surface 24 of the semiconductor substrate.
  • a pad is formed on the back surface 24 of the semiconductor substrate as a conductive pad. That is, conventionally, the bonding pad 11 of the semiconductor element surface 25 is bonded Gwire 26 is connected, but as shown in Fig. 8, it can also be connected by back side electrode metal 40 besides this bonding wire, and double-sided force can also be connected. It is possible to reduce the cost, reduce the chip area, and operate at high speed.
  • the through electrode of the present invention has a high degree of freedom in the formation location as compared with the conventional through electrode, cost reduction, chip area reduction, and high speed operation can be realized more.
  • FIG. 8 a chip as shown on the left in the figure.
  • signals and power can be supplied from both the back surface electrode metal 40 and the surface bonding pad 11 and high speed and low price can be realized when applied to a multi-pin semiconductor.
  • the middle figure in the figure is an example in which semiconductor elements are stacked and both the back electrode metal 40 and the bonding pad 11 are used, and the right figure in the figure is stacked and the lower signal is through the through electrode at the top.
  • the semiconductor elements according to the present embodiment are vertically stacked, and signals are exchanged between the semiconductor elements, or wires connected to the semiconductor elements located on the upper (lower) side are printed.
  • the present invention can be carried out through the through electrode of the invention, and a laminated semiconductor can be easily realized, and a cost reduction, high density mounting, high speed operation, and a highly reliable system can be realized.
  • FIG. 9 is a cross-sectional view of the assembled mounting structure of the semiconductor device according to the present embodiment
  • FIG. 10 is a cross-sectional view of the mounting structure where the semiconductor device according to the present embodiment is applied to a CCD. More specifically, for example, it is a mounting structure of semiconductor devices such as a high-speed CPU (Central Processing Unit).
  • a high-speed CPU Central Processing Unit
  • the semiconductor device according to the present embodiment is configured in the same manner as the semiconductor device according to the fourth embodiment, and in addition, the pads on the surface 25 of the semiconductor device are not formed.
  • insulator openings such as bonding pads 11 are formed on the surface 25 of the semiconductor element.
  • the heat dissipating plate 23 can be attached directly to the semiconductor element surface 25 as shown.
  • the back surface is bonded to the heat sink 23, but in the present embodiment, since it is surface bonding, heat generation from the transistor (Tr.) 2 of the semiconductor element surface 25 can be efficiently dissipated. it can. If the semiconductor device according to this embodiment is applied to a sensor such as a CCD or MOS, as shown in FIG.
  • the distance between the semiconductor surface and the lens can be shortened because there is no bonding wire 26 as in the prior art.
  • System can be miniaturized.
  • the light receiving portion of the CCD or MOS needs to be protected by the transparent material 27 which is transparent to the surface of the semiconductor element 25 in the light source direction.
  • the short focal length optical system can be constructed by shortening the distance between the lens 29 and the semiconductor element surface 25 as shown in FIG.
  • FIG. 11 is a cross-sectional view of the through electrode structure of the semiconductor device according to the present embodiment
  • FIG. 12 is a stacked state diagram of the semiconductor device according to the present embodiment.
  • the transistor (Tr.) 2 or the like is not formed, and only the metal wiring is formed to be used as a semiconductor interposer.
  • the semiconductor interposer according to this embodiment only the metal wiring is formed on the surface of the semiconductor substrate 1 without forming the transistor (Tr.) 2, and the semiconductor element is formed on the surface (rear surface). It can be a mounted structure, that is, a structure using the through electrode according to the present invention in a semiconductor interposer, which makes it easy to take out the electrode of the semiconductor interposer force, and reduces the cost and size of the system. Becomes possible.
  • a semiconductor system according to each of the embodiments is disposed and mounted on the front and back surfaces of the semiconductor interposer according to the present embodiment, thereby penetrating the front and back surfaces of the semiconductor interposer.
  • By having the through electrodes it becomes possible to mount semiconductor elements on the front and back surfaces of the interposer, and the mounting density can be improved.
  • An example in which semiconductor elements are mounted on both the front surface and the back surface of the semiconductor interposer of the present invention is shown using FIG.
  • the DRAM 50 and the Flash 51 are stacked on the top surface of the semiconductor interposer 49 having the through electrodes 30, 31, 32, and the logic LSI 52, the analog LSI 53 and the driver IC 54 are mounted on the back surface.
  • Upper stacked memory group and lower mounted LSI are semiconductors
  • the through electrodes in the heat source 49 may be directly connected, or in some cases, the wires may be connected on the semiconductor interposer 49, which allows free wiring.
  • the semiconductor substrate 1 of P-type Si is used and the CMOS structure is shown as an example for the explanation of the through electrode, but the same applies to the case where the semiconductor substrate 1 of N-type Si is used.
  • the structure is possible, and the same through electrode structure is possible in the NMOS structure, the PMOS structure, the bipolar structure, and the Bi-CMOS structure. It is obvious that the same structure is possible even if the semiconductor substrate 1 is a compound semiconductor (gallium arsenide, indium antimony, etc.) which is made of Si, and the same effect can be obtained.
  • the back electrode metal 40 and the front electrode metal are divided and the force is described at the time of completion.
  • the back electrode metal 40 shown in the above was not attached to the back surface, but at the time of mounting, the electrode metal was attached to the surface of the lower semiconductor element (laminated structure), board, interposer, etc. and mounted from above! It is good even if the semiconductor element is attached (crimping, thermocompression bonding, etc.)! ,.

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Abstract

【課題】　従来の貫通電極の構造を変えることにより、製造時間を短縮すると共に、歩留まり、コスト及び信頼性を改善し、半導体素子内のスペースを有効活用してチップ自体を小型にし、高速動作が可能な半導体素子を提供する。 【解決手段】　単結晶半導体基板１の表面から裏面までを貫通した貫通電極３１、３２が形成され、当該貫通電極３１、３２が半導体基板表面より上層の多層金属配線層に到達せずに形成されているので、容易な構成で製造時間を短縮し、歩留まり、コスト及び信頼性を改善すると共に、半導体基板１の表面以上の上層部分のうち貫通電極の直上部分を有効に使用することができる。

Description

明 細 書
半導体素子及び半導体素子の製造方法
技術分野
[0001] 本発明は、半導体素子の貫通電極に関し、特に、かかる貫通電極の構造及びその 製造方法に関する。
背景技術
[0002] 背景技術となる従来の貫通電極を有する半導体基板は、基板表面プロセスが完成 した後（多層金属配線層 8の加工後）に表面から深孔を半導体基板表面に堆積させ た絶縁物 9を貫通し更に半導体基板 1まで貫通するように開口し、開口して形成され た孔周り（半導体素子の貫通電極孔部分の内壁）に酸ィ匕膜 6 (熱酸化、絶縁物デポ） を形成後、孔の中に金属 7 (銅等）をメツキプロセス等で埋め込み、表面に付着した埋 め込み金属除去後、追加絶縁膜 12を形成、加工し、その上に追加金属配線 14を堆 積、加工し、貫通電極金属 7とボンヂングパット 11を結線、その上に追加保護絶縁膜 13を形成、加工することにより、半導体基板 1の表面と裏面を結線する（図 13を参照
) o
[0003] 図 13に記載されたその他の項目を以下に説明する。半導体基板 1 (例として Si単結 晶で P型とする）の表面上にトランジスター（以下 Tr.とする） 2が形成され、その Tr.2は 、高融点金属材料 (ポリシリコン等)のゲート 3と、半導体基板 1と逆型 (半導体基板 1 の例として P型としたので N型）の高濃度拡散層 4で形成されたソース、ドレインとで構 成される。半導体基板 1上には複数層の金属配線層 8を持ち、使用される金属材料 は、ゲートと同じ高融点金属材料の高融点金属配線 5、低抵抗の金属配線 (Al、 Cu 等)等が積層構造になっている。これ等の配線層間を絶縁する絶縁膜 9が金属配線 層 8間に形成されており、この絶縁膜 9の材料は Si02が使われる場合が多い（その他 金属酸化膜、有機材料でもできる)。信号の取り出し '入力は、表面の取り出し電極 1 5、及び裏面からは裏面絶縁膜 16を開口して貫通電極との間に裏面取り出し電極金 属を形成して行う。
[0004] 図 14に従来の高速 CPU等の半導体素子の組み立て実装構造を示す。半導体素 子 22は半導体表面 25 (図では下面）のボンヂングパッド 11に取り付けられた金属バ ンプ 21を介してパッケージ 20と繋がれており、パッケージ 20は半田バンプ 19によつ てボード 18に繋がれている。半導体裏面 24はパッケージの放熱板 23に（直接又は 有機材等の接着剤を通して)接して ヽる。
[0005] 図 15に従来の半導体センサー（CCD、 MOS等）等の半導体素子の組み立て実装 構造を示す。半導体素子 22は半導体表面 25 (図では上面)のボンヂングパッド 11か らボンヂングワイア 26で電気信号がパッケージ 20上に取り出され、半導体裏面（図 では下面）はパッケージ 20に機械的に貼り付けられている。この半導体センサーが 光を受光する場合、光源 28からレンズ 29を通してパッケージ 20表面の透過材料 27 を通して半導体表面の受光部に達する。
非特許文献 1 :富坂学、「3次元実装に用いるチップ管通電極形成技術」、デンソーテ クニカルレビュー、 2001、 Vol. 6、 No. 2、 p78〜83
非特許文献 2 :白井 優之、「SIPソリューションとしての三次元積層 LSI」、 2003年電 子情報通信学会エレクトロニクスソサイエティ大会、 2003、 SS— 16〜SS— 17 特許文献 1：特開 2002— 237468号公報
発明の開示
発明が解決しょうとする課題
[0006] 従来構造の貫通電極半導体素子では、多層配線プロセス完成後に貫通電極孔を 開口しており、基板 Si貫通電極回りに基板一貫通電極間の絶縁膜 6を形成するには 、熱酸化（1000度 C以上）が出来ない。その理由は多層配線金属 (Al、 Cu等）の融点 が低い（1000度 C以下）からである。従って、絶縁膜 6にはデポジション等のプロセス を使用せざる得なぐ絶縁膜 6の膜質が悪くて歩留まり低下、コスト上昇、信頼度劣化 の問題点が山積しているという課題を有する。また、従来の貫通電極孔開口エツチン グプロセス工程では、基板表面に積層された厚 、絶縁膜 9 (S102)を開口してその下 の半導体基板 1も開口エッチングする必要があった。エッチング時、絶縁膜 9のエツ チングレートと半導体基板 1のエッチングレートが異なるために、エッチング側面形状 が悪くなつたり、孔径ゃ深さの制御が大変難しくなり、歩留まり低下の原因となってい るという課題を有する。また、従来の貫通電極半導体素子では、深孔への貫通電極 金属 7 (Cu)の融点が低いため、基板表面の結線金属形成後の孔開口プロセスとな るため、貫通電極部は他の配線領域として使えないデッドスペースとなり、チップ面 積が必要以上に大きくなつて肥大するという課題を有する。また、従来の貫通電極半 導体素子では、貫通電極の基板表面側からの取り出し口が表面最上層となり、基板 上の配線、トランジスタ (Tr.) 2への接続距離が長くなり、高速動作の妨げとなるという 課題を有する。また、従来の貫通電極半導体素子では、貫通電極の基板表面側から の取り出し口を形成するために、新たに追加金属配線 14、追加絶縁膜 12及び追カロ 保護絶縁膜 13の形成プロセスが追加で必要となり、製造工程が長くなると共に、歩 留まり低下、コスト上昇及び信頼度劣化等の問題が生じているという課題を有する。 また、従来の貫通電極半導体素子では、深孔開口プロセス及び孔への金属埋め込 みメツキプロセスがあるため、孔の大きさ、形状は同じである必要が有り、断面積が異 なったり、形状が異なったりした貫通電極を同時に形成することができな力 たという 課題を有する。また、従来の貫通電極半導体素子の組み立て実装方法では、半導 体素子表面 25から電極を取り出すために、放熱板とは半導体素子裏面 24としか接 着できず、熱放熱の効率が著しく悪いという課題を有する。また、従来の貫通電極半 導体素子の組み立て実装方法では、 MOS (Metal Oxide Semiconductor)、 CCD ( Charge Coupled Devices)のような光センサー半導体素子では、電気信号をやり取り する電極は、半導体素子表面 25のボンヂングパッド力もボンヂングワイヤ 26を介す る以外無力つた。したがって、力かるボンヂングワイヤ 26の高さが弊害となって光セン サー半導体素子の受光面とレンズ 29との間隔を短くできずに、焦点深度を浅くする ことができな 、と 、う課題を有する。
[0007] 本発明は前記課題を解決するためになされたものであり、従来の貫通電極の構造 を変えることにより、製造時間を短縮すると共に、歩留まり、コスト及び信頼性を改善 し、半導体素子内のスペースを有効活用してチップ自体を小型にし、高速動作が可 能な半導体素子を提供することを目的とする。
課題を解決するための手段
[0008] 本発明に係る半導体素子は、単結晶半導体基板の表面力も裏面までを貫通した 貫通電極が形成され、当該貫通電極が半導体基板表面より上層の多層金属配線層 に到達せずに形成されているものである。このように本発明においては、単結晶半導 体基板の表面力 裏面までを貫通した貫通電極が形成され、当該貫通電極が半導 体基板表面より上層の多層金属配線層に到達せずに形成されているので、容易な 構成で製造時間を短縮し、歩留まり、コスト及び信頼性を改善すると共に、半導体基 板の表面以上の上層部分のうち貫通電極の直上部分を有効に使用することができる 。具体的に単結晶半導体基板としては、 Siまたは GaAs等を含むものが挙げられ、多 層金属配線層の金属配線としては Aほたは Cu等が挙げられる。多層金属配線層に 到達せずにとは、完全に多層金属配線層に到達するものを排除するのではなぐお およそ到達しな 、程度の意味である。これは貫通電極を形成する場合に若干多層金 属配線層にまで貫通電極が形成されてしまう場合、また、冗長に貫通電極を形成す る場合が想定されるからである。
[0009] また、本発明に係る半導体素子は、単結晶半導体基板の表面から裏面までを貫通 した貫通電極が形成され、当該貫通電極が半導体基板表面より上層の多層金属配 線層を貫通することなく形成されているものである。
[0010] また、本発明に係る半導体素子は必要に応じて、前記貫通電極が前記多層金属 配線層の金属材料よりも高い融点の金属材料カゝらなり、当該貫通電極と半導体基板 間に絶縁膜が形成されているものである。このように本発明においては、貫通電極が 前記多層金属配線層の金属材料よりも高い融点の金属材料力 なり、当該貫通電極 と半導体基板間に絶縁膜が形成されて 1ヽるので、貫通電極を形成した後に半導体 基板の表面より上層に多層金属配線層等を形成することができ、本構造の貫通電極 を形成することができる。具体的に高融点金属材料としては、 W、 Ti、 Poly-Si等、また は、これらのポリサイド、シリサイド、サリサイド等が該当する。
[0011] また、本発明に係る半導体素子は必要に応じて、前記貫通電極は同一チップ内に 複数あり、一の貫通電極が他の貫通電極の表面形状と異なるものである。このように 本発明においては、貫通電極は同一チップ内に複数あり、一の貫通電極が他の貫 通電極の表面形状と異なるので、目的に合わせて、電極配線などの貫通電極の抵 抗を下げたり、チップ上のレイアウト制限を少なくしたり、自由な場所に自由な大きさ の貫通電極を形成でき、動作の安定化、チップ面積の減少にも繋がる。 [0012] また、本発明に係る半導体素子は必要に応じて、前記半導体基板の表面上部に貫 通電極埋め込み金属材料と異なる金属配線が形成され、半導体の配線領域又は周 辺領域に貫通電極が形成されているものである。このように本発明においては、前記 半導体基板の表面上部に貫通電極埋め込み金属材料と異なる金属配線が形成され 、半導体の配線領域又は周辺領域に貫通電極が形成されているので、貫通電極の 上部を、他の信号線、電源線として金属の配線が重なっている構造となって、チップ 面積の減少が計られコストが安くなると同時に配線長が短くなり、高速ィ匕が計れる。
[0013] また、本発明に係る半導体素子は必要に応じて、前記貫通電極から半導体基板の 表面及び Z又は裏面で電極取り出しを行うための取り出し口が 1つの貫通電極につ き複数の取り出し口又は電極を有するものである。このように本発明においては、前 記取り出し口が 1つの貫通電極につき複数の取り出し口又は電極を有するので、例 えば電源配線用の貫通電極は、複数取り出し電極を繋いで抵抗値を下げることが出 来るし、信号線用の貫通電極から 1つの信号を複数場所から取り出すことが出来るし 、分岐結線として信号線の選択をする事が可能になる。
[0014] また、本発明に係る半導体素子は必要に応じて、前記半導体基板裏面の貫通電 極に金 (Au)等の基板とォーミック接続の良 、金属ボールを配設するものである。この ように本発明にお 、ては、半導体基板裏面の貫通電極に金属ボールを配設するの で、貫通電極からの裏面電極取り出し抵抗が下がり、信頼度向上と高速動作が可能 となる。
[0015] また、本発明に係る半導体素子は必要に応じて、半導体素子表面のパッドの他に 前記半導体基板裏面を貫通した貫通電極に導通したパッドを半導体基板裏面に形 成するものである。このように本発明においては、両面力 接続することができるため 、小さなチップ面積で、沢山の端子をもつことが出来て、コスト低減、チップ面積縮小 、高速動作が可能となる。
[0016] また、本発明に係る半導体素子は必要に応じて、前記半導体素子表面のパッドを 形成しないものである。このように本発明においては、信号、電源などの端子を全て、 基板裏面からの本発明貫通電極力も供給することにより、基板表面にはボンヂング ノッド等の絶縁物開口が無ぐ電極、ボンヂングワイア等の積層物が無い構造となり 、半導体素子表面に直接熱放散板を取り付けることができ発熱を効率よく逃がすこと ができる。また、 CCD、 MOS等のセンサーを本半導体素子で実装すれば、従来のよう にボンヂングワイヤがな 、ため半導体表面とレンズなどの距離を短く出来てシステム の小型化を計ることができる。
[0017] また、本発明に係る積層構造半導体システムは、前記所定の半導体素子を最上層 に配置し、下層に前記半導体素子を配置して積層構造としているものである。このよ うに本発明においては、複数の本半導体素子を縦に積層して、半導体素子間の信 号のやりとり、若しくは上 (下）に位置する半導体素子に繋がる配線を、貫通電極を通 して行わせることもでき、簡単に積層構造半導体が実現し、コスト低減、高密度実装、 高速動作、高信頼度のシステムが実現できる。
[0018] また、本発明に係る半導体インターポーザーは、前記半導体素子表面に Tr.を形成 することなく金属配線のみ形成し、半導体基板裏面に貫通電極の取り出し電極のみ 形成された構成であるものである。このように本発明においては、半導体インターポ 一ザ一はその半導体基板の表面には Tr.が形成されずに金属配線だけが形成され ており、表面 (裏面)上に、半導体素子が実装された構造にすることができ、すなわち 、半導体インターポーザーに本発明貫通電極を用いた構造となっており、これにより インターポーザー力 の電極取出しが簡単になり、低コスト、システムの小型化が可 能になる。このインターポーザーにより、半導体素子同士を結線することができる。
[0019] また、本発明に係る半導体システムは、前記半導体インターポーザーの表面と裏面 に、前記半導体素子が配置されて実装されているものである。このように本発明にお いては、半導体インターポーザーの表面と裏面に、前記記載の半導体素子が配置さ れて実装された半導体システムとすることで、半導体インターポーザーの表面と裏面 を貫通する貫通電極を持つことにより、インターポーザーの表面と裏面に半導体素子 を実装することが可能となり、実装密度の向上が計れる。すなわち、この半導体シス テムは、貫通電極で電気的に繋がれた複数の半導体素子が実装されているものとい うことができる。
[0020] また、本発明に係る半導体素子製造方法は、半導体基板表面より上層の多層金属 配線層の形成する前に、半導体基板を開孔し、孔周りの半導体基板の内壁に酸ィ匕 膜を成膜し、高融点金属を当該貫通電極孔に充填することにより貫通電極を形成す るものである。このように本発明においては、半導体基板表面より上層の多層金属配 線層の形成する前に、半導体基板を開孔し、孔周りの半導体基板の内壁に酸化膜 を成膜し、高融点金属を当該貫通電極孔に充填することにより貫通電極を形成する ので、容易に貫通電極が多層金属配線層に到達しな ヽ半導体素子を形成すること ができる。
[0021] また、本発明に係る半導体素子製造方法は必要に応じて、前記半導体基板を開孔 するための開口エッチングプロセス処理は、半導体基板表面のトランジスタ構成要素 形成前の基板に対して行われるものである。このように本発明においては、前記半導 体基板を開孔するための開口エッチングプロセス処理力 半導体基板の表面のトラ ンジスタ構成要素形成前の基板に対して行われるので、貫通電極形成時に絶縁膜 をエッチングすることなぐ貫通電極孔のみに高融点金属を充填して貫通電極が形 成され、無駄なく迅速に半導体素子を製造することができる。
[0022] また、本発明に係る半導体素子製造方法は必要に応じて、前記半導体基板を開孔 するための開口エッチングプロセス処理は、半導体基板表面のトランジスタ構成要素 形成後前記多層金属配線層形成前の基板に対して行われるものである。このように 本発明においては、開口エッチングプロセス処理は、半導体基板表面のトランジスタ 構成要素形成後前記多層金属配線層形成前の基板に対して行われるので、一部の 絶縁層に高融点金属が配設されるものの、かかる高融点金属は貫通電極のための 配線として用いることができ、また、多層金属配線層を貫通した貫通電極が形成され ることなぐ貫通電極の上層に多層金属配線層を形成することができる。
[0023] また、本発明に係る半導体素子製造方法は必要に応じて、前記貫通電極形成時 に半導体基板裏面まで貫通させずに所定の深さまでの貫通電極穴を形成し、後で 半導体基板裏面を研削又は研磨するものである。このように本発明においては、貫 通電極穴を所定の深さ程度形成し力かる貫通電極穴に高融点金属を充填し、半導 体基板表面プロセス処理完了後基板表面を研肖 ij、エッチングして所望の厚さにすれ ば、高融点金属が表出し、結果的に貫通電極を形成することができ、貫通電極形成 プロセス (特にエッチング部分）が容易となり、全体として製造コストを下げることがで きる。
発明の効果
[0024] この発明によれば、貫通電極材料は基板表面の配線材料よりも融点が高 、ために
、配線工程処理前に貫通電極を完成させることができる。これにより貫通電極用のプ 口セスが簡単になり、信頼度向上、歩留まり向上、特性向上を計ることができる。 この発明によれば、貫通電極の表面酸化膜から基板を通しての開口孔が不要であ り、低融点金属（Cu等）の埋め込みも不要であるのでプロセスが簡素化されてコスト低 減、信頼度向上が計れる。
[0025] この発明によれば、貫通電極の形状を変えることにより、電極抵抗を下げることがで きて、重 、負荷容量の信号配線や電源配線の貫通電極の抵抗を下げて半導体の高 速、安定動作が得られる。
この発明によれば、貫通電極の上部に別の配線を通すことができるためチップ面積 を小さくできてコスト低減が計れる。
この発明によれば、貫通電極を半導体中央部の配線領域に配列できるので、電極 力 の引き回し配線長が短くできるため、半導体の高速動作と安定動作が計れる。
[0026] この発明によれば、半導体上面からのボンヂングパッドからと、裏面の貫通電極か らと、両方力 の信号のやり取りができるために、多端子半導体が容易に実現できる この発明によれば、半導体表面からは端子の取り出しが不要となり、半導体表面を 直接パッケージに実装でき、熱放散が良くなり、信頼度が向上できる。
この発明によれば、半導体表面力 は端子の取り出しが不要となり、光センサー等 の短焦点化が可能となるため、装置の小型化が計られる。
この発明をインターポーザーに応用することにより、装置の小型化、高速化、高信 頼度化が可能になる。
図面の簡単な説明
[0027] [図 1]本発明の第 1の実施形態に係る半導体素子の貫通電極構造の断面図である。
[図 2]本発明の第 1の実施形態に係る半導体素子の製造方法の概要フローチャート である。 [図 3]本発明の第 1の実施形態に係る半導体素子の製造方法の概要フローチャート である。
[図 4]本発明の第 2の実施形態に係る半導体素子の貫通電極構造の断面図である。
[図 5]本発明の第 2の実施形態に係る半導体素子の製造方法の概要フローチャート である。
[図 6]本発明の第 2の実施形態に係る半導体素子の製造方法の概要フローチャート である。
[図 7]本発明の第 3の実施形態に係る半導体素子の平面配置図である。
[図 8]本発明の第 4の実施形態に係る半導体素子の積層状態図である。
[図 9]本発明の第 5の実施形態に係る半導体素子の組み立て実装構造の断面図で ある。
[図 10]本発明の第 5の実施形態に係る半導体素子を CCDに適用した実装構造の断 面図である。
[図 11]本発明の第 6の実施形態に係る半導体素子の貫通電極構造の断面図である
[図 12]本発明の第 6の実施形態に係る半導体素子の積層状態図である。
[図 13]従来の半導体素子の貫通電極構造の断面図である。
[図 14]従来の半導体素子の組み立て実装構造の断面図である。
[図 15]従来の CCDの実装構造の断面図である。
符号の説明
1 半導体基板
2 トランジスタ（Tr.)
3 ゲート
4 ソース、ドレイン
5 高融点金属配線
6 絶縁膜
7 貫通電極金属
8 多層金属配線層 絶縁膜
保護絶縁膜
ボンヂングパット
追加絶縁膜
追加保護絶縁膜
追加金属配線
表面取り出し電極
裏面絶縁膜
裏面取り出し電極
ボード
半田バンプ
パッケージ
金属バンプ
半導体素子
放熱板
半導体素子裏面
半導体素子表面
ボンヂングワイア
透過材料
光源
レンズ
、 31、 32 (高融点金属）貫通電極 高融点金属配線
(電極)絶縁膜
裏面絶縁膜
裏面電極開口（部）
裏面電極金属
周辺領域 43 Tr.領域
44 配線領域
45 エッチング防止膜
46 エッチング防止膜開口部
47 貫通電極孑し
48 貫通電極穴
49 半導体インターポーザー
50 積層半導体素子 (DRAM)
51 積層半導体素子 (Flash)
52 積層半導体素子 (論理 LSI)
53 積層半導体素子 (アナログ LSI)
54 積層半導体素子 (ドライバー IC)
発明を実施するための最良の形態
(本発明の第 1の実施形態）
本発明の第 1の実施形態に係る半導体素子について図 1ないし図 3に基づき説明 する。図 1は本実施形態に係る半導体素子の貫通電極構造の断面図、図 2は本実施 形態に係る半導体素子の製造方法の概要フローチャート、図 3は本実施形態に係る 半導体素子の製造方法の概要フローチャートである。
前記図 1において本実施形態に係る半導体素子は、シリコン (Si)からなる単結晶の 半導体基板 1にはトランジスタ (Tr.)2と貫通電極 31、 32から構成され、図上部の半導 体基板 1表面はトランジスタ (Tr.) 2の高融点金属材料からなるゲート 3、ゲート材料と 同じ高融点金属（ホ。リ Si、 W、 Ti、シリサイド、ポリサイド等)配線 5と多層金属 (Al、 Cu 等)配線 8と絶縁膜 9と保護絶縁膜 10から構成され、保護絶縁膜 10の一部が開口さ れ多層金属配線 8の最上部金属が露出されておりボンヂングパッド 11となっている。 図下部の半導体基板裏面は裏面絶縁膜 38と、開口部 39に接着された裏面電極金 属 40から構成される。貫通電極 31、 32は高融点金属で埋め込まれており、半導体 基板 1表面と同一平面まで埋め込まれている。貫通電極 31、 32表面からは、スルー ホールを通して多層金属配線層 8の金属配線を介し、所望の場所に信号を伝えられ る構造となっている。
[0030] 半導体基板 1は P型を使用し表面上にトランジスタ (Tr.) 2がソース 4、ドレイン 4及び ゲート 3から形成されている。ソース 4、ドレイン 4は、基板 1に比べて N型拡散層の不 純物濃度は最も濃ぐ電気抵抗が拡散層の中で最も低く作られている。当然 P型拡散 層ソース、ドレインを持った P型 MOS Tr.は Nゥエル内に形成されている力 図 1には 省いてある。
半導体基板 1の表面力 裏面に、貫通電極 31、 32が柱状に基板に垂直に貫通し ている。貫通電極 31、 32と半導体基板 1との間には、絶縁膜 34が存在する。
[0031] 貫通電極の形状は自由であり、例えば信号を伝える小電流電極は貫通電極 31、 3 2のように細い円柱形状で、電源などの大電流電極は別途太い楕円形状、あるいは 壁状となった貫通電極を作成することもできる。すなわち、貫通電極の太さ、形状を 変えることにより、貫通電極電気抵抗を下げたりすることが出来、電源配線などの貫 通電極の抵抗を下げたり、チップ上のレイアウト制限が少なくなり、自由な場所に、自 由な大きさの貫通電極配置が出来て、動作の安定化、チップ面積の減少が計れる。
[0032] 貫通電極からの表面、裏面への取り出し電極は複数箇所であっても良い。このよう に取り出し電極を複数個有する構造であれば、例えば電源配線用の貫通電極は、 複数取り出し電極を繋いで抵抗値を下げることが出来るし、信号線用の貫通電極か ら 1つの信号を複数場所から取り出すことが出来るし、分岐結線として信号線の選択 をする事が可能になる。
[0033] 貫通電極 31、 32の裏面からの電極は、裏面絶縁膜 38の裏面電極開口部 39に裏 面電極金属 (金属ボール等) 40を設けて電極を取り出す構造として 、る。このように 貫通電極を半導体基板裏面から取り出す場合、基板 (貫通電極)材料と馴染む材料 として金等の金属ボールを使用した構造とするので、貫通電極からの裏面電極取り 出し抵抗が下がり、信頼度向上と高速動作が可能となる。
貫通電極 31、 32は半導体基板 1の表面まで形成されその上には形成されず、その 上には種々の高融点金属配線 5、多層金属配線層 8が自由に形成されている。
[0034] 次に、本実施形態に係る半導体素子の製造方法について図 2に基づき説明する。
図 2は図 1に示す断面構造の製造方法を示した図である。本製造方法の特徴の 1つ は、半導体基板 1の開口エッチングプロセス処理は半導体基板 1上のトランジスタ（ Tr.) 2領域 (ゥエル、拡散、ゲート)形成前に行うことである。図 2に示すように、半導体 基板 1 (Si)表面にエッチング防止膜 45 (S102)を形成 (酸化、デボ)し、その上から貫 通電極ホトマスクによる露光、エッチングで貫通電極形成用パターンを形成する（エツ チング防止膜開口部 46が形成される)。このとき、ホトマスクを用いることなく直接露 光により同様に形成することができる。エッチング防止膜開口部 46を利用して半導体 基板 1の該当部分をエッチングする。一般的にプラズマエッチングを用いるが、ゥエツ トエッチングを用いてもよい。このエッチングを半導体基板 1裏面に貫通するまで行う 。エッチング後洗净し、酸素雰囲気下で Siを酸化させて、半導体基板 1の貫通電極孔 47の部分の内壁に Si02を成長させる（温度は 1000度 Cないし 1200度 Cが一般的 である）。このとき、酸素雰囲気下で酸化させるのではなぐ CVD (Chemical Vapor Deposition)等の気相成長法で Si02等を成長させて絶縁膜 34を形成させてもょ 、。 次に、貫通電極孔 47内に高融点金属を充填する。充填する手段は CVD、蒸着、メッ キ等があるが、充填材料の特性によって最適な手法を選択する。例えば、ポリ Siの場 合には CVDが最適であるし、タングステンの場合は CVD若しくは蒸着が最適である 。充填が終了すると、洗浄した後、通常の半導体工程を施せばよぐゥエル工程から 開始する。最後に、半導体基板 1の裏面絶縁膜 38を形成して開口することでウェハ が完成する。図 1の裏面電極金属 40は、組み立て前に装着するのが一般的であるが 、ウェハが完成して、チップにダイシングする前に裏面電極金属 40を予め装着しても よい。また、裏面電極金属 40は実装側に形成されていて、実装時に結果として半導 体素子 1の裏面電極金属 40となる構成にすることもできる。
このように本実施形態に係る半導体素子によれば、単結晶半導体基板 1の表面か ら裏面までを貫通した貫通電極 31、 32が形成され、この貫通電極 31、 32が半導体 基板表面より上層の多層金属配線層 8に到達せずに形成されて!ヽるので、半導体基 板 1の表面以上の上層部分のうち貫通電極 31、 32の直上部分を有効に使用するこ とができる。また、本実施形態に係る半導体素子によれば、前記貫通電極 31、 32が 前記多層金属配線層 8の金属材料よりも高い融点の金属材料からなり、この貫通電 極 31、 32と半導体基板 1間に絶縁膜 34が形成されているので、貫通電極 31、 32を 形成した後に半導体基板 1の表面より上層に多層金属配線層 8等を形成することが でき、本構造の貫通電極 31、 32を形成することができる。また、本実施形態に係る半 導体素子によれば、前記貫通電極 31、 32は同一チップ内に複数あり、一の貫通電 極 31が他の貫通電極 32の表面形状 (太さ、パターン）と異なっており、目的に合わせ て、電極配線などの貫通電極の抵抗を下げたり、チップ上のレイアウト制限を少なくし たり、自由な場所に自由な大きさの貫通電極を形成でき、動作の安定化、チップ面 積の減少にも繋がる。また、本実施形態に係る半導体素子によれば、前記半導体基 板 1の裏面の貫通電極 31、 32〖こ金 (Au)等の基板とォーミック接続の良 、金属ボー ルを配設するので、貫通電極 31、 32からの裏面電極取出抵抗が下がり、信頼度向 上と高速動作が可能となる。また、本実施形態に係る半導体素子製造方法によれば 、半導体基板表面より上層の多層金属配線層 8の形成する前に、半導体基板 1を開 孔し、孔周りの半導体基板 1の内壁に絶縁膜 34を成膜し、高融点金属を当該貫通電 極孔 47に充填することにより貫通電極 31、 32を形成するので、貫通電極が多層金 属配線層に到達しない半導体素子を容易に形成することができる。また、本実施形 態に係る半導体素子製造方法によれば、前記半導体基板 1を開孔するための開口 エッチングプロセス処理は、半導体基板 1の表面のトランジスタ構成要素形成前の基 板に対して行われるので、貫通電極形成時に絶縁膜をエッチングすることなぐ貫通 電極孔 47のみに高融点金属を充填して貫通電極が形成された半導体素子を製造 することができる。
なお、本実施形態に係る半導体素子の製造方法を図 2に示したが、図 3に示すよう にもできる。例えば基板最終厚さが 50 [ m]であれば、貫通電極の深さは 50 [ m] 以上あればよい。ここで、ウェハのプロセス処理時はウェハの強度の関係でウェハの 厚さは200〜700[ 111]程度必要とされる。そこで、貫通電極穴 48を深さ 60 [ m] 程度形成し力かる貫通電極穴 48に高融点金属を充填し、半導体基板表面プロセス 処理完了後基板裏面を研削、エッチングして所望の厚さにすれば、充填された高融 点金属が基板裏面に表出し、結果的に貫通電極を形成することができる。このように 貫通電極を形成することにより、貫通電極形成プロセス (特にエッチング部分）が容易 となり、全体として製造コストを下げることができる。 [0037] (本発明の第 2の実施形態）
本発明の第 2の実施形態に係る半導体素子の製造方法について図 4または図 5に 基づき説明する。図 4は本実施形態に係る半導体素子の貫通電極構造の断面図、 図 5及び図 6は本実施形態に係る半導体素子の製造方法の概要フローチャートであ る。
前記図 4において本実施形態に係る半導体素子は、前記第 1の実施形態に係る半 導体素子と略同様に構成され、製造方法が異なることを異にする構成である。略同 様にとしたのは、貫通電極孔 47がゲート材料の配線 5の上部までを貫通し、貫通電 極孔 47に充填した高融点金属が半導体基板 1の表面の多層金属配線層 8の下層の 高融点金属配線 33として用いている部分が異なるからである。そして、この半導体素 子の製造方法は、図 5に示すように、半導体基板 1の貫通電極孔 47のための開口ェ ツチングプロセス処理は、ゲート材料の配線 5を完成させた後に行い、貫通電極孔 4 7の形成後、孔周りの半導体基板の内壁に絶縁膜 34を形成し、高融点金属を充填し て行い、これ以降の処理は図 2に示した前記第 1の実施形態の製造方法と略同一で ある。ここで、高融点金属配線 5を完成させた後に、貫通電極を形成する工程を行つ ており、貫通電極だけでなく半導体基板表面に高融点金属が配設された状態となり 、力かる高融点金属を高融点金属配線 33として用いることができる。
[0038] このように本実施形態に係る半導体素子の製造方法によれば、半導体基板 1を開 孔するための開口エッチングプロセス処理は、半導体基板表面のトランジスタ構成要 素形成後前記多層金属配線層形成前の基板に対して行われるので、一部の絶縁層 に高融点金属が配設されるものの、かかる高融点金属は貫通電極のための配線とし て用いることができ、また、多層金属配線層を貫通した貫通電極が形成されることなく 、貫通電極の上層に多層金属配線層を形成することができる。
[0039] また、前記図 5に示す製造方法においても、引き伸ばし拡散による広幅化が生じる ため、図 6に示すように、半導体基板表面プロセス処理完了後半導体基板裏面を研 肖 |J、エッチして、所望の厚さとすることもできる。これにより引き伸ばし拡散による広幅 化を抑制することができ、チップ面積の縮小化が可能となると同時に拡散時間の短 縮が計れて、コストが安くなる。 [0040] (本発明の第 3の実施形態）
本発明の第 3の実施形態に係る半導体素子について図 7に基づき説明する。図 7 は本実施形態に係る半導体素子の平面配置図を示す。
前記図 7において、半導体素子の表面は、ボンヂングパッド 11等を配置する周辺 領域 42、トランジスタ (Tr.) 2が蜜に配置されている Tr.領域 (セル領域) 43、複数層の 金属配線だけが配置される配線領域 44から構成される。
[0041] 図 7に示すように貫通電極 30、 31、 32及びそれ以外の複数の貫通電極が配置さ れておりその場所は周辺領域 42だけでなぐ配線領域 44の中にも配置されることが 可能であることが解る。これは、貫通電極 30、 31、 32は半導体基板 1の表面までで 止まっており、その上層に種々の高融点金属配線 5、多層金属配線層 8を自由に配 線することができる力らである。貫通電極は多様な太さ、形状が可能であり、信号線 は細 、貫通電極 32で、バス信号などの負荷容量の大きな信号線は少し太 、貫通電 極 31で、電源線などは大きく太い貫通電極 30とすることが可能である。
[0042] 次に、本実施形態においては、半導体基板表面プロセス工程中で、半導体基板表 面の金属配線 (ポリ Si、ポリサイド、シリサイド、モリブテン、アルミ、銅等）の形成前に 少なくとも貫通電極を形成することで、前記配線を実現することができる。
このように本実施形態に係る半導体素子によれば、前記半導体基板 1の表面上部 に貫通電極 30、 31、 32と異なる金属配線が形成され、半導体素子の配線領域 44又 は周辺領域 42に貫通電極が形成されているので、貫通電極の上部を、他の信号線 、電源線として金属の配線が重なっている構造となって、チップ面積の減少が計られ コストが安くなると同時に配線長が短くなり、高速ィ匕が計れる。
[0043] (本発明の第 4の実施形態）
本発明の第 4の実施形態に係る半導体素子について図 8に基づき説明する。図 8 は本実施形態に係る半導体素子の積層状態図を示す。
本実施形態に係る半導体素子においては、前記第 1の実施形態に係る半導体素 子と同様に構成され、加えて半導体素子表面 25のパッドの他に前記半導体基板裏 面 24を貫通した貫通電極に導通したパッドを半導体基板裏面 24にパッドを形成する 構成である。すなわち、従来は半導体素子表面 25のボンヂングパット 11にボンヂン グワイヤ 26を接続して ヽたが、図 8に示すようにこのボンヂングワイヤ以外に裏面電 極金属 40により接続することもでき、両面力も接続することができるため、小さなチッ プ面積で、沢山の端子をもつことができて、コスト低減、チップ面積縮小、高速動作が 可能となる。特に、従来の貫通電極と比べ、本発明の貫通電極は形成場所の自由度 が高いため、コスト低減、チップ面積縮小、高速動作をより実現することができる。
[0044] 図 8に従い説明すると、同図中の左図のようにチッフ。単体をボード 18に実装して、 裏面電極金属 40からと表面ボンヂングパッド 11からとの両側から信号、電源の供給 が可能であり、多ピン半導体に応用すると高速、低価格が実現できる。同図中の中 央図は半導体素子を積層して裏面電極金属 40及びボンヂングパッド 11両方を使用 した例であり、同図中の右図は積層して貫通電極を通して下部の信号を上部に、上 部の信号を下部に伝える結線方法の例である。これにより、両側から信号、電源供給 が可能となる。
なお、図 8に示すように、複数の本実施形態に係る半導体素子を縦に積層して、半 導体素子間の信号のやりとり、若しくは上 (下）に位置する半導体素子に繋がる配線 を、本発明の貫通電極を通して行わせることもでき、簡単に積層構造半導体が実現 し、コスト低減、高密度実装、高速動作、高信頼度のシステムが実現できる。
[0045] (本発明の第 5の実施形態）
本発明の第 5の実施形態に係る半導体素子について図 9又は図 10に基づき説明 する。図 9は本実施形態に係る半導体素子の組み立て実装構造の断面図、図 10は 本実施形態に係る半導体素子を CCDに適用した実装構造の断面図を示す。より詳 しくいえば、例えば、高速 CPU (Central Processing Unit)等の半導体素子の糸且み立 て実装構造である。
本実施形態に係る半導体素子においては、前記第 4の実施形態に係る半導体素 子と同様に構成され、加えて前記半導体素子表面 25のパッドを形成しない構成であ る。
[0046] この構成によれば、信号、電源などの端子を全て、半導体基板 1の裏面の本発明 貫通電極から供給することにより、半導体素子表面 25にはボンヂングパッド 11等の 絶縁物開口が無ぐ電極、ボンヂングワイア 26等の積層物が無い構造となり、図 9に 示すように半導体素子表面 25に直接熱放散板 23を取り付けることができる。図 14の 従来方式では裏面を放熱板 23に接着していたが、本実施形態の場合表面接着であ るため、半導体素子表面 25のトランジスタ (Tr.) 2からの発熱を効率よく逃がすことが できる。また、 CCD、 MOS等のセンサーに本実施形態に係る半導体素子を適用すれ ば、図 10に示すように、従来のようにボンヂングワイヤ 26がないため半導体表面とレ ンズなどの距離を短く出来てシステムの小型化を計ることができる。 CCD, MOSの受 光部は半導体素子表面 25が光源方向に透明な透過材料 27で保護される必要があ る。レンズ 29と半導体素子表面 25の距離を短くして短焦点光学系を構成するには、 図 10のような構成により実現することが出来る。
[0047] (本発明の第 6の実施形態）
本発明の第 6の実施形態に係る半導体素子について図 11または図 12に基づき説 明する。図 11は本実施形態に係る半導体素子の貫通電極構造の断面図、図 12は 本実施形態に係る半導体素子の積層状態図を示す。
図 11において本実施形態に係る半導体素子においては、トランジスタ (Tr.) 2等を 形成せず金属配線のみ形成して半導体インターポーザーとして用いる構成である。 本実施形態に係る半導体インターポーザーはその半導体基板 1の表面にはトランジ スタ (Tr.) 2が形成されずに金属配線だけが形成されており、表面 (裏面)上に、半導 体素子が実装された構造にすることができ、すなわち、半導体インターポーザーに本 発明貫通電極を用いた構造となっており、これにより半導体インターポーザー力 の 電極取出しが簡単になり、低コスト、システムの小型化が可能になる。
[0048] 本実施形態に係る半導体インターポーザーの表面と裏面に、前記各実施形態に係 る半導体素子が配置されて実装された半導体システムとすることで、半導体インター ポーザーの表面と裏面を貫通する貫通電極を持つことにより、インターポーザーの表 面と裏面に半導体素子を実装することが可能となり、実装密度の向上が計れる。 図 12を用いて本発明の半導体インターポーザーの表面及び裏面両面に半導体素 子を実装した例を示す。貫通電極 30、 31、 32を有する半導体インターポーザー 49 の上面に、 DRAM50及び Flash51を積層し、裏面には、論理 LSI52、アナログ LSI53 及びドライバー IC54を実装している。上部積層メモリ群と下部実装 LSIとは、半導体ィ ンターポーザー 49内の貫通電極で直接繋がる場合もあるし、半導体インターポーザ 一 49上の配線で繋がる場合もあり、自由な結線配線が可能となる。
[0049] (その他の実施形態）
前記各実施形態においては、上記貫通電極の説明上は、 P型 Siの半導体基板 1を 用 、た CMOS構造を例題に示したが、 N型 Siの半導体基板 1を用 、た場合も同様の 構造が可能であり、 NMOS構造、 PMOS構造、バイポーラ構造、 Bi-CMOS構造でも同 様の貫通電極構造が可能である。半導体基板 1が Siでなぐ化合物半導体 (ガリウム 砒素、インヂゥムアンチモン等)でも同様の構造が可能であり、同様の効果が得られ ることは明白である。
[0050] 前記半導体素子の積層を説明した各実施形態においては、裏面電極金属 40と表 面電極金属を分けて説明を行った力 完成時には同一の物であり、図 1、図 4の完成 図で示した裏面電極金属 40は、裏面には付けずに、実装時に、下部の半導体素子 (積層構造)、ボード、インターポーザー等の表面に電極金属を装着しておき、その 上から実装した!/ヽ半導体素子を取り付け (圧着、熱圧着等)しても良！、。

Claims

請求の範囲
[1] 単結晶半導体基板の表面から裏面までを貫通した貫通電極が形成され、当該貫通 電極が半導体基板表面より上層の多層金属配線層に到達せずに形成されて ヽる半 導体素子。
[2] 単結晶半導体基板の表面から裏面までを貫通した貫通電極が形成され、当該貫通 電極が半導体基板表面より上層の多層金属配線層を貫通することなく形成されてい る半導体素子。
[3] 前記請求項 1に記載の半導体素子にお!、て、
前記貫通電極が前記多層金属配線層の金属材料よりも高い融点の金属材料から なり、当該貫通電極と半導体基板間に絶縁膜が形成されていることを
特徴とする半導体素子。
[4] 前記請求項 2に記載の半導体素子において、
前記貫通電極が前記多層金属配線層の金属材料よりも高い融点の金属材料から なり、当該貫通電極と半導体基板間に絶縁膜が形成されていることを
特徴とする半導体素子。
[5] 前記請求項 1な 、し 4の 、ずれかに記載の半導体素子にぉ 、て、
前記貫通電極は同一チップ内に複数あり、一の貫通電極が他の貫通電極の表面 形状と異なることを
特徴とする半導体素子。
[6] 前記請求項 1な 、し 4の 、ずれかに記載の半導体素子にぉ 、て、
前記半導体基板の表面上部に貫通電極埋め込み金属材料と異なる金属配線が形 成され、半導体の配線領域又は周辺領域に貫通電極が形成されて 1ヽることを 特徴とする半導体素子。
[7] 前記請求項 1な 、し 4の 、ずれかに記載の半導体素子にぉ 、て、
前記貫通電極から半導体基板の表面及び Z又は裏面で電極取り出しを行うための 取り出し口が 1つの貫通電極につき複数の取り出し口又は電極を有することを 特徴とする半導体素子。
[8] 前記請求項 1な 、し 4の 、ずれかに記載の半導体素子にぉ 、て、 前記半導体基板裏面の貫通電極に金 (Au)等の基板とォーミック接続の良 、金属 ボールを配設することを
特徴とする半導体素子。
[9] 前記請求項 1な 、し 4の 、ずれかに記載の半導体素子にぉ 、て、
半導体素子表面のパッドの他に前記半導体基板裏面を貫通した貫通電極に導通 したパッドを半導体基板裏面に形成することを
特徴とする半導体素子。
[10] 前記請求項 9に記載の半導体素子において、
前記半導体素子表面のパッドを形成しな ヽことを
特徴とする半導体素子。
[11] 前記請求項 9に記載の半導体素子を最上層に配置し、下層に前記請求項 1な!、し 4 の!、ずれかに記載の半導体素子を配置して積層構造として 、ることを
特徴とする積層構造半導体システム。
[12] 前記請求項 10に記載の半導体素子を最上層に配置し、下層に前記請求項 1な!、し 4の 、ずれかに記載の半導体素子を配置して積層構造として 、ることを
特徴とする積層構造半導体システム。
[13] 前記請求項 1ないし 4のいずれかに記載の半導体素子表面に Tr.を形成することなく 金属配線のみ形成し、半導体基板裏面に貫通電極の取り出し電極のみ形成された 構成であることを
特徴とする半導体インターポーザー。
[14] 前記請求項 13に記載の半導体インターポーザーの表面と裏面に、前記請求項 1な Vヽし 4の 、ずれかに記載の半導体素子が配置されて実装されて 、ることを
特徴とする半導体システム。
[15] 半導体基板表面より上層の多層金属配線層の形成する前に、半導体基板を開孔し 、孔周りの半導体基板の内壁に酸化膜を成膜し、高融点金属を当該貫通電極孔に 充填することにより貫通電極を形成する半導体素子製造方法。
[16] 前記請求項 15に記載の半導体素子製造方法において、前記半導体基板を開孔す るための開口エッチングプロセス処理は、半導体基板表面のトランジスタ構成要素形 成前の基板に対して行われることを
特徴とする半導体素子製造方法。
[17] 前記請求項 16に記載の半導体素子製造方法において、
前記半導体基板を開孔するための開口エッチングプロセス処理は、半導体基板表 面のトランジスタ構成要素形成後前記多層金属配線層形成前の基板に対して行わ れることを
特徴とする半導体素子製造方法。
[18] 前記請求項 15ないし 17のいずれかに記載の半導体素子製造方法において、 前記貫通電極形成時に半導体基板裏面まで貫通させずに所定の深さまでの貫通 電極穴を形成し、後で半導体基板裏面を研削又は研磨することを
特徴とする半導体素子製造方法。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1739747A2 (en) * 2005-06-30 2007-01-03 Shinko Electric Industries Co., Ltd. Semiconductor chip and method of manufacturing the same
JP2008053720A (ja) * 2006-08-23 2008-03-06 Dongbu Hitek Co Ltd 半導体素子及びその製造方法
JP2009021604A (ja) * 2007-07-12 2009-01-29 Dongbu Hitek Co Ltd 半導体チップとその製造方法及びこれを有する積層パッケージ
JP2010147221A (ja) * 2008-12-18 2010-07-01 Hitachi Ltd 半導体装置
US7875552B2 (en) 2008-06-10 2011-01-25 Samsung Electronics Co., Ltd. Methods of forming integrated circuit chips having vertically extended through-substrate vias therein and chips formed thereby
JP2011155247A (ja) * 2009-12-28 2011-08-11 Panasonic Corp 半導体モジュール
JP2011530812A (ja) * 2008-08-08 2011-12-22 インターナショナル・ビジネス・マシーンズ・コーポレーション シリコン貫通ビアおよびこれを製作する方法
JP2012164970A (ja) * 2010-12-22 2012-08-30 Analog Devices Inc 垂直集積システム
JP2012195514A (ja) * 2011-03-17 2012-10-11 Seiko Epson Corp 素子付き基板、赤外線センサー、および貫通電極形成方法
US20170213760A1 (en) * 2008-06-19 2017-07-27 Micron Technology, Inc. Semiconductor with through-substrate interconnect
JP2019054268A (ja) * 2018-11-15 2019-04-04 大日本印刷株式会社 貫通電極基板の製造方法
US10730743B2 (en) 2017-11-06 2020-08-04 Analog Devices Global Unlimited Company Gas sensor packages
CN111683471A (zh) * 2019-03-11 2020-09-18 株式会社村田制作所 多层布线基板
JP2020174188A (ja) * 2020-06-25 2020-10-22 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および電子装置
US11587839B2 (en) 2019-06-27 2023-02-21 Analog Devices, Inc. Device with chemical reaction chamber

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9799562B2 (en) 2009-08-21 2017-10-24 Micron Technology, Inc. Vias and conductive routing layers in semiconductor substrates
US8907457B2 (en) 2010-02-08 2014-12-09 Micron Technology, Inc. Microelectronic devices with through-substrate interconnects and associated methods of manufacturing
KR20120042029A (ko) * 2010-10-22 2012-05-03 삼성모바일디스플레이주식회사 표시 장치 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053218A (ja) * 1999-08-10 2001-02-23 Toshiba Corp 半導体装置及びその製造方法
JP2002305283A (ja) * 2001-02-09 2002-10-18 Samsung Electronics Co Ltd ３次元マルチチップパッケージ及びその製造方法
JP2004079745A (ja) * 2002-08-16 2004-03-11 Sony Corp インターポーザおよびその製造方法、並びに電子回路装置およびその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3673094B2 (ja) * 1997-10-01 2005-07-20 株式会社東芝 マルチチップ半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053218A (ja) * 1999-08-10 2001-02-23 Toshiba Corp 半導体装置及びその製造方法
JP2002305283A (ja) * 2001-02-09 2002-10-18 Samsung Electronics Co Ltd ３次元マルチチップパッケージ及びその製造方法
JP2004079745A (ja) * 2002-08-16 2004-03-11 Sony Corp インターポーザおよびその製造方法、並びに電子回路装置およびその製造方法

Cited By (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1739747A2 (en) * 2005-06-30 2007-01-03 Shinko Electric Industries Co., Ltd. Semiconductor chip and method of manufacturing the same
EP1739747A3 (en) * 2005-06-30 2007-08-01 Shinko Electric Industries Co., Ltd. Semiconductor chip and method of manufacturing the same
US8338289B2 (en) 2005-06-30 2012-12-25 Shinko Electric Industries Co., Ltd. Method of manufacturing a semiconductor chip including a semiconductor substrate and a through via provided in a through hole
US7843068B2 (en) 2005-06-30 2010-11-30 Shinko Electric Industries Co., Ltd. Semiconductor chip and method of manufacturing the same
JP2008053720A (ja) * 2006-08-23 2008-03-06 Dongbu Hitek Co Ltd 半導体素子及びその製造方法
JP2009021604A (ja) * 2007-07-12 2009-01-29 Dongbu Hitek Co Ltd 半導体チップとその製造方法及びこれを有する積層パッケージ
US7875552B2 (en) 2008-06-10 2011-01-25 Samsung Electronics Co., Ltd. Methods of forming integrated circuit chips having vertically extended through-substrate vias therein and chips formed thereby
US8629059B2 (en) 2008-06-10 2014-01-14 Samsung Electronics Co., Ltd. Methods of forming integrated circuit chips having vertically extended through-substrate vias therein
US9219035B2 (en) 2008-06-10 2015-12-22 Samsung Electronics Co., Ltd. Integrated circuit chips having vertically extended through-substrate vias therein
US10734272B2 (en) 2008-06-19 2020-08-04 Micron Technology, Inc. Semiconductor with through-substrate interconnect
US9917002B2 (en) * 2008-06-19 2018-03-13 Micron Technology, Inc. Semiconductor with through-substrate interconnect
US20170213760A1 (en) * 2008-06-19 2017-07-27 Micron Technology, Inc. Semiconductor with through-substrate interconnect
US11978656B2 (en) 2008-06-19 2024-05-07 Micron Technology, Inc. Semiconductor with through-substrate interconnect
JP2011530812A (ja) * 2008-08-08 2011-12-22 インターナショナル・ビジネス・マシーンズ・コーポレーション シリコン貫通ビアおよびこれを製作する方法
JP2010147221A (ja) * 2008-12-18 2010-07-01 Hitachi Ltd 半導体装置
JP2011155247A (ja) * 2009-12-28 2011-08-11 Panasonic Corp 半導体モジュール
US8890285B2 (en) 2010-12-22 2014-11-18 Analog Devices, Inc. Vertically integrated systems
US8890286B2 (en) 2010-12-22 2014-11-18 Analog Devices, Inc. Vertically integrated systems
US8957497B2 (en) 2010-12-22 2015-02-17 Analog Devices, Inc. Vertically integrated systems
US9041150B2 (en) 2010-12-22 2015-05-26 Analog Devices, Inc. Vertically integrated systems
US8853799B2 (en) 2010-12-22 2014-10-07 Analog Devices, Inc. Vertically integrated systems
US8569861B2 (en) 2010-12-22 2013-10-29 Analog Devices, Inc. Vertically integrated systems
US9267915B2 (en) 2010-12-22 2016-02-23 Analog Devices, Inc. Vertically integrated systems
US9513246B2 (en) 2010-12-22 2016-12-06 Analog Devices, Inc. Vertically integrated systems
JP2012164970A (ja) * 2010-12-22 2012-08-30 Analog Devices Inc 垂直集積システム
US9070637B2 (en) 2011-03-17 2015-06-30 Seiko Epson Corporation Device-mounted substrate, infrared light sensor and through electrode forming method
JP2012195514A (ja) * 2011-03-17 2012-10-11 Seiko Epson Corp 素子付き基板、赤外線センサー、および貫通電極形成方法
US10730743B2 (en) 2017-11-06 2020-08-04 Analog Devices Global Unlimited Company Gas sensor packages
JP2019054268A (ja) * 2018-11-15 2019-04-04 大日本印刷株式会社 貫通電極基板の製造方法
CN111683471A (zh) * 2019-03-11 2020-09-18 株式会社村田制作所 多层布线基板
CN111683471B (zh) * 2019-03-11 2023-11-21 株式会社村田制作所 多层布线基板
US11587839B2 (en) 2019-06-27 2023-02-21 Analog Devices, Inc. Device with chemical reaction chamber
JP2020174188A (ja) * 2020-06-25 2020-10-22 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および電子装置
JP7022174B2 (ja) 2020-06-25 2022-02-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および電子装置

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