KR20220070145A - 반도체 패키지 - Google Patents

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KR20220070145A
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KR
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semiconductor substrate
semiconductor
bonding pads
transmission network
power
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KR1020200157108A
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English (en)
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이만호
송은석
김경범
오경석
장언수
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삼성전자주식회사
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Abstract

반도체 패키지가 제공된다. 반도체 패키지는 로직 구조체를 포함하는 제 1 반도체 칩 및 상기 제 1 반도체 칩과 접합된 제 2 반도체 칩을 포함할 수 있다. 상기 제 1 반도체 칩은 제 1 반도체 기판의 제 1 면 상에서 로직 구조체와 연결되는 신호 배선들; 상기 제 1 반도체 기판의 제 2 면 상에 제공된 파워 전송 네트워크; 및 상기 제 1 반도체 기판을 관통하여 상기 파워 전송 네트워크와 상기 로직 구조체를 연결하는 관통 비아들을 포함할 수 있다. 상기 제 2 반도체 칩은 제 2 반도체 기판 상에 집적되며 상기 파워 전송 네트워크와 인접하는 캐패시터층을 포함할 수 있다.

Description

반도체 패키지{semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 동작 특성이 보다 향상된 반도체 패키지를 제공하는 것에 있다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 동작 특성이 보다 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 패키지는 로직 구조체를 포함하는 제 1 반도체 칩 및 상기 제 1 반도체 칩과 접합된 제 2 반도체 칩을 포함할 수 있다. 상기 제 1 반도체 칩은 제 1 반도체 기판의 제 1 면 상에서 로직 구조체와 연결되는 신호 배선들; 상기 제 1 반도체 기판의 제 2 면 상에 제공된 파워 전송 네트워크; 및 상기 제 1 반도체 기판을 관통하여 상기 파워 전송 네트워크와 상기 로직 구조체를 연결하는 관통 비아들을 포함할 수 있다. 상기 제 2 반도체 칩은 제 2 반도체 기판 상에 집적되며 상기 파워 전송 네트워크와 인접하는 캐패시터층을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 패키지는 제 1 및 제 2 반도체 기판들; 상기 제 1 반도체 기판과 상기 제 2 반도체 기판 사이에 제공된 파워 전송 네트워크; 및 상기 파워 전송 네트워크와 상기 제 2 반도체 기판 사이에 제공된 캐패시터층을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 패키지는 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 반도체 기판; 상기 제 1 반도체 기판의 상기 제 1 면 상에 제공되는 활성 패턴들; 상기 활성 패턴들과 연결되는 활성 콘택들; 상기 활성 콘택들 상에 배치되며 상기 활성 콘택들과 연결되는 신호 배선들; 상기 제 1 반도체 기판 내에 제공되며 상기 활성 패턴들과 연결되는 매립 파워 레일들; 상기 제 1 반도체 기판을 관통하여 상기 매립 파워 레일들과 연결되는 관통 비아들; 상기 제 1 반도체 기판의 상기 제 2 면 상에 제공되며, 상기 관통 비아들과 연결된 파워 배선들을 포함하는 파워 전송 네트워크; 상기 파워 전송 네트워크와 연결되는 제 1 본딩 패드들; 제 2 반도체 기판의 전면 상에 형성된 파워 디커플링 캐패시터들을 포함하는 캐패시터층; 및 상기 파워 디커플링 캐패시터들과 연결되는 제 2 본딩 패드들을 포함하되, 상기 제 1 및 제 2 본딩 패드들은 서로 접합될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 패키지는 제 1 반도체 기판 상에 집적된 로직 구조체; 제 2 반도체 기판 상에 제공된 파워 디커플링 캐패시터들을 포함하는 캐패시터층; 및 상기 로직 구조체 및 상기 캐패시터층과 연결되는 파워 전송 네트워크를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 파워 전송 네트워크와 인접하도록 파워 디커플링 캐패시터가 제공될 수 있다. 이에 따라, 반도체 패키지가 고주파수에서 동작할 때 파워 노이즈를 줄일 수 있다. 따라서, 반도체 패키지의 동작 특성이 보다 향상될 수 있다.
또한, 본 발명의 실시예들에 따르면, 파워 디커플링 캐패시터를 포함하는 제 2 반도체 칩을 로직 구조체가 집적된 제 1 반도체 기판의 제 1 면 상에 접합시킨 후, 제 1 반도체 기판의 제 2 면 상에 파워 전송 네트워크를 형성할 수 있다. 이에 따라, 더미 기판을 사용하지 않으면서 제 1 반도체 기판의 제 2 면에 파워 전송 네트워크를 형성할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지의 로직 구조체의 레이아웃을 나타낸다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 4a 및 도 4b는 도 3의 P부분을 확대한 도면들이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 반도체 패키지의 단면도이다.
도 11 내지 도 15는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 17 및 도 18은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 19 내지 도 22는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 1을 참조하면, 실시예들에 따른 반도체 패키지(100)는 로직 구조체(IC)를 포함하는 제 1 반도체 칩(C1) 및 파워 디커플링 캐패시터를 포함하는 제 2 반도체 칩(C2)을 포함할 수 있다.
제 1 반도체 칩(C1)은 제 1 반도체 기판(10), 제 1 반도체 기판(10)의 제 1 면 상에 제공되는 로직 구조체(IC), 제 1 반도체 기판(10)의 제 2 면 상에 제공되며, 관통 비아들(TSV)을 통해 로직 구조체(IC)와 연결되는 파워 전송 네트워크 (PDN; Power Delivery Network 또는 Power Distribution Network), 및 제 1 본딩 패드들(BP1)을 포함할 수 있다. 제 1 본딩 패드들(BP1)은 파워 전송 네트워크(PDN)의 최상부 메탈층에 제공될 수 있다. 제 1 반도체 칩(C1)은 MEMS(Micro Electro Mechanical Systems) 소자, 광전자(optoelectronic) 소자, 중앙 처리 유닛(CPU; Central Processing Unit), 그래픽 처리 유닛(GPU; (Graphic Processing Unit), 모바일 어플리케이션, 또는 DSP(digital signal processor) 등의 프로세서를 포함하는 로직 칩일 수 있다.
제 2 반도체 칩(C2)은 제 2 반도체 기판(20), 제 2 반도체 기판(20) 상에 제공된 캐패시터층(PDC), 및 제 2 본딩 패드들(BP2)을 포함할 수 있다. 제 2 본딩 패드들(BP2)은 캐패시터층(PDC)의 최상부 메탈층에 제공되 수 있다.
반도체 패키지(100)는 제 2 반도체 칩(C2)의 하면에 제공되는 칩 패드들을 포함할 수 있으며, 외부 연결 단자들이 칩 패드들에 부착될 수 있다.
반도체 패키지(100)는 C2C(chip to chip) 구조일 수 있으며, C2C 구조는 제1 웨이퍼 상에 제 1 반도체 칩(C1)을 제작하고, 제 1 웨이퍼와 다른 제 2 웨이퍼 상에 제 2 반도체 칩(C2)을 제작한 후, 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2)을 본딩(bonding) 방식으로 서로 연결하는 것을 의미할 수 있다.
일 예로, 본딩 방식은 제 1 반도체 칩(C1)의 제 1 본딩 패드들(BP1)과 제 2 반도체 칩(C2)의 제 2 본딩 패드들(BP2)을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 제 1 및 제 2 본딩 패드들(BP1, BP2)이 구리(Cu)로 형성된 경우, 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 제 1 및 제 2 본딩 패드들(BP1, BP2)은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
다른 예로, 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2)은 제 1 및 제 2 본딩 패드들(BP1, BP2) 사이에 제공되는 연결 단자들(예를 들어, 도전 범프, 도전 필라 및 솔더볼)을 이용하여 서로 연결될 수도 있다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지의 로직 구조체의 레이아웃을 나타낸다. 도 3은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 도 4a 및 도 4b는 도 3의 P부분을 확대한 도면들이다.
도 2 및 도 3을 참조하면, 제 1 반도체 칩(C1)은 제 1 반도체 기판(10), 로직 구조체(IC), 및 파워 전송 네트워크(PDN)을 포함할 수 있다.
로직 구조체(IC)는 제 1 반도체 기판(10)의 제 1 면(10a) 상에 집적된 로직 소작들 및 로직 소자들과 연결된 신호 배선들(INC1)을 포함할 수 있다. 로직 소자들은 AND, OR, NOR, 인버터(inverter), 또는 래치(latch) 등일 수 있다. 또한, 로직 소자들은 전계 효과 트랜지스터들 및 저항 소자 등을 포함할 수 있다.
제 1 반도체 기판(10)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(Silicon On Insulator) 기판, 또는 GOI(Germanium On Insulator) 기판일 수 있다. 일 예로, 제 1 반도체 기판(10)은 실리콘 기판일 수 있다.
제 1 반도체 기판(10) 내에 매립 파워 레일들(BPR1, BPR2, BPR3)이 제공될 수 있다. 매립 파워 레일들(BPR1, BPR2, BPR3)은 제 1 방향(D1)으로 나란히 연장될 수 있다. 실시예들에서, 매립 파워 레일들(BPR1, BPR2, BPR3)은 제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)을 포함할 수 있다. 제 1 및 제 3 매립 파워 레일들(BPR1, BPR3)은 전원 전압이 인가되는 배선들일 수 있으며, 제 2 매립 파워 레일(BPR2)은 접지 전압이 인가되는 배선들일 수 있다.
제 1 반도체 기판(10)은 제 1 및 제 2 매립 파워 레일들(BPR1, BPR2, BPR3) 사이의 제 1 로직 회로 영역(R1) 및 제 2 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3) 사이의 제 2 로직 회로 영역(R2)을 포함할 수 있다.
제 1 및 제 2 로직 회로 영역들(R1, R2) 각각은 제 1 및 제 2 활성 영역들(NR, PR)을 포함할 수 있다. 일 예로, 제 1 활성 영역(NR) 상에 PMOS 전계 효과 트랜지스터들이 제공될 수 있으며, 제 2 활성 영역(PR) 상에 NMOS 전계 효과 트랜지스터들이 제공될 수 있다. 제 1 반도체 기판(10)은 제 1 및 제 2 활성 영역들(NR, PR)에서 서로 다른 반대의 도전형의 도펀트들을 포함할 수 있다.
복수 개의 제 1 활성 패턴들(AP1)이 제 1 활성 영역(NR)에서 제 1 방향(D1)으로 연장될 수 있으며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다. 복수 개의 제 2 활성 패턴들(AP2)이 제 2 활성 영역(PR)에서 제 1 방향(D1)으로 연장될 수 있으며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다. 제 1 및 제 2 활성 패턴들(AP1, AP2)은 제 1 반도체 기판(10)의 일 부분들일 수 있으며, 제 1 반도체 기판(10)에 형성된 제 1 트렌치들에 의해 정의될 수 있다. 일 예에서, 제 1 활성 패턴들(AP1)이 3개인 것으로 도시하였으나, 본 발명은 이에 제한되지 않으며, 제 1 활성 패턴들(AP1)의 수는 달라질 수 있다. 이는 제 2 활성 패턴들(AP2) 또한 마찬가지일 수 있다.
다른 예에서, 제 1 및 제 2 활성 패턴들(AP1, AP2) 각각은, 서로 이격되어 수직적으로 적층된 채널 패턴들을 포함할 수도 있다. 적층된 채널 패턴들은, 서로 수직적으로 중첩될 수 있다. 채널 패턴들은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
소자 분리막(11)이 제 1 활성 패턴들(AP1) 사이 및 제 2 활성 패턴들(AP2) 사이에 각각 배치될 수 있다. 소자 분리막(11)은 제 1 및 제 2 활성 패턴들(AP1, AP2)을 제 2 방향(D2)으로 서로 분리시킬 수 있다. 제 1 및 제 2 활성 패턴들(AP1, AP2)의 상부 부분들은 소자 분리막(11)에 의해 노출될 수 있다. 다시 말해, 소자 분리막(11)의 상면은 제 1 및 제 2 활성 패턴들(AP1, AP2)의 상면들보다 아래에 위치할 수 있으며, 제 1 및 제 2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(11)의 상면보다 위로 돌출될 수 있다.
게이트 구조체들(GS)이 제 1 및 제 2 활성 영역들(NR, PR)의 제 1 및 제 2 활성 패턴들(AP1, AP2)을 가로질러 제 2 방향(D2)으로 연장될 수 있다. 게이트 구조체들(GS)은 균일한 피치(pitch)로 배열될 수 있다. 다시 말해, 게이트 구조체들(GS)은 실질적으로 동일한 폭을 가질 수 있으며, 제 1 방향(D1)으로 균일한 간격으로 서로 이격될 수 있다.
다른 예로, 제 1 및 제 2 활성 패턴들(AP1, AP2) 각각이 수직적으로 적층된 채널 패턴들을 포함하는 경우, 게이트 구조체들(GS)은 채널 패턴들 각각을 둘러싸는 게이트 전극(미도시)을 포함할 수 있다. 게이트 전극은 채널 패턴들 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 즉, 로직 소자는 게이트 전극이 채널 패턴들을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
계속해서, 도 2 및 도 3을 참조하면, 게이트 구조체들(GS) 양측에서 제 1 및 제 2 활성 패턴들(AP1, AP2)의 상부들에 제 1 및 제 2 활성 콘택들(AC1, AC2)이 제공될 수 있다. 활성 콘택들(AC1, AC2)은 제 1 및 제 2 활성 패턴들(AP1, AP2)과 직접 접촉하거나, 소스/드레인 패턴들(미도시)을 통해 제 1 및 제 2 활성 패턴들(AP1, AP2)과 연결될 수 있다. 여기서, 소스/드레인 패턴들은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다.
실시예들에서, 활성 콘택들(AC1, AC2)은 제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)과 연결되는 제 1 활성 콘택들(AC1) 및 신호 배선들(INC1)과 연결되는 제 2 활성 콘택들(AC2)을 포함할 수 있다.
제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)은 제 1 반도체 기판(10) 내에 부분적으로 매립될 수 있다. 제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)은 소자 분리막(11) 내에 제공될 수 있다. 제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)은 제 1 활성 콘택들(AC1)과 직접 접촉할 수 있다. 제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)의 상면들은 제 1 및 제 2 활성 패턴들(AP1, AP2)의 상면들보다 낮은 레벨에 위치할 수 있다.
매립 신호 배선(BSI)이 제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)과 동일한 레벨에 제공될 수 있다. 칩 패드들(111)를 통해 입력되는 입출력 신호들은 매립 신호 배선(BSI) 및 관통 비아(TSV)를 통해 신호 배선들(INC1)에 전달될 수 있다.
제 1 층간 절연막(13)이 게이트 구조체들(GS) 사이 및 활성 콘택들(AC1, AC2) 사이를 채울 수 있다. 제 1 층간 절연막(13)은 제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3) 및 매립 신호 배선(BSI)을 덮을 수 있다.
제 2 층간 절연막(15)이 제 1 층간 절연막(13) 상에 배치될 수 있다. 제 2 층간 절연막(15) 상에 로직 소자들과 전기적으로 연결되는 신호 배선들(INC1)이 제공될 수 있다. 신호 배선들(INC1)은 콘택 플러그들을 통해 게이트 구조체들(GS) 또는 제 2 활성 콘택들(AC2)과 전기적으로 연결될 수 있다. 신호 배선들(INC1)은 금속간 절연막들(IMD1)을 개재하여 적층된 복수의 금속 배선들을 포함할 수 있다.
제 1 반도체 기판(10)의 제 2 면(10b) 상에 표면 절연막(120)이 배치될 수 있으며, 관통 비아들(TSV)이 표면 절연막(120) 및 제 1 반도체 기판(10)을 관통하여 제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3) 및 매립 신호 배선(BSI)에 접속될 수 있다. 관통 비아들(TSV)은 약 50nm 내지 150nm의 직경을 가질 수 있다. 관통 비아들(TSV)은 약 300nm 내지 1㎛의 수직적 길이를 가질 수 있다. 도시하지는 않았으나, 관통 비아들(TSV)의 측벽들과 제 1 반도체 기판(10) 사이에 절연막(미도시)이 개재될 수 있다. 관통 비아들(TSV)은 금속 물질, 예를 들어, W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB를 포함할 수 있다.
제 1 반도체 기판(10)의 제 2 면(10b) 상에 파워 전송 네트워크(PDN)가 제공될 수 있다. 파워 전송 네트워크(PDN)는 금속간 절연막들(IMD2)을 개재하여 적층된 복수의 파워 배선들(INC2)을 포함할 수 있다. 파워 배선들(INC2)은 전원 전압 또는 접지 전압을 전달하는 배선들일 수 있다. 파워 배선들(INC2)은 제 1 반도체 기판(10)을 관통하는 관통 비아들(TSV)을 통해 제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)과 전기적으로 연결될 수 있다. 파워 배선들(INC2)은 금속 물질로 이루어질 수 있다. 파워 전송 네트워크(PDN)의 최상층 금속층에 제 1 본딩 패드들(BP1)이 제공될 수 있다. 제 1 본딩 패드들(BP1)은 파워 배선들(INC2)과 전기적으로 연결될 수 있다. 제 1 본딩 패드들(BP1)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
제 2 반도체 칩(C2)은 제 2 반도체 기판(20) 상에 집적된 캐패시터층(PDC)을 포함할 수 있다.
제 2 반도체 기판(20)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 제 2 반도체 기판(20)은 실리콘 기판일 수 있다.
실시예들에 따르면, 제 2 반도체 기판(20)의 전면 상에 캐패시터층(PDC)이 제공될 수 있으며, 제 2 반도체 기판(20)의 후면 상에 칩 패드들(111)이 제공될 수 있다. 칩 패드들(111)에 외부 연결 단자들이 부착될 수 있다. 칩 패드들(111)은 금속, 예를 들어, 구리(Cu), 니켈(Ni), 코발트(Co), 텅스텐(W), 티타늄(Ti), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
캐패시터층(PDC)은 하부 및 상부 배선들(INCa, INCb), 및 파워 디커플링 캐패시터들(CAP)을 포함할 수 있다. 하부 및 상부 배선들(INCa, INCb)은 금속 물질 예를 들어, 구리, 텅스텐, 및/또는 티타늄을 포함할 수 있다.
파워 디커플링 캐패시터들(CAP)은 행들 및 열들을 따라 배열되어 어레이를 구성할 수 있다. 파워 디커플링 캐패시터들(CAP)은 병렬 연결된 복수의 캐패시터들을 포함할 수 있다.
상세하게, 도 4a를 참조하면, 파워 디커플링 캐패시터(CAP)는 하부 전극 패드(BCP)와 상부 전극 패드(TCP) 사이의 복수의 하부 전극들(BE), 캐패시터 유전막(DIL), 및 상부 전극(TE)을 포함할 수 있다.
하부 전극들(BE)은 도 4a에 도시된 바와 같이, 기둥(pillar) 형태를 가질 수 있다. 하부 전극들(BE)의 상면들은 실질적으로 공면(coplanar)을 이룰수 있다. 하부 전극들(BE)은 균일한 상부 폭을 가질 수 있다.
하부 전극들(BE)은 하부 전극 패드(BCP) 상에서 지그재그(zigzag) 또는 벌집(honeycomb) 형태로 배열될 수 있다. 하부 전극들(BE)을 지그재그 또는 벌집 형태로 배열함으로써, 하부 전극들(BE)의 직경을 증가시키는데 유리할 수 있으며, 하부 전극들(BE)의 집적도를 향상시킬 수 있다. 다른 예로, 하부 전극들(BE)은 서로 교차하는 제 1 방향 및 제 2 방향을 따라 일정 간격 이격되어 매트릭스 형태로 배열될 수도 있다.
하부 전극들(BE)은 하부 전극 패드(BCP)에 전기적으로 공통 연결될 수 있으며, 하부 전극 패드(BCP)는 콘택 플러그들을 통해 하부 배선들(INCa)과 연결될 수 있다. 하부 배선들(INCa)은 제 2 반도체 기판(20) 상에 절연막(25)을 개재하여 배치될 수 있다.
캐패시터 유전막(DIL)은 하부 전극들(BE)의 외벽들을 균일한 두께로 덮을 수 있다. 캐패시터 유전막(DIL)은 하부 전극들(BE) 사이의 하부 전극 패드(BCP)를 덮을 수 있다.
상부 전극(TE)은 캐패시터 유전막(DIL) 상에서 복수 개의 하부 전극들(BE)을 컨포말하게 덮을 수 있다. 이와 달리, 상부 전극(TE)은 캐패시터 유전막(DIL) 상에서 하부 전극들(BE) 사이를 채울 수도 있다.
하부 전극들(BE) 및 상부 전극(TE)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막 및/또는 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막을 포함할 수 있다.
캐패시터 유전막(DIL)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합을 포함할 수 있다.
상부 전극(TE) 상에 상부 전극 패드(TCP)가 배치될 수 있다. 상부 전극 패드(TCP)는 층간 절연막(ILD) 상에서 상부 전극(TE)의 일부분들과 직접 접촉할 수 있다. 상부 전극 패드(TCP)는 상부 전극(TE)과 다른 도전 물질 또는 불순물이 도핑된 반도체 물질을 포함할 수 있다. 상부 전극 패드(TCP)는, 예를 들어, 불순물이 도핑된 폴리실리콘이나 실리콘 게르마늄, 및/또는 텅스텐, 구리, 알루미늄, 티타늄 및 탄탈륨과 같은 금속을 포함할 수 있다.
다른 예로, 도 4b를 참조하면, 파워 디커플링 캐패시터(CAP)의 하부 전극들(BE) 각각은 바닥부 및 바닥부로부터 수직적으로 연장되어 빈 공간을 정의하는 측벽부를 갖는 실린더(cylinder) 형태를 가질 수 있다. 하부 전극들(BE) 각각은 몰드 절연막(ML)의 오프닝들의 내벽을 컨포말하게 덮는 컵(cup) 형상을 가질 수 있다. 몰드 절연막(ML) 상에 복수 개의 하부 전극들(BE)을 컨포말하게 덮는 캐패시터 유전막(DIL) 및 상부 전극(TE)이 차례로 배치될 수 있다. 캐패시터 유전막(DIL)은 복수 개의 하부 전극들(BE)의 내벽을 덮도록 균일한 두께로 형성될 수 있다. 상부 전극(TE)은 캐패시터 유전막(DIL) 상에서 복수 개의 하부 전극들(BE)을 덮을 수 있다. 나아가, 상부 전극(TE)은 캐패시터 유전막(DIL)의 표면을 균일한 두께로 덮을 수 있다. 일 예로, 상부 전극(TE)은 몰드 절연막(ML)의 오프닝들 내에 갭 영역을 정의할 수 있다.
다시 도 3을 참조하면, 파워 디커플링 캐패시터들(CAP)은 하부 및 상부 배선들(INCa, INCb)을 통해 칩 패드들(111) 및 제 2 본딩 패드들(BP2)과 전기적으로 연결될 수 있다.
제 2 본딩 패드들(BP2)은 캐패시터층(PDC)의 최상부 메탈층에 제공될 수 있다. 제 2 본딩 패드들(BP2)은 제 1 반도체 칩(C1)의 제 1 본딩 패드들(BP1)과 직접 본딩될 수 있다. 또한, 캐패시터층(PDC)의 절연막(IMD3) 표면과 파워 전송 네트워크(PDN)의 절연막(IMD2) 표면이 직접 본딩될 수 있다. 즉, 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2)은 하이브리드 본딩(hybrid bonding)을 통해 접합될 수 있다. 하이브리드 본딩이란 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미한다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도들이다.
도 5a에 도시된 실시예에 따르면, 반도체 패키지(100)는 제 1 및 제 2 반도체 칩들(C1, C2), 이들 사이의 연결 단자들(30), 및 몰딩막(50)을 포함할 수 있다. 제 1 및 제 2 반도체 칩들(C1, C2)은 도 3을 참조하여 설명한 제 1 및 제 2 반도체 칩들(C1, C2)과 실질적으로 동일한 기술적 특징들을 포함할 수 있으며, 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
제 1 반도체 칩(C1)의 제 1 본딩 패드들(BP1)과 제 2 반도체 칩(C2)의 제 2 본딩 패드들(BP2) 사이에 연결 단자들(150)이 부착될 수 있다. 제 1 반도체 칩(C1)과 제 2 반도체 칩(C2) 사이에 언더필막(35)이 채워질 수 있으며, 언더필막(35)은 연결 단자들(30) 사이를 채울 수 있다.
언더필막(35)은 예를 들면 열경화성 수지 또는 광경화성 수지를 포함할 수 있다. 언더필막(35)은 무기 필러 또는 유기 필러를 더 포함할 수 있다. 다른 예에서, 언더필막(35)은 생략될 수도 있으며, 제 1 및 제 2 반도체 칩들(C1, C2) 사이에 몰딩막(50)이 채워질 수도 있다.
몰딩막(50)이 제 1 반도체 칩(C1)의 파워 전송 네트워크(PDN) 상에서 제 2 반도체 칩(C2)을 덮을 수 있다. 몰딩막(50)의 측벽은 제 1 반도체 칩(C1)의 측벽에 정렬될 수 있다. 몰딩막의 상면은 제 2 반도체 기판(20)의 후면과 실질적으로 공면을 이룰 수 있다. 몰딩막(50)은 절연성 폴리머, 예를 들어, 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다. 언더필막(35)이 생략되는 경우, 제 1 및 제 2 반도체 칩들(C1, C2) 사이에 몰딩막(50)이 채워질 수도 있다.
도 5b에 도시된 실시예에 따르면, 반도체 패키지(100)는 서로 접합된 제 1 및 제 2 반도체 칩들(C1, C2)을 포함할 수 있으며, 제 1 반도체 칩(C1)은 도 3을 참조하여 설명한 바와 같이, 제 1 반도체 기판(10), 로직 구조체(IC), 및 파워 전송 네트워크(PDN)을 포함할 수 있다.
제 2 반도체 칩(C2)은 제 2 반도체 기판(20) 상에 집적된 캐패시터층(PDC)을 포함할 수 있다. 실시예들에서, 캐패시터층(PDC)은 하부 및 상부 배선들(INCa, INCb), MIM(Metal-Insulator-Metal) 캐패시터들(CAP)을 포함할 수 있다.
상세하게, MIM 캐패시터들(CAP)은 하부 전극(BE), 상부 전극(TE), 및 이들 사이의 캐패시터 유전막(DIL)을 포함할 수 있다. 하부 전극(BE), 캐패시터 유전막(DIL), 및 상부 전극(TE)은 제 2 반도체 기판(20)의 상면과 나란하게 배치될 수 있다.
하부 전극(BE)은 콘택 플러그들을 통해 하부 배선들과 연결될 수 있다. 하부 전극(BE)은 절연막 상에 금속막을 증착한 후 패터닝하여 형성될 수 있다.
캐패시터 유전막(DIL) 및 상부 전극(TE)은 하부 전극(BE) 상에 차례로 적층될 수 있다. 상부 전극(TE)은 콘택 플러그들을 통해 상부 배선들과 연결될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 단면도이다. 도 7은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 설명의 간략함을 위해, 앞서 도 1 내지 도 5를 참조하여 설명된 실시예들과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 6 및 도 7을 참조하면, 실시예들에 따른 반도체 패키지(100)는 서로 본딩된 제 1 및 제 2 반도체 칩들(C1, C2)을 포함할 수 있으며, 제 1 반도체 칩(C1)은 로직 구조체(IC)를 포함하고, 제 2 반도체 칩(C2)은 캐패시터층(PDC) 및 파워 전송 네트워크(PDN)를 포함할 수 있다.
제 1 반도체 칩(C1)은 제 1 반도체 기판(10), 제 1 반도체 기판(10)의 제 1 면 상에 제공되는 로직 구조체(IC), 제 1 반도체 기판(10)을 관통하여 로직 구조체(IC)와 연결되는 관통 비아들(TSV), 및 제 1 반도체 기판(10)의 제 2 면 상에 제공되는 제 1 본딩 패드들(BP1)을 포함할 수 있다. 제 1 본딩 패드들(BP1) 사이에 절연성 물질을 포함하는 폴리머막이 제공될 수도 있다.
제 1 반도체 기판(10)의 제 2 면 상에 표면 절연막(120)이 배치될 수 있으며, 관통 비아들(TSV)이 표면 절연막(120) 및 제 1 반도체 기판(10)을 관통하여 제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3) 및 매립 신호 배선(BSI)에 연결될 수 있다.
제 2 반도체 칩(C2)은 제 2 반도체 기판(20), 제 2 반도체 기판(20) 상에 제공된 캐패시터층(PDC), 캐패시터층(PDC) 상의 파워 전송 네트워크(PDN), 및 제 2 본딩 패드들(BP2)을 포함할 수 있다. 제 2 본딩 패드들(BP2)은 파워 전송 네트워크(PDN)의 최상부 메탈층에 제공될 수 있다.
캐패시터층(PDC)은, 앞서 설명한 것처럼, 하부 및 상부 배선들(ICNa, ICNb), 및 파워 디커플링 캐패시터들(CAP)을 포함할 수 있다.
파워 전송 네트워크(PDN)는 금속간 절연막들을 개재하여 적층된 복수의 파워 배선들(INC2)을 포함할 수 있다. 파워 배선들(INC2)은 콘택 플러그들을 통해 캐패시터층(PDC)의 하부 및 상부 배선들(INCa, INCb), 및 파워 디커플링 캐패시터들(CAP)과 전기적으로 연결될 수 있다. 파워 전송 네트워크(PDN)는 제 1 및 제 2 본딩 패드들(BP1, BP2)을 통해 제 1 반도체 칩(C1)의 제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)과 전기적으로 연결될 수 있다.
반도체 패키지(100)는 제 2 반도체 칩(C2)의 하면에 제공되는 칩 패드들(111)을 포함할 수 있으며, 연결 단자들(150)이 칩 패드들(111)에 부착될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 단면도이다. 도 9는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 8 및 도 9를 참조하면, 제 1 반도체 칩(C1)은 제 1 반도체 기판(10), 로직 구조체(IC), 및 파워 전송 네트워크(PDN)을 포함할 수 있으며, 제 2 반도체 칩(C2)은 제 2 반도체 기판(20) 및 캐패시터층(PDC)을 포함할 수 있다. 제 1 반도체 칩(C1)은 로직 구조체(IC)의 최상부 메탈층에 제공되는 제 1 본딩 패드들(BP1)을 포함할 수 있으며, 제 2 반도체 칩(C2)은 캐패시터층(PDC)의 최상부 메탈층에 제공되는 제 2 본딩 패드들(BP2)을 포함할 수 있다. 제 1 및 제 2 반도체 칩들(C1, C2)의 제 1 및 제 2 본딩 패드들(BP1, BP2)이 서로 본딩될 수 있다.
또한, 반도체 패키지(100)의 제 1 반도체 칩(C1)은 칩 패드들(111)을 포함할 수 있으며, 칩 패드들(111)은 파워 전송 네트워크(PDN)의 최상부 메탈층에 제공될 수 있다.
제 1 반도체 칩(C1)의 파워 전송 네트워크(PDN)는 제 1 반도체 기판(10)의 제 2 면 상에 제공될 수 있으며, 관통 비아들(TSV)을 통해 제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)과 전기적으로 연결될 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 반도체 패키지 모듈의 단면도이다.
도 10을 참조하면, 반도체 패키지 모듈(1000)은 제 1 반도체 패키지(100), 제 2 반도체 패키지들(200), 재배선 기판(300), 패키지 기판(500), 및 방열 구조체(600)를 포함할 수 있다. 제 1 및 제 2 반도체 패키지들(100, 200)은 재배선 기판(300)의 상면에 배치될 수 있다.
제 1 반도체 패키지(100)은 앞서 설명한 본 발명의 실시예들에 따른 반도체 패키지(100)일 수 있다. 즉, 제 1 반도체 패키지(100)은 서로 본딩된 제 1 및 제 2 반도체 칩들(C1, C2)을 포함할 수 있으며, 제 1 반도체 칩(C1)은 로직 구조체(IC)를 포함하고, 제 2 반도체 칩(C2)은 캐패시터층(PDC)를 포함할 수 있다.
제 2 반도체 패키지들(200)은 제 1 반도체 패키지(100)과 이격되어 재배선 기판(300) 상에 배치될 수 있다. 제 2 반도체 패키지들(200) 각각은 수직적으로 적층된 복수 개의 메모리 칩들(210)을 포함할 수 있다. 복수 개의 메모리 칩들(210)은 상하부 칩 패드들(221, 223), 칩 관통 비아들(223) 및 연결 범프들(230)을 통해 전기적으로 연결될 수 있다. 메모리 칩들(210)은 그 측벽들이 정렬되도록 재배선 기판(300) 상에 적층될 수 있다. 메모리 칩들(210) 사이에 각각 접착막이 제공될 수 있다. 접착막은 예를 들어, 절연성 물질을 포함하는 폴리머 테이프일 수 있다. 접착막은 연결 범프들(230) 사이에 개재되어, 연결 범프들(230) 간에 전기적 쇼트의 발생을 방지할 수 있다.
제 1 및 제 2 반도체 패키지들(100, 200)은 제 1 연결 단자들(150)을 통해 재배선 기판(300)과 연결될 수 있다. 제 1 연결 단자들(150)이 제 1 및 제 2 반도체 패키지들(100, 200)의 하부 칩 패드들(111, 221)에 부착될 수 있다. 제 1 연결 단자들(150)은 솔더볼, 도전 범프, 및 도전 필라 중 적어도 하나일 수 있다. 제 1 연결 단자들(150)은 구리, 주석 및 납 중 적어도 하나를 포함할 수 있다. 제 1 연결 단자들(150)은 예를 들어, 약 30㎛의 내지 70㎛의 두께를 가질 수 있다.
몰딩막(400)이 재배선 기판(300) 상에서 제 1 및 제 2 반도체 패키지들(100, 200)을 덮을 수 있다. 몰딩막(400)의 측벽은 재배선 기판(300)의 측벽에 정렬될 수 있다. 몰딩막(400)의 상면은 제 1 및 제 2 반도체 패키지들(100, 200)의 상면들과 실질적으로 공면을 이룰 수 있다. 몰딩막(400)은 절연성 폴리머, 예를 들어, 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
제 1 반도체 패키지(100)과 재배선 기판(300) 사이, 그리고, 제 2 반도체 패키지들(200)과 재배선 기판(300) 사이에 제 1 언더필막이 개재될 수 있다. 제 1 언더필막은 제 1 연결 단자들(150) 사이를 채울 수 있다. 제 1 언더필막은 예를 들면 열경화성 수지 또는 광경화성 수지를 포함할 수 있다. 제 1 언더필막은 무기 필러 또는 유기 필러를 더 포함할 수 있다. 다른 예에서, 제 1 언더필막은 생략될 수도 있으며, 제 1 및 제 2 반도체 패키지들(100, 200)의 하면들과 재배선 기판(300) 사이에 몰딩막(400)이 채워질 수도 있다.
재배선 기판(300)은 패키지 기판(500) 상에 배치될 수 있으며, 제 2 연결 단자들(350)을 통해 패키지 기판(500)과 연결될 수 있다. 재배선 기판(300)은 차례로 적층된 복수 개의 절연층들 및 각 절연층 내의 재배선 패턴들을 포함할 수 있다. 서로 다른 절연층들 내의 재배선 패턴은 비아 부분들을 통해 서로 전기적으로 연결될 수 있다.
재배선 기판(300)의 하부 패드들에 제 2 연결 단자들(350)이 부착될 수 있다. 제 2 연결 단자들(350)은 주석, 납, 구리 등으로 형성된 솔더 볼일 수 있다. 제 2 연결 단자들(350)은 약 40㎛ 내지 80㎛의 두께를 가질 수 있다.
패키지 기판(500)은 예를 들어, 인쇄회로기판, 플렉서블 기판, 테이프 기판 등일 수 있다. 일 예로, 패키지 기판(500)은 그 내부에 내부 배선들(521)이 형성된 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합일 수 있다.
패키지 기판(500)은 서로 대향하는 상면과 하면을 가지며, 상부 접속 패드들(511), 외부 접속 패드들(513), 및 내부 배선들(521)을 포함한다. 상부 접속 패드들(511)은 패키지 기판(500)의 상면에 배열될 수 있으며, 외부 접속 패드들(513)은 패키지 기판(500)의 하면에 배열될 수 있다. 상부 접속 패드들(511)은 내부 배선들(521)을 통해 외부 접속 패드들(513)과 전기적으로 연결될 수 있다. 외부 접속 단자들(550)이 외부 접속 패드들(513)에 부착될 수 있다. 외부 접속 단자들(550)로서 볼 그리드 어레이(ball grid array; BGA)가 제공될 수 있다.
방열 구조체(600)는 열전도성 물질을 포함할 수 있다. 상기 열전도성 물질은 금속(예를 들어, 구리 및/또는 알루미늄 등) 또는 탄소 함유 물질(예를 들어, 그래핀, 그라파이트, 및/또는 탄소 나노튜브 등)을 포함할 수 있다. 방열 구조체(600)는 비교적 높은 열전도율을 가질 수 있다. 일 예로, 단일 금속층 또는 적층된 복수의 금속층들이 방열 구조체(600)로 사용될 수 있다. 다른 예로, 방열 구조체(600)는 히트 싱크(heat sink) 또는 히트파이프(heatpipe)를 포함할 수 있다. 또 다른 예로, 방열 구조체(600)는 수냉(water cooling) 방식을 이용할 수 있다.
열전도층(650)이 제 1 및 제 2 반도체 패키지들(100, 200)과 방열 구조체(600) 사이에 개재될 수 있다. 열전도층(650)은 반도체 패키지의 상면(300a) 및 방열 구조체(600)의 하면과 접촉할 수 있다. 열전도층(650)은 열 인터페이스 물질(Thermal interface material, TIM)을 포함할 수 있다. 열 인터페이스 물질은 예를 들어, 폴리머 및 열전도성 입자들을 포함할 수 있다. 열전도성 입자들은 폴리머 내에 분산될 수 있다. 반도체 패키지 동작 시, 반도체 패키지에서 발생한 열은 열전도층(650)을 통해 방열 구조체(600)로 전달될 수 있다.
도 11 내지 도 15는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 11을 참조하면, 제 1 반도체 기판(10)이 제공될 수 있다. 제 1 반도체 기판(10)은, 예를 들어, 실리콘 기판일 수 있다. 제 1 반도체 기판(10)은 칩 영역들(CR) 및 칩 영역들(CR) 사이의 스크라이브 라인 영역을 포함할 수 있다. 제 1 반도체 기판(10)은 제 1 면(10a) 및 제 1 면(10a)에 대향하는 제 2 면(10b)을 가질 수 있다.
각각의 칩 영역들(CR)에서, 제 1 반도체 기판(10)의 제 1 면(10a)에 제 1 및 제 2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제 1 및 제 2 활성 패턴들(AP1, AP2)은, 앞서 도 2를 참조하여 설명한 바와 같이, 제 1 방향(D1)으로 나란히 연장되는 라인 형태를 가질 수 있다. 제 1 및 제 2 활성 패턴들(AP1, AP2)은 제 1 반도체 기판(10)을 패터닝하여 트렌치들을 형성함으로써 형성될 수 있다. 제 1 및 제 2 활성 패턴들(AP1, AP2)은 제 1 반도체 기판(10)의 일 부분들일 수 있으며, 제 1 반도체 기판(10)에 형성된 트렌치들에 의해 정의될 수 있다.
제 1 및 제 2 활성 패턴들(AP1, AP2) 사이에 소자 분리막(11)이 형성될 수 있다. 소자 분리막(11)의 상면은 제 1 및 제 2 활성 패턴들(AP1, AP2)의 상면보다 아래에 위치하여 제 1 및 제 2 활성 패턴들(AP1, AP2)의 상부 부분들이 노출될 수 있다.
제 1 및 제 2 활성 패턴들(AP1, AP2)을 형성하기 전 또는 후에, 제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)과 매립 신호 배선(BSI)이 형성될 수 있다. 제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)과 매립 신호 배선(BSI)은 금속 물질, 예를 들어, 텅스텐, 알루미늄, 티타늄 탄탈륨, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물을 포함할 수 있다.
제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)과 매립 신호 배선(BSI)은 소자 분리막(11) 및 제 1 반도체 기판(10)을 패터닝하여 트렌치들을 형성하고, 트렌치들 내에 금속막을 채운 후, 금속막을 리세스하여 형성될 수 있다.
제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)의 상면들 및 매립 신호 배선(BSI)의 상면은 제 1 및 제 2 활성 패턴들(AP1, AP2)의 상면들보다 낮은 레벨에 위치할 수 있다. 제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)의 하면들 및 매립 신호 배선(BSI)의 하면은 소자 분리막(11)의 바닥면보다 낮은 레벨에 위치할 수 있다.
제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)과 매립 신호 배선(BSI)을 형성한 후, 게이트 구조체들(도 2의 GS) 및 활성 콘택들(AC1, AC2)이 형성될 수 있다. 활성 콘택들(AC1, AC2)은 제 1 층간 절연막(13)을 관통하여 제 1 또는 제 2 활성 패턴들(AP2)과 접촉할 수 있다. 활성 콘택들(AC1, AC2) 각각은 배리어 금속막 및 금속막을 포함할 수 있다. 활성 콘택들(AC1, AC2)의 상면들은 제 1 층간 절연막(13)의 상면과 실질적으로 공면을 이룰 수 있다.
제 1 층간 절연막(13) 상에 활성 콘택들(AC1, AC2)의 상면들을 덮는 제 2 층간 절연막(15)이 형성될 수 있다.
도 12를 참조하면, 제 2 층간 절연막(15) 상에 금속간 절연막을 개재하여 신호 배선들(INC1)이 적층될 수 있다. 수직으로 적층된 신호 배선들(INC1)은 콘택 플러그들을 통해 전기적으로 연결될 수 있다.
도 13을 참조하면, 제 1 반도체 기판(10)의 두께를 감소시키는 박막화 공정이 수행될 수 있다. 박막화 공정은 제 1 반도체 기판(10)의 제 2 면(10b)을 그라인딩(grinding) 또는 연마(polishing)하는 것 및 이방성 및 등방성 식각하는 것을 포함한다.
제 1 반도체 기판(10)을 박막화하기 위해 로직 구조체(IC)의 최상층 절연막 상에 접착막(110)을 이용하여 더미 기판(DMY)이 부착될 수 있다. 더미 기판(DMY)을 부착한 후, 제 1 반도체 기판(10)의 상하가 반전될 수 있다. 그라인딩(grinding) 또는 연마(polishing) 공정에 의해 제 1 반도체 기판(10)의 일부가 제거될 수 있으며, 이어서, 이방성 또는 등방성 식각 공정을 수행하여 잔류하는 제 1 반도체 기판(10)의 표면 결함들이 제거될 수 있다.
제 1 반도체 기판(10)의 제 2 면(10b) 상에 표면 절연막(120)을 형성한 후, 제 1 반도체 기판(10)의 제 2 면(10b)을 패터닝하여 제 1, 제 2, 제 3 매립 파워 레일들(BPR1, BPR2, BPR3) 및 매립 신호 배선(BSI)을 노출시키는 관통 홀들이 형성될 수 있다. 관통 홀들의 수직적 길이는 약 1㎛이하 일 수 있다. 이어서 관통 홀들 내에 금속 물질을 매립한 후, 표면 절연막(120)이 노출되도록 금속 물질을 평탄화함으로써 관통 비아들(TSV)이 형성될 수 있다.
도 14를 참조하면, 표면 절연막(120) 상에 파워 전송 네트워크(PDN)가 형성될 수 있다. 파워 전송 네트워크(PDN)는 금속간 절연막을 개재하여 파워 배선들(INC2)을 형성하는 것을 포함할 수 있다. 또한, 파워 전송 네트워크(PDN)의 최상부 금속층에 제 1 본딩 패드들(BP1)이 형성될 수 있다. 제 1 본딩 패드들(BP1)은 파워 배선들(INC2)과 전기적으로 연결될 수 있다.
도 15를 참조하면, 캐패시터층(PDC)을 포함하는 제 2 반도체 기판(20)이 파워 전송 네트워크(PDN) 상에 제공될 수 있다.
제 2 반도체 기판(20)은, 예를 들어, 실리콘 기판일 수 있다. 제 2 반도체 기판(20)은 칩 영역들(CR) 및 칩 영역들(CR) 사이의 스크라이브 라인 영역을 포함할 수 있다.
제 2 반도체 기판(20)의 칩 영역들(CR) 각각에 파워 디커플링 캐패시터들(CAP)이 형성될 수 있다. 캐패시터층(PDC)의 최상부 메탈층에 제 2 본딩 패드들(BP2)을 포함할 수 있다.
제 1 반도체 기판(10)의 칩 영역들(CR)과 제 2 반도체 기판(20)의 칩 영역들(CR)이 수직으로 중첩되도록 제 1 반도체 기판(10) 상에 제 2 반도체 기판(20)이 정렬될 수 있다.
제 1 본딩 패드들(BP1)과 제 2 본딩 패드들(BP2)은 서로 대응되도록 배치되어 서로 직접 접합될 수 있다. 제 1 및 제 2 본딩 패드들(BP1, BP2)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있으며, 예를 들어, 제 1 및 제 2 본딩 패드들(BP1, BP2)이 구리 (Cu)로 이루어진 경우, 구리(Cu)-구리(Cu) 본딩에 의해 물리적 및 전기적으로 연결될 수 있다. 또한, 캐패시터층(PDC)의 절연막 표면과 파워 전송 네트워트의 절연막 표면이 유전체-유전체 본딩에 의해 접합될 수 있다.
제 1 및 제 2 본딩 패드들(BP1, BP2) 간의 접합을 위하여, 제 2 반도체 기판(20)에 압력 및 열이 가해질 수 있다. 가해진 압력은 예를 들어, 약 30MPa 미만의 압력을 포함할 수 있고, 가해진 열은 약 100℃ 내지 500℃의 온도에서의 어닐링(annealing) 프로세스를 포함할 수 있다. 대안적으로, 다른 양의 압력 및 열이 하이브리드 본딩 프로세스를 위해 이용될 수 있다.
제 1 및 제 2 본딩 패드들(BP1, BP2)을 서로 접합시킨 후, 스크라이브 영역을 따라 컷팅 공정을 수행하여 제 1 및 제 2 반도체 기판들(10, 20)의 칩 영역들(CR)이 개별적으로 분리되어 도 3을 참조하여 설명한 반도체 패키지(100)가 형성될 수 있다. 여기서, 컷팅 공정시 쏘잉 블레이드 또는 레이저(laser)가 이용될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 16을 참조하면, 도 12 내지 도 14를 참조하여 설명한 것처럼, 로직 구조체(IC) 및 파워 전송 네트워크(PDN)가 형성된 제 1 반도체 기판(10)이 제공될 수 있다.
복수의 제 2 반도체 칩들(C2)이 제 1 반도체 기판(10)의 칩 영역들(CR) 상에 각각 제공될 수 있다. 제 2 반도체 칩들(C2) 각각은 앞서 설명한 것처럼, 제 2 반도체 기판(20) 및 제 2 반도체 기판(20) 상의 캐패시터층(PDC)을 포함할 수 있으며, 캐패시터층(PDC)의 최상부 메탈층에 제 2 본딩 패드들(BP2)이 배치될 수 있다.
제 2 반도체 칩들(C2)은 제 2 본딩 패드들(BP2)이 제 1 반도체 기판(10) 상의 제 1 본딩 패드들(BP1)과 마주보도록 제공될 수 있다. 제 1 및 제 2 본딩 패드들(BP1, BP2)은 연결 단자들(30)을 통해 서로 접합될 수 있다.
이어서, 파워 전송 네트워크(PDN)와 캐패시터층(PDC) 사이에 언더필막(35)이 채워질 수 있으며, 파워 전송 네트워크(PDN)의 절연막 상에 몰딩막(도 5의 50 참조)이 형성될 수 있다.
몰딩막(도 5의 50 참조)은 제 2 반도체 칩들(C2)을 덮도록 두껍게 형성한 후, 제 2 반도체 기판(20)의 표면들이 노출되도록 그라인딩 공정이 수행될 수 있다.
몰딩막을 형성한 후, 스크라이브 라인 영역을 따라 컷팅 공정을 수행함으로써, 도 5를 참조하여 설명한 반도체 패키지(100)가 형성될 수 있다.
도 17 및 도 18은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 17을 참조하면, 앞서 도 11 내지 도 13을 참조하여 설명한 것처럼, 제 1 반도체 기판(10)의 제 1 면(10a) 상에 로직 구조체(IC)가 형성될 수 있으며, 제 1 반도체 기판(10)을 관통하여 제 1, 제 2, 및 제 3 매립 파워 레일들(BPR1, BPR2, BPR3)과 연결되는 관통 비아들(TSV)이 형성될 수 있다.
관통 비아들(TSV)을 형성한 후, 제 1 반도체 기판(10)의 제 2 면(10b) 상에 제 1 본딩 패드들(BP1)이 형성될 수 있다. 제 1 본딩 패드들(BP1) 중 일부들은 관통 비아들(TSV)과 연결될 수 있다.
도 18을 참조하면, 캐패시터층(PDC) 및 파워 전송 네트워크(PDN)가 형성된 제 2 반도체 기판(20)이 제 1 반도체 기판(10) 상에 제공될 수 있다.
제 2 반도체 기판(20)의 전면 상에 파워 디커플링 캐패시터들(CAP)이 집적된 캐패시터층(PDC)이 형성될 수 있으며, 캐패시터층(PDC) 상에 파워 디커플링 캐패시터들(CAP)과 전기적으로 연결되는 파워 배선들(INC2)을 포함하는 파워 전송 네트워크(PDN)가 형성될 수 있다. 파워 전송 네트워크(PDN)는 최상부 메탈층에 제 2 본딩 패드들(BP2)을 가질 수 있다.
이어서, 제 1 반도체 기판(10)의 제 1 본딩 패드들(BP1)과 제 2 반도체 기판(20)의 제 2 본딩 패드들(BP2)이 직접 접촉되도록 제 1 반도체 기판(10)과 제 2 반도체 기판(20)을 접합시킬 수 있다. 이에 따라, 파워 배선들(INC2)은 제 1 및 제 2 본딩 패드들(BP1, BP2) 및 관통 비아들(TSV)을 통해 매립 파워 레일들(BPR1, BPR2, BPR3)과 전기적으로 연결될 수 있다.
제 1 및 제 2 본딩 패드들(BP1, BP2)을 서로 접합시킨 후, 스크라이브 영역을 따라 컷팅 공정을 수행함으로써, 제 1 및 제 2 반도체 기판(20)들의 칩 영역들(CR)이 개별적으로 분리되어 도 6 및 도 7을 참조하여 설명한 반도체 패키지(100)가 형성될 수 있다.
도 19 내지 도 22는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 19를 참조하면, 제 1 반도체 기판(10)의 제 1 면(10a) 상에 도 10 및 도 11을 참조하여 설명한 바와 같이, 로직 구조체(IC)가 형성될 수 있다.
제 1 반도체 기판(10)의 제 1 면(10a) 상에 신호 배선들(INC1)이 형성될 수 있으며, 신호 배선들(INC1) 중 최상부 메탈층에 제 1 본딩 패드들(BP1)이 형성될 수 있다.
도 20을 참조하면, 캐패시터층(PDC)을 포함하는 제 2 반도체 기판(20)이 제 1 반도체 기판(10) 상에 제공될 수 있다.
캐패시터층(PDC)은 파워 디커플링 캐패시터들(CAP)을 포함할 수 있으며, 최상부 메탈층에 파워 디커플링 캐패시터들(CAP)과 연결되는 제 2 본딩 패드들(BP2)을 포함할 수 있다
로직 구조체(IC) 내의 제 1 본딩 패드들(BP1)과 캐패시터층(PDC) 내의 제 2 본딩 패드들(BP2)이 서로 직접 접합되도록 제 1 반도체 기판(10)과 제 2 반도체 기판(20)을 본딩시킬 수 있다.
이어서, 도 21을 참조하면, 제 1 반도체 기판(10)의 상하를 반전시킨 후, 도 13을 참조하여 설명한 바와 같이, 제 1 반도체 기판(10)에 대한 박막화 공정이 수행될 수 있다.
박막화 공정 후, 제 1 반도체 기판(10)의 제 2 면(10b) 상에 표면 절연막(120)이 형성될 수 있다. 이어서, 제 1 반도체 기판(10)의 제 2 면(10b)을 패터닝하여 제 1, 제 2, 제 3 매립 파워 레일들(BPR1, BPR2, BPR3) 및 매립 신호 배선(BSI)과 전기적으로 연결되는 관통 비아들(TSV)이 형성될 수 있다.
도 22를 참조하면, 표면 절연막(120) 상에 관통 비아들(TSV)과 전기적으로 연결되는 파워 전송 네트워크(PDN)가 형성될 수 있다. 파워 전송 네트워크(PDN)를 형성하는 것은 표면 절연막(120) 상에 금속막 절연막을 개재하여 파워 배선들(INC2)을 형성하는 것을 포함할 수 있다.
파워 전송 네트워크(PDN)의 최상부 메탈층에 칩 패드들(111)이 형성될 수 있다. 각 칩 영역(CR)에서 칩 패드들(111)을 형성한 후, 스크라이브 라인 영역을 따라 컷팅 공정이 수행될 수 있다. 이에 따라, 도 8 및 도 9를 참조하여 설명된 반도체 패키지(100)가 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 로직 구조체를 포함하는 제 1 반도체 칩으로서, 상기 제 1 반도체 칩은:
    제 1 반도체 기판의 제 1 면 상에서 로직 구조체와 연결되는 신호 배선들;
    상기 제 1 반도체 기판의 제 2 면 상에 제공된 파워 전송 네트워크; 및
    상기 제 1 반도체 기판을 관통하여 상기 파워 전송 네트워크와 상기 로직 구조체를 연결하는 관통 비아들을 포함하는 것; 및
    상기 제 1 반도체 칩과 접합된 제 2 반도체 칩으로서, 상기 제 2 반도체 칩은 제 2 반도체 기판 상에 집적되며 상기 파워 전송 네트워크와 인접하는 캐패시터층을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 칩의 상기 파워 전송 네트워크는 복수의 제 1 본딩 패드들 및 상기 제 1 본딩 패드들과 연결되는 파워 배선들을 포함하고,
    상기 제 2 반도체 칩의 상기 캐패시터층은 상기 제 2 반도체 기판 상에 집적된 파워 디커플링 캐패시터들 및 상기 파워 디커플링 캐패시터들과 연결되는 제 2 본딩 패드들을 포함하되,
    상기 제 1 본딩 패드들은 상기 제 2 본딩 패드들과 접합되는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 1 본딩 패드들과 상기 제 2 본딩 패드들 사이에 연결되는 연결 단자들을 더 포함하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 반도체 기판의 측벽은 상기 제 2 반도체 기판의 측벽에 수직적으로 정렬되는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 캐패시터층은 상기 제 2 반도체 기판 상에 집적된 파워 디커플링 캐패시터들을 포함하되,
    상기 파워 디커플링 캐패시터들은:
    상기 제 2 반도체 기판 상의 하부 전극 패드;
    상기 하부 전극 패드 상에 배치된 복수의 하부 전극들;
    상기 하부 전극들을 균일한 두께로 덮는 캐패시터 유전막; 및
    상기 캐패시터 유전막 상에서 상기 하부 전극들을 공통으로 덮는 상부 전극을 포함하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 로직 구조체는:
    상기 제 1 반도체 기판의 상기 제 1 면 상에 제공된 활성 패턴들;
    상기 제 1 반도체 기판 내에 제공된 매립 파워 레일들;
    상기 매립 파워 레일들과 상기 활성 패턴들을 연결하는 활성 콘택들; 및
    상기 제 1 반도체 기판을 관통하여 상기 매립 파워 레일들과 상기 파워 전송 네트워크를 연결하는 관통 비아들을 포함하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 활성 패턴들 사이에 배치된 소자 분리막을 더 포함하되, 상기 소자 분리막의 상면은 상기 활성 패턴들의 상면들보다 낮은 레벨에 위치하고,
    상기 매립 파워 레일들은 상기 소자 분리막 내에 배치되는 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 관통 비아들은 50nm 내지 150nm 범위의 직경을 갖는 반도체 패키지.
  9. 제 6 항에 있어서,
    상기 관통 비아들은 300nm 내지 1㎛ 범위의 수직적 길이를 갖는 반도체 패키지.
  10. 제 1 반도체 기판;
    제 2 반도체 기판;
    제 1 반도체 기판과 상기 제 2 반도체 기판 사이에 제공된 파워 전송 네트워크; 및
    상기 파워 전송 네트워크와 상기 제 2 반도체 기판 사이에 제공된 캐패시터층을 포함하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 파워 전송 네트워크와 연결되는 제 1 본딩 패드들 및 상기 캐패시터층과 연결되는 제 2 본딩 패드들을 더 포함하되,
    상기 제 1 본딩 패드들은 상기 제 2 본딩 패드들과 접합되는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제 2 반도체 칩의 상기 캐패시터층은 상기 제 2 반도체 기판 상에 집적되며, 상기 제 2 본딩 패드들과 연결되는 파워 디커플링 캐패시터들을 포함하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 파워 디커플링 캐패시터들은:
    상기 제 2 반도체 기판 상의 하부 전극 패드;
    상기 하부 전극 패드 상에 배치된 복수의 하부 전극들;
    상기 하부 전극들을 균일한 두께로 덮는 캐패시터 유전막;
    상기 캐패시터 유전막 상에서 상기 하부 전극들을 공통으로 덮는 상부 전극을 포함하는 반도체 패키지.
  14. 제 10 항에 있어서,
    상기 제 1 반도체 기판 상에 제공되는 로직 구조체;
    상기 제 1 반도체 기판을 관통하여 상기 로직 구조체와 연결되는 관통 비아들을 더 포함하되,
    상기 제 1 반도체 기판은 서로 대향하는 제 1 면 및 제 2 면을 갖고,
    상기 로직 구조체는 상기 제 1 반도체 기판의 상기 제 1 면 상에 제공되고,
    상기 파워 전송 네트워크는 상기 제 2 반도체 기판의 상기 제 2 면 상에 제공되되,
    상기 파워 전송 네트워크는 상기 관통 비아들과 연결되는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 로직 구조체는:
    상기 제 1 반도체 기판의 상기 제 1 면에 제공된 활성 패턴들;
    상기 활성 패턴들을 가로지르는 게이트 구조체;
    상기 게이트 구조체 양측에서 상기 활성 패턴들과 접촉하는 활성 콘택들;
    상기 제 1 반도체 기판의 상기 제 1 면과 상기 제 2 면 사이에 위치하며, 상기 활성 콘택들과 연결되는 매립 파워 레일들을 포함하되,
    상기 파워 전송 네트워크는 상기 관통 비아들을 통해 상기 매립 파워 레일들과 전기적으로 연결되는 반도체 패키지.
  16. 제 10 항에 있어서,
    상기 제 1 반도체 기판의 제 1 면 상에 제공되는 로직 구조체;
    상기 제 1 반도체 기판을 관통하여 상기 로직 구조체와 연결되는 관통 비아들;
    상기 제 1 반도체 기판의 제 2 면 상에 제공되며, 상기 관통 비아들과 연결되는 제 1 본딩 패드들; 및
    상기 파워 전송 네트워크와 연결되며, 상기 제 1 본딩 패드들과 접합되는 제 2 본딩 패드들을 더 포함하는 반도체 패키지.
  17. 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 반도체 기판;
    상기 제 1 반도체 기판의 상기 제 1 면 상에 제공되는 활성 패턴들;
    상기 활성 패턴들과 연결되는 활성 콘택들;
    상기 활성 콘택들 상에 배치되며 상기 활성 콘택들과 연결되는 신호 배선들;
    상기 제 1 반도체 기판 내에 제공되며 상기 활성 패턴들과 연결되는 매립 파워 레일들;
    상기 제 1 반도체 기판을 관통하여 상기 매립 파워 레일들과 연결되는 관통 비아들;
    상기 제 1 반도체 기판의 상기 제 2 면 상에 제공되며, 상기 관통 비아들과 연결된 파워 배선들을 포함하는 파워 전송 네트워크;
    상기 파워 전송 네트워크와 연결되는 제 1 본딩 패드들;
    제 2 반도체 기판의 전면 상에 형성된 파워 디커플링 캐패시터들을 포함하는 캐패시터층; 및
    상기 파워 디커플링 캐패시터들과 연결되는 제 2 본딩 패드들을 포함하되,
    상기 제 1 및 제 2 본딩 패드들은 서로 접합되는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 매립 파워 레일들은 상기 제 1 반도체 기판 내에 부분적으로 매립된 반도체 패키지.
  19. 제 17 항에 있어서,
    상기 제 1 반도체 기판의 측벽은 상기 제 2 반도체 기판의 측벽에 정렬되는 반도체 패키지.
  20. 제 17 항에 있어서,
    상기 파워 디커플링 캐패시터들은:
    상기 제 2 반도체 기판 상의 하부 전극 패드;
    상기 하부 전극 패드 상에 배치된 복수의 하부 전극들;
    상기 하부 전극들을 균일한 두께로 덮는 캐패시터 유전막;
    상기 캐패시터 유전막 상에서 상기 하부 전극들을 공통으로 덮는 상부 전극을 포함하는 반도체 패키지.

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