CN114520219A - 半导体封装 - Google Patents

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CN114520219A CN202111118376.9A CN202111118376A CN114520219A CN 114520219 A CN114520219 A CN 114520219A CN 202111118376 A CN202111118376 A CN 202111118376A CN 114520219 A CN114520219 A CN 114520219A
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CN
China
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semiconductor substrate
semiconductor
power
delivery network
semiconductor package
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Application number
CN202111118376.9A
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English (en)
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李满浩
宋垠锡
金京范
吴琼硕
张彦铢
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

提供一种半导体封装，该半导体封装包括第一半导体芯片和与第一半导体芯片接合的第二半导体芯片，第一半导体芯片包括逻辑结构。第一半导体芯片可以包括：在第一半导体衬底的第一表面上并与逻辑结构连接的信号线；在第一半导体衬底的第二表面上的电力输送网络，第二表面与第一表面相对；以及穿通过孔，穿透第一半导体衬底并将电力输送网络连接到逻辑结构。第二半导体芯片可以包括电容器层，所述电容器层在第二半导体衬底上并且与电力输送网络相邻。

Description

半导体封装
相关申请的交叉引用
本专利申请要求于2020年11月20日向韩国知识产权局递交的韩国专利申请No.10-2020-0157108的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及半导体封装，更具体地涉及具有改善的操作特性的半导体封装。
背景技术
半导体封装配置为容易地将半导体芯片用作电子产品的一部分。通常，半导体封装包括印刷电路板(PCB)和半导体芯片，半导体芯片安装在PCB上并通过接合线或凸块电连接至PCB。随着电子工业的发展，正在进行许多研究以提高半导体封装的可靠性并减小半导体封装的尺寸。
发明内容
本发明构思的示例实施例提供了具有改善的操作特性的半导体封装。
根据本发明构思的示例实施例，半导体封装可以包括第一半导体芯片和与第一半导体芯片接合的第二半导体芯片，第一半导体芯片包括逻辑结构。第一半导体芯片可以包括：在第一半导体衬底的第一表面上并与逻辑结构连接的信号线；在第一半导体衬底的第二表面上的电力输送网络，第二表面与第一表面相对；以及穿通过孔，穿过第一半导体衬底并将电力输送网络连接到逻辑结构。第二半导体芯片可以包括电容器层，所述电容器层在第二半导体衬底上并且与电力输送网络相邻。
根据本发明构思的示例实施例，一种半导体封装可以包括：第一半导体衬底；第二半导体衬底；在第一半导体衬底和第二半导体衬底之间的电力输送网络；以及在电力输送网络和第二半导体衬底之间的电容器层。
根据本发明构思的示例实施例，一种半导体封装可以包括：第一半导体衬底，具有第一表面和与第一表面相对的第二表面；有源图案，在第一半导体衬底的第一表面上；有源接触部，连接到有源图案；信号线，在有源接触部上并连接到有源接触部；掩埋电力轨，在第一半导体衬底中并连接到有源图案；穿通过孔，穿透第一半导体衬底并连接到掩埋电力轨；在第一半导体衬底的第二表面上的电力输送网络，电力输送网络包括与穿通过孔连接的电力线；第一接合焊盘，连接到电力输送网络；电容器层，包括在第二半导体衬底的第三表面上的电力去耦电容器，第三表面面向电力输送网络；以及第二接合焊盘，连接到电力去耦电容器。第一接合焊盘和第二接合焊盘彼此接合。
根据本发明构思的示例实施例，半导体封装可以包括在第一半导体衬底上的逻辑结构、在第二半导体衬底上的包括电力去耦电容器的电容器层、以及与逻辑结构和电容器层连接的电力输送网络。
附图说明
根据下列结合附图的简要描述，将更清楚地理解示例实施例。附图表示本文所述的非限制性示例实施例。
图1是示出根据本发明构思的示例实施例的半导体封装的示意性截面图。
图2是示出根据本发明构思的示例实施例的半导体封装的逻辑结构的布局图。
图3是示出根据本发明构思的示例实施例的半导体封装的截面图。
图4A和图4B是示出图3的部分P的放大截面图。
图5A和图5B是示出根据本发明构思的示例实施例的半导体封装的截面图。
图6是示出根据本发明构思的示例实施例的半导体封装的示意性截面图。
图7是示出根据本发明构思的示例实施例的半导体封装的截面图。
图8是示出根据本发明构思的示例实施例的半导体封装的截面图。
图9是示出根据本发明构思的示例实施例的半导体封装的截面图。
图10是示出根据本发明构思的示例实施例的包括半导体封装的半导体封装模块的截面图。
图11至图15是示出根据本发明构思的示例实施例的制造半导体封装的方法的截面图。
图16是示出根据本发明构思的示例实施例的制造半导体封装的方法的截面图。
图17和图18是示出根据本发明构思的示例实施例的制造半导体封装的方法的截面图。
图19至图22是示出根据本发明构思的示例实施例的制造半导体封装的方法的截面图。
应当注意，这些附图旨在说明在某些示例实施例中使用的方法、结构和/或材料的一般特性，并补充下面提供的书面描述。然而，这些附图并不是按比例的并且可能不能精确地反映任何给定示例实施例的精确结构或性能特性，并且不应被解释为限定或限制示例实施例所包含的值或性质的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和定位可被减小或夸大。在各种附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。
具体实施方式
现在将参照示出了一些示例实施例的附图来更全面地描述本发明构思的示例实施例。
图1是示出根据本发明构思的示例实施例的半导体封装的示意性截面图。
参照图1，半导体封装100可以包括第一半导体芯片C1和第二半导体芯片C2，第一半导体芯片C1包括逻辑结构IC，第二半导体芯片C2包括电力去耦电容器。
第一半导体芯片C1可以包括第一半导体衬底10、设置在第一半导体衬底10的第一表面10a上的逻辑结构IC、设置在第一半导体衬底10的第二表面上并通过多个穿通过孔TSV与逻辑结构IC连接的电力输送网络PDN或配电网络、以及第一接合焊盘BP1。第一接合焊盘BP1可以设置在电力输送网络PDN的最上金属层中。第一半导体芯片C1可以是微机电系统(MEMS)器件、光电器件、或包括处理器(例如，中央处理单元(CPU)、图形处理单元(GPU)、移动应用芯片或数字信号处理器(DSP))的逻辑芯片。在本公开中，术语“最上”和“最下”可以指相对于附接有外部连接端子150的半导体封装100的底表面的位置，或者相对于每副图的底部的位置。
第二半导体芯片C2可以包括第二半导体衬底20、设置在第二半导体衬底20上的电容器层PDC、以及第二接合焊盘BP2。第二接合焊盘BP2可以设置在电容器层PDC的最上金属层中。
半导体封装100可以包括设置在第二半导体芯片C2的底表面上的芯片焊盘111，并且外部连接端子(或者备选地，连接端子)150可以附接到芯片焊盘。
半导体封装100可以是芯片到芯片(C2C)结构，该C2C结构通过在第一晶片上制造第一半导体芯片C1，在与第一晶片不同的第二晶片上制造第二半导体芯片C2，并且以接合方式将第一半导体芯片C1连接到第二半导体芯片C2来形成。
在接合方式中，第一半导体芯片C1的第一接合焊盘BP1可以与第二半导体芯片C2的第二接合焊盘BP2电连接。例如，在第一接合焊盘BP1和第二接合焊盘BP2由铜(Cu)形成的情况下，接合方式可以是Cu到Cu接合方式，但是在示例实施例中，第一接合焊盘BP1和第二接合焊盘BP2可以由铝(Al)或钨(W)形成。
在示例实施例中，第一半导体芯片C1和第二半导体芯片C2可以使用设置在第一接合焊盘BP1和第二接合焊盘BP2之间的连接端子(未示出)(例如，导电凸块、导电柱和焊球)彼此连接。
图2是示出根据本发明构思的示例实施例的半导体封装的逻辑结构的布局图。图3是示出根据本发明构思的示例实施例的半导体封装的截面图。图4A和图4B是示出图3的部分P的放大截面图。
参照图2和图3，第一半导体芯片C1可以包括第一半导体衬底10、逻辑结构IC和电力输送网络PDN。
逻辑结构IC可以包括集成在第一半导体衬底10的第一表面10a上的逻辑器件和与逻辑器件连接的信号线INC1。逻辑器件可以包括与(AND)电路、或(OR)电路、或非(NOR)电路、反相电路或锁存电路中的至少一种。此外，逻辑器件可以包括场效应晶体管、电阻器等。
例如，第一半导体衬底10可以是硅衬底、锗衬底、硅锗衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。例如，第一半导体衬底10可以是硅晶片。
掩埋电力轨BPR1、BPR2和BPR3可以设置在第一半导体衬底10中。掩埋电力轨BPR1、BPR2和BPR3可以在第一方向D1上延伸并且彼此平行。在示例实施例中，掩埋电力轨BPR1、BPR2和BPR3可以包括第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3。第一掩埋电力轨BPR1和第三掩埋电力轨BPR3可以是被施加电源电压的互连线，并且第二掩埋电力轨BPR2可以是被施加接地电压的互连线。
第一半导体衬底10可以包括在第一掩埋电力轨BPR1和第二掩埋电力轨BPR2之间的第一逻辑电路区R1和在第二掩埋电力轨BPR2和第三掩埋电力轨BPR3之间的第二逻辑电路区R2。
第一逻辑电路区R1和第二逻辑电路区R2中的每一个可以包括第一有源区NR和第二有源区PR。例如，PMOS场效应晶体管可以设置在第一有源区NR上，NMOS场效应晶体管可以设置在第二有源区PR上。第一半导体衬底10的第一有源区NR和第二有源区PR可以掺杂有不同导电类型的掺杂剂。
多个第一有源图案AP1可以设置在第一有源区NR中以在第一方向D1上延伸，并且可以在与第一方向D1垂直的第二方向D2上彼此间隔开。多个第二有源图案AP2可以设置在第二有源区PR中以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。第一有源图案AP1和第二有源图案AP2可以是第一半导体衬底10的部分，并且可以由形成在第一半导体衬底10中的第一沟槽限定。示出了设置有三个第一有源图案AP1的示例，但是第一有源图案AP1的数量不限于此并且可以进行各种改变。这对于第二有源图案AP2也是一样的。
在示例实施例中，第一有源图案AP1和第二有源图案AP2中的每一个可以包括多个沟道图案，所述多个沟道图案竖直堆叠以彼此间隔开。堆叠的沟道图案可以彼此竖直重叠。沟道图案可以由硅(Si)、锗(Ge)或硅锗(SiGe)中的至少一种形成或包括其中的至少一种。
器件隔离层11可以设置在第一有源图案AP1之间和在第二有源图案AP2之间。器件隔离层11可以在第二方向D2上将第一有源图案AP1和第二有源图案AP2彼此分开。第一有源图案AP1和第二有源图案AP2可以包括通过器件隔离层11暴露的上部。例如，器件隔离层11具有的顶表面可以位于比第一有源图案AP1和第二有源图案AP2的顶表面低的高度处，并且第一有源图案AP1和第二有源图案AP2的上部可以突出在器件隔离层11的顶表面上方。
栅极结构GS可以在第二方向D2上延伸以跨第一有源区NR和第二有源区PR的第一有源图案AP1和第二有源图案AP2。栅极结构GS可以以均匀的间距布置。换言之，栅极结构GS可以具有基本相同的宽度并且可以在第一方向D1上以均匀的距离彼此间隔开。
在第一有源图案AP1和第二有源图案AP2中的每一个包括竖直堆叠的沟道图案的情况下，栅极结构GS可以包括栅电极(未示出)，栅电极被设置为围绕每个沟道图案。栅电极可以被设置为面向或覆盖每个沟道图案的顶表面、底表面和相对的侧表面。换言之，逻辑器件可以是三维场效应晶体管(例如，MBCFET或GAAFET)，其中栅电极被设置为三维地围绕沟道图案。
此外，如图2和图3所示，第一有源接触部AC1和第二有源接触部AC2可以设置在第一有源图案AP1和第二有源图案AP2上且在栅极结构GS的两侧。有源接触部AC1和有源接触部AC2可以与第一有源图案AP1和第二有源图案AP2直接接触，或者可以通过源极/漏极图案(未示出)连接到第一有源图案AP1和第二有源图案AP2。这里，源极/漏极图案可以是通过选择性外延生长工艺形成的外延图案。
在示例实施例中，有源接触部AC1和有源接触部AC2可以包括与第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3连接的第一有源接触部AC1、以及与信号线INC1连接的第二有源接触部AC2。
第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3可以部分地掩埋在第一半导体衬底10中。第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3可以设置在器件隔离层11中。第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3可以与第一有源接触部AC1直接接触。第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3具有的顶表面可以位于比第一有源图案AP1和第二有源图案AP2的顶表面低的高度处。
掩埋信号线BSI可以设置在与第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3相同的高度处。通过芯片焊盘111输入的输入/输出信号可以通过掩埋信号线BSI和穿通过孔TSV传递到信号线INC1。
可以设置第一层间绝缘层13以填充栅极结构GS之间以及有源接触部AC1和有源接触部AC2之间的空间。第一层间绝缘层13可以设置为覆盖第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3以及掩埋信号线BSI。
可以在第一层间绝缘层13上设置第二层间绝缘层15。与逻辑器件电连接到的信号线INC1可以设置在第二层间绝缘层15上。信号线INC1可以通过多个接触插塞电连接到栅极结构GS或第二有源接触部AC2。信号线INC1可以包括堆叠的多条金属线，其中在该多条金属线之间插入有金属间绝缘层IMD1。
表面绝缘层120可以设置在第一半导体衬底10的第二表面10b上，并且穿通过孔TSV可以设置为穿透表面绝缘层120和第一半导体衬底10，并且可以耦接到第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3以及掩埋信号线BSI。穿通过孔TSV的直径可以为约50nm至约150nm。穿通过孔TSV的竖直长度可以为约300nm至约1μm。尽管未示出，但绝缘层(未示出)可以插入在穿通过孔TSV的侧表面和第一半导体衬底10之间。穿通过孔TSV可以由金属材料(例如，W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB)中的至少一种形成或包括其中的至少一种。
电力输送网络PDN可以设置在第一半导体衬底10的第二表面10b上。电力输送网络PDN可以包括堆叠的多条电力线INC2，其中在该多条电力线之间插入有金属间绝缘层IMD2。电力线INC2可以是互连线，用于传递电源电压或接地电压。电力线INC2可以通过穿通过孔TSV电连接到第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3，穿通过孔TSV被设置为穿透第一半导体衬底10。电力线INC2可以由金属材料中的至少一种形成或包括金属材料中的至少一种。第一接合焊盘BP1可以设置在电力输送网络PDN的最上金属层中。第一接合焊盘BP1可以电连接到电力线INC2。第一接合焊盘BP1可以由例如钨(W)、铝(Al)、铜(Cu)、氮化钨(WN)、氮化钽(TaN)或氮化钛(TiN)中的至少一种形成或包括其中的至少一种。
第二半导体芯片C2可以包括集成在第二半导体衬底20上的电容器层PDC。
第二半导体衬底20可以是包括硅、锗、硅锗等的半导体衬底或者化合物半导体衬底。在示例实施例中，第二半导体衬底20可以是硅晶片。
参照图3、图4A和图4B，电容器层PDC可以设置在第二半导体衬底20的前表面(例如，第二半导体衬底20的面向电力输送网络PDN的第一表面)上，并且芯片焊盘111可以设置在第二半导体衬底20的后表面(例如，第二半导体衬底20的与第二半导体衬底20的第一表面相对的第二表面)上。外部连接端子150可以附接到芯片焊盘111。芯片焊盘111可以由金属材料(例如，铜(Cu)、镍(Ni)、钴(Co)、钨(W)、钛(Ti)、锡(Sn)或其合金)中的至少一种形成或包括其中的至少一种。
电容器层PDC可以包括下互连线INCa和上互连线INCb以及电力去耦电容器CAP。下互连线INCa和上互连线INCb可以由金属材料(例如，铜、钨和/或钛)中的至少一种形成或包括其中的至少一种。
电力去耦电容器CAP可以按行和列布置以形成阵列。电力去耦电容器CAP可以包括彼此并联连接的多个电容器。
例如，参照图4A，电力去耦电容器CAP可以设置在底部电极焊盘BCP和顶部电极焊盘TCP之间，并且可以包括多个底部电极BE、电容器介电层DIL和顶部电极TE。
底部电极BE可以具有柱形状，如图4A所示。底部电极BE可以具有彼此基本共面的顶表面。底部电极BE可以具有均匀的顶部宽度。
底部电极BE可以在底部电极焊盘BCP上以锯齿形状或蜂窝形状布置。因为底部电极BE以锯齿形状或蜂窝形状布置，所以可以容易地增大底部电极BE的直径或者可以增大底部电极BE的集成密度。作为另一示例，底部电极BE可以在两个不同方向(例如，第一方向和第二方向)上彼此间隔特定距离并且以矩阵形状布置。
底部电极BE可以共同连接到底部电极焊盘BCP，并且底部电极焊盘BCP可以通过接触插塞连接到下互连线INCa。下互连线INCa可以设置在第二半导体衬底20上，绝缘层25插入在下互连线INCa和第二半导体衬底20之间。
电容器介电层DIL可以以均匀的厚度覆盖底部电极BE的外表面。电容器介电层DIL还可以覆盖底部电极BE之间的底部电极焊盘BCP。
顶部电极TE可以设置在电容器介电层DIL上以共形地覆盖底部电极BE。在示例实施例中，顶部电极TE可以设置在电容器介电层DIL上以填充底部电极BE之间的空间。顶部电极TE可以覆盖所有的底部电极。
底部电极BE和顶部电极TE可以由高熔点金属(例如，钴、钛、镍、钨和钼)和/或金属氮化物(例如，氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、氮化钽(TaN)、氮化钽硅(TaSiN)、氮化钽铝(TaAlN)和氮化钨(WN))中的至少一种形成或包括其中的至少一种。
电容器介电层DIL可以由从金属氧化物(例如，HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2)和钙钛矿介电材料(例如，SrTiO3(STO)、(Ba，Sr)TiO3(BST)、BaTiO3、PZT和PLZT)所组成的组中选择的至少一种形成，并且可以具有单层结构或多层结构。
顶部电极焊盘TCP可以设置在顶部电极TE上。顶部电极焊盘TCP可以设置在层间绝缘层ILD上以与顶部电极TE的部分直接接触。顶部电极焊盘TCP可以由与顶部电极TE不同的导电材料或掺杂的半导体材料中的至少一种形成或包括其中的至少一种。顶部电极焊盘TCP可以由例如掺杂多晶硅、硅锗和/或金属(例如，钨、铜、铝、钛和钽)中的至少一种形成或包括其中的至少一种。
作为另一示例，参照图4B，电力去耦电容器CAP的每个底部电极BE可以具有包括底部和侧壁部分在内的圆柱形状，侧壁部分从底部竖直延伸以限定空的空间。底部电极BE中的每一个可以具有共形地覆盖模制绝缘层ML的开口的内表面的杯形状。电容器介电层DIL和顶部电极TE可以顺序地设置在模制绝缘层ML上以共形地覆盖底部电极BE。电容器介电层DIL可以形成为以均匀的厚度覆盖底部电极BE的内表面。顶部电极TE可以设置在电容器介电层DIL上以覆盖底部电极BE。此外，顶部电极TE可以以均匀的厚度覆盖电容器介电层DIL的表面。在示例实施例中，可以提供顶部电极TE以在模制绝缘层ML的开口中限定间隙区域。
返回参照图3，电力去耦电容器CAP可以通过下互连线INCa和上互连线INCb电连接到芯片焊盘111和第二接合焊盘BP2。
第二接合焊盘BP2可以设置在电容器层PDC的最上金属层中。第二接合焊盘BP2可以直接接合到第一半导体芯片C1的第一接合焊盘BP1。此外，电容器层PDC的绝缘层IMD3的表面可以直接接合到电力输送网络PDN的绝缘层IMD2的表面。换言之，第一半导体芯片C1和第二半导体芯片C2可以接合以具有混合接合结构。混合接合结构可以是指其中相同种类的两种材料在其之间的界面处熔合的接合结构。
图5A和图5B是示出根据本发明构思的示例实施例的半导体封装的截面图。
根据图5A所示的示例实施例，半导体封装100可以包括第一半导体芯片C1和第二半导体芯片C2、它们之间的连接端子30以及模制层50。第一半导体芯片C1和第二半导体芯片C2可以被配置为具有与参照图3描述的第一半导体芯片C1和第二半导体芯片C2基本相同的技术特征，因此可以省略对其的详细描述。
连接端子30可以设置在第一半导体芯片C1的第一接合焊盘BP1和第二半导体芯片C2的第二接合焊盘BP2之间并与第一接合焊盘BP1和第二接合焊盘BP2附接。可以设置底填充层35以填充第一半导体芯片C1和第二半导体芯片C2之间以及连接端子30之间的空间。
底填充层35可以由例如热固性树脂或光固化树脂中的至少一种形成或包括其中的至少一种。底填充层35可以包括无机填料或有机填料。作为另一示例，可以省略底填充层35，并且模制层50可以被设置为填充第一半导体芯片C1和第二半导体芯片C2之间的空间。
模制层50可以设置在第一半导体芯片C1的电力输送网络PDN上以覆盖第二半导体芯片C2。模制层50可以具有与第一半导体芯片C1的侧表面对准的侧表面。模制层50可以具有与第二半导体衬底20的后表面(或底表面)基本共面的顶表面。模制层50可以由绝缘聚合物(例如，环氧模塑料)中的至少一种形成或包括其中的至少一种。在省略底填充层35的情况下，第一半导体芯片C1和第二半导体芯片C2之间的空间可以填充有模制层50。
根据图5B所示的示例实施例，半导体封装100可以包括彼此接合的第一半导体芯片C1和第二半导体芯片C2，并且第一半导体芯片C1可以包括第一半导体衬底10、逻辑结构IC以及电力输送网络PDN，如参照图3所描述的。
第二半导体芯片C2可以包括集成在第二半导体衬底20上的电容器层PDC。在示例实施例中，电容器层PDC可以包括下互连线INCa和上互连线INCb以及金属-绝缘体-金属(MIM)电容器CAP。
例如，MIM电容器CAP可以包括底部电极BE、顶部电极TE和它们之间的电容器介电层DIL。底部电极BE、电容器介电层DIL和顶部电极TE可以设置为与第二半导体衬底20的顶表面平行。
底部电极BE可以通过接触插塞连接到下互连线。可以通过在绝缘层上沉积金属层并图案化金属层来形成底部电极BE。
电容器介电层DIL和顶部电极TE可以顺序堆叠在底部电极BE上。顶部电极TE可以通过接触插塞连接到上互连线。
图6是示出根据本发明构思的示例实施例的半导体封装的示意性截面图。图7是示出根据本发明构思的示例实施例的半导体封装的截面图。为了描述简洁，先前参照图1至图5所述的元件可以通过相同的附图标记来标识，而不再赘述。
参照图6和图7，半导体封装100可以包括彼此接合的第一半导体芯片C1和第二半导体芯片C2。这里，第一半导体芯片C1可以包括逻辑结构IC，第二半导体芯片C2可以包括电容器层PDC和电力输送网络PDN。
第一半导体芯片C1可以包括第一半导体衬底10、设置在第一半导体衬底10的第一表面上的逻辑结构IC、穿透第一半导体衬底10并与逻辑结构IC连接的穿通过孔TSV、以及设置在第一半导体衬底10的第二表面上的第一接合焊盘BP1。由绝缘材料形成或包括绝缘材料的聚合物层可以设置在第一接合焊盘BP1之间。
表面绝缘层120可以设置在第一半导体衬底10的第二表面上，穿通过孔TSV可以穿透表面绝缘层120和第一半导体衬底10并且可以与第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3以及掩埋信号线BSI连接。
第二半导体芯片C2可以包括第二半导体衬底20、设置在第二半导体衬底20上的电容器层PDC、设置在电容器层PDC上的电力输送网络PDN、以及第二接合焊盘BP2。第二接合焊盘BP2可以设置在电力输送网络PDN的最上金属层中。
如上所述，电容器层PDC可以包括下互连线INCa和上互连线INCb以及电力去耦电容器CAP。
电力输送网络PDN可以包括堆叠的电力线INC2，其中金属间绝缘层插入在电力线INC2之间。电力线INC2可以通过接触插塞电连接到电容器层PDC的下互连线INCa、上互连线INCb和电力去耦电容器CAP。电力输送网络PDN可以通过第一接合焊盘BP1和第二接合焊盘BP2电连接到第一半导体芯片C1的第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3。
半导体封装100可以包括设置在第二半导体芯片C2的底表面上的芯片焊盘111，并且连接端子150可以附接到芯片焊盘111。
图8是示出根据本发明构思的示例实施例的半导体封装的截面图。图9是示出了根据本发明构思的示例实施例的半导体封装的截面图。
参照图8和图9，第一半导体芯片C1可以包括第一半导体衬底10、逻辑结构IC和电力输送网络PDN，第二半导体芯片C2可以包括第二半导体衬底20和电容器层PDC。第一半导体芯片C1可以包括设置在逻辑结构IC的最上金属层中的第一接合焊盘BP1，并且第二半导体芯片C2可以包括设置在电容器层PDC的最下层金属层中的第二接合焊盘BP2。第一半导体芯片C1的第一接合焊盘BP1和第二半导体芯片C2的第二接合焊盘BP2可以彼此接合。
此外，半导体封装100的第一半导体芯片C1可以包括芯片焊盘111，该芯片焊盘111设置在电力输送网络PDN的最下金属层中。
第一半导体芯片C1的电力输送网络PDN可以设置在第一半导体衬底10的第二表面(例如，底部表面)上并且可以通过穿通过孔TSV电连接到第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3。
图10是示出根据本发明构思的示例实施例的包括半导体封装的半导体封装模块的截面图。
参照图10，半导体封装模块1000可以包括第一半导体封装100、第二半导体封装200、重分布衬底300、封装衬底500和散热结构600。第一半导体封装100和第二半导体封装200可以设置在重分布衬底300的顶表面上。
第一半导体封装100可以具有与前述示例实施例中的半导体封装100基本相同的结构。例如，第一半导体封装100可以包括彼此接合的第一半导体芯片C1和第二半导体芯片C2，并且第一半导体芯片C1和第二半导体芯片C2可以分别包括逻辑结构IC和电容器层PDC。
第二半导体封装200可以设置在重分布衬底300上以与第一半导体封装100间隔开。第二半导体封装200中的每一个可以包括竖直堆叠的多个存储器芯片210。存储器芯片210可以通过下芯片焊盘221和上芯片焊盘223、芯片通孔225和连接凸块230彼此电连接。存储器芯片210可以以其侧表面彼此对准的方式堆叠在重分布衬底300上。可以在每对相邻的存储器芯片210之间设置粘合层。例如，粘合层可以是包括绝缘材料的聚合物带。粘合层可以插入在连接凸块230之间以减轻或防止在连接凸块230之间发生短路问题。
第一半导体封装100和第二半导体封装200可以通过第一连接端子150连接到重分布衬底300。第一连接端子150可以与第一半导体封装100的下芯片焊盘111和第二半导体封装200的下芯片焊盘221附接。第一连接端子150可以包括焊球、导电凸块或导电柱中的至少一种。第一连接端子150可以由铜、锡或铅中的至少一种形成或包括其中的至少一种。例如，第一连接端子150的厚度可以在约30μm至大约70μm的范围内。
可以在重分布衬底300上设置模制层400以覆盖第一半导体封装100和第二半导体封装200。模制层400的侧表面可以与重分布衬底300的侧表面对准。模制层400的顶表面可以与第一半导体封装100和第二半导体封装200的顶表面基本共面。模制层400可以由绝缘聚合物(例如，环氧模塑料)中的至少一种形成或包括其中的至少一种。
第一底填充层可以插入在第一半导体封装100和重分布衬底300之间并且插入在第二半导体封装200和重分布衬底300之间。第一底填充层可以设置为填充第一连接端子150之间的空间。第一底填充层可以由例如热固性树脂或光固化树脂中的至少一种形成或包括其中的至少一种。第一底填充层还可以包括无机填料或有机填料。在示例实施例中，可以省略第一底填充层，并且可以用模制层400填充第一半导体封装100和第二半导体封装200与重分布衬底300之间的空间。
重分布衬底300可以设置在封装衬底500上并且可以通过第二连接端子350连接到封装衬底500。重分布衬底300可以包括顺序堆叠的多个绝缘层和设置在每个绝缘层中的重分布图案。设置在不同绝缘层中的重分布图案可以通过通孔部分彼此电连接。
第二连接端子350可以与重分布衬底300的下焊盘附接。第二连接端子350可以是由锡、铅、铜等形成的焊球。第二连接端子350的厚度可以在约40μm至约80μm的范围内。
封装衬底500可以是例如印刷电路板、柔性衬底、带状衬底等。在示例实施例中，封装衬底500可以是设置有内部线521的柔性印刷电路板、刚性印刷电路板或其组合之一。
封装衬底500可以具有彼此相对的顶表面和底表面，并且可以包括上耦接焊盘511、外耦接焊盘513和内部线521。上耦接焊盘511可以布置在封装衬底500的顶表面上，并且外耦接焊盘513可以布置在封装衬底500的底表面上。上耦接焊盘511可以通过内部线521电连接到外耦接焊盘513。外部耦接端子550可以附接到外耦接焊盘513。球栅阵列(BGA)可以设置为外部耦接端子550。
散热结构600可以由导热材料中的至少一种形成或包括导热材料中的至少一种。导热材料可以包括金属材料(例如，铜和/或铝)或含碳材料(例如，石墨烯、石墨和/或碳纳米管)。散热结构600可以具有相对高的导热性。例如，单个金属层或多个堆叠的金属层可以用作散热结构600。作为另一示例，散热结构600可以包括散热器或热管。作为其他示例，散热结构600可以使用水冷方法来实现。
导热层650可以插入在第一半导体封装100和第二半导体封装200与散热结构600之间。导热层650可以与第一半导体封装100和第二半导体封装200的顶表面以及散热结构600的底表面接触。导热层650可以由热界面材料(TIM)形成或包括热界面材料(TIM)。热界面材料可以包括例如聚合物和导热颗粒。导热颗粒可以分散在聚合物中。在半导体封装的操作期间，半导体封装中产生的热量可以通过导热层650转移到散热结构600。
图11至图15是示出根据本发明构思的示例实施例的制造半导体封装的方法的截面图。
参照图11，可以设置第一封装衬底10。例如，第一半导体衬底10可以是硅衬底。第一半导体衬底10可以包括芯片区CR和芯片区CR之间的划线区。第一半导体衬底10可以包括彼此相对的第一表面10a和第二表面10b。
在每个芯片区CR中，第一有源图案AP1和第二有源图案AP2可以形成在第一半导体衬底10的第一表面10a上。第一有源图案AP1和第二有源图案AP2可以是沿第一方向D1延伸并且彼此平行的线形状图案，如之前参照图2所描述的。第一有源图案AP1和第二有源图案AP2可以由通过图案化第一半导体衬底10而形成的沟槽来限定。例如，第一有源图案AP1和第二有源图案AP2可以是第一半导体衬底10的部分，这些部分由形成在第一半导体衬底10中的沟槽限定。
器件隔离层11可以形成在第一有源图案AP1和第二有源图案AP2之间。器件隔离层11可以形成为具有比第一有源图案AP1和第二有源图案AP2的顶表面低的顶表面，从而暴露第一有源图案AP1和第二有源图案AP2的上部。
可以在形成第一有源图案AP1和第二有源图案AP2之前或之后形成第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3以及掩埋信号线BSI。第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3以及掩埋信号线BSI可以由金属材料(例如，钨、铝、钛钽、氮化钛、氮化钽和/或氮化钨)中的至少一种形成或包括其中的至少一种。
第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3以及掩埋信号线BSI可以通过图案化器件隔离层11和第一半导体衬底10以形成沟槽、用金属层填充沟槽、并使金属层凹陷(或平坦化)来形成。
第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3以及掩埋信号线BSI可以具有位于比第一有源图案AP1和第二有源图案AP2的顶表面低的高度处的顶表面。第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3以及掩埋信号线BSI具有的底表面可以位于比器件隔离层11的底表面低的高度处。
可以在形成第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3以及掩埋信号线BSI之后形成栅极结构GS(例如，参见图2)以及有源接触部AC1和AC2。有源接触部AC1和AC2可以形成为穿透第一层间绝缘层13并与第一有源图案AP1或第二有源图案AP2接触。有源接触部AC1和AC2中的每一个可以包括阻挡金属层和金属层。有源接触部AC1和AC2可以形成为具有与第一层间绝缘层13的顶表面基本共面的顶表面。
第二层间绝缘层15可以形成在第一层间绝缘层13上以覆盖有源接触部AC1和AC2的顶表面。
参照图12，信号线INC1可以堆叠在第二层间绝缘层15上，金属间绝缘层插入在信号线INC1之间。竖直堆叠的信号线INC1可以通过接触插塞彼此电连接。
参照图13，可以执行减薄工艺以减小第一半导体衬底10的厚度。减薄工艺可以包括：研磨或抛光第一半导体衬底10的第二表面10b，并且各向异性和/或各向同性地蚀刻第一半导体衬底100。
对于第一半导体衬底10的减薄工艺，可以使用粘合层110将虚设衬底DMY附接到逻辑结构IC的最上绝缘层。在附接虚设衬底DMY之后，可以竖直倒置第一半导体衬底10。可以通过研磨或抛光工艺来去除第一半导体衬底10的一部分，然后，可以执行各向异性或各向同性的蚀刻工艺以从第一半导体衬底10的剩余部分去除表面缺陷。
表面绝缘层120可以形成在第一半导体衬底10的第二表面10b上，然后，可以图案化第一半导体衬底10的第二表面10b以形成暴露第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3以及掩埋信号线BSI的穿透孔。穿透孔可以形成为具有约1μm或更小的竖直长度。接下来，可以形成金属材料以填充穿透孔，并且可以通过平坦化金属材料以暴露表面绝缘层120来形成穿通过孔TSV。
参照图14，电力输送网络PDN可以形成在表面绝缘层120上。电力输送网络PDN的形成可以包括形成电力线INC2，金属间绝缘层插入在电力线INC2之间。此外，第一接合焊盘BP1可以形成在电力输送网络PDN的最上金属层中。第一接合焊盘BP1可以电连接到电力线INC2。
参照图15，包括电容器层PDC的第二半导体衬底20可以设置在电力输送网络PDN上。
例如，第二半导体衬底20可以是硅衬底。类似于第一半导体衬底10，第二半导体衬底20可以包括芯片区CR和芯片区CR之间的划线区。
电力去耦电容器CAP可以形成在第二半导体衬底20的芯片区CR上。电容器层PDC的最下金属层可以包括第二接合焊盘BP2。
第二半导体衬底20可以与第一半导体衬底10对准，使得第一半导体衬底10的芯片区CR与第二半导体衬底20的芯片区CR竖直重叠。
第一接合焊盘BP1和第二接合焊盘BP2可以设置为彼此对应并且可以彼此直接接合。第一接合焊盘BP1和第二接合焊盘BP2可以由钨(W)、铝(A1)、铜(Cu)、氮化钨(WN)、氮化钽(TaN)或氮化钛(TiN)中的至少一种形成或包括其中的至少一种，并且在第一接合焊盘BP1和第二接合焊盘BP2由铜(Cu)形成的情况下，第一接合焊盘BP1和第二接合焊盘BP2可以以铜(Cu)-铜(Cu)键合方式彼此物理连接和电连接。此外，电容器层PDC和电力输送网络PDN的绝缘层的表面可以以电介质-电介质接合方式彼此接合。
对于第一接合焊盘BP1和第二接合焊盘BP2之间的接合，可以对第二半导体衬底20施加压力和热量。例如，第一接合焊盘BP1和第二接合焊盘BP2可以通过退火工艺处理，该退火工艺在低于约30MPa的压力下在约100℃至500℃的温度下执行。然而，本发明构思不限于该示例，接合工艺的压力和温度条件可以不同地改变。
在第一接合焊盘BP1和第二接合焊盘BP2之间接合之后，可以沿着划线区执行切割工艺以将第一半导体衬底10和第二半导体衬底20的芯片区域CR彼此分离，从而半导体封装100可以形成为具有与参照图3描述的结构相同的结构。这里，可以使用锯片或激光束来执行切割工艺。
图16是示出根据本发明构思的示例实施例的制造半导体封装的方法的截面图。
参照图16，可以设置形成有逻辑结构IC和电力输送网络PDN的第一半导体衬底10，如参照图12至图14所描述的。
可以分别在第一半导体衬底10的芯片区CR上设置多个第二半导体芯片C2。如上所述，第二半导体芯片C2中的每一个可以包括第二半导体衬底20和第二半导体衬底20上的电容器层PDC，并且第二接合焊盘BP2可以设置在电容器层PDC的最下金属层中。
第二半导体芯片C2可以以其第二接合焊盘BP2面向第一半导体衬底10上的第一接合焊盘BP1的方式进行设置。第一接合焊盘BP1和第二接合焊盘BP2可以通过连接端子30彼此连接。
接着，可以形成底填充层35以填充电力输送网络PDN与电容器层PDC之间的空间，并且模制层50(例如，参见图5A)可以形成在电力输送网络PDN的绝缘层上。
模制层50(例如，参见图5A)可以形成为较厚地覆盖第二半导体芯片C2，然后可以执行研磨工艺以暴露第二半导体衬底20。
在形成模制层50之后，可以沿着划线区执行切割工艺以形成参照图5A或图5B描述的半导体封装100。
图17和图18是示出根据本发明构思的示例实施例的制造半导体封装的方法的截面图。
参照图17，可以在第一半导体衬底10的第一表面10a上形成逻辑结构IC，如之前参照图11至图13所述，然后，可以形成穿通过孔TSV以穿透第一半导体衬底10，并连接到第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3。
在形成穿通过孔TSV之后，可以在第一半导体衬底10的第二表面10b上形成第一接合焊盘BP1。第一接合焊盘BP1中的一些可以连接到穿通过孔TSV。
参照图18，形成有电容器层PDC和电力输送网络PDN的第二半导体衬底20可以设置在第一半导体衬底10上。
包括电力去耦电容器CAP的电容器层PDC可以形成在第二半导体衬底20的前表面(例如，第二半导体衬底20的面向电力输送网络PDN的第一表面)上，并且包括与电力去耦电容器CAP电连接的电力线INC2的电力输送网络PDN可以形成在电容器层PDC上。电力输送网络PDN的最下金属层可以形成为包括第二接合焊盘BP2。
接下来，第一半导体衬底10和第二半导体衬底20可以彼此接合，使得第一半导体衬底10的第一接合焊盘BP1与第二半导体衬底20的第二接合焊盘BP2直接接触。因此，电力线INC2可以通过第一接合焊盘BP1和第二接合焊盘BP2以及穿通过孔TSV电连接到掩埋电力轨BPR1、BPR2和BPR3。
在第一接合焊盘BP1和第二接合焊盘BP2之间接合之后，可以沿着划线区执行切割工艺以将第一半导体衬底10和第二半导体衬底20的芯片区域CR彼此分离，从而半导体封装100可以形成为具有与参照图6和图7描述的结构相同的结构。
图19至图22是示出根据本发明构思的示例实施例的制造半导体封装的方法的截面图。
参照图19，逻辑结构IC可以形成在第一半导体衬底10的第一表面10a上，如参照图10和图11所述。
信号线INC1可以形成在第一半导体衬底10的第一表面10a上，并且第一接合焊盘BP1可以形成在信号线INC1的最上金属层中。
参照图20，包括电容器层PDC的第二半导体衬底20可以设置在第一半导体衬底10上。
电容器层PDC可以包括电力去耦电容器CAP，并且电容器层PDC的最下金属层可以包括与电力去耦电容器CAP连接的第二接合焊盘BP2。
第一半导体衬底10和第二半导体衬底20可以彼此接合，使得逻辑结构IC中的第一接合焊盘BP1直接接合到电容器层PDC中的第二接合焊盘BP2。
接下来，参照图21，第一半导体衬底10可以竖直倒置，然后可以在第一半导体衬底10上执行减薄工艺，如参照图13所描述的。
在减薄工艺之后，可以在第一半导体衬底10的第二表面10b上形成表面绝缘层120。接下来，可以图案化第一半导体衬底10的第二表面10b以形成穿通过孔TSV，穿通过孔TSV电连接到第一掩埋电力轨BPR1、第二掩埋电力轨BPR2和第三掩埋电力轨BPR3以及掩埋信号线BSI。
参照图22，与穿通过孔TSV电连接的电力输送网络PDN可以形成在表面绝缘层120上。电力输送网络PDN的形成可以包括在表面绝缘层120上形成绝缘层和电力线INC2，电力线INC2插入在绝缘层之间。
芯片焊盘111可以形成在电力输送网络PDN的最上金属层中并且形成在每个芯片区域CR上。在形成芯片焊盘111之后，可以沿着划线区执行切割工艺。因此，半导体封装100可以形成为具有与参照图8和图9描述的结构相同的结构。
根据本发明构思的示例实施例，可以与电力输送网络相邻地设置电力去耦电容器。因此，当半导体封装执行高频操作时，可以降低电力噪声。因此，可以改善半导体封装的操作特性。
根据本发明构思的示例实施例，包括电力去耦电容器的第二半导体芯片可以接合到集成有逻辑结构的第一半导体衬底的第一表面，然后可以在第一半导体衬底的第二表面上形成电力输送网络。也就是说，不需要虚设衬底来在第一半导体衬底的第二表面上形成电力输送网络。
尽管已经具体示出和描述了本发明构思的一些示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

Claims (20)

1.一种半导体封装，包括：
第一半导体芯片，包括逻辑结构；以及
第二半导体芯片，接合到所述第一半导体芯片，
其中，所述第一半导体芯片包括：
在第一半导体衬底的第一表面上并与所述逻辑结构连接的信号线，
在所述第一半导体衬底的第二表面上的电力输送网络，所述第二表面与所述第一表面相对，以及
穿通过孔，穿透所述第一半导体衬底并将所述电力输送网络连接到所述逻辑结构，并且
其中，所述第二半导体芯片包括电容器层，所述电容器层在第二半导体衬底上并且与所述电力输送网络相邻。
2.根据权利要求1所述的半导体封装，其中，
所述第一半导体芯片的所述电力输送网络包括多个第一接合焊盘以及与所述第一接合焊盘连接的多条电力线，
所述第二半导体芯片的所述电容器层包括在所述第二半导体衬底上的电力去耦电容器和与所述电力去耦电容器连接的第二接合焊盘，以及
所述第一接合焊盘接合到所述第二接合焊盘。
3.根据权利要求2所述的半导体封装，还包括：
在所述第一接合焊盘和所述第二接合焊盘之间的连接端子，所述连接端子将所述第一接合焊盘连接到所述第二接合焊盘。
4.根据权利要求1所述的半导体封装，其中，所述第一半导体衬底的侧表面与所述第二半导体衬底的侧表面竖直对准。
5.根据权利要求1所述的半导体封装，其中，
所述电容器层包括在所述第二半导体衬底上的多个电力去耦电容器，以及
所述电力去耦电容器中的每一个包括：
在所述第二半导体衬底上的底部电极焊盘，
在所述底部电极焊盘上的多个底部电极，
以均匀厚度覆盖所述底部电极的电容器介电层，以及
在所述电容器介电层上的顶部电极，所述顶部电极覆盖所有底部电极。
6.根据权利要求1所述的半导体封装，其中，
所述逻辑结构包括：
在所述第一半导体衬底的第一表面上的有源图案，
在所述第一半导体衬底中的掩埋电力轨，以及
将所述掩埋电力轨连接到所述有源图案的有源接触部，并且所述穿通过孔将所述掩埋电力轨连接到所述电力输送网络。
7.根据权利要求6所述的半导体封装，还包括：
在所述有源图案之间的器件隔离层，
其中，所述器件隔离层的顶表面低于所述有源图案的顶表面，以及
所述掩埋电力轨在所述器件隔离层中。
8.根据权利要求6所述的半导体封装，其中，所述穿通过孔的直径在50nm至150nm的范围内。
9.根据权利要求6所述的半导体封装，其中，所述穿通过孔的竖直长度在300nm至1μm的范围内。
10.一种半导体封装，包括：
第一半导体衬底；
第二半导体衬底；
在所述第一半导体衬底和所述第二半导体衬底之间的电力输送网络；以及
在所述电力输送网络和所述第二半导体衬底之间的电容器层。
11.根据权利要求10所述的半导体封装，还包括：
多个第一接合焊盘，连接到所述电力输送网络；以及
多个第二接合焊盘，连接到所述电容器层，
其中，所述第一接合焊盘接合到所述第二接合焊盘。
12.根据权利要求11所述的半导体封装，其中，
所述电容器层包括多个电力去耦电容器，以及
所述多个电力去耦电容器在所述第二半导体衬底上并连接到所述第二接合焊盘。
13.根据权利要求12所述的半导体封装，其中，所述电力去耦电容器中的每一个包括：
在所述第二半导体衬底上的底部电极焊盘；
在所述底部电极焊盘上的多个底部电极；
以均匀的厚度覆盖所述底部电极的电容器介电层；以及
在所述电容器介电层上的顶部电极，所述顶部电极覆盖所有底部电极。
14.根据权利要求10所述的半导体封装，还包括：
在所述第一半导体衬底上的逻辑结构；以及
多个穿通过孔，穿透所述第一半导体衬底并连接到所述逻辑结构，
其中，所述第一半导体衬底具有彼此相对的第一表面和第二表面，
所述逻辑结构设置在所述第一半导体衬底的第一表面上，
所述电力输送网络在所述第一半导体衬底的第二表面上，以及
所述电力输送网络连接到所述穿通过孔。
15.根据权利要求14所述的半导体封装，其中，所述逻辑结构包括：
有源图案，在所述第一半导体衬底的第一表面上；
栅极结构，跨所述有源图案；
有源接触部，在所述栅极结构两侧并与所述有源图案接触；以及
掩埋电力轨，在所述第一半导体衬底的第一表面和第二表面之间并连接到所述有源接触部，
其中，所述电力输送网络通过所述穿通过孔电连接到所述掩埋电力轨。
16.根据权利要求10所述的半导体封装，还包括：
在所述第一半导体衬底的第一表面上的逻辑结构；
穿通过孔，穿透所述第一半导体衬底并连接到所述逻辑结构；
多个第一接合焊盘，在所述第一半导体衬底的第二表面上并连接到所述穿通过孔；以及
多个第二接合焊盘，接合到所述第一接合焊盘，所述第二接合焊盘通过所述第一接合焊盘连接到所述电力输送网络。
17.一种半导体封装，包括：
第一半导体衬底，具有第一表面和与所述第一表面相对的第二表面；
有源图案，在所述第一半导体衬底的第一表面上；
有源接触部，连接到所述有源图案；
信号线，在所述有源接触部上并连接到所述有源接触部；
掩埋电力轨，在所述第一半导体衬底中并连接到所述有源图案；
穿通过孔，穿透所述第一半导体衬底并连接到所述掩埋电力轨；
在所述第一半导体衬底的第二表面上的电力输送网络，所述电力输送网络包括连接到所述穿通过孔的电力线；
第一接合焊盘，连接到所述电力输送网络；
电容器层，包括在第二半导体衬底的第三表面上的电力去耦电容器，所述第三表面面向所述电力输送网络；以及
第二接合焊盘，连接到所述电力去耦电容器，
其中，所述第一接合焊盘和所述第二接合焊盘彼此接合。
18.根据权利要求17所述的半导体封装，其中，所述掩埋电力轨部分地掩埋在所述第一半导体衬底中。
19.根据权利要求17所述的半导体封装，其中，所述第一半导体衬底的侧表面与所述第二半导体衬底的侧表面对准。
20.根据权利要求17所述的半导体封装，其中，所述电力去耦电容器中的每一个包括：
在所述第二半导体衬底上的底部电极焊盘；
在所述底部电极焊盘上的多个底部电极；
以均匀的厚度覆盖所述底部电极的电容器介电层；以及
在所述电容器介电层上的顶部电极，所述顶部电极覆盖所有底部电极。
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