CN110875271A - 半导体芯片及其制造方法 - Google Patents

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CN110875271A
CN110875271A CN201910481256.1A CN201910481256A CN110875271A CN 110875271 A CN110875271 A CN 110875271A CN 201910481256 A CN201910481256 A CN 201910481256A CN 110875271 A CN110875271 A CN 110875271A
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etch stop
layer
interlayer insulating
substrate
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李大硕
李学承
林东灿
金泰成
文光辰
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Samsung Electronics Co Ltd
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    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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Abstract

本发明提供半导体芯片及其制造方法。半导体芯片包含：衬底；层间绝缘层，包含位于衬底的上表面上的底部层间绝缘层和位于底部层间绝缘层上的顶部层间绝缘层；蚀刻终止层，位于底部层间绝缘层与顶部层间绝缘层之间；接地焊盘，位于层间绝缘层上；以及贯通孔，经由衬底、层间绝缘层以及蚀刻终止层连接到接地焊盘。蚀刻终止层经隔离以免与接地焊盘直接接触。

Description

半导体芯片及其制造方法
相关申请的交叉引用
本申请主张2018年9月3日在韩国知识产权局提交的韩国专利申请第10-2018-0104738号的权益，所述申请的揭露内容以全文引用的方式并入本文中。
技术领域
本发明概念涉及半导体芯片及其制造方法，且更确切地说涉及包含硅穿孔的半导体芯片及其制造方法。
背景技术
由于积极地研发各自配备有包含于一个半导体封装中的多个半导体芯片的三维(three-dimensional；3D)半导体封装，可研发用于通过使用穿过衬底或裸片以形成垂直电性连接的硅穿孔来确保连接结构的可靠性的技术。
发明内容
本发明概念提供用于通过使用硅穿孔来确保连接结构的可靠性的半导体芯片。
本发明概念提供制造半导体芯片的方法，所述半导体芯片通过使用硅穿孔来确保连接结构的可靠性。
本发明概念不限于前述，但所属领域的技术人员将根据下文描述清晰地理解本文中未描述的其它示例实施例。
根据一些示例实施例，一种半导体芯片可包含：衬底；层间绝缘层，包含位于衬底的上表面上的底部层间绝缘层和位于底部层间绝缘层上的顶部层间绝缘层；蚀刻终止层，位于底部层间绝缘层与顶部层间绝缘层之间；接地焊盘(landing pad)，位于层间绝缘层上；以及贯通孔，经由衬底、层间绝缘层以及蚀刻终止层连接到接地焊盘。蚀刻终止层可经隔离以免与接地焊盘直接接触。
根据一些示例实施例，一种半导体芯片可包含：衬底；层间绝缘层，位于衬底的上表面上，所述层间绝缘层包围半导体装置；金属间绝缘层，包围金属布线且包含位于层间绝缘层上的底部金属间绝缘层和位于底部金属间绝缘层上的顶部金属间绝缘层；蚀刻终止层，位于底部金属间绝缘层与顶部金属间绝缘层之间；接地焊盘，位于金属间绝缘层上；凸块结构，位于接地焊盘上；以及贯通孔，经由衬底、层间绝缘层、金属间绝缘层以及蚀刻终止层连接到接地焊盘。蚀刻终止层可经隔离以免与接地焊盘直接接触。
根据一些示例实施例，一种制造半导体芯片的方法可包含：在衬底的第一表面上形成半导体装置；在衬底的第一表面上形成底部层间绝缘层，使得底部层间绝缘层包围半导体装置；在底部层间绝缘层上形成蚀刻终止层；在蚀刻终止层上形成顶部层间绝缘层；在顶部层间绝缘层上形成接地焊盘，使得接地焊盘经隔离以免与蚀刻终止层直接接触；形成初步贯通孔洞，所述初步贯通孔洞从与衬底的第一表面相对的衬底的第二表面延伸穿过衬底以暴露蚀刻终止层；在初步贯通孔洞的内壁上形成通孔绝缘层以限定贯通孔洞；扩大贯通孔洞的底以暴露接地焊盘；以及形成填充贯通孔洞的贯通孔。
附图说明
根据结合附图进行的以下详细描述将更清晰地理解本发明概念的示例实施例，其中：
图1是示出根据一些示例实施例的半导体芯片的平面图。
图2是示出图1的主要配置区域的一部分和贯通孔区域的一部分的剖面图。
图3是图2的区域CX的放大图。
图4是示出根据一些示例实施例的半导体芯片的剖面图。
图5是示出根据一些示例实施例的半导体芯片的剖面图。
图6是示出根据一些示例实施例的半导体芯片的剖面图。
图7是示出图1的主要配置区域的一部分和贯通孔区域的一部分的剖面图。
图8是图7的区域CX2的放大图。
图9、图10、图11、图12、图13、图14、图15、图16以及图17是示出根据一些示例实施例以工艺顺序制造半导体芯片的方法的剖面图。
图18是示出包含根据一些示例实施例的半导体芯片的半导体封装的主要配置的剖面图。
图19是示出包含根据一些示例实施例的半导体芯片的半导体模块的平面图。
图20是示出包含根据一些示例实施例的半导体芯片的系统的框图。
附图标号说明
100、100A、100B、100C、100D、220、1030：半导体芯片；
110：衬底；
110F1：第一表面；
110F2：第二表面；
120：层间绝缘层；
120B、121B：底部层间绝缘层；
120B_T、120T_T、ESL_T：厚度；
120T、121T：顶部层间绝缘层；
122：半导体装置；
124：布线结构；
130：金属间绝缘层；
130B：底部金属间绝缘层；
130T：顶部金属间绝缘层；
132：多层布线结构；
132W：布线层；
132P：布线通孔；
134：接地焊盘；
134B：接地焊盘势垒层；
134W：接地焊盘金属层；
134BU、134WU、156U、ESL_U：上表面；
142：第一焊盘；
144：钝化层；
144H：开口；
146：凸块结构；
146P：柱；
146S：焊料层；
150、222、232：贯通孔；
150H：贯通孔洞；
150HP：初步贯通孔洞；
150S、156S1、156S2：侧壁；150T1：第一宽度；
150T2：第二宽度；
152：导电插塞；
152L：底面；
154：导电势垒层；
154S1：第一部分；
154S2：第二部分；
156：通孔绝缘层；
162：第二焊盘；
172：支撑衬底；
174：粘合层；
200：半导体封装；
210：封装衬底；
212：衬底内部布线；
214：连接端子；
216：焊料球；
230、1020：控制芯片；
240：密封部件；
250：连接部件；
1000：半导体模块；
1010：模块衬底；
1050：输入输出端子；
1100：系统；
1110：控制器；
1120：I/O装置；
1130：存储器；
1140：接口；
1150：总线；
CX、CX2：区域；
ESL：蚀刻终止层；
ESL_C：中心部分；
ESL_P：外围部分；
ESL1：第一蚀刻终止层；
ESL2：第二蚀刻终止层；
ESL_L：层表面、下表面；
h1、h2：高度；
MCR：主要配置区域；
PR1：第一外围电路区域；
PR2：第二外围电路区域；
TVR：贯通孔区域。
具体实施方式
下文中将参考附图详细地描述示例实施例。
图1是示出根据一些示例实施例的半导体芯片100的平面图。图2是示出图1的主要配置区域的一部分和贯通孔区域的一部分的剖面图。图3是图2的区域CX的放大图。
参看图1到图3，半导体芯片100可包含衬底110，所述衬底包含多个主要配置区域MCR和多个贯通孔区域TVR。
可将多个存储器单元安置于多个主要配置区域MCR中。可将第一外围电路区域PR1安置于多个主要配置区域MCR中的每一个的一侧上，且可将第二外围电路区域PR2安置于多个主要配置区域MCR中的每一个的另一侧上。
在一些示例实施例中，可将连接到包含于多个主要配置区域MCR中的存储器单元的行解码器(row decoder)安置于第一外围电路区域PR1中，且可将连接到包含于多个主要配置区域MCR中的存储器单元的列解码器(column decoder)安置于第二外围电路区域PR2中。
在其它实施例中，可将用于驱动多个存储器单元的其它驱动元件，诸如控制逻辑单元、感测放大器以及页缓冲器另外设置在第一外围电路区域PR1及第二外围电路区域PR2中。
可将穿过衬底110的多个贯通孔150安置于贯通孔区域TVR中。可经由贯通孔150自外部终端接收信号，或可经由贯通孔150将所述信号传输到外部终端。
主要配置区域MCR、第一外围电路区域PR1和第二外围电路区域PR2以及贯通孔区域TVR的安置示出于图式中，但可进行修改不限于此。在其它实施例中，不同于图示，可将主要配置区域MCR安置于衬底110的中心，且第一外围电路区域PR1和第二外围电路区域PR2以及贯通孔区域TVR可经安置以一维地包围主要配置区域MCR。
衬底110可包含第一表面110F1和第二表面110F2。衬底110可包含半导体衬底，如硅(Si)、锗(Ge)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)。在一些示例实施例中，衬底110可具有绝缘体上硅(silicon-on insulator；SOI)结构。举例来说，衬底110可包含内埋氧化物(buried oxide；BOX)层。在一些示例实施例中，衬底110可包含导电区域(例如，杂质掺杂井或杂质掺杂结构)。同样，衬底110可具有多种隔离结构，如浅沟槽隔离(shallow trench isolation；STI)结构。
衬底110的第一表面110F1可被称为有源表面。可将层间绝缘层120安置于衬底110的第一表面110F1上。层间绝缘层120可经安置以包围各自设置在衬底110上的多个半导体装置122和布线结构124。多个半导体装置122可各自包含存储器装置或逻辑装置。
存储器装置可以是易失性存储器装置或非易失性存储器装置。易失性存储器装置可包含(例如)易失性存储器装置，如动态随机存取存储器(dynamic random accessmemory；DRAM)、静态随机存取存储器(static random access memory；SRAM)或可控硅随机存取存储器(thyristor random access memory；TRAM)以及当前正在研发的易失性存储器装置。同样，非易失性存储器装置可包含(例如)非易失性存储器装置，如快闪存储器、磁性随机存取存储器(magnetic random access memory；MRAM)、自旋转移力矩MRAM(spin-transfer torque MRAM；STT-MRAM)；铁电随机存取存储器(ferroelectric random accessmemory；FRAM)、相变随机存取存储器(phase change random access memory；PRAM)或电阻式随机存取存储器(resistance random access memory；RRAM)，以及当前正在研发的非易失性存储器装置。
逻辑装置可实施为(例如)微处理器、图形处理器、信号处理器、网络处理器、芯片组、音频编解码器、视频编解码器、应用程序处理器、或芯片上系统(system-on chip；SOC)，但不限于此。
多个半导体装置122可电性连接到布线结构124且可由层间绝缘层120包围。层间绝缘层120、由层间绝缘层120包围的多个半导体装置122以及布线结构124可被称为前段工艺(front-end-of-line；FEOL)结构，使得如图1中所绘示的半导体芯片100包含衬底110的上表面(110F1)上的FEOL结构。如本文所描述，层间绝缘层120可以是FEOL结构的一部分。
层间绝缘层120可包含低介电材料，所述介电材料的介电常数低于氧化硅、氮化硅或氮氧化硅的介电常数。包含于层间绝缘层120中的低介电材料可以是介电常数低于氧化硅的介电常数的材料且可具有改善的绝缘功能，所述绝缘功能使得半导体芯片100能够高度集成且具有较高速度。
在根据一些示例实施例的半导体芯片100中，层间绝缘层120相对于蚀刻终止层ESL的位置可包含安置于衬底110的第一表面110F1与蚀刻终止层ESL之间的底部层间绝缘层120B和安置于蚀刻终止层ESL上的顶部层间绝缘层120T。即，可将半导体芯片100以堆叠结构设置，其中蚀刻终止层ESL安置于底部层间绝缘层120B上，且顶部层间绝缘层120T安置于蚀刻终止层ESL上。用不同方式说，在一些示例实施例(包含绘示于图1到图3中的示例实施例)中，衬底110的第一表面110F1可被称为衬底110的上表面，且层间绝缘层120可被理解为包含衬底110的上表面上的底部层间绝缘层120B和底部层间绝缘层120B上的顶部层间绝缘层120T，其中蚀刻终止层ESL位于底部层间绝缘层120B与顶部层间绝缘层120T之间。
应理解，被描述为在另一元件“上”的元件可在另一元件“上方”或“下方”。另外，应理解，被描述为在另一元件“上”的元件可“直接地”在另一元件上，使得元件彼此直接接触，或元件可“间接地”在另一元件上，使得元件由一或多个插入空间及/或结构隔离以免与彼此直接接触。
在一些示例实施例中，可将底部层间绝缘层120B呈以下结构设置：其中氧化硅，如酸硅石玻璃(phosphor silicate glass；PSG)、硼磷硅石玻璃(boro-phosphor silicateglass；BPSG)、未掺杂硅玻璃(undoped silicate glass；USG)、原硅酸四乙酯(tetra ethylortho silicate；TEOS)、等离子体增强TEOS(plasma enhanced-TEOS；PE-TEOS)以及高密度等离子体化学气相沉积(high density plasma-chemical vapor deposition；HDP-CVD)氧化物布置于单层上或经堆叠之结构。
可将蚀刻终止层ESL安置于形成层间绝缘层120的底部层间绝缘层120B与顶部层间绝缘层120T之间。同样，蚀刻终止层ESL可通过至少顶部层间绝缘层120T而远离接地焊盘134(“隔离以免直接接触”)。
在一些示例实施例中，底部层间绝缘层120B的厚度120B_T可大于蚀刻终止层ESL的厚度ESL_T，且蚀刻终止层ESL的厚度ESL_T可大体上等于或大于顶部层间绝缘层120T的厚度120T_T。如本文所描述，“大体上”等于另一厚度的厚度将理解为在制造公差和/或材料公差内等于另一厚度。
一般来说，在形成贯通孔洞150H的蚀刻工艺中，包含于接地焊盘134中的金属材料中的一些可由于衬底110的中心部分和外围部分中的每一个的蚀刻分布和层间绝缘层120的厚度分布而暴露。因此，在形成贯通孔洞150H的蚀刻工艺中，蚀刻终止层ESL可解决接地焊盘134的上表面由于过度蚀刻而在非所需工艺阶段下暴露的问题。
包含于蚀刻终止层ESL中的材料相对于包含于底部层间绝缘层120B中的材料可具有蚀刻选择性。举例来说，当底部层间绝缘层120B包含氧化硅时，蚀刻终止层ESL可包含氮化硅。
如上文所描述，由于蚀刻终止层ESL安置于层间绝缘层120的底部层间绝缘层120B与顶部层间绝缘层120T之间，因此形成贯通孔洞150H的蚀刻工艺可包含暴露蚀刻终止层ESL的工艺和暴露接地焊盘134的上表面的工艺，进而最大限度地降低接地焊盘134的上表面由于蚀刻分布而在非所需工艺阶段下暴露的程度。
可将金属间绝缘层130安置于层间绝缘层120上，且金属间绝缘层130可经安置以包围安置于层间绝缘层120上的多层布线结构132。多层布线结构132可包含多个布线层132W和多个布线通孔132P。多层布线结构132在本文中可简称为“金属布线”。在一些示例实施例中，金属间绝缘层130可具有多个绝缘层的堆叠结构，且多个绝缘层中的每一个可经安置以包围多个布线层132W的对应布线层的一部分和多个布线通孔132P的对应布线通孔的一部分。金属间绝缘层130和由金属间绝缘层130包围的多层布线结构132可被称为后段工艺(back-end-of-line；BEOL)结构。因此，应理解，图1所绘示的半导体芯片100可包含半导体芯片100的FEOL结构上的BEOL结构。
如至少图1到图3中所绘示，接地焊盘134可位于层间绝缘层120上，且接地焊盘134的至少一部分可由金属间绝缘层130包围。接地焊盘134可以是安置于贯通孔区域TVR中的多层布线结构132的一部分。
接地焊盘134可包含接地焊盘金属层134W和接地焊盘势垒层134B。接地焊盘势垒层134B可经安置以包围接地焊盘金属层134W的上表面134WU和侧表面。
本文中，沿水平方向(X方向或Y方向)延伸的接地焊盘势垒层134B的两个表面中的更靠近层间绝缘层120或衬底110安置的表面可被称为接地焊盘势垒层134B的上表面134BU。
另外，面向层间绝缘层120且沿水平方向(X方向或Y方向)延伸的接地焊盘金属层134W的表面可被称为接地焊盘金属层134W的上表面134WU，且与上表面134WU相对的表面可被称为接地焊盘金属层134W的下表面。
在一些示例实施例中，接地焊盘金属层134W可包含镍(Ni)、铜(Cu)、铝(Al)、金(Au)、钨(W)或其组合，但不限于此。接地焊盘势垒层134B可包含选自以下中的至少一种材料：W、氮化钨(WN)、碳化钨(WC)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钌(Ru)、钴(Co)、锰(Mn)、Ni以及硼化镍(NiB)，但不限于此。
可将第一焊盘142安置于金属间绝缘层130上，且可将包含暴露第一焊盘142的上表面的至少一部分的开口144H的钝化层144安置于金属间绝缘层130上。第一焊盘142可包含Al、Ni、Cu或其组合，且钝化层144可包含聚酰亚胺或氮化硅，但不限于此。
可将包含柱146P和焊料层146S的凸块结构146安置于第一焊盘142上。凸块结构146可包含柱146P和焊料层146S，其依序堆叠在第一焊盘142上。在一些示例实施例中，柱146P可包含Cu、Ni或其合金，且焊料层146S可包含锡(Sn)、银(Ag)、铅(Pb)、Au、Cu、硼(B)或其合金。然而，柱146P和焊料层146S并不限于此。
如所示出，可将第一焊盘142和凸块结构146安置于贯通孔区域TVR中，且任选地，可将第一焊盘142和凸块结构146另外设置在主要配置区域MCR中。
贯通孔150可穿过(“延伸”)衬底110和层间绝缘层120且可电性连接到接地焊盘134。贯通孔150可包含导电插塞152和导电势垒层154。
可将贯通孔150安置于穿过衬底110和层间绝缘层120的贯通孔洞150H中。因此，且如至少图2中所绘示，贯通孔150可延伸穿过衬底110、层间绝缘层120以及蚀刻终止层ESL，使得通过衬底110、层间绝缘层120以及蚀刻终止层ESL将贯通孔150连接到接地焊盘134。贯通孔洞150H可沿垂直方向(Z方向)从衬底110的第二表面110F2延伸到第一表面110F1，且可将导电势垒层154和导电插塞152依序安置于贯通孔洞150H的内壁上。
导电插塞152可经由衬底110的第一表面110F1从第二表面110F2延伸，且可将导电插塞152的底面152L安置于低于层间绝缘层120的底面的水平高度中。换句话说，相较于层间绝缘层120的底面，可将导电插塞152的底面152L安置在更远离衬底110的第一表面110F1处。
在一些示例实施例中，导电插塞152可包含Cu、铜锡(CuSn)、铜镁(CuMg)、铜镍(CuNi)、铜锌(CuZn)、铜钯(CuPd)、铜金(CuAu)、铜铼(CuRe)、铜钨(CuW)、W或W合金，但不限于此。
导电势垒层154可经安置以包围导电插塞152的侧壁和底面152L。在一些示例实施例中，导电势垒层154可包含选自以下中的至少一种材料：W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni以及NiB，但不限于此。
通孔绝缘层156可包围导电势垒层154的侧壁的大部分，所述大部分为贯通孔150的侧壁的有限的部分。举例来说，如至少图3中所绘示，通孔绝缘层156可包围贯通孔150的侧壁的大部分，使得提供贯通孔150的侧壁的第一部分的导电势垒层154的侧壁的第一部分154S1由通孔绝缘层156覆盖，且提供贯通孔150的侧壁的第二部分的导电势垒层154的侧壁的第二部分154S2由通孔绝缘层156暴露。通孔绝缘层156可充当防止衬底110与包含于贯通孔150中的导电材料直接接触的绝缘间隔物。同样，通孔绝缘层156可直接地接触蚀刻终止层ESL且可远离(“隔离以免直接接触”)接地焊盘134安置，使得通孔绝缘层156并不直接接触接地焊盘134。如至少图3中所绘示，部分154S1和部分154S2可共同包括直接地接触通孔绝缘层156、蚀刻终止层ESL、顶部层间绝缘层120T以及接地焊盘134的贯通孔150的侧壁150S。如图2到图3中进一步绘示，通孔绝缘层156的一个侧壁156S1可直接地接触贯通孔150，且通孔绝缘层156的另一侧壁156S2可直接地接触衬底110和底部层间绝缘层120B。另外，与衬底110的上表面(110F1)相对的通孔绝缘层156的上表面156U可直接地接触蚀刻终止层ESL的层表面ESL_L。
通孔绝缘层156可包含氧化硅、氮化硅、碳化硅、聚合物或其组合。在一些示例实施例中，化学气相沉积(chemical vapor deposition；CVD)工艺可用于形成通孔绝缘层156。通孔绝缘层156的厚度可为约500埃到约3000埃，但不限于此。
另外，通孔绝缘层156的一个侧壁可直接地接触贯通孔150，且通孔绝缘层156的另一侧壁可直接地接触衬底110和层间绝缘层120。通孔绝缘层156的上表面可具有直接接触蚀刻终止层ESL的下表面ESL_L的结构。如图3中所绘示，面向衬底110的上表面(110F1)的蚀刻终止层ESL的下表面ESL_L可直接接触通孔绝缘层156和底部层间绝缘层120B。如图3中进一步示出，与衬底110的上表面(110F1)相对的蚀刻终止层ESL的上表面ESL_U可直接地接触顶部层间绝缘层120T且可不直接接触通孔绝缘层156和接地焊盘134。
即，就贯通孔150来说，贯通孔150的侧壁可具有直接接触通孔绝缘层156、蚀刻终止层ESL、顶部层间绝缘层120T以及接地焊盘134的结构。
衬底110的第二表面110F2可被称为无源表面。可将连接到贯通孔150的第二焊盘162安置于衬底110的第二表面110F2上。第二焊盘162可包含Al、Ni、Cu或其组合，但不限于此。
如所示出，贯通孔150可穿过衬底110和层间绝缘层120，且可电性连接到接地焊盘134。为仅导电势垒层154直接接触接地焊盘金属层134W，可在不直接地接触接地焊盘金属层134W的情况下安置导电插塞152。
尽管下文描述，但制造根据一些示例实施例的半导体芯片100的方法可使用对应于接地焊盘134和金属间绝缘层130首先形成于衬底110的第一表面110F1上以便形成贯通孔150，且接着形成贯通孔150的方法的后通孔(via last)方法。
一般来说，形成贯通孔150的方法可包含先通孔方法、中通孔方法以及后通孔方法。先通孔方法可表示在形成半导体装置的集成电路之前形成贯通孔150的方法，中通孔方法可表示在形成半导体装置的集成电路之后形成布线层前形成贯通孔150的方法，以及后通孔方法可表示在形成布线层之后形成贯通孔150的方法。
举例来说，在后通孔方法中，多个半导体装置122、布线结构124以及层间绝缘层120可形成于衬底110的第一表面110F1上，接地焊盘134、多层布线结构132以及金属间绝缘层130可形成于层间绝缘层120上，且可形成从衬底110的第二表面110F2穿过衬底110和层间绝缘层120的贯通孔洞150H。
具体地说，在制造根据一些示例实施例的半导体芯片100的方法中，可首先形成经由衬底110延伸到层间绝缘层120的内部且暴露蚀刻终止层ESL的初步贯通孔洞150HP(见图10)，通孔绝缘层156可形成于初步贯通孔洞150HP(见图10)的内壁上，贯通孔洞150H的底可更扩大直到接地焊盘金属层134W的上表面134WU暴露，且导电势垒层154可形成于贯通孔洞150H的内壁上。
在与根据一些示例实施例的半导体芯片100不同的半导体芯片中，可省略蚀刻终止层ESL，且可通过单次蚀刻工艺形成贯通孔洞150H。在这种情况下，由于蚀刻分布，可在形成贯通孔洞150H时蚀刻接地焊盘金属层134W的一部分，且包含于暴露的接地焊盘金属层134W中的金属材料可留存在贯通孔洞150H中而未被去除且可附接在贯通孔洞150H的侧壁(例如衬底110或层间绝缘层120)上。因此，衬底110或层间绝缘层120可能被金属材料污染，且由于这种情况，可能并不能确保衬底110或层间绝缘层120的足够绝缘特性。
另一方面，在根据一些示例实施例的半导体芯片100中，由于蚀刻终止层ESL安置于层间绝缘层120的底部层间绝缘层120B与顶部层间绝缘层120T之间，因此形成贯通孔洞150H的蚀刻工艺可包含暴露蚀刻终止层ESL的工艺和暴露接地焊盘134的上表面的工艺。
因此，可最大限度地降低接地焊盘134的上表面由于蚀刻分布而在非所需工艺阶段暴露的程度。同样，在暴露蚀刻终止层ESL的工艺后，通孔绝缘层156可共形地形成于初步贯通孔洞150HP的侧壁(见图10)和暴露的蚀刻终止层ESL上，且因此，通孔绝缘层156可充当保护衬底110和层间绝缘层120中的每一个的表面的保护层。
因此，在暴露接地焊盘134的上表面的工艺中，包含于接地焊盘金属层134W中的金属材料可以不直接地粘附于衬底110或层间绝缘层120的侧壁，且因此，可防止在衬底110或层间绝缘层120中污染金属材料，从而半导体芯片100可具有良好可靠性。
图4是示出根据一些示例实施例的半导体芯片100A的剖面图且是对应于图2的区域CX的放大图。
下文描述对半导体芯片100A进行配置的元件且包含于元件中的每一个中的材料大体上相同(例如在制造公差和/或材料公差内相同)或类似于上文参考图1到图3给出的描述。因此，下文中，为方便描述，将主要描述半导体芯片100A与半导体芯片100(见图3)之间的差异。
参看图4，在根据一些示例实施例的半导体芯片100A中，贯通孔150和接地焊盘134可各自具有带一定斜率的侧壁构形。
形成贯通孔洞150H的工艺可从衬底110的第二表面110F2开始且可沿朝向接地焊盘134的方向进行。就形成贯通孔洞150H的各向异性蚀刻工艺的特性来说，贯通孔洞150H的宽度可朝着接地焊盘134逐渐地减小。
因此，设置在贯通孔洞150H中的贯通孔150的构形可基于贯通孔洞150H的构形。即，贯通孔150可具有直接接触衬底110的一部分的第一宽度150T1宽于直接接触接地焊盘134的一部分的第二宽度150T2的侧壁构形。因此，且如图4中所绘示，贯通孔150的至少一部分可具有剖面宽度，所述剖面宽度在沿贯通孔150的至少部分的纵向轴线延伸远离衬底110的第二表面110F2(例如，底面)的方向上逐渐地和/或连续地变窄，且与贯通孔150的部分的剖面距所述衬底110的第二表面110F2(例如，底表面)距离成比例逐渐地和/或连续地变窄，使得在贯通孔150的部分中，贯通孔150的给定剖面的宽度与给定剖面距衬底110的第二表面110F2(例如，底表面)的距离成比例缩小。
另一方面，形成接地焊盘洞(未绘示)的工艺可从对应于与衬底110的第二表面110F2相对的方向的金属间绝缘层130开始，且可沿朝向层间绝缘层120的方向进行。就形成接地焊盘洞的各向异性蚀刻工艺的特性来说，接地焊盘洞的宽度可朝着层间绝缘层120逐渐地减小。
因此，设置在接地焊盘洞中的接地焊盘134的构形可基于接地焊盘洞的构形。即，接地焊盘134可具有与贯通孔150间隔开的一部分的第二宽度134T2宽于直接接触贯通孔150的一部分的第一宽度134T1的侧壁构形。因此，且如图4中所绘示，接地焊盘134可具有剖面宽度，所述剖面宽度在沿接地焊盘134的纵向轴线延伸远离衬底110的第二表面110F2(例如，底表面)的方向上逐渐地和/或连续地增宽，其中接地焊盘134的纵向轴线可与贯通孔150的纵向轴线相同，及其中接地焊盘134的剖面宽度与接地焊盘134的剖面距衬底110的第二表面110F2(例如，底表面)的距离成比例逐渐地和/或连续地增宽，使得接地焊盘134的给定剖面的宽度与给定剖面距衬底110的第二表面110F2(例如，底表面)的距离成比例变宽。
如上文所描述，制造根据一些示例实施例的半导体芯片100A的方法可使用后通孔方法，其中接地焊盘134和金属间绝缘层130首先形成于衬底110的第一表面110F1上以便形成贯通孔150，且接着形成贯通孔150。
在这种情况下，相对于衬底110，进行蚀刻贯通孔洞150H的蚀刻工艺的方向可与进行蚀刻接地焊盘洞的蚀刻工艺的方向不同。因此，如所示出，贯通孔150的至少一部分可具有逆梯形形状，其中其宽度远离衬底110逐渐地减小，且接地焊盘134可具有梯形形状，其中其宽度远离衬底110逐渐地增宽。
图5是示出根据一些示例实施例的半导体芯片100B的剖面图且是对应于图2的区域CX的放大图。
下文描述的配置半导体芯片100B的元件以及包含于元件中的每一个中的材料大体上与上文参考图1到图3给出的描述相同或类似。因此，下文中，为方便描述，将主要描述半导体芯片100B与半导体芯片100(见图3)之间的差异。
参看图5，在根据一些示例实施例的半导体芯片100B中，包含于底部层间绝缘层121B中的材料可与包含于顶部层间绝缘层121T中的材料不同。用不同方式说，底部层间绝缘层121B的材料组成可能与顶部层间绝缘层121T的材料组成不同。
相对于蚀刻终止层ESL的位置，层间绝缘层121可包含安置于衬底110的第一表面110F1与蚀刻终止层ESL之间的底部层间绝缘层121B和安置于蚀刻终止层ESL上的顶部层间绝缘层121T。即，可将半导体芯片100以堆叠结构设置，其中蚀刻终止层ESL安置于底部层间绝缘层121B上，且顶部层间绝缘层121T安置于蚀刻终止层ESL上。
可将底部层间绝缘层121B设置在其中氧化硅(如PSG、BPSG、USG、TEOS、PE-TEOS以及HDP CVD氧化物)布置于单层上或堆叠的结构中。包含于蚀刻终止层ESL中的材料相对于包含于底部层间绝缘层121B(“的材料”)中的材料可具有蚀刻选择性。举例来说，当底部层间绝缘层121B包含氧化硅时，蚀刻终止层ESL可包含氮化硅。
在根据一些示例实施例的半导体芯片100B中，不同于底部层间绝缘层121B，包含于顶部层间绝缘层121T中的材料的蚀刻率可等于或类似于包含于蚀刻终止层ESL中的材料的蚀刻率。即，包含于底部层间绝缘层121B中的材料(例如，底部层间绝缘层121B的材料组成)可与包含于顶部层间绝缘层121T中的材料(例如，顶部层间绝缘层121T的材料组成)不同。
图6是示出根据一些示例实施例的半导体芯片100C的剖面图且是对应于图2的区域CX的放大图。
下文描述配置半导体芯片100C的元件且包含于元件中的每一个中的材料大体上与上文参考图1到图3给出的描述相同或类似。因此，下文中，为方便描述，将主要描述半导体芯片100C与半导体芯片100(见图3)之间的差异。
参看图6，根据一些示例实施例的半导体芯片100C可包含蚀刻终止层ESL，所述蚀刻终止层包含第一蚀刻终止层ESL1和第二蚀刻终止层ESL2。
在根据一些示例实施例的半导体芯片100C中，相对于蚀刻终止层ESL的位置，层间绝缘层120可包含直接接触第一蚀刻终止层ESL1的底部层间绝缘层120B和直接接触第二蚀刻终止层ESL2的顶部层间绝缘层120T。即，可将根据一些示例实施例的半导体芯片100C以堆叠结构设置，其中第一蚀刻终止层ESL1安置于底部层间绝缘层120B上，第二蚀刻终止层ESL2安置于第一蚀刻终止层ESL1上，以及顶部层间绝缘层120T安置于第二蚀刻终止层ESL2上。
可将蚀刻终止层ESL以其中第一蚀刻终止层ESL1和第二蚀刻终止层ESL2依序堆叠的多层结构设置。第一蚀刻终止层ESL1的厚度可等于或不同于第二蚀刻终止层ESL2的厚度。在图式中，蚀刻终止层ESL被示出为包含堆叠的两个层(例如第一蚀刻终止层ESL1和第二蚀刻终止层ESL2)，但不限于此。在其它实施例中，取决于所述情况，蚀刻终止层ESL可包含三个或超过三个层。
另外，第一蚀刻终止层ESL1的材料组成可与第二蚀刻终止层ESL2的材料组成不同。举例来说，第一蚀刻终止层ESL1可包含相对于包含于底部层间绝缘层120B中的材料而具有蚀刻选择性的材料，且第二蚀刻终止层ESL2可包含与底部层间绝缘层120B的材料相同的材料。因此，在一些示例实施例中(包含图6所示的示例实施例)，蚀刻终止层ESL可包含多个不同材料层(例如，第一刻蚀停止层ESL1和第二刻蚀停止层ESL2)的堆叠。
以此方式，第一蚀刻终止层ESL1和第二蚀刻终止层ESL2可包含不同材料(例如，具有不同材料组成)，所述材料基于底部层间绝缘层120B与顶部层间绝缘层120T之间的相对关系而使得能够在贯通孔洞150H上容易地进行蚀刻工艺。
图7是示出图1的主要配置区域MCR的一部分和贯通孔区域TVR的一部分的剖面图。图8是图7的区域CX2的放大图。
下文描述的配置半导体芯片100D的元件及包含于元件中的每一个中的材料大体上与上文参考图1到图3给出的描述相同或类似。因此，下文中，为方便描述，将主要描述半导体芯片100D与半导体芯片100(见图3)之间的差异。
参看图7和图8，在根据一些示例实施例的半导体芯片100D中，可提供穿过衬底110、层间绝缘层120以及金属间绝缘层130的贯通孔150。因此，且如至少图7到图8中所绘示，贯通孔150可延伸穿过衬底110、层间绝缘层120、金属间绝缘层130以及蚀刻终止层ESL，使得经由衬底110、层间绝缘层120、金属间绝缘层130以及蚀刻终止层ESL将贯通孔150连接到第一焊盘142，且其中蚀刻终止层ESL经隔离以免与第一焊盘142直接接触。
如至少图8中所绘示，通孔绝缘层156可直接地接触衬底110、层间绝缘层120、底部金属间绝缘层130B以及蚀刻终止层ESL，且通孔绝缘层156可以不直接地接触顶部金属间绝缘层130T和第一焊盘142。
如至少图8中进一步绘示，面向衬底110的上表面(110F1)的蚀刻终止层ESL的下表面ESL_L可直接地接触通孔绝缘层156和底部金属间绝缘层130B，且与衬底110的上表面(110F1)相对的蚀刻终止层ESL的上表面ESL_U可直接地接触顶部金属间绝缘层130T且可以不直接地接触通孔绝缘层156和第一焊盘142。应理解，本文中描述未直接地接触另一元件的元件可能经隔离以免与另一元件直接接触。
贯通孔150可包含由衬底110包围的第一外壁部分、由层间绝缘层120包围的第二外壁部分以及由金属间绝缘层130包围的第三外壁部分。
贯通孔150可电接触位于金属间绝缘层130上的第一焊盘142。即，对应于半导体芯片100(见图3)的接地焊盘134的一部分可以是半导体芯片100D中的第一焊盘142。为将贯通孔150电性连接到多层布线结构132，第一焊盘142可从金属间绝缘层130延伸。如图7中所绘示，多层布线结构132的一部分可延伸穿过蚀刻终止层ESL且直接地接触第一焊盘142。
在根据一些示例实施例的半导体芯片100D中，金属间绝缘层130可包含安置于层间绝缘层120与蚀刻终止层ESL之间的底部金属间绝缘层130B和安置于蚀刻终止层ESL上的顶部金属间绝缘层130T。即，可将根据一些示例实施例的半导体芯片100D以堆叠结构设置，其中蚀刻终止层ESL安置于底部金属间绝缘层130B上且顶部金属间绝缘层130T安置于蚀刻终止层ESL上。用不同方式说，金属间绝缘层130可包含层间绝缘层120上的底部金属间绝缘层130B和底部金属间绝缘层130B上的顶部金属间绝缘层130T，其中蚀刻终止层ESL位于底部金属间绝缘层130B与顶部金属间绝缘层130T之间。
应理解，半导体芯片100D可包含衬底110的上表面(110F1)上的FEOL结构和FEOL结构上的BEOL结构，其中层间绝缘层120是FEOL结构的一部分，且多层布线结构132和金属间绝缘层130中的每一个是BEOL结构的一部分。
可将蚀刻终止层ESL安置于底部金属间绝缘层130B与顶部金属间绝缘层130T之间。同样，可通过顶部金属间绝缘层130T将蚀刻终止层ESL远离第一焊盘142安置。在一些示例实施例(包含绘示于至少图7到图8中的示例实施例)中，蚀刻终止层ESL可以是BEOL结构的一部分。
一般来说，在形成贯通孔洞150H的蚀刻工艺中，包含于第一焊盘142中的金属材料中的一些可由于衬底110的中心部分和外围部分中的每一个的蚀刻分布、层间绝缘层120的厚度分布以及金属间绝缘层130的厚度分布而暴露。因此，在形成贯通孔洞150H的蚀刻工艺中，蚀刻终止层ESL可解决第一焊盘142的上表面由于过度蚀刻而在非所需工艺阶段暴露的问题。
包含于蚀刻终止层ESL中的材料相对于包含于底部金属间绝缘层130B中的材料可具有蚀刻选择性。举例来说，当底部金属间绝缘层130B包含氧化硅时，蚀刻终止层ESL可包含氮化硅。
如上文所描述，由于蚀刻终止层ESL安置于金属间绝缘层130的底部金属间绝缘层130B与顶部金属间绝缘层130T之间，因此形成贯通孔洞150H的蚀刻工艺可包含暴露蚀刻终止层ESL的工艺和暴露第一焊盘142的上表面的工艺，进而最大限度地降低第一焊盘142的上表面由于蚀刻分布而在非所需工艺阶段暴露的程度。
图9、图10、图11、图12、图13、图14、图15、图16以及图17是示出根据一些示例实施例的以工艺顺序制造半导体芯片的方法的剖面图。
详细地说，图9、图10、图12、图13、图15、图16以及图17是示出图1的主要配置区域MCR的一部分和贯通孔区域TVR的一部分的剖面图，图11是图10的区域CX的放大图，以及图14是图13的区域CX的放大图。
参看图9，多个半导体装置122和布线结构124可形成于衬底110的第一表面110F1上，且覆盖(“包围”)多个半导体装置122和布线结构124的层间绝缘层120可形成于衬底110的第一表面110F1上，使得底部层间绝缘层120B形成于衬底110的第一表面110F1上并包围半导体装置122，蚀刻终止层ESL形成于底部层间绝缘层120B上，以及顶部层间绝缘层120T形成于蚀刻终止层ESL上。
可将蚀刻终止层ESL安置于层间绝缘层120的底部层间绝缘层120B与顶部层间绝缘层120T之间。可将层间绝缘层120以堆叠结构设置，其中蚀刻终止层ESL安置于底部层间绝缘层120B上且顶部层间绝缘层120T安置于蚀刻终止层ESL上。包含于蚀刻终止层ESL(“的材料”)中的材料相对于包含于底部层间绝缘层120B(“的材料”)中的材料可具有蚀刻选择性。举例来说，当底部层间绝缘层120B包含氧化硅时，蚀刻终止层ESL可包含氮化硅。在一些示例实施例中，蚀刻终止层ESL的形成可包含在底部层间绝缘层120B上形成第一蚀刻终止层ESL1以及在第一蚀刻终止层ESL1上形成第二蚀刻终止层ESL2，其中第二蚀刻终止层ESL2包含与第一蚀刻终止层ESL1的材料组成不同的材料组成。
接地焊盘134、多层布线结构132以及覆盖接地焊盘134和多层布线结构132的金属间绝缘层130可形成于层间绝缘层120上，使得接地焊盘134经隔离以免与蚀刻终止层ESL直接接触。
在一些示例实施例中，形成接地焊盘134和多层布线结构132的工艺可包含镶嵌工艺(damascene process)。举例来说，金属间绝缘层130可形成于层间绝缘层120上，且通过使金属间绝缘层130图案化，布线洞(未绘示)可形成于主要配置区域MCR中且接地焊盘洞(未绘示)可形成于贯通孔区域TVR中。随后，接地焊盘134可形成于接地焊盘洞中，且布线层132W可形成于布线洞中。举例来说，用于形成接地焊盘势垒层134B(见图3)的第一层和用于形成接地焊盘金属层134W(见图3)的第二层可依序形成于接地焊盘洞中，且接着通过使第一层和第二层中的每一个的上部部分平坦化使得金属间绝缘层130暴露，接地焊盘势垒层134B(见图3)和接地焊盘金属层134W(见图3)可留存于接地焊盘洞中。
在一些示例实施例中，可通过使用W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB经由物理气相沉积(PVD)工艺或CVD工艺来形成接地焊盘势垒层134B(见图3)。可通过使用Ni、Cu、Al、Au、W或其组合经由电镀工艺来形成接地焊盘金属层134W(见图3)。举例来说，在接地焊盘金属层134W(见图3)的工艺中，包含Cu的晶种层(未绘示)可形成于接地焊盘势垒层134B(见图3)上，且可由晶种层经由电镀工艺形成Cu层。
随后，通过重复类似于形成接地焊盘134的工艺的工艺，包含布线通孔132P和布线层132W的多层布线结构132可形成于接地焊盘134上。
随后，导电层(未绘示)可形成于金属间绝缘层130上，且通过使导电层图案化，可形成第一焊盘142。可通过使用Al、Ni、Cu或其组合形成第一焊盘142。
随后，暴露第一焊盘142的一部分的钝化层144可形成于金属间绝缘层130上。可通过使用聚酰亚胺或氮化硅形成钝化层144。
凸块结构146电性连接到经由钝化层144暴露的第一焊盘142，且由此可形成位于第一焊盘142上的凸块结构146。举例来说，凸块结构146可具有包含柱146P和焊料层146S的结构。可通过使用Cu、Ni或其合金经由电镀工艺形成柱146P。可通过利用Sn、Ag、Pb、Au、Cu、B或其合金依序进行电镀工艺和回焊工艺来形成焊料层146S。凸块结构146的形成可在如下文参考至少图15到图17进一步描述的贯通孔150形成后进行。
参看图10和图11，可将支撑衬底172附接于凸块结构146和钝化层144上。可经由粘合层174将支撑衬底172附接于凸块结构146和钝化层144上。随后，通过在衬底110的第二表面110F2上进行研磨工艺，可从衬底110的第二表面110F2去除对应于某一厚度的一部分。
掩模图案(未绘示)可形成于衬底110的第二表面110F2上，且可通过利用遮罩图案作为蚀刻掩模来蚀刻衬底110以形成初步贯通孔洞150HP。初步贯通孔洞150HP可从与衬底110的第一表面110F1相对的衬底110的第二表面110F2穿过(“延伸”)衬底110以暴露蚀刻终止层ESL。
蚀刻终止层ESL的暴露表面可具有中心部分突出超过外围部分的构形。用不同方式说，且如至少图11中所绘示，形成初步贯通孔洞150HP可使得蚀刻终止层ESL的暴露表面的中心部分ESL_C的高度h1大于蚀刻终止层ESL的暴露表面的外围部分ESL_P的高度h2。构形可由于两个原因出现。在第一原因中，在蚀刻初步贯通孔洞150HP的蚀刻工艺中，负电荷可累积到暴露的层间绝缘层120的侧壁上，且通过负电荷将吸引力施加到产生于蚀刻工艺中的蚀刻阳离子，蚀刻阳离子可允许邻接于层间绝缘层120的侧壁的蚀刻终止层ESL的外围部分相对地蚀刻更多。在第二原因中，随着层间绝缘层120的侧壁经蚀刻到具有某一斜率，蚀刻阳离子的线性度可相对地减弱，且因此，蚀刻终止层ESL的外围部分可相对地蚀刻更多。
在蚀刻终止层ESL相对较少剩余的外围部分中，可在初步贯通孔洞150HP上进行蚀刻工艺以免暴露顶部层间绝缘层120T。
在一些示例实施例中，可以经由等向性蚀刻工艺或激光钻孔工艺进行初步贯通孔洞150HP。由于蚀刻终止层ESL，初步贯通孔洞150HP可能未完全地穿过层间绝缘层120，且因此，接地焊盘134的上表面可由顶部层间绝缘层120T和蚀刻终止层ESL覆盖而不由初步贯通孔洞150HP暴露。
初步贯通孔洞150HP可经形成以具有多种宽度、深度以及形状。在一些示例实施例中，如图式中所示出，初步贯通孔洞150HP可经形成以具有垂直于衬底110的第一表面110F1的侧壁。在其它实施例中，在形成初步贯通孔洞150HP的工艺中，初步贯通孔洞150HP的侧壁可经蚀刻以具有某一斜率，且因此，初步贯通孔洞150HP的上部宽度可经设定大于初步贯通孔洞150HP的下部宽度，进而制造上文参考图4所描述的半导体芯片100A。
可形成暴露蚀刻终止层ESL的初步贯通孔洞150HP，且接着可去除掩模图案。
参看图12，共形地覆盖初步贯通孔洞150HP(见图11)的侧壁和蚀刻终止层ESL的暴露表面的通孔绝缘层156可形成于衬底110的第二表面110F2和初步贯通孔洞150HP的内壁150HS上，进而限定贯通孔洞150H。
通孔绝缘层156可包含氧化硅、氮化硅、碳化硅、聚合物或其组合。在一些示例实施例中，CVD工艺可用于形成通孔绝缘层156。举例来说，通孔绝缘层156可包含通过低温CVD工艺形成的氧化硅。通孔绝缘层156的厚度可为约500埃到约3000埃。
通孔绝缘层156可经形成以覆盖蚀刻终止层ESL的整个暴露表面。即，接地焊盘134的上表面可由顶部层间绝缘层120T、蚀刻终止层ESL以及通孔绝缘层156覆盖而不由贯通孔洞150H暴露。用不同方式说，且如至少图12中所绘示，通孔绝缘层156的形成可包含在衬底110的侧壁、底部层间绝缘层120B的侧壁以及蚀刻终止层ESL的暴露表面上共形地形成通孔绝缘层156。
参看图13和图14，贯通孔洞150H可通过去除贯通孔洞150H的底上的通孔绝缘层156、蚀刻终止层ESL、顶部层间绝缘层120T以及接地焊盘势垒层134B而向下延伸，使得接地焊盘金属层134W的上表面134WU暴露。用不同方式说，且如图13到图14中所绘示，可扩大贯通孔洞150H的底以暴露接地焊盘134。
如至少图13到图14所绘示，贯通孔洞150H的底的扩大可包含蚀刻通孔绝缘层156的暴露表面以暴露蚀刻终止层ESL，蚀刻蚀刻终止层ESL的暴露表面以暴露顶部层间绝缘层120T，以及蚀刻顶部层间绝缘层120T的暴露表面以暴露接地焊盘134。
接地焊盘金属层134W可在蚀刻贯通孔洞150H的蚀刻工艺中进行停止蚀刻的功能，且因此，由接地焊盘势垒层134B包围的接地焊盘金属层134W的上表面134WU可由贯通孔洞150H暴露。
换句话说，由贯通孔洞150H暴露的材料层可包含通孔绝缘层156、蚀刻终止层ESL、顶部层间绝缘层120T、接地焊盘势垒层134B以及接地焊盘金属层134W。本文中，通孔绝缘层156、蚀刻终止层ESL以及顶部层间绝缘层120T可各自包含绝缘材料，且接地焊盘势垒层134B和接地焊盘金属层134W可各自包含导电材料。
参看图15，导电势垒层154可形成于贯通孔洞150H的内壁上。可通过使用W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB经由PVD工艺、电镀工艺或无电电镀工艺来形成导电势垒层154。
导电势垒层154可共形地形成以覆盖各自暴露于贯通孔洞150H的侧壁处的通孔绝缘层156、蚀刻终止层ESL、顶部层间绝缘层120T以及接地焊盘势垒层134B。同样，导电势垒层154可共形地形成以覆盖贯通孔洞150H的底上的接地焊盘金属层134W。
参看图16，填充贯通孔洞150H的内部的导电插塞152可形成于导电势垒层154上。可通过使用Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金经由电镀工艺来形成导电插塞152。
举例来说，为形成导电插塞152，金属晶种层(未绘示)可形成于导电势垒层154的表面上，且接着通过利用金属晶种层经由电镀工艺来生长金属层，填充贯通孔洞150H的导电插塞152可形成于导电势垒层154上。金属晶种层可包含Cu、Cu合金、Co、Ni、Ru、Co/Cu或Ru/Cu，且可使用用于形成金属晶种层的PVD工艺。可以在约10℃到约65℃的温度下进行电镀工艺。在一些示例实施例中，可以在室温下进行电镀工艺。取决于所述情况，在形成导电插塞152后，可以在约150℃到约450℃的温度下在通过形成导电插塞152而获得的所得材料上进行退火工艺。
参看图17，通过在包含导电插塞152的所得材料上进行化学机械抛光(chemicalmechanical polishing；CMP)工艺使得衬底110的第二表面110F2暴露，导电插塞152和导电势垒层154可仅留存在贯通孔洞150H的内部部分中。因此，可形成填充贯通孔洞150H的贯通孔150。
再次参看图2，导电层(未绘示)可形成于衬底110的第二表面110F2上，且通过使导电层图案化，可形成电性连接到贯通孔150的第二焊盘162。
在制造上文所描述的半导体芯片100的方法中，通过在层间绝缘层120的底部层间绝缘层120B与顶部层间绝缘层120T之间形成蚀刻终止层ESL，蚀刻贯通孔洞150H的蚀刻工艺可包含暴露蚀刻终止层ESL的工艺和暴露接地焊盘134的上表面的工艺，进而最大限度地降低接地焊盘134的上表面由于蚀刻分布而在非所需工艺阶段暴露的程度。同样，在暴露蚀刻终止层ESL的工艺后，通孔绝缘层156可共形地形成于贯通孔洞150H的侧壁和暴露蚀刻终止层ESL上，且因此，通孔绝缘层156可充当覆盖衬底110和层间绝缘层120中的每一个的表面的保护层。因此，在暴露接地焊盘134的上表面的工艺中，包含于接地焊盘金属层134W中的金属材料可以不直接地粘附于衬底110或层间绝缘层120的侧壁，且因此，可防止在衬底110或层间绝缘层120中污染金属材料，从而半导体芯片100可具有良好可靠性。
图18是示出包含根据一些示例实施例的半导体芯片的半导体封装200的主要配置的剖面图。
参看图18，半导体封装200可包含依序堆叠在封装衬底210上的多个半导体芯片220。
可将控制芯片230连接到多个半导体芯片220。可通过如热固性树脂的密封部件240将多个半导体芯片220和控制芯片230的堆叠结构密封在封装衬底210上。在图式中，示出六个半导体芯片220垂直地堆叠的实例，但半导体芯片220的数目和半导体芯片220堆叠的方向并不限于此。取决于所述情况，半导体芯片220的数目可增大或减小。多个半导体芯片220可沿水平方向布置在封装衬底210上，或可布置呈垂直方向安装与水平方向组合的安装连接结构。在一些示例实施例中，可省略控制芯片230。
封装衬底210可以是柔性印刷电路板、刚性印刷电路板，或其组合。封装衬底210可包含衬底内部布线212和连接端子214。可将连接端子214设置在封装衬底210的一个表面上。可将焊料球216设置在封装衬底210的另一表面上。可经由衬底内部布线212将连接端子214电性连接到焊料球216。在一些示例实施例中，焊料球216可由导电凸块或引线栅阵列(lead grid array；LGA)代替。
多个半导体芯片220可各自包含贯通孔222，且控制芯片230可包含贯通孔232。可通过连接部件250(如凸块)将贯通孔222和贯通孔232电性连接到封装衬底210的连接端子214。在一些示例实施例中，可省略控制芯片230中的贯通孔232。
多个半导体芯片220中的至少一个可包含上文参考图1到图8所描述的半导体芯片100和半导体芯片100A到半导体芯片100D。同样，多个半导体芯片220中的至少一个可通过制造根据上文参考图9到图17所描述的一些示例实施例的半导体芯片的方法来制造。
图19是示出包含根据一些示例实施例的半导体芯片的半导体模块1000的平面图。
参看图19，半导体模块1000可包含模块衬底1010、安装于模块衬底1010上的控制芯片1020，以及安装于模块衬底1010上的多个半导体芯片1030。
可将能够插入到主板的插口中的多个输入/输出(input/output；I/O)端子1050安置于模块衬底1010的一侧上。多个半导体芯片1030中的至少一个可包含上文参考图1到图8所描述的半导体芯片100和半导体芯片100A到半导体芯片100D。同样，多个半导体芯片1030中的至少一个可通过制造根据上文参考图9到图17所描述的一些示例实施例的半导体芯片的方法来制造。
图20是示出包含根据一些示例实施例的半导体芯片的系统1100的框图。
参看图20，系统1100可包含控制器1110、I/O装置1120、存储器1130、接口1140以及总线1150。
系统1100可以是移动系统或传输或接收信息的系统。在一些实施例中，移动系统可以是便携式计算机、上网本(web tablet)、移动电话、数字音乐播放器或存储卡。
控制器1110可控制系统1100中的执行程序，且可配置成具有微处理器、数字信号处理器、微控制器、或与其类似的装置。
I/O装置1120可用于将数据输入到系统1100或从系统1100输出。可通过使用I/O装置1120将系统1100连接到外部装置(例如个人计算机(personal computer；PC)或网络)且可与外部装置交换数据。I/O装置1120可以是(例如)触控板、键盘或显示器。
存储器1130可存储用于控制器1110的操作的数据，或可存储由控制器1110处理获得的数据。存储器1130可包含上文参考图1到图8所描述的半导体芯片100和半导体芯片100A到半导体芯片100D。同样，可通过制造根据上文参考图9到图17所描述的一些示例实施例的半导体芯片的方法来制造存储器1130。
接口1140可以是系统1100与外部装置之间的数据传输路径。控制器1110、I/O装置1120、存储器1130以及接口1140可经由总线1150彼此连通。
虽然已经参考本发明的实施例示出且描述本发明概念，但应理解，可以在不脱离所附权利要求书的精神和范围的情况下在其中作出形式和细节的各种改变。

Claims (25)

1.一种半导体芯片，包括：
衬底；
层间绝缘层，包含
底部层间绝缘层，位于所述衬底的上表面上，以及
顶部层间绝缘层，位于所述底部层间绝缘层上；
蚀刻终止层，位于所述底部层间绝缘层与所述顶部层间绝缘层之间；
接地焊盘，位于所述层间绝缘层上；以及
贯通孔，经由所述衬底、所述层间绝缘层以及所述蚀刻终止层连接到所述接地焊盘，
其中所述蚀刻终止层经隔离以免与所述接地焊盘直接接触。
2.根据权利要求1所述的半导体芯片，更包括：
通孔绝缘层，包围所述贯通孔的侧壁的有限的部分，
其中所述通孔绝缘层直接地接触所述蚀刻终止层且并不直接地接触所述接地焊盘。
3.根据权利要求2所述的半导体芯片，其中所述贯通孔的所述侧壁直接地接触所述通孔绝缘层、所述蚀刻终止层、所述顶部层间绝缘层以及所述接地焊盘。
4.根据权利要求2所述的半导体芯片，其中
面向所述衬底的上表面的所述蚀刻终止层的下表面直接地接触所述通孔绝缘层以及所述底部层间绝缘层，以及
与所述衬底的上表面相对的所述蚀刻终止层的上表面直接地接触所述顶部层间绝缘层且并不直接地接触所述通孔绝缘层以及所述接地焊盘。
5.根据权利要求4所述的半导体芯片，其中
所述通孔绝缘层的一个侧壁直接地接触所述贯通孔，
所述通孔绝缘层的另一侧壁直接地接触所述衬底以及所述底部层间绝缘层，以及
与所述衬底的上表面相对的所述通孔绝缘层的上表面直接地接触所述蚀刻终止层的下表面。
6.根据权利要求1所述的半导体芯片，其中所述蚀刻终止层的材料相对于所述底部层间绝缘层的材料具有蚀刻选择性。
7.根据权利要求1所述的半导体芯片，其中
所述底部层间绝缘层的厚度大于所述蚀刻终止层的厚度，以及
所述蚀刻终止层的厚度等于或大于所述顶部层间绝缘层的厚度。
8.根据权利要求1所述的半导体芯片，其中
在沿所述贯通孔的纵向轴线延伸远离所述衬底的底表面的方向上，所述贯通孔的至少部分的剖面宽度与所述贯通孔的所述部分的剖面距所述衬底的底表面的距离成比例地逐渐变窄，以及
在沿所述贯通孔的纵向轴线延伸远离所述衬底的底表面的方向上，所述接地焊盘的剖面宽度与所述接地焊盘的剖面距所述衬底的底表面的距离成比例地逐渐增宽。
9.根据权利要求1所述的半导体芯片，其中所述底部层间绝缘层的材料组成与所述顶部层间绝缘层的材料组成不同。
10.根据权利要求1所述的半导体芯片，其中所述蚀刻终止层包含多个不同材料层的堆叠。
11.一种半导体芯片，包括：
衬底；
层间绝缘层，位于所述衬底的上表面上，所述层间绝缘层包围半导体装置；
金属间绝缘层，包围金属布线且包含：
底部金属间绝缘层，位于所述层间绝缘层上；以及
顶部金属间绝缘层，位于所述底部金属间绝缘层上；
蚀刻终止层，位于所述底部金属间绝缘层与所述顶部金属间绝缘层之间；
接地焊盘，位于所述金属间绝缘层上；
凸块结构，位于所述接地焊盘上；以及
贯通孔，经由所述衬底、所述层间绝缘层、所述金属间绝缘层以及所述蚀刻终止层连接到所述接地焊盘，
其中所述蚀刻终止层经隔离以免与所述接地焊盘直接接触。
12.根据权利要求11所述的半导体芯片，更包括：
通孔绝缘层，包围所述贯通孔的侧壁的有限的部分，
其中
所述通孔绝缘层直接地接触所述衬底、所述层间绝缘层、所述底部金属间绝缘层以及所述蚀刻终止层，以及
所述通孔绝缘层并不直接地接触所述顶部金属间绝缘层以及所述接地焊盘。
13.根据权利要求12所述的半导体芯片，其中
面向所述衬底的上表面的所述蚀刻终止层的下表面直接地接触所述通孔绝缘层以及所述底部金属间绝缘层，以及
与所述衬底的上表面相对的所述蚀刻终止层的上表面直接地接触所述顶部金属间绝缘层且并不直接地接触所述通孔绝缘层以及所述接地焊盘。
14.根据权利要求11所述的半导体芯片，更包括：
前段工艺结构，位于所述衬底的上表面上；以及
后段工艺结构，位于所述前段工艺结构上，
其中
所述层间绝缘层是所述前段工艺结构的一部分，以及
所述金属布线以及所述金属间绝缘层中的每一个是所述后段工艺结构的一部分。
15.根据权利要求14所述的半导体芯片，其中
所述蚀刻终止层是所述后段工艺结构的一部分，以及
所述金属布线的一部分延伸穿过所述蚀刻终止层且直接地接触所述接地焊盘。
16.一种制造半导体芯片的方法，所述方法包括：
在衬底的第一表面上形成半导体装置；
在所述衬底的第一表面上形成底部层间绝缘层，使得所述底部层间绝缘层包围所述半导体装置；
在所述底部层间绝缘层上形成蚀刻终止层；
在所述蚀刻终止层上形成顶部层间绝缘层；
在所述顶部层间绝缘层上形成接地焊盘，使得所述接地焊盘经隔离以免与所述蚀刻终止层直接接触；
形成初步贯通孔洞，所述初步贯通孔洞从与所述衬底的第一表面相对的所述衬底的第二表面延伸穿过所述衬底以暴露所述蚀刻终止层；
在所述初步贯通孔洞的内壁上形成通孔绝缘层以限定贯通孔洞；
扩大所述贯通孔洞的底以暴露所述接地焊盘；以及
形成填充所述贯通孔洞的贯通孔。
17.根据权利要求16所述的制造半导体芯片的方法，其中形成所述通孔绝缘层包含在所述衬底的侧壁、所述底部层间绝缘层的侧壁以及所述蚀刻终止层的暴露表面上共形地形成所述通孔绝缘层。
18.根据权利要求16所述的制造半导体芯片的方法，其中扩大所述贯通孔洞的底的包含
蚀刻所述通孔绝缘层的暴露表面以暴露所述蚀刻终止层；
蚀刻所述蚀刻终止层的暴露表面以暴露所述顶部层间绝缘层；以及
蚀刻所述顶部层间绝缘层的暴露表面以暴露所述接地焊盘。
19.根据权利要求18所述的制造半导体芯片的方法，其中所述蚀刻终止层的材料相对于所述底部层间绝缘层的材料具有蚀刻选择性。
20.根据权利要求16所述的制造半导体芯片的方法，其中形成所述初步贯通孔洞致使所述蚀刻终止层的暴露表面的中心部分的高度大于所述蚀刻终止层的暴露表面的外围部分的高度。
21.根据权利要求16所述的制造半导体芯片的方法，其中
所述底部层间绝缘层的厚度大于所述蚀刻终止层的厚度，以及
所述蚀刻终止层的厚度等于或大于所述顶部层间绝缘层的厚度。
22.根据权利要求16所述的制造半导体芯片的方法，其中
在沿所述贯通孔的纵向轴线延伸远离所述衬底的底表面的方向上，所述贯通孔的至少部分的剖面宽度与所述贯通孔的所述部分的剖面距所述衬底的底表面的距离成比例地逐渐变窄，以及
在沿所述贯通孔的纵向轴线延伸远离所述衬底的底表面的方向上，所述接地焊盘的剖面宽度与所述接地焊盘的剖面距所述衬底的底表面的距离成比例地逐渐增宽。
23.根据权利要求16所述的制造半导体芯片的方法，其中所述底部层间绝缘层的材料组成与所述顶部层间绝缘层的材料组成不同。
24.根据权利要求16所述的制造半导体芯片的方法，其中形成所述蚀刻终止层包含：
在所述底部层间绝缘层上形成第一蚀刻终止层；以及
在所述第一蚀刻终止层上形成第二蚀刻终止层，所述第二蚀刻终止层包含与所述第一蚀刻终止层的材料组成不同的材料组成。
25.根据权利要求16所述的制造半导体芯片的方法，更包括：
在形成所述贯通孔后，接着在所述接地焊盘上形成凸块结构。
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