TWI768208B - 半導體晶片及其製造方法 - Google Patents

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Abstract

本發明提供半導體晶片及其製造方法。半導體晶片包含：基板；層間絕緣層，包含位於基板的上表面上的底部層間絕緣層和位於底部層間絕緣層上的頂部層間絕緣層；蝕刻終止層，位於底部層間絕緣層與頂部層間絕緣層之間；著陸接墊，位於層間絕緣層上；以及貫通孔，經由基板、層間絕緣層以及蝕刻終止層連接到著陸接墊。蝕刻終止層經隔離以免與著陸接墊直接接觸。

Description

半導體晶片及其製造方法
本發明概念關於半導體晶片及其製造方法，且更確切地說關於包含矽穿孔的半導體晶片及其製造方法。
由於積極地研發各自配備有包含於一個半導體封裝中的多個半導體晶片的三維（three-dimensional；3D）半導體封裝，可研發用於藉由使用穿過基板或晶粒以形成垂直電性連接的矽穿孔來確保連接結構的可靠性的技術。
本發明概念提供用於藉由使用矽穿孔來確保連接結構的可靠性的半導體晶片。
本發明概念提供製造半導體晶片的方法，所述半導體晶片藉由使用矽穿孔來確保連接結構的可靠性。
本發明概念不限於前述，但所屬領域的技術人員將根據下文描述清晰地理解本文中未描述的其它示例實施例。
根據一些示例實施例，一種半導體晶片可包含：基板；層間絕緣層，包含位於基板的上表面上的底部層間絕緣層和位於底部層間絕緣層上的頂部層間絕緣層；蝕刻終止層，位於底部層間絕緣層與頂部層間絕緣層之間；著陸接墊（landing pad），位於層間絕緣層上；以及貫通孔，經由基板、層間絕緣層以及蝕刻終止層連接到著陸接墊。蝕刻終止層可經隔離以免與著陸接墊直接接觸。
根據一些示例實施例，一種半導體晶片可包含：基板；層間絕緣層，位於基板的上表面上，所述層間絕緣層包圍半導體裝置；金屬間絕緣層，包圍金屬佈線且包含位於層間絕緣層上的底部金屬間絕緣層和位於底部金屬間絕緣層上的頂部金屬間絕緣層；蝕刻終止層，位於底部金屬間絕緣層與頂部金屬間絕緣層之間；著陸接墊，位於金屬間絕緣層上；凸塊結構，位於著陸接墊上；以及貫通孔，經由基板、層間絕緣層、金屬間絕緣層以及蝕刻終止層連接到著陸接墊。蝕刻終止層可經隔離以免與著陸接墊直接接觸。
根據一些示例實施例，一種製造半導體晶片的方法可包含：在基板的第一表面上形成半導體裝置；在基板的第一表面上形成底部層間絕緣層，使得底部層間絕緣層包圍半導體裝置；在底部層間絕緣層上形成蝕刻終止層；在蝕刻終止層上形成頂部層間絕緣層；在頂部層間絕緣層上形成著陸接墊，使得著陸接墊經隔離以免與蝕刻終止層直接接觸；形成初步貫通孔洞，所述初步貫通孔洞從與基板的第一表面相對的基板的第二表面延伸穿過基板以暴露蝕刻終止層；在初步貫通孔洞的內壁上形成通孔絕緣層以限定貫通孔洞；擴大貫通孔洞的底以暴露著陸接墊；以及形成填充貫通孔洞的貫通孔。
下文中將參考附圖詳細地描述示例實施例。
圖1是示出根據一些示例實施例的半導體晶片100的平面圖。圖2是示出圖1的主要配置區域的一部分和貫通孔區域的一部分的剖面圖。圖3是圖2的區域CX的放大圖。
參看圖1到圖3，半導體晶片100可包含基板110，所述基板包含多個主要配置區域MCR和多個貫通孔區域TVR。
可將多個記憶體單元安置於多個主要配置區域MCR中。可將第一週邊電路區域PR1安置於多個主要配置區域MCR中的每一個的一側上，且可將第二週邊電路區域PR2安置於多個主要配置區域MCR中的每一個的另一側上。
在一些示例實施例中，可將連接到包含於多個主要配置區域MCR中的記憶體單元的列解碼器（row decoder）安置於第一週邊電路區域PR1中，且可將連接到包含於多個主要配置區域MCR中的記憶體單元的行解碼器（column decoder）安置於第二週邊電路區域PR2中。
在其它實施例中，可將用於驅動多個記憶體單元的其它驅動元件，諸如控制邏輯單元、感測放大器以及頁緩衝器另外設置在第一週邊電路區域PR1及第二週邊電路區域PR2中。
可將穿過基板110的多個貫通孔150安置於貫通孔區域TVR中。可經由貫通孔150自外部終端接收信號，或可經由貫通孔150將所述信號傳輸到外部終端。
主要配置區域MCR、第一週邊電路區域PR1和第二週邊電路區域PR2以及貫通孔區域TVR的安置示出於圖式中，但可進行修改不限於此。在其它實施例中，不同於圖示，可將主要配置區域MCR安置於基板110的中心，且第一週邊電路區域PR1和第二週邊電路區域PR2以及貫通孔區域TVR可經安置以一維地包圍主要配置區域MCR。
基板110可包含第一表面110F1和第二表面110F2。基板110可包含半導體基板，如矽（Si）、鍺（Ge）、碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）或磷化銦（InP）。在一些示例實施例中，基板110可具有絕緣體上矽（silicon-on insulator；SOI）結構。舉例來說，基板110可包含內埋氧化物（buried oxide；BOX）層。在一些示例實施例中，基板110可包含導電區域（例如，雜質摻雜井或雜質摻雜結構）。同樣，基板110可具有多種隔離結構，如淺溝槽隔離（shallow trench isolation；STI）結構。
基板110的第一表面110F1可被稱為主動面。可將層間絕緣層120安置於基板110的第一表面110F1上。層間絕緣層120可經安置以包圍各自設置在基板110上的多個半導體裝置122和佈線結構124。多個半導體裝置122可各自包含記憶體裝置或邏輯裝置。
記憶體裝置可以是揮發性記憶體裝置或非揮發性記憶體裝置。揮發性記憶體裝置可包含（例如）揮發性記憶體裝置，如動態隨機存取記憶體（dynamic random access memory；DRAM）、靜態隨機存取記憶體（static random access memory；SRAM）或閘流體隨機存取記憶體（thyristor random access memory；TRAM）以及當前正在研發的揮發性記憶體裝置。同樣，非揮發性記憶體裝置可包含（例如）非揮發性記憶體裝置，如快閃記憶體、磁性隨機存取記憶體（magnetic random access memory；MRAM）、自旋轉移力矩MRAM（spin-transfer torque MRAM；STT-MRAM）；鐵電隨機存取記憶體（ferroelectric random access memory；FRAM）、相變隨機存取記憶體（phase change random access memory；PRAM）或電阻式隨機存取記憶體（resistance random access memory；RRAM），以及當前正在研發的非揮發性記憶體裝置。
邏輯裝置可實施為（例如）微處理器、圖形處理器、信號處理器、網路處理器、晶片組、音訊轉碼器、視訊轉碼器、應用處理器、或晶片上系統（system-on chip；SOC），但不限於此。
多個半導體裝置122可電性連接到佈線結構124且可由層間絕緣層120包圍。層間絕緣層120、由層間絕緣層120包圍的多個半導體裝置122以及佈線結構124可被稱為前段製程（front-end-of-line；FEOL）結構，使得如圖1中所繪示的半導體晶片100包含基板110的上表面（110F1）上的FEOL結構。如本文所描述，層間絕緣層120可以是FEOL結構的一部分。
層間絕緣層120可包含低介電材料，所述介電材料的介電常數低於氧化矽、氮化矽或氮氧化矽的介電常數。包含於層間絕緣層120中的低介電材料可以是介電常數低於氧化矽的介電常數的材料且可具有改善的絕緣功能，所述絕緣功能使得半導體晶片100能夠高度積體且具有較高速度。
在根據一些示例實施例的半導體晶片100中，層間絕緣層120相對於蝕刻終止層ESL的位置可包含安置於基板110的第一表面110F1與蝕刻終止層ESL之間的底部層間絕緣層120B和安置於蝕刻終止層ESL上的頂部層間絕緣層120T。即，可將半導體晶片100以堆疊結構設置，其中蝕刻終止層ESL安置於底部層間絕緣層120B上，且頂部層間絕緣層120T安置於蝕刻終止層ESL上。用不同方式說，在一些示例實施例（包含繪示於圖1到圖3中的示例實施例）中，基板110的第一表面110F1可被稱為基板110的上表面，且層間絕緣層120可被理解為包含基板110的上表面上的底部層間絕緣層120B和底部層間絕緣層120B上的頂部層間絕緣層120T，其中蝕刻終止層ESL位於底部層間絕緣層120B與頂部層間絕緣層120T之間。
應理解，被描述為在另一元件「上」的元件可在另一元件「上方」或「下方」。另外，應理解，被描述為在另一元件「上」的元件可「直接地」在另一元件上，使得元件彼此直接接觸，或元件可「間接地」在另一元件上，使得元件由一或多個插入空間及/或結構隔離以免與彼此直接接觸。
在一些示例實施例中，可將底部層間絕緣層120B呈以下結構設置：其中氧化矽，如酸矽石玻璃（phosphor silicate glass；PSG）、硼磷矽石玻璃（boro-phosphor silicate glass；BPSG）、未摻雜矽玻璃（undoped silicate glass；USG）、原矽酸四乙酯（tetra ethyl ortho silicate；TEOS）、電漿增強TEOS（plasma enhanced-TEOS；PE-TEOS）以及高密度電漿化學氣相沉積（high density plasma-chemical vapor deposition；HDP-CVD）氧化物佈置於單層上或經堆疊之結構。
可將蝕刻終止層ESL安置於形成層間絕緣層120的底部層間絕緣層120B與頂部層間絕緣層120T之間。同樣，蝕刻終止層ESL可藉由至少頂部層間絕緣層120T而遠離著陸接墊134（「隔離以免直接接觸」）。
在一些示例實施例中，底部層間絕緣層120B的厚度120B_T可大於蝕刻終止層ESL的厚度ESL_T，且蝕刻終止層ESL的厚度ESL_T可大體上等於或大於頂部層間絕緣層120T的厚度120T_T。如本文所描述，「大體上」等於另一厚度的厚度將理解為在製造公差和/或材料公差內等於另一厚度。
一般來說，在形成貫通孔洞150H的蝕刻製程中，包含於著陸接墊134中的金屬材料中的一些可由於基板110的中心部分和週邊部分中的每一個的蝕刻分佈和層間絕緣層120的厚度分佈而暴露。因此，在形成貫通孔洞150H的蝕刻製程中，蝕刻終止層ESL可解決著陸接墊134的上表面由於過度蝕刻而在非所需製程階段下暴露的問題。
包含於蝕刻終止層ESL中的材料相對於包含於底部層間絕緣層120B中的材料可具有蝕刻選擇性。舉例來說，當底部層間絕緣層120B包含氧化矽時，蝕刻終止層ESL可包含氮化矽。
如上文所描述，由於蝕刻終止層ESL安置於層間絕緣層120的底部層間絕緣層120B與頂部層間絕緣層120T之間，因此形成貫通孔洞150H的蝕刻製程可包含暴露蝕刻終止層ESL的製程和暴露著陸接墊134的上表面的製程，進而最大限度地降低著陸接墊134的上表面由於蝕刻分佈而在非所需製程階段下暴露的程度。
可將金屬間絕緣層130安置於層間絕緣層120上，且金屬間絕緣層130可經安置以包圍安置於層間絕緣層120上的多層佈線結構132。多層佈線結構132可包含多個佈線層132W和多個佈線通孔132P。多層佈線結構132在本文中可簡稱為「金屬佈線」。在一些示例實施例中，金屬間絕緣層130可具有多個絕緣層的堆疊結構，且多個絕緣層中的每一個可經安置以包圍多個佈線層132W的對應佈線層的一部分和多個佈線通孔132P的對應佈線通孔的一部分。金屬間絕緣層130和由金屬間絕緣層130包圍的多層佈線結構132可被稱為後段製程（back-end-of-line；BEOL）結構。因此，應理解，圖1所繪示的半導體晶片100可包含半導體晶片100的FEOL結構上的BEOL結構。
如至少圖1到圖3中所繪示，著陸接墊134可位於層間絕緣層120上，且著陸接墊134的至少一部分可由金屬間絕緣層130包圍。著陸接墊134可以是安置於貫通孔區域TVR中的多層佈線結構132的一部分。
著陸接墊134可包含著陸接墊金屬層134W和著陸接墊障壁層134B。著陸接墊障壁層134B可經安置以包圍著陸接墊金屬層134W的上表面134WU和側表面。
本文中，沿水平方向（X方向或Y方向）延伸的著陸接墊障壁層134B的兩個表面中的更靠近層間絕緣層120或基板110安置的表面可被稱為著陸接墊障壁層134B的上表面134BU。
另外，面向層間絕緣層120且沿水平方向（X方向或Y方向）延伸的著陸接墊金屬層134W的表面可被稱為著陸接墊金屬層134W的上表面134WU，且與上表面134WU相對的表面可被稱為著陸接墊金屬層134W的下表面。
在一些示例實施例中，著陸接墊金屬層134W可包含鎳（Ni）、銅（Cu）、鋁（Al）、金（Au）、鎢（W）或其組合，但不限於此。著陸接墊障壁層134B可包含選自以下中的至少一種材料：W、氮化鎢（WN）、碳化鎢（WC）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、釕（Ru）、鈷（Co）、錳（Mn）、Ni以及硼化鎳（NiB），但不限於此。
可將第一接墊142安置於金屬間絕緣層130上，且可將包含暴露第一接墊142的上表面的至少一部分的開口144H的鈍化層144安置於金屬間絕緣層130上。第一接墊142可包含Al、Ni、Cu或其組合，且鈍化層144可包含聚醯亞胺或氮化矽，但不限於此。
可將包含柱146P和焊料層146S的凸塊結構146安置於第一接墊142上。凸塊結構146可包含柱146P和焊料層146S，其依序堆疊在第一接墊142上。在一些示例實施例中，柱146P可包含Cu、Ni或其合金，且焊料層146S可包含錫（Sn）、銀（Ag）、鉛（Pb）、Au、Cu、硼（B）或其合金。然而，柱146P和焊料層146S並不限於此。
如所示出，可將第一接墊142和凸塊結構146安置於貫通孔區域TVR中，且任選地，可將第一接墊142和凸塊結構146另外設置在主要配置區域MCR中。
貫通孔150可穿過（「延伸」）基板110和層間絕緣層120且可電性連接到著陸接墊134。貫通孔150可包含導電插塞152和導電障壁層154。
可將貫通孔150安置於穿過基板110和層間絕緣層120的貫通孔洞150H中。因此，且如至少圖2中所繪示，貫通孔150可延伸穿過基板110、層間絕緣層120以及蝕刻終止層ESL，使得經由基板110、層間絕緣層120以及蝕刻終止層ESL將貫通孔150連接到著陸接墊134。貫通孔洞150H可沿垂直方向（Z方向）從基板110的第二表面110F2延伸到第一表面110F1，且可將導電障壁層154和導電插塞152依序安置於貫通孔洞150H的內壁上。
導電插塞152可經由基板110的第一表面110F1從第二表面110F2延伸，且可將導電插塞152的底面152L安置於低於層間絕緣層120的底面的水平高度中。換句話說，相較於層間絕緣層120的底面，可將導電插塞152的底面152L安置在更遠離基板110的第一表面110F1處。
在一些示例實施例中，導電插塞152可包含Cu、銅錫（CuSn）、銅鎂（CuMg）、銅鎳（CuNi）、銅鋅（CuZn）、銅鈀（CuPd）、銅金（CuAu）、銅錸（CuRe）、銅鎢（CuW）、W或W合金，但不限於此。
導電障壁層154可經安置以包圍導電插塞152的側壁和底面152L。在一些示例實施例中，導電障壁層154可包含選自以下中的至少一種材料：W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni以及NiB，但不限於此。
通孔絕緣層156可包圍導電障壁層154的側壁的大部分，所述大部分為貫通孔150的側壁的有限部分。舉例來說，如至少圖3中所繪示，通孔絕緣層156可包圍貫通孔150的側壁的大部分，使得提供貫通孔150的側壁的第一部分的導電障壁層154的側壁的第一部分154S1由通孔絕緣層156覆蓋，且提供貫通孔150的側壁的第二部分的導電障壁層154的側壁的第二部分154S2由通孔絕緣層156暴露。通孔絕緣層156可充當防止基板110與包含於貫通孔150中的導電材料直接接觸的絕緣間隔物。同樣，通孔絕緣層156可直接地接觸蝕刻終止層ESL且可遠離（「隔離以免直接接觸」）著陸接墊134安置，使得通孔絕緣層156並不直接接觸著陸接墊134。如至少圖3中所繪示，部分154S1和部分154S2可共同包括直接地接觸通孔絕緣層156、蝕刻終止層ESL、頂部層間絕緣層120T以及著陸接墊134的貫通孔150的側壁150S。如圖2到圖3中進一步繪示，通孔絕緣層156的一個側壁156S1可直接地接觸貫通孔150，且通孔絕緣層156的另一側壁156S2可直接地接觸基板110和底部層間絕緣層120B。另外，與基板110的上表面（110F1）相對的通孔絕緣層156的上表面156U可直接地接觸蝕刻終止層ESL的層表面ESL_L。
通孔絕緣層156可包含氧化矽、氮化矽、碳化矽、聚合物或其組合。在一些示例實施例中，化學氣相沉積（chemical vapor deposition；CVD）製程可用於形成通孔絕緣層156。通孔絕緣層156的厚度可為約500埃到約3000埃，但不限於此。
另外，通孔絕緣層156的一個側壁可直接地接觸貫通孔150，且通孔絕緣層156的另一側壁可直接地接觸基板110和層間絕緣層120。通孔絕緣層156的上表面可具有直接接觸蝕刻終止層ESL的下表面ESL_L的結構。如圖3中所繪示，面向基板110的上表面（110F1）的蝕刻終止層ESL的下表面ESL_L可直接接觸通孔絕緣層156和底部層間絕緣層120B。如圖3中進一步示出，與基板110的上表面（110F1）相對的蝕刻終止層ESL的上表面ESL_U可直接地接觸頂部層間絕緣層120T且可不直接接觸通孔絕緣層156和著陸接墊134。
即，就貫通孔150來說，貫通孔150的側壁可具有直接接觸通孔絕緣層156、蝕刻終止層ESL、頂部層間絕緣層120T以及著陸接墊134的結構。
基板110的第二表面110F2可被稱為非主動面。可將連接到貫通孔150的第二接墊162安置於基板110的第二表面110F2上。第二接墊162可包含Al、Ni、Cu或其組合，但不限於此。
如所示出，貫通孔150可穿過基板110和層間絕緣層120，且可電性連接到著陸接墊134。為僅導電障壁層154直接接觸著陸接墊金屬層134W，可在不直接地接觸著陸接墊金屬層134W的情況下安置導電插塞152。
儘管下文描述，但製造根據一些示例實施例的半導體晶片100的方法可使用對應於著陸接墊134和金屬間絕緣層130首先形成於基板110的第一表面110F1上以便形成貫通孔150，且接著形成貫通孔150的方法的後通孔（via last）方法。
一般來說，形成貫通孔150的方法可包含先通孔方法、中通孔方法以及後通孔方法。先通孔方法可表示在形成半導體裝置的積體電路之前形成貫通孔150的方法，中通孔方法可表示在形成半導體裝置的積體電路之後形成佈線層前形成貫通孔150的方法，以及後通孔方法可表示在形成佈線層之後形成貫通孔150的方法。
舉例來說，在後通孔方法中，多個半導體裝置122、佈線結構124以及層間絕緣層120可形成於基板110的第一表面110F1上，著陸接墊134、多層佈線結構132以及金屬間絕緣層130可形成於層間絕緣層120上，且可形成從基板110的第二表面110F2穿過基板110和層間絕緣層120的貫通孔洞150H。
具體地說，在製造根據一些示例實施例的半導體晶片100的方法中，可首先形成經由基板110延伸到層間絕緣層120的內部且暴露蝕刻終止層ESL的初步貫通孔洞150HP（見圖10），通孔絕緣層156可形成於初步貫通孔洞150HP（見圖10）的內壁上，貫通孔洞150H的底可更擴大直到著陸接墊金屬層134W的上表面134WU暴露，且導電障壁層154可形成於貫通孔洞150H的內壁上。
在與根據一些示例實施例的半導體晶片100不同的半導體晶片中，可省略蝕刻終止層ESL，且可藉由單次蝕刻製程形成貫通孔洞150H。在這種情況下，由於蝕刻分佈，可在形成貫通孔洞150H時蝕刻著陸接墊金屬層134W的一部分，且包含於暴露的著陸接墊金屬層134W中的金屬材料可留存在貫通孔洞150H中而未被去除且可附接在貫通孔洞150H的側壁（例如基板110或層間絕緣層120）上。因此，基板110或層間絕緣層120可能被金屬材料污染，且由於這種情況，可能並不能確保基板110或層間絕緣層120的足夠絕緣特性。
另一方面，在根據一些示例實施例的半導體晶片100中，由於蝕刻終止層ESL安置於層間絕緣層120的底部層間絕緣層120B與頂部層間絕緣層120T之間，因此形成貫通孔洞150H的蝕刻製程可包含暴露蝕刻終止層ESL的製程和暴露著陸接墊134的上表面的製程。
因此，可最大限度地降低著陸接墊134的上表面由於蝕刻分佈而在非所需製程階段暴露的程度。同樣，在暴露蝕刻終止層ESL的製程後，通孔絕緣層156可共形地形成於初步貫通孔洞150HP的側壁（見圖10）和暴露的蝕刻終止層ESL上，且因此，通孔絕緣層156可充當保護基板110和層間絕緣層120中的每一個的表面的保護層。
因此，在暴露著陸接墊134的上表面的製程中，包含於著陸接墊金屬層134W中的金屬材料可以不直接地黏附於基板110或層間絕緣層120的側壁，且因此，可防止在基板110或層間絕緣層120中污染金屬材料，從而半導體晶片100可具有良好可靠性。
圖4是示出根據一些示例實施例的半導體晶片100A的剖面圖且是對應於圖2的區域CX的放大圖。
下文描述對半導體晶片100A進行配置的元件且包含於元件中的每一個中的材料大體上相同（例如在製造公差和/或材料公差內相同）或類似於上文參考圖1到圖3給出的描述。因此，下文中，為方便描述，將主要描述半導體晶片100A與半導體晶片100（見圖3）之間的差異。
參看圖4，在根據一些示例實施例的半導體晶片100A中，貫通孔150和著陸接墊134可各自具有帶一定斜率的側壁構形。
形成貫通孔洞150H的製程可從基板110的第二表面110F2開始且可沿朝向著陸接墊134的方向進行。就形成貫通孔洞150H的各向異性蝕刻製程的特性來說，貫通孔洞150H的寬度可朝著著陸接墊134逐漸地減小。
因此，設置在貫通孔洞150H中的貫通孔150的構形可基於貫通孔洞150H的構形。即，貫通孔150可具有直接接觸基板110的一部分的第一寬度150T1寬於直接接觸著陸接墊134的一部分的第二寬度150T2的側壁構形。因此，且如圖4中所繪示，貫通孔150的至少一部分可具有剖面寬度，所述剖面寬度在沿貫通孔150的至少部分的縱向軸線延伸遠離基板110的第二表面110F2（例如，底表面）的方向上逐漸地和/或連續地變窄，且與貫通孔150的部分的剖面距所述基板110的第二表面110F2（例如，底表面）距離成比例逐漸地和/或連續地變窄，使得在貫通孔150的部分中，貫通孔150的給定剖面的寬度與給定剖面距基板110的第二表面110F2（例如，底表面）的距離成比例縮小。
另一方面，形成著陸接墊洞（未繪示）的製程可從對應於與基板110的第二表面110F2相對的方向的金屬間絕緣層130開始，且可沿朝向層間絕緣層120的方向進行。就形成著陸接墊洞的各向異性蝕刻製程的特性來說，著陸接墊洞的寬度可朝著層間絕緣層120逐漸地減小。
因此，設置在著陸接墊洞中的著陸接墊134的構形可基於著陸接墊洞的構形。即，著陸接墊134可具有與貫通孔150間隔開的一部分的第二寬度134T2寬於直接接觸貫通孔150的一部分的第一寬度134T1的側壁構形。因此，且如圖4中所繪示，著陸接墊134可具有剖面寬度，所述剖面寬度在沿著陸接墊134的縱向軸線延伸遠離基板110的第二表面110F2（例如，底表面）的方向上逐漸地和/或連續地增寬，其中著陸接墊134的縱向軸線可與貫通孔150的縱向軸線相同，及其中著陸接墊134的剖面寬度與著陸接墊134的剖面距基板110的第二表面110F2（例如，底表面）的距離成比例逐漸地和/或連續地增寬，使得著陸接墊134的給定剖面的寬度與給定剖面距基板110的第二表面110F2（例如，底表面）的距離成比例變寬。
如上文所描述，製造根據一些示例實施例的半導體晶片100A的方法可使用後通孔方法，其中著陸接墊134和金屬間絕緣層130首先形成於基板110的第一表面110F1上以便形成貫通孔150，且接著形成貫通孔150。
在這種情況下，相對於基板110，進行蝕刻貫通孔洞150H的蝕刻製程的方向可與進行蝕刻著陸接墊洞的蝕刻製程的方向不同。因此，如所示出，貫通孔150的至少一部分可具有逆梯形形狀，其中其寬度遠離基板110逐漸地減小，且著陸接墊134可具有梯形形狀，其中其寬度遠離基板110逐漸地增寬。
圖5是示出根據一些示例實施例的半導體晶片100B的剖面圖且是對應於圖2的區域CX的放大圖。
下文描述的配置半導體晶片100B的元件以及包含於元件中的每一個中的材料大體上與上文參考圖1到圖3給出的描述相同或類似。因此，下文中，為方便描述，將主要描述半導體晶片100B與半導體晶片100（見圖3）之間的差異。
參看圖5，在根據一些示例實施例的半導體晶片100B中，包含於底部層間絕緣層121B中的材料可與包含於頂部層間絕緣層121T中的材料不同。用不同方式說，底部層間絕緣層121B的材料組成可能與頂部層間絕緣層121T的材料組成不同。
相對於蝕刻終止層ESL的位置，層間絕緣層121可包含安置於基板110的第一表面110F1與蝕刻終止層ESL之間的底部層間絕緣層121B和安置於蝕刻終止層ESL上的頂部層間絕緣層121T。即，可將半導體晶片100以堆疊結構設置，其中蝕刻終止層ESL安置於底部層間絕緣層121B上，且頂部層間絕緣層121T安置於蝕刻終止層ESL上。
可將底部層間絕緣層121B設置在其中氧化矽（如PSG、BPSG、USG、TEOS、PE-TEOS以及HDP CVD氧化物）佈置於單層上或堆疊的結構中。包含於蝕刻終止層ESL中的材料相對於包含於底部層間絕緣層121B（「的材料」）中的材料可具有蝕刻選擇性。舉例來說，當底部層間絕緣層121B包含氧化矽時，蝕刻終止層ESL可包含氮化矽。
在根據一些示例實施例的半導體晶片100B中，不同於底部層間絕緣層121B，包含於頂部層間絕緣層121T中的材料的蝕刻率可等於或類似於包含於蝕刻終止層ESL中的材料的蝕刻率。即，包含於底部層間絕緣層121B中的材料（例如，底部層間絕緣層121B的材料組成）可與包含於頂部層間絕緣層121T中的材料（例如，頂部層間絕緣層121T的材料組成）不同。
圖6是示出根據一些示例實施例的半導體晶片100C的剖面圖且是對應於圖2的區域CX的放大圖。
下文描述配置半導體晶片100C的元件且包含於元件中的每一個中的材料大體上與上文參考圖1到圖3給出的描述相同或類似。因此，下文中，為方便描述，將主要描述半導體晶片100C與半導體晶片100（見圖3）之間的差異。
參看圖6，根據一些示例實施例的半導體晶片100C可包含蝕刻終止層ESL，所述蝕刻終止層包含第一蝕刻終止層ESL1和第二蝕刻終止層ESL2。
在根據一些示例實施例的半導體晶片100C中，相對於蝕刻終止層ESL的位置，層間絕緣層120可包含直接接觸第一蝕刻終止層ESL1的底部層間絕緣層120B和直接接觸第二蝕刻終止層ESL2的頂部層間絕緣層120T。即，可將根據一些示例實施例的半導體晶片100C以堆疊結構設置，其中第一蝕刻終止層ESL1安置於底部層間絕緣層120B上，第二蝕刻終止層ESL2安置於第一蝕刻終止層ESL1上，以及頂部層間絕緣層120T安置於第二蝕刻終止層ESL2上。
可將蝕刻終止層ESL以其中第一蝕刻終止層ESL1和第二蝕刻終止層ESL2依序堆疊的多層結構設置。第一蝕刻終止層ESL1的厚度可等於或不同於第二蝕刻終止層ESL2的厚度。在圖式中，蝕刻終止層ESL被示出為包含堆疊的兩個層（例如第一蝕刻終止層ESL1和第二蝕刻終止層ESL2），但不限於此。在其它實施例中，取決於所述情況，蝕刻終止層ESL可包含三個或超過三個層。
另外，第一蝕刻終止層ESL1的材料組成可與第二蝕刻終止層ESL2的材料組成不同。舉例來說，第一蝕刻終止層ESL1可包含相對於包含於底部層間絕緣層120B中的材料而具有蝕刻選擇性的材料，且第二蝕刻終止層ESL2可包含與底部層間絕緣層120B的材料相同的材料。因此，在一些示例實施例中（包含圖6所示的示例實施例），蝕刻終止層ESL可包含多個不同材料層（例如，第一刻蝕停止層ESL1和第二刻蝕停止層ESL2）的堆疊。
以此方式，第一蝕刻終止層ESL1和第二蝕刻終止層ESL2可包含不同材料（例如，具有不同材料組成），所述材料基於底部層間絕緣層120B與頂部層間絕緣層120T之間的相對關係而使得能夠在貫通孔洞150H上容易地進行蝕刻製程。
圖7是示出圖1的主要配置區域MCR的一部分和貫通孔區域TVR的一部分的剖面圖。圖8是圖7的區域CX2的放大圖。
下文描述的配置半導體晶片100D的元件及包含於元件中的每一個中的材料大體上與上文參考圖1到圖3給出的描述相同或類似。因此，下文中，為方便描述，將主要描述半導體晶片100D與半導體晶片100（見圖3）之間的差異。
參看圖7和圖8，在根據一些示例實施例的半導體晶片100D中，可提供穿過基板110、層間絕緣層120以及金屬間絕緣層130的貫通孔150。因此，且如至少圖7到圖8中所繪示，貫通孔150可延伸穿過基板110、層間絕緣層120、金屬間絕緣層130以及蝕刻終止層ESL，使得經由基板110、層間絕緣層120、金屬間絕緣層130以及蝕刻終止層ESL將貫通孔150連接到第一接墊142，且其中蝕刻終止層ESL經隔離以免與第一接墊142直接接觸。
如至少圖8中所繪示，通孔絕緣層156可直接地接觸基板110、層間絕緣層120、底部金屬間絕緣層130B以及蝕刻終止層ESL，且通孔絕緣層156可以不直接地接觸頂部金屬間絕緣層130T和第一接墊142。
如至少圖8中進一步繪示，面向基板110的上表面（110F1）的蝕刻終止層ESL的下表面ESL_L可直接地接觸通孔絕緣層156和底部金屬間絕緣層130B，且與基板110的上表面（110F1）相對的蝕刻終止層ESL的上表面ESL_U可直接地接觸頂部金屬間絕緣層130T且可以不直接地接觸通孔絕緣層156和第一接墊142。應理解，本文中描述未直接地接觸另一元件的元件可能經隔離以免與另一元件直接接觸。
貫通孔150可包含由基板110包圍的第一外壁部分、由層間絕緣層120包圍的第二外壁部分以及由金屬間絕緣層130包圍的第三外壁部分。
貫通孔150可電接觸位於金屬間絕緣層130上的第一接墊142。即，對應於半導體晶片100（見圖3）的著陸接墊134的一部分可以是半導體晶片100D中的第一接墊142。為將貫通孔150電性連接到多層佈線結構132，第一接墊142可從金屬間絕緣層130延伸。如圖7中所繪示，多層佈線結構132的一部分可延伸穿過蝕刻終止層ESL且直接地接觸第一接墊142。
在根據一些示例實施例的半導體晶片100D中，金屬間絕緣層130可包含安置於層間絕緣層120與蝕刻終止層ESL之間的底部金屬間絕緣層130B和安置於蝕刻終止層ESL上的頂部金屬間絕緣層130T。即，可將根據一些示例實施例的半導體晶片100D以堆疊結構設置，其中蝕刻終止層ESL安置於底部金屬間絕緣層130B上且頂部金屬間絕緣層130T安置於蝕刻終止層ESL上。用不同方式說，金屬間絕緣層130可包含層間絕緣層120上的底部金屬間絕緣層130B和底部金屬間絕緣層130B上的頂部金屬間絕緣層130T，其中蝕刻終止層ESL位於底部金屬間絕緣層130B與頂部金屬間絕緣層130T之間。
應理解，半導體晶片100D可包含基板110的上表面（110F1）上的FEOL結構和FEOL結構上的BEOL結構，其中層間絕緣層120是FEOL結構的一部分，且多層佈線結構132和金屬間絕緣層130中的每一個是BEOL結構的一部分。
可將蝕刻終止層ESL安置於底部金屬間絕緣層130B與頂部金屬間絕緣層130T之間。同樣，可藉由頂部金屬間絕緣層130T將蝕刻終止層ESL遠離第一接墊142安置。在一些示例實施例（包含繪示於至少圖7到圖8中的示例實施例）中，蝕刻終止層ESL可以是BEOL結構的一部分。
一般來說，在形成貫通孔洞150H的蝕刻製程中，包含於第一接墊142中的金屬材料中的一些可由於基板110的中心部分和週邊部分中的每一個的蝕刻分佈、層間絕緣層120的厚度分佈以及金屬間絕緣層130的厚度分佈而暴露。因此，在形成貫通孔洞150H的蝕刻製程中，蝕刻終止層ESL可解決第一接墊142的上表面由於過度蝕刻而在非所需製程階段暴露的問題。
包含於蝕刻終止層ESL中的材料相對於包含於底部金屬間絕緣層130B中的材料可具有蝕刻選擇性。舉例來說，當底部金屬間絕緣層130B包含氧化矽時，蝕刻終止層ESL可包含氮化矽。
如上文所描述，由於蝕刻終止層ESL安置於金屬間絕緣層130的底部金屬間絕緣層130B與頂部金屬間絕緣層130T之間，因此形成貫通孔洞150H的蝕刻製程可包含暴露蝕刻終止層ESL的製程和暴露第一接墊142的上表面的製程，進而最大限度地降低第一接墊142的上表面由於蝕刻分佈而在非所需製程階段暴露的程度。
圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16以及圖17是示出根據一些示例實施例的以製程順序製造半導體晶片的方法的剖面圖。
詳細地說，圖9、圖10、圖12、圖13、圖15、圖16以及圖17是示出圖1的主要配置區域MCR的一部分和貫通孔區域TVR的一部分的剖面圖，圖11是圖10的區域CX的放大圖，以及圖14是圖13的區域CX的放大圖。
參看圖9，多個半導體裝置122和佈線結構124可形成於基板110的第一表面110F1上，且覆蓋（「包圍」）多個半導體裝置122和佈線結構124的層間絕緣層120可形成於基板110的第一表面110F1上，使得底部層間絕緣層120B形成於基板110的第一表面110F1上並包圍半導體裝置122，蝕刻終止層ESL形成於底部層間絕緣層120B上，以及頂部層間絕緣層120T形成於蝕刻終止層ESL上。
可將蝕刻終止層ESL安置於層間絕緣層120的底部層間絕緣層120B與頂部層間絕緣層120T之間。可將層間絕緣層120以堆疊結構設置，其中蝕刻終止層ESL安置於底部層間絕緣層120B上且頂部層間絕緣層120T安置於蝕刻終止層ESL上。包含於蝕刻終止層ESL（「的材料」）中的材料相對於包含於底部層間絕緣層120B（「的材料」）中的材料可具有蝕刻選擇性。舉例來說，當底部層間絕緣層120B包含氧化矽時，蝕刻終止層ESL可包含氮化矽。在一些示例實施例中，蝕刻終止層ESL的形成可包含在底部層間絕緣層120B上形成第一蝕刻終止層ESL1以及在第一蝕刻終止層ESL1上形成第二蝕刻終止層ESL2，其中第二蝕刻終止層ESL2包含與第一蝕刻終止層ESL1的材料組成不同的材料組成。
著陸接墊134、多層佈線結構132以及覆蓋著陸接墊134和多層佈線結構132的金屬間絕緣層130可形成於層間絕緣層120上，使得著陸接墊134經隔離以免與蝕刻終止層ESL直接接觸。
在一些示例實施例中，形成著陸接墊134和多層佈線結構132的製程可包含鑲嵌製程（damascene process）。舉例來說，金屬間絕緣層130可形成於層間絕緣層120上，且藉由使金屬間絕緣層130圖案化，佈線洞（未繪示）可形成於主要配置區域MCR中且著陸接墊洞（未繪示）可形成於貫通孔區域TVR中。隨後，著陸接墊134可形成於著陸接墊洞中，且佈線層132W可形成於佈線洞中。舉例來說，用於形成著陸接墊障壁層134B（見圖3）的第一層和用於形成著陸接墊金屬層134W（見圖3）的第二層可依序形成於著陸接墊洞中，且接著藉由使第一層和第二層中的每一個的上部部分平坦化使得金屬間絕緣層130暴露，著陸接墊障壁層134B（見圖3）和著陸接墊金屬層134W（見圖3）可留存於著陸接墊洞中。
在一些示例實施例中，可藉由使用W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB經由物理氣相沉積（PVD）製程或CVD製程來形成著陸接墊障壁層134B（見圖3）。可藉由使用Ni、Cu、Al、Au、W或其組合經由電鍍製程來形成著陸接墊金屬層134W（見圖3）。舉例來說，在著陸接墊金屬層134W（見圖3）的製程中，包含Cu的晶種層（未繪示）可形成於著陸接墊障壁層134B（見圖3）上，且可由晶種層經由電鍍製程形成Cu層。
隨後，藉由重複類似於形成著陸接墊134的製程的製程，包含佈線通孔132P和佈線層132W的多層佈線結構132可形成於著陸接墊134上。
隨後，導電層（未繪示）可形成於金屬間絕緣層130上，且藉由使導電層圖案化，可形成第一接墊142。可藉由使用Al、Ni、Cu或其組合形成第一接墊142。
隨後，暴露第一接墊142的一部分的鈍化層144可形成於金屬間絕緣層130上。可藉由使用聚醯亞胺或氮化矽形成鈍化層144。
凸塊結構146電性連接到經由鈍化層144暴露的第一接墊142，且由此可形成位於第一接墊142上的凸塊結構146。舉例來說，凸塊結構146可具有包含柱146P和焊料層146S的結構。可藉由使用Cu、Ni或其合金經由電鍍製程形成柱146P。可藉由利用Sn、Ag、Pb、Au、Cu、B或其合金依序進行電鍍製程和回焊製程來形成焊料層146S。凸塊結構146的形成可在如下文參考至少圖15到圖17進一步描述的貫通孔150形成後進行。
參看圖10和圖11，可將支撐基板172附接於凸塊結構146和鈍化層144上。可經由黏合層174將支撐基板172附接於凸塊結構146和鈍化層144上。隨後，藉由在基板110的第二表面110F2上進行研磨製程，可從基板110的第二表面110F2去除對應於某一厚度的一部分。
遮罩圖案（未繪示）可形成於基板110的第二表面110F2上，且可藉由利用遮罩圖案作為蝕刻遮罩來蝕刻基板110以形成初步貫通孔洞150HP。初步貫通孔洞150HP可從與基板110的第一表面110F1相對的基板110的第二表面110F2穿過（「延伸」）基板110以暴露蝕刻終止層ESL。
蝕刻終止層ESL的暴露表面可具有中心部分突出超過週邊部分的構形。用不同方式說，且如至少圖11中所繪示，形成初步貫通孔洞150HP可使得蝕刻終止層ESL的暴露表面的中心部分ESL_C的高度h1 大於蝕刻終止層ESL的暴露表面的週邊部分ESL_P的高度h2 。構形可由於兩個原因出現。在第一原因中，在蝕刻初步貫通孔洞150HP的蝕刻製程中，負電荷可累積到暴露的層間絕緣層120的側壁上，且藉由負電荷將吸引力施加到產生於蝕刻製程中的蝕刻陽離子，蝕刻陽離子可允許鄰接於層間絕緣層120的側壁的蝕刻終止層ESL的週邊部分相對地蝕刻更多。在第二原因中，隨著層間絕緣層120的側壁經蝕刻到具有某一斜率，蝕刻陽離子的線性度可相對地減弱，且因此，蝕刻終止層ESL的週邊部分可相對地蝕刻更多。
在蝕刻終止層ESL相對較少剩餘的週邊部分中，可在初步貫通孔洞150HP上進行蝕刻製程以免暴露頂部層間絕緣層120T。
在一些示例實施例中，可以經由等向性蝕刻製程或雷射鑽孔製程進行初步貫通孔洞150HP。由於蝕刻終止層ESL，初步貫通孔洞150HP可能未完全地穿過層間絕緣層120，且因此，著陸接墊134的上表面可由頂部層間絕緣層120T和蝕刻終止層ESL覆蓋而不由初步貫通孔洞150HP暴露。
初步貫通孔洞150HP可經形成以具有多種寬度、深度以及形狀。在一些示例實施例中，如圖式中所示出，初步貫通孔洞150HP可經形成以具有垂直於基板110的第一表面110F1的側壁。在其它實施例中，在形成初步貫通孔洞150HP的製程中，初步貫通孔洞150HP的側壁可經蝕刻以具有某一斜率，且因此，初步貫通孔洞150HP的上部寬度可經設定大於初步貫通孔洞150HP的下部寬度，進而製造上文參考圖4所描述的半導體晶片100A。
可形成暴露蝕刻終止層ESL的初步貫通孔洞150HP，且接著可去除遮罩圖案。
參看圖12，共形地覆蓋初步貫通孔洞150HP（見圖11）的側壁和蝕刻終止層ESL的暴露表面的通孔絕緣層156可形成於基板110的第二表面110F2和初步貫通孔洞150HP的內壁150HS上，進而限定貫通孔洞150H。
通孔絕緣層156可包含氧化矽、氮化矽、碳化矽、聚合物或其組合。在一些示例實施例中，CVD製程可用於形成通孔絕緣層156。舉例來說，通孔絕緣層156可包含藉由低溫CVD製程形成的氧化矽。通孔絕緣層156的厚度可為約500埃到約3000埃。
通孔絕緣層156可經形成以覆蓋蝕刻終止層ESL的整個暴露表面。即，著陸接墊134的上表面可由頂部層間絕緣層120T、蝕刻終止層ESL以及通孔絕緣層156覆蓋而不由貫通孔洞150H暴露。用不同方式說，且如至少圖12中所繪示，通孔絕緣層156的形成可包含在基板110的側壁、底部層間絕緣層120B的側壁以及蝕刻終止層ESL的暴露表面上共形地形成通孔絕緣層156。
參看圖13和圖14，貫通孔洞150H可藉由去除貫通孔洞150H的底上的通孔絕緣層156、蝕刻終止層ESL、頂部層間絕緣層120T以及著陸接墊障壁層134B而向下延伸，使得著陸接墊金屬層134W的上表面134WU暴露。用不同方式說，且如圖13到圖14中所繪示，可擴大貫通孔洞150H的底以暴露著陸接墊134。
如至少圖13到圖14所繪示，貫通孔洞150H的底的擴大可包含蝕刻通孔絕緣層156的暴露表面以暴露蝕刻終止層ESL，蝕刻蝕刻終止層ESL的暴露表面以暴露頂部層間絕緣層120T，以及蝕刻頂部層間絕緣層120T的暴露表面以暴露著陸接墊134。
著陸接墊金屬層134W可在蝕刻貫通孔洞150H的蝕刻製程中進行停止蝕刻的功能，且因此，由著陸接墊障壁層134B包圍的著陸接墊金屬層134W的上表面134WU可由貫通孔洞150H暴露。
換句話說，由貫通孔洞150H暴露的材料層可包含通孔絕緣層156、蝕刻終止層ESL、頂部層間絕緣層120T、著陸接墊障壁層134B以及著陸接墊金屬層134W。本文中，通孔絕緣層156、蝕刻終止層ESL以及頂部層間絕緣層120T可各自包含絕緣材料，且著陸接墊障壁層134B和著陸接墊金屬層134W可各自包含導電材料。
參看圖15，導電障壁層154可形成於貫通孔洞150H的內壁上。可藉由使用W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB經由PVD製程、電鍍製程或無電電鍍製程來形成導電障壁層154。
導電障壁層154可共形地形成以覆蓋各自暴露於貫通孔洞150H的側壁處的通孔絕緣層156、蝕刻終止層ESL、頂部層間絕緣層120T以及著陸接墊障壁層134B。同樣，導電障壁層154可共形地形成以覆蓋貫通孔洞150H的底上的著陸接墊金屬層134W。
參看圖16，填充貫通孔洞150H的內部的導電插塞152可形成於導電障壁層154上。可藉由使用Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金經由電鍍製程來形成導電插塞152。
舉例來說，為形成導電插塞152，金屬晶種層（未繪示）可形成於導電障壁層154的表面上，且接著藉由利用金屬晶種層經由電鍍製程來生長金屬層，填充貫通孔洞150H的導電插塞152可形成於導電障壁層154上。金屬晶種層可包含Cu、Cu合金、Co、Ni、Ru、Co/Cu或Ru/Cu，且可使用用於形成金屬晶種層的PVD製程。可以在約10℃到約65℃的溫度下進行電鍍製程。在一些示例實施例中，可以在室溫下進行電鍍製程。取決於所述情況，在形成導電插塞152後，可以在約150℃到約450℃的溫度下在藉由形成導電插塞152而獲得的所得材料上進行退火製程。
參看圖17，藉由在包含導電插塞152的所得材料上進行化學機械拋光（chemical mechanical polishing；CMP）製程使得基板110的第二表面110F2暴露，導電插塞152和導電障壁層154可僅留存在貫通孔洞150H的內部部分中。因此，可形成填充貫通孔洞150H的貫通孔150。
再次參看圖2，導電層（未繪示）可形成於基板110的第二表面110F2上，且藉由使導電層圖案化，可形成電性連接到貫通孔150的第二接墊162。
在製造上文所描述的半導體晶片100的方法中，藉由在層間絕緣層120的底部層間絕緣層120B與頂部層間絕緣層120T之間形成蝕刻終止層ESL，蝕刻貫通孔洞150H的蝕刻製程可包含暴露蝕刻終止層ESL的製程和暴露著陸接墊134的上表面的製程，進而最大限度地降低著陸接墊134的上表面由於蝕刻分佈而在非所需製程階段暴露的程度。同樣，在暴露蝕刻終止層ESL的製程後，通孔絕緣層156可共形地形成於貫通孔洞150H的側壁和暴露蝕刻終止層ESL上，且因此，通孔絕緣層156可充當覆蓋基板110和層間絕緣層120中的每一個的表面的保護層。因此，在暴露著陸接墊134的上表面的製程中，包含於著陸接墊金屬層134W中的金屬材料可以不直接地黏附於基板110或層間絕緣層120的側壁，且因此，可防止在基板110或層間絕緣層120中污染金屬材料，從而半導體晶片100可具有良好可靠性。
圖18是示出包含根據一些示例實施例的半導體晶片的半導體封裝200的主要配置的剖面圖。
參看圖18，半導體封裝200可包含依序堆疊在封裝基板210上的多個半導體晶片220。
可將控制晶片230連接到多個半導體晶片220。可藉由如熱固性樹脂的密封部件240將多個半導體晶片220和控制晶片230的堆疊結構密封在封裝基板210上。在圖式中，示出六個半導體晶片220垂直地堆疊的實例，但半導體晶片220的數目和半導體晶片220堆疊的方向並不限於此。取決於所述情況，半導體晶片220的數目可增大或減小。多個半導體晶片220可沿水平方向佈置在封裝基板210上，或可佈置呈垂直方向安裝與水平方向組合的安裝連接結構。在一些示例實施例中，可省略控制晶片230。
封裝基板210可以是柔性印刷電路板、剛性印刷電路板，或其組合。封裝基板210可包含基板內部佈線212和連接端子214。可將連接端子214設置在封裝基板210的一個表面上。可將焊料球216設置在封裝基板210的另一表面上。可經由基板內部佈線212將連接端子214電性連接到焊料球216。在一些示例實施例中，焊料球216可由導電凸塊或引線柵陣列（lead grid array；LGA）代替。
多個半導體晶片220可各自包含貫通孔222，且控制晶片230可包含貫通孔232。可藉由連接部件250（如凸塊）將貫通孔222和貫通孔232電性連接到封裝基板210的連接端子214。在一些示例實施例中，可省略控制晶片230中的貫通孔232。
多個半導體晶片220中的至少一個可包含上文參考圖1到圖8所描述的半導體晶片100和半導體晶片100A到半導體晶片100D。同樣，多個半導體晶片220中的至少一個可藉由製造根據上文參考圖9到圖17所描述的一些示例實施例的半導體晶片的方法來製造。
圖19是示出包含根據一些示例實施例的半導體晶片的半導體模組1000的平面圖。
參看圖19，半導體模組1000可包含模組基板1010、安裝於模組基板1010上的控制晶片1020，以及安裝於模組基板1010上的多個半導體晶片1030。
可將能夠插入到主機板的插口中的多個輸入/輸出（input/output；I/O）端子1050安置於模組基板1010的一側上。多個半導體晶片1030中的至少一個可包含上文參考圖1到圖8所描述的半導體晶片100和半導體晶片100A到半導體晶片100D。同樣，多個半導體晶片1030中的至少一個可藉由製造根據上文參考圖9到圖17所描述的一些示例實施例的半導體晶片的方法來製造。
圖20是示出包含根據一些示例實施例的半導體晶片的系統1100的方塊圖。
參看圖20，系統1100可包含控制器1110、I/O裝置1120、記憶體1130、介面1140以及匯流排1150。
系統1100可以是行動系統或傳輸或接收資訊的系統。在一些實施例中，行動系統可以是可攜式電腦、連網平板電腦（web tablet）、行動電話、數位音樂播放機或記憶卡。
控制器1110可控制系統1100中的執行程式，且可配置成具有微處理器、數位訊號處理器、微控制器、或與其類似的裝置。
I/O裝置1120可用於將資料輸入到系統1100或從系統1100輸出。可藉由使用I/O裝置1120將系統1100連接到外部裝置（例如個人電腦（personal computer；PC）或網路）且可與外部裝置交換資料。I/O裝置1120可以是（例如）觸控板、鍵盤或顯示器。
記憶體1130可儲存用於控制器1110的操作的資料，或可儲存由控制器1110處理獲得的資料。記憶體1130可包含上文參考圖1到圖8所描述的半導體晶片100和半導體晶片100A到半導體晶片100D。同樣，可藉由製造根據上文參考圖9到圖17所描述的一些示例實施例的半導體晶片的方法來製造記憶體1130。
介面1140可以是系統1100與外部裝置之間的資料傳輸路徑。控制器1110、I/O裝置1120、記憶體1130以及介面1140可經由匯流排1150彼此連通。
雖然已經參考本發明的實施例示出且描述本發明概念，但應理解，可以在不脫離所附權利要求書的精神和範圍的情況下在其中作出形式和細節的各種改變。
100、100A、100B、100C、100D、220、1030:半導體晶片 110:基板 110F1:第一表面 110F2:第二表面 120:層間絕緣層 120B、121B:底部層間絕緣層 120B_T、120T_T、ESL_T:厚度 120T、121T:頂部層間絕緣層 122:半導體裝置 124:佈線結構 130:金屬間絕緣層 130B:底部金屬間絕緣層 130T:頂部金屬間絕緣層 132:多層佈線結構 132W:佈線層 132P:佈線通孔 134:著陸接墊 134B:著陸接墊障壁層 134W:著陸接墊金屬層 134BU、134WU、156U、ESL_U:上表面 142:第一接墊 144:鈍化層 144H:開口 146:凸塊結構 146P:柱 146S:焊料層 150、222、232:貫通孔 150H:貫通孔洞 150HP:初步貫通孔洞 150S、156S1、156S2:側壁 150T1:第一寬度 150T2:第二寬度 152:導電插塞 152L:底面 154:導電障壁層 154S1:第一部分 154S2:第二部分 156:通孔絕緣層 162:第二接墊 172:支撐基板 174:黏合層 200:半導體封裝 210:封裝基板 212:基板內部佈線 214:連接端子 216:焊料球 230、1020:控制晶片 240:密封部件 250:連接部件 1000:半導體模組 1010:模組基板 1050:輸入輸出端子 1100:系統 1110:控制器 1120:I/O裝置 1130:記憶體 1140:介面 1150:匯流排 CX、CX2:區域 ESL:蝕刻終止層 ESL_C:中心部分 ESL_P:週邊部分 ESL1:第一蝕刻終止層 ESL2:第二蝕刻終止層 ESL_L:層表面、下表面 h1、h2:高度 MCR:主要配置區域 PR1:第一週邊電路區域 PR2:第二週邊電路區域 TVR:貫通孔區域 X、Y、Z:方向
根據結合附圖進行的以下詳細描述將更清晰地理解本發明概念的示例實施例，其中： 圖1是示出根據一些示例實施例的半導體晶片的平面圖。 圖2是示出圖1的主要配置區域的一部分和貫通孔區域的一部分的剖面圖。 圖3是圖2的區域CX的放大圖。 圖4是示出根據一些示例實施例的半導體晶片的剖面圖。 圖5是示出根據一些示例實施例的半導體晶片的剖面圖。 圖6是示出根據一些示例實施例的半導體晶片的剖面圖。 圖7是示出圖1的主要配置區域的一部分和貫通孔區域的一部分的剖面圖。 圖8是圖7的區域CX2的放大圖。 圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16以及圖17是示出根據一些示例實施例以製程順序製造半導體晶片的方法的剖面圖。 圖18是示出包含根據一些示例實施例的半導體晶片的半導體封裝的主要配置的剖面圖。 圖19是示出包含根據一些示例實施例的半導體晶片的半導體模組的平面圖。 圖20是示出包含根據一些示例實施例的半導體晶片的系統的方塊圖。
100:半導體晶片
110:基板
110F1:第一表面
120:層間絕緣層
120B:底部層間絕緣層
120B_T、120T_T、ESL_T:厚度
120T:頂部層間絕緣層
130:金屬間絕緣層
132P:佈線通孔
134:著陸接墊
134B:著陸接墊障壁層
134W:著陸接墊金屬層
134BU、134WU、156U、ESL_U:上表面
150:貫通孔
150H:貫通孔洞
150S、156S1、156S2:側壁
152:導電插塞
152L:底面
154:導電障壁層
154S1:第一部分
154S2:第二部分
156:通孔絕緣層
CX:區域
ESL:蝕刻終止層
ESL_L:層表面、下表面
X、Y、Z:方向

Claims (25)

  1. 一種半導體晶片，包括：基板；層間絕緣層，包含底部層間絕緣層，位於所述基板的上表面上，以及頂部層間絕緣層，位於所述底部層間絕緣層上；蝕刻終止層，位於所述底部層間絕緣層與所述頂部層間絕緣層之間；著陸接墊，位於所述層間絕緣層上，所述著陸接墊包括著陸接墊金屬層及著陸接墊障壁層，所述著陸接墊障壁層圍繞所述著陸接墊金屬層的上表面與所述著陸接墊金屬層的側表面，所述著陸接墊障壁層至少部分位於所述著陸接墊金屬層與所述頂部層間絕緣層之間；以及貫通孔，經由所述基板、所述層間絕緣層以及所述蝕刻終止層連接到所述著陸接墊，其中所述蝕刻終止層經隔離以免與所述著陸接墊直接接觸，其中所述貫通孔延伸穿過貫通孔洞，所述貫通孔洞暴露所述著陸接墊障壁層、所述著陸接墊金屬層的所述上表面與所述著陸接墊金屬層的內側壁，所述貫通孔延伸穿過所述著陸接墊障壁層並直接接觸所述著陸接墊金屬層，且所述貫通孔的側壁直接接觸所述著陸接墊金屬層的所述內側壁。
  2. 如申請專利範圍第1項所述的半導體晶片，更包括：通孔絕緣層，包圍所述貫通孔的側壁的有限的部分， 其中所述通孔絕緣層直接地接觸所述蝕刻終止層且並不直接地接觸所述著陸接墊。
  3. 如申請專利範圍第2項所述的半導體晶片，其中所述貫通孔的側壁直接地接觸所述通孔絕緣層、所述蝕刻終止層、所述頂部層間絕緣層以及所述著陸接墊。
  4. 如申請專利範圍第2項所述的半導體晶片，其中面向所述基板的上表面的所述蝕刻終止層的下表面直接地接觸所述通孔絕緣層以及所述底部層間絕緣層，以及與所述基板的上表面相對的所述蝕刻終止層的上表面直接地接觸所述頂部層間絕緣層且並不直接地接觸所述通孔絕緣層以及所述著陸接墊。
  5. 如申請專利範圍第4項所述的半導體晶片，其中所述通孔絕緣層的一個側壁直接地接觸所述貫通孔，所述通孔絕緣層的另一側壁直接地接觸所述基板以及所述底部層間絕緣層，以及與所述基板的上表面相對的所述通孔絕緣層的上表面直接地接觸所述蝕刻終止層的下表面。
  6. 如申請專利範圍第1項所述的半導體晶片，其中所述蝕刻終止層的材料相對於所述底部層間絕緣層的材料具有蝕刻選擇性。
  7. 如申請專利範圍第1項所述的半導體晶片，其中所述底部層間絕緣層的厚度大於所述蝕刻終止層的厚度，以及 所述蝕刻終止層的厚度等於或大於所述頂部層間絕緣層的厚度。
  8. 如申請專利範圍第1項所述的半導體晶片，其中在沿所述貫通孔的縱向軸線延伸遠離所述基板的底表面的方向上，所述貫通孔的至少部分的剖面寬度與所述貫通孔的所述部分的剖面距所述基板的底表面的距離成比例地逐漸變窄，以及在沿所述貫通孔的縱向軸線延伸遠離所述基板的底表面的方向上，所述著陸接墊的剖面寬度與所述著陸接墊的剖面距所述基板的底表面的距離成比例地逐漸增寬。
  9. 如申請專利範圍第1項所述的半導體晶片，其中所述底部層間絕緣層的材料組成與所述頂部層間絕緣層的材料組成不同。
  10. 如申請專利範圍第1項所述的半導體晶片，其中所述蝕刻終止層包含多個不同材料層的堆疊。
  11. 一種半導體晶片，包括：基板；層間絕緣層，位於所述基板的上表面上，所述層間絕緣層包圍半導體裝置；金屬間絕緣層，包圍金屬佈線且包含：底部金屬間絕緣層，位於所述層間絕緣層上；以及頂部金屬間絕緣層，位於所述底部金屬間絕緣層上；蝕刻終止層，位於所述底部金屬間絕緣層與所述頂部金屬間絕緣層之間； 著陸接墊，位於所述金屬間絕緣層上，所述著陸接墊包括著陸接墊金屬層及著陸接墊障壁層，所述著陸接墊障壁層圍繞所述著陸接墊金屬層的上表面與所述著陸接墊金屬層的側表面，所述著陸接墊障壁層至少部分位於所述著陸接墊金屬層與所述頂部層間絕緣層之間；凸塊結構，位於所述著陸接墊上；以及貫通孔，經由所述基板、所述層間絕緣層、所述金屬間絕緣層以及所述蝕刻終止層連接到所述著陸接墊，其中所述蝕刻終止層經隔離以免與所述著陸接墊直接接觸，其中所述貫通孔延伸穿過貫通孔洞，所述貫通孔洞暴露所述著陸接墊障壁層、所述著陸接墊金屬層的所述上表面與所述著陸接墊金屬層的內側壁，所述貫通孔延伸穿過所述著陸接墊障壁層並直接接觸所述著陸接墊金屬層，且所述貫通孔的側壁直接接觸所述著陸接墊金屬層的所述內側壁。
  12. 如申請專利範圍第11項所述的半導體晶片，更包括：通孔絕緣層，包圍所述貫通孔的側壁的有限的部分，其中所述通孔絕緣層直接地接觸所述基板、所述層間絕緣層、所述底部金屬間絕緣層以及所述蝕刻終止層，以及所述通孔絕緣層並不直接地接觸所述頂部金屬間絕緣層以及所述著陸接墊。
  13. 如申請專利範圍第12項所述的半導體晶片，其中面向所述基板的上表面的所述蝕刻終止層的下表面直接地接觸所述通孔絕緣層以及所述底部金屬間絕緣層，以及 與所述基板的上表面相對的所述蝕刻終止層的上表面直接地接觸所述頂部金屬間絕緣層且並不直接地接觸所述通孔絕緣層以及所述著陸接墊。
  14. 如申請專利範圍第11項所述的半導體晶片，更包括：前段製程結構，位於所述基板的上表面上；以及後段製程結構，位於所述前段製程結構上，其中所述層間絕緣層是所述前段製程結構的一部分，以及所述金屬佈線以及所述金屬間絕緣層中的每一個是所述後段製程結構的一部分。
  15. 如申請專利範圍第14項所述的半導體晶片，其中所述蝕刻終止層是所述後段製程結構的一部分，以及所述金屬佈線的一部分延伸穿過所述蝕刻終止層且直接地接觸所述著陸接墊。
  16. 一種製造半導體晶片的方法，所述方法包括：在基板的第一表面上形成半導體裝置；在所述基板的第一表面上形成底部層間絕緣層，使得所述底部層間絕緣層包圍所述半導體裝置；在所述底部層間絕緣層上形成蝕刻終止層；在所述蝕刻終止層上形成頂部層間絕緣層；在所述頂部層間絕緣層上形成著陸接墊，使得所述著陸接墊經隔離以免與所述蝕刻終止層直接接觸，所述著陸接墊包括著陸接墊金屬層及著陸接墊障壁層，所述著陸接墊障壁層圍繞所述著陸接墊金屬層的上表面與所述著陸接墊金屬層的側表面，所述著 陸接墊障壁層至少部分位於所述著陸接墊金屬層與所述頂部層間絕緣層之間；形成初步貫通孔洞，所述初步貫通孔洞從與所述基板的第一表面相對的所述基板的第二表面延伸穿過所述基板以暴露所述蝕刻終止層；在所述初步貫通孔洞的內壁上形成通孔絕緣層以限定貫通孔洞；擴大所述貫通孔洞的底以暴露所述著陸接墊障壁層、所述著陸接墊金屬層的所述上表面與所述著陸接墊金屬層的內側壁；以及形成填充所述貫通孔洞的貫通孔，使得所述貫通孔延伸穿過所述著陸接墊障壁層並直接接觸所述著陸接墊金屬層，且所述貫通孔的側壁直接接觸所述著陸接墊金屬層的所述內側壁。
  17. 如申請專利範圍第16項所述的製造半導體晶片的方法，其中形成所述通孔絕緣層包含在所述基板的側壁、所述底部層間絕緣層的側壁以及所述蝕刻終止層的暴露表面上共形地形成所述通孔絕緣層。
  18. 如申請專利範圍第16項所述的製造半導體晶片的方法，其中擴大所述貫通孔洞的底包含蝕刻所述通孔絕緣層的暴露表面以暴露所述蝕刻終止層；蝕刻所述蝕刻終止層的暴露表面以暴露所述頂部層間絕緣層；以及 蝕刻所述頂部層間絕緣層的暴露表面以暴露所述著陸接墊障壁層、所述著陸接墊金屬層的所述上表面與所述著陸接墊金屬層的所述內側壁。
  19. 如申請專利範圍第18項所述的製造半導體晶片的方法，其中所述蝕刻終止層的材料相對於所述底部層間絕緣層的材料具有蝕刻選擇性。
  20. 如申請專利範圍第16項所述的製造半導體晶片的方法，其中形成所述初步貫通孔洞致使所述蝕刻終止層的暴露表面的中心部分的高度大於所述蝕刻終止層的暴露表面的週邊部分的高度。
  21. 如申請專利範圍第16項所述的製造半導體晶片的方法，其中所述底部層間絕緣層的厚度大於所述蝕刻終止層的厚度，以及所述蝕刻終止層的厚度等於或大於所述頂部層間絕緣層的厚度。
  22. 如申請專利範圍第16項所述的製造半導體晶片的方法，其中在沿所述貫通孔的縱向軸線延伸遠離所述基板的底表面的方向上，所述貫通孔的至少部分的剖面寬度與所述貫通孔的所述部分的剖面距所述基板的底表面的距離成比例地逐漸變窄，以及在沿所述貫通孔的縱向軸線延伸遠離所述基板的底表面的方向上，所述著陸接墊的剖面寬度與所述著陸接墊的剖面距所述基板的底表面的距離成比例地逐漸增寬。
  23. 如申請專利範圍第16項所述的製造半導體晶片的方法，其中所述底部層間絕緣層的材料組成與所述頂部層間絕緣層的材料組成不同。
  24. 如申請專利範圍第16項所述的製造半導體晶片的方法，其中形成所述蝕刻終止層包含：在所述底部層間絕緣層上形成第一蝕刻終止層；以及在所述第一蝕刻終止層上形成第二蝕刻終止層，所述第二蝕刻終止層包含與所述第一蝕刻終止層的材料組成不同的材料組成。
  25. 如申請專利範圍第16項所述的製造半導體晶片的方法，更包括：在形成所述貫通孔後，在所述著陸接墊上形成凸塊結構。
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