JP6548377B2 - 集積回路素子及びその製造方法 - Google Patents

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Description

本発明は、集積回路素子及びその製造方法に係り、特に、ＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ−ｖｉａ）を具備した集積回路素子及びその製造方法に関する。
１つの半導体パッケージ内に、複数の半導体チップを搭載する３Ｄ（３−ｄｉｍｅｎｓｉｏｎａｌ）パッケージの開発が活発になるにつれ、基板またはダイ（ｄｉｅ）を貫通して垂直に電気的接続を形成するＴＳＶ技術が非常に重要であると認識されている。３Ｄパッケージの性能及び信頼度を向上させるために、ＴＳＶにおいて、安定した動作特性及び高い信頼性を提供することができる素子の形成技術が必要である。
特開２０１０−２３２２５５号公報
本発明が解決しようとする課題は、基板上に形成された多層配線及び基板を貫通するＴＳＶとの間の電気的な接続の信頼性を向上する集積回路素子を提供するものである。
本発明が解決しようとする他の課題は、製造工程におけるコンタクト不良の発生を防止し、基板上に形成された多層配線及び基板の裏面側から形成されるＴＳＶとを連結することができる集積回路素子の製造方法を提供するものである。
本発明の集積回路素子は、基板上の第１領域に形成された電極を含むキャパシタと、基板上の第２領域に形成され電極と同じ物質からなるＴＳＶランディングパッドと、キャパシタ及びＴＳＶランディングパッドの上に形成された多層配線と、基板を貫通しＴＳＶランディングパッドを介して多層配線に連結されたＴＳＶと、を含む。
本発明の集積回路素子は、ＴＳＶランディングパッドにおいて、基板に対面する表面上に形成されたＴＳＶ領域誘電膜をさらに含み、ＴＳＶ領域誘電膜は、キャパシタの誘電膜と同じ物質からなる。
本発明の集積回路素子では、キャパシタは、基板の活性領域に連結される下部電極と、下部電極の上に形成された上部電極と、下部電極と上部電極との間に介在された誘電膜と、を含み、ＴＳＶランディングパッドは、上部電極と同じ物質からなる。
本発明の集積回路素子は、基板上の第１領域において、基板とキャパシタとの間に形成されたビットラインをさらに含み、ＴＳＶランディングパッドの厚みは、ビットラインの厚みよりさらに厚い。
本発明の集積回路素子では、ＴＳＶランディングパッドは、単一層から形成されてもよい。
また、本発明の集積回路素子では、ＴＳＶランディングパッドは、少なくとも２層の導電層が積層された多重層から形成されてもよい。
本発明の集積回路素子では、電極及びＴＳＶランディングパッドは、それぞれ非金属伝導物質を含んでもよい。
本発明の集積回路素子では、電極及びＴＳＶランディングパッドは、それぞれ非金属伝導物質からなる第１導電層と、金属を含む第２導電層と、を含み、第１導電層は、第２導電層より基板からの距離がさらに近くてもよい。
本発明の集積回路素子では、第２導電層は、基板と第２導電層との間に介在されもする。
本発明の集積回路素子では、ＴＳＶランディングパッドは、基板上の第２領域において、第１範囲にかけて延長され、ＴＳＶは、基板上の第２領域において、第１範囲に含まれる第２範囲内において、ＴＳＶランディングパッドに連結されもする。
本発明の集積回路素子では、ＴＳＶは、ＴＳＶランディングパッドに接する上面を有し、上面の一部とＴＳＶランディングパッドとが接することができる。
本発明の集積回路素子では、ＴＳＶランディングパッドの少なくとも一部は、メッシュパターンからもなる。ＴＳＶランディングパッドの少なくとも一部は、互いに離隔された複数のパターンからもなる。
本発明の集積回路素子は、多層配線に含まれたいずれか１本の配線と、ＴＳＶランディングパッドとの間に連結された複数のコンタクトプラグをさらに含み、集積回路素子のメモリセル領域において、上部電極の一部は、ランディングパッドの厚みと同じ厚みを有することができる。
本発明の集積回路素子の製造方法では、基板上の第１領域にキャパシタ下部電極を形成する。キャパシタ下部電極の表面を覆う誘電膜を形成する。誘電膜を介在させてキャパシタ下部電極を覆って、第１領域と、第１領域に接した第２領域とに形成される上部電極層を形成する。上部電極層をパターニングし、第１領域には、キャパシタ上部電極を形成し、第２領域では、ＴＳＶランディングパッドを形成する。第２領域において、基板を貫通し、ＴＳＶランディングパッドに連結されるＴＳＶを形成する。
本発明の集積回路素子の製造方法では、上部電極層を形成する段階は、第１領域及び第２領域において、基板上に、非金属からなる導電層を形成する段階を含む。
本発明の集積回路素子の製造方法では、上部電極層を形成する段階は、第１領域及び第２領域において基板上に非金属からなる第１導電層を形成する段階と、第１領域及び第２領域において第１導電層上に金属を含む第２導電層と基板との間に第１導電層が介在されるように第２導電層を形成する段階を含んでもよい。
本発明の集積回路素子の製造方法では、ＴＳＶランディングパッドは、非金属からなる第１導電層を含み、ＴＳＶを形成する段階は、基板の一部をエッチングし第１導電層を露出させるビアホールを形成する段階と、ビアホール内で第１導電層に直接接するＴＳＶを形成する段階を含んでもよい。
本発明の集積回路素子の製造方法では、ＴＳＶランディングパッドを形成した後、ＴＳＶを形成する前に、キャパシタ上部電極に連結される第１配線層と、ＴＳＶランディングパッドに連結される少なくとも１層の第２配線層と、を含む多層配線を形成する段階をさらに含んでもよい。
本発明の集積回路素子の製造方法では、ＴＳＶランディングパッドを形成した後、多層配線を形成する前に、ＴＳＶランディングパッドにそれぞれ連結され、互いに離隔された複数のコンタクトプラグを形成する段階をさらに含んでもよい。そして、少なくとも１層の第２配線層は、複数のコンタクトプラグに連結されるように形成されもする。
本発明の集積回路素子の製造方法では、基板のメモリセルアレイ領域において、基板の活性領域に連結されるキャパシタ下部電極を形成する。基板のメモリセルアレイ領域において、キャパシタ下部電極を覆い、基板のＴＳＶ領域まで延長される誘電膜を、基板上に形成する。基板のメモリセルアレイ領域及びＴＳＶ領域において、誘電膜上に、上部電極層を形成する。上部電極層をパターニングし、メモリセルアレイ領域では、誘電膜の一部を介在させ、キャパシタ下部電極を覆うキャパシタ上部電極を形成し、ＴＳＶ領域では、誘電膜の他の一部を覆うＴＳＶランディングパッドを形成する。ＴＳＶ領域において、基板を貫通し、ＴＳＶランディングパッドに連結されるＴＳＶを形成する。
本発明の集積回路素子の製造方法では、メモリセルアレイ領域において、基板上に、第１厚みを有するビットラインを形成する段階をさらに含んでもよい。上部電極層は、第１厚みよりさらに厚い第２厚みを有することができる。
本発明の集積回路素子の製造方法では、上部電極層をパターニングする段階において、少なくとも一部がメッシュパターンからなるＴＳＶランディングパッドを形成することができる。
本発明の集積回路素子の製造方法では、上部電極層をパターニングする段階において、少なくとも一部が互いに離隔された複数のパターンからなるＴＳＶランディングパッドを形成することができる。
本発明の集積回路素子では、基板を貫通するＴＳＶに連結されるように、基板上に形成されるＴＳＶランディングパッドが、基板上のメモリセルアレイ領域に形成されるキャパシタの上部電極と同じ物質から形成される。そして、ＴＳＶを形成するために、基板を貫通する複数のビアホールを形成するにあたって発生しうるエッチング工程時の厚み変動の発生による問題を円満に解決するために、ＴＳＶランディングパッドは、比較的厚い厚みを有する。また、ＴＳＶランディングパッドにおいて、基板に近い部分を非金属伝導物質によって形成することにより、ＴＳＶを形成するためのビアホール形成時に、基板が金属によって汚染されるという問題を解決することができる。また、ＴＳＶランディングパッドを多重層で形成することにより、ＴＳＶランディングパッドの抵抗特性を向上させることができる。
本発明の一実施形態による集積回路素子の概略的な構成を例示した平面図である。 本発明の一実施形態による集積回路素子について説明するための断面図である。 本発明の一実施形態による集積回路素子のＴＳＶランディングパッドの例示的な平面構成を示す平面図である。 本発明の一実施形態による集積回路素子について説明するための断面図である。 本発明の一実施形態による集積回路素子のＴＳＶランディングパッドとして使用される多様なランディングパッド層を例示した平面図である。 本発明の一実施形態による集積回路素子のＴＳＶランディングパッドとして使用される多様なランディングパッド層を例示した平面図である。 本発明の一実施形態による集積回路素子のＴＳＶランディングパッドとして使用される多様なランディングパッド層を例示した平面図である。 本発明の一実施形態による集積回路素子のＴＳＶランディングパッドとして使用される多様なランディングパッド層を例示した平面図である。 本発明の一実施形態による集積回路素子の製造方法について説明するために、工程順に沿って図示した断面図である。 本発明の一実施形態による集積回路素子の製造方法について説明するために、工程順に沿って図示した断面図である。 本発明の一実施形態による集積回路素子の製造方法について説明するために、工程順に沿って図示した断面図である。 本発明の一実施形態による集積回路素子の製造方法について説明するために、工程順に沿って図示した断面図である。 本発明の一実施形態による集積回路素子の製造方法について説明するために、工程順に沿って図示した断面図である。 本発明の一実施形態による集積回路素子の製造方法について説明するために、工程順に沿って図示した断面図である。 本発明の一実施形態による集積回路素子の製造方法について説明するために、工程順に沿って図示した断面図である。 本発明の一実施形態による集積回路素子の製造方法について説明するために、工程順に沿って図示した断面図である。 本発明の一実施形態による集積回路素子の製造方法について説明するために、工程順に沿って図示した断面図である。 本発明の一実施形態による集積回路素子の製造方法について説明するために、工程順に沿って図示した断面図である。 本発明の一実施形態による集積回路素子の製造方法について説明するために、工程順に沿って図示した断面図である。 本発明の一実施形態による集積回路素子の製造方法について説明するために、工程順に沿って図示した断面図である。 本発明の一実施形態による集積回路素子の製造方法について説明するために、工程順に沿って図示した断面図である。 本発明の一実施形態による集積回路素子の製造方法について説明するために、工程順に沿って図示した断面図である。 本発明の一実施形態による集積回路素子の製造方法について説明するために、工程順に沿って図示した断面図である。 本発明の一実施形態による集積回路素子の製造方法について説明するために、工程順に沿って図示した断面図である。 本発明の一実施形態による集積回路素子の要部構成を示す断面図である。 本発明の一実施形態による集積回路素子の要部構成を示す平面図である。 本発明の一実施形態による集積回路素子の要部構成を示すダイヤグラムである。
以下、添付図面を参照し、本発明の実施形態について詳細に説明する。図面上の同一な構成要素については、同一な参照符号を使用し、それらに係わる重複説明は省略する。
本発明の実施形態は、当該技術分野で当業者に、本発明についてさらに完全に説明するために提供されるものであり、以下の実施形態は、さまざまに異なる形態に変形され、本発明の範囲は、以下の実施形態に限定されるものではない。むしろ、それら実施形態は、本開示をさらに充実しており、かつ完全なものとし、当業者に本発明の思想を完全に伝達するために提供されるのである。
本明細書において、「第１」、「第２」のような用語が多様な部材、領域、層、部位及び／または構成要素について説明するために使用されるが、それら部材、部品、領域、層、部位及び／または構成要素は、それら用語によって限定されるものではないということは自明である。それら用語は、特定順序や上下または優劣を意味せず、１つの部材、領域、部位または構成要素を、他の部材、領域、部位または構成要素と区別するためにのみ使用される。従って、以下で説明する第１の部材、領域、部位または構成要素は、本発明の教示から外れずに、第２の部材、領域、部位または構成要素を指すことができる。例えば、本発明の権利範囲から離脱せずに、第１構成要素は、第２構成要素と命名され、同様に、第２構成要素も、第１構成要素と命名される。
取り立てて定義されない限り、ここで使用される全ての用語は、技術用語及び科学用語を含み、本発明概念が属する技術分野で当業者が共通して理解しているところと同一な意味を有する。また、一般的に使用される、辞書に定義されているような用語は、関連技術の脈絡において、それらが意味するところと一貫する意味を有すると解釈されなければならず、ここに明示的に定義しない限り、過度に形式的な意味に解釈されてはならないということが分かるであろう。
ある実施形態が異なって具現可能な場合、特定の工程順序は、説明される順序と異なって遂行されもする。例えば、連続して説明される２つの工程が、実質的に同時に遂行され、説明される順序と反対の順序で遂行されもする。
添付図面において、例えば、製造技術及び／または公差によって、図示された形状の変形が予想されもする。従って、本発明の実施形態は、本明細書に図示された領域の特定形状に制限されたものであると解釈されてはならず、例えば、製造過程で引き起こされる形状の変化を含まなければならない。
（一実施形態）
図１は、本発明の一実施形態による集積回路素子１０の概略的な構成を例示した平面図である。
集積回路素子１０のメモリチップ１２は、複数のメモリブロック１４を含む。複数のメモリブロック１４には、複数のメモリセルが配置される。複数のメモリブロック１４には、複数のワードライン、複数のビットライン、センスアンプなどが多様な方式で配置される。複数のメモリブロック１４の周辺には、複数のカラムデコーダ１６と、複数のロウデコーダ１８と、ＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ−ｖｉａ）領域２０と、が配置される。複数のカラムデコーダ１６は、アドレスを入力されてそれをデコーディングし、メモリブロック１４のカラムラインを選択することができる。複数のロウデコーダ１８は、アドレスを入力されてそれをデコーディングし、メモリブロック１４のロウラインを選択するためのロウアドレスを出力することができる。メモリチップ１２は、ライトドライバー入出力センスアンプ及び入出力バッファをさらに具備することができる。メモリチップ１２の入出力バッファは、ＴＳＶ３０を介して外部から信号を受信したり、あるいは、ＴＳＶ３０を介して外部に信号を伝送したりすることができる。
メモリチップ１２のほぼ中央部には、ＴＳＶ領域２０が位置する。ＴＳＶ領域２０には、複数のＴＳＶ３０が配置される。
図２は、本発明の一実施形態による集積回路素子１００について説明するための断面図である。
図２を参照すれば、集積回路素子１００の基板１１０は、パターン形成密度が比較的高いメモリセルアレイ領域（以下、「ＭＣ領域」とする）と、ＭＣ領域においてよりも低いパターン形成密度を有するＴＳＶ領域と、を含む。
図２のＭＣ領域は、図１の複数のメモリブロック１４の一部構成に対応する。そして、図２のＴＳＶ領域は、図１のＴＳＶ領域２０の一部構成に対応する。
ＭＣ領域では、基板１１０には素子分離膜１１２によって複数の活性領域ＡＣが定義されている。
本実施形態において、基板１１０は、Ｓｉを含むが、基板１１０の組成はこれに限定されない。基板１１０は、Ｇｅのような半導体元素、またはＳｉＣ、ＧａＡｓ、ＩｎＡｓ及びＩｎＰのような化合物半導体を含んでもよい。また、基板１１０は、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）を有することができる。例えば、基板１１０は、ＢＯＸ層（ｂｕｒｉｅｄ ｏｘｉｄｅ ｌａｙｅｒ）を含んでもよい。また、基板１１０は、伝導領域、例えば、不純物がドーピングされたウェル、または不純物がドーピングされた構成物を含んでもよい。また、基板１１０は、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）のような多様な素子分離構造を有することができる。
基板１１０のＭＣ領域に形成された複数のワードライントレンチ１１８の内部に、複数のゲート誘電膜１２０、複数のワードライン１２２、及び、複数の埋没絶縁膜１２４が順に形成されている。
ゲート誘電膜１２０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ＯＮＯ（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ）、または、シリコン酸化膜より高い誘電定数を有する高誘電膜のうちから選択される少なくとも一つからもなる。複数のワードライン１２２は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、ＴｉＳｉＮまたはＷＳｉＮのうちから選択される少なくとも１つの物質からもなる。複数の埋没絶縁膜１２４は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはそれらの組み合わせからもなる。
基板１１０上には、ダイレクトコンタクトＤＣを介して基板１１０の活性領域に連結されるビットライン１４０が形成されている。ビットライン１４０を覆う第１絶縁膜１４２上には、基板１１０の活性領域ＡＣに連結される複数の埋込みコンタクトＢＣが形成される。複数の埋込みコンタクトＢＣは、第２絶縁膜１４４によって相互絶縁される。
ダイレクトコンタクトＤＣは、ポリシリコン、金属、導電性金属窒化物、またはそれらの組み合わせからもなる。
ビットライン１４０は、不純物がドーピングされた半導体、金属、導電性金属窒化物または金属シリサイドのうちから選択される少なくとも１つの物質を含んでもよい。例えば、ビットライン１４０は、ドーピングされたポリシリコン、ＴｉＮ、ＴｉＳｉＮ、Ｗ、タングステンシリサイド、またはそれらの組み合わせからもなる。
複数の埋込みコンタクトＢＣは、不純物がドーピングされた半導体、金属、導電性金属窒化物、またはそれらの組み合わせからもなる。
第１絶縁膜１４２及び第２絶縁膜１４４は、それぞれ酸化膜、窒化膜、またはそれらの組み合わせからもなる。例えば、第１絶縁膜１４２及び第２絶縁膜１４４は、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）またはＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）からもなるが、それらに限定されるものではない。
第２絶縁膜１４４上には、複数の埋込みコンタクトＢＣに連結されている複数のキャパシタ１５０が形成されている。複数のキャパシタ１５０は、それぞれ下部電極１５２と、上部電極１５４と、下部電極１５２と上部電極１５４との間に介在された誘電膜１５６と、を含む。複数の下部電極１５２は、それらの間に形成されている絶縁サポート１５８によって支持される。
上部電極１５４は、複数の下部電極１５２を、約数十ないし数百ｎｍ厚で覆うように形成される。例えば、上部電極１５４の厚みを比較的厚くすることにより、上部電極１５４において必要な抵抗特性を確保することができる。本実施形態において、上部電極１５４は、１００ｎｍほど、またはそれ以上の厚みを有するように形成されるが、上部電極１５４の厚みはこれに限定されない。また、上部電極１５４は、ビットライン１４０よりさらに厚く形成されてもよい。
下部電極１５２は、金属、導電性金属窒化物、またはそれらの組み合わせからもなる。例えば、下部電極１５２は、ＴｉＮ、Ｒｕ、ＴａＮ、ＷＮ、Ｐｔ、Ｉｒ、またはそれらの組み合わせからもなる。
絶縁サポート１５８は、ＳｉＯ、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＮ、ＳｉＯＣＮ、またはそれらが組み合わせからもなる。
上部電極１５４は、金属または非金属の伝導物質からなる。本実施形態において、上部電極１５４は、ＳｉＧｅ、Ｗ、Ｔｉ、Ｒｕ、導電性金属窒化物、金属シリサイド、またはそれらの組み合わせからなるが、上部電極１５４の組成はこれに限定されない。上部電極１５４は、単一層、または少なくとも２層の導電層が積層された多重層からなる。図２には、上部電極１５４が単一の導電層からなる場合を例示している。
誘電膜１５６は、タンタル酸化物（Ｔａ2Ｏ5）、アルミニウム酸化物（Ａｌ2Ｏ3）、チタン酸化物（ＴｉＯ2）、またはそれらの組み合わせからもなるが、それらに限定されるものではない。
ＴＳＶ領域で、基板１１０上には、第３絶縁膜１６２が形成されている。第３絶縁膜１６２は、酸化膜、窒化膜、またはそれらの組み合わせからもなる。例えば、第３絶縁膜１６２は、ＴＥＯＳ、ＨＤＰまたはＢＰＳＧからもなるが、それらに限定されるものではない。
第３絶縁膜１６２上には、ＴＳＶランディングパッド１７０が形成されている。ＴＳＶランディングパッド１７０は、ＭＣ領域に形成されたキャパシタ１５０の上部電極１５４を構成する物質と同じ物質からなる。図２に例示されているように、上部電極１５４が単一層からなる場合、ＴＳＶランディングパッド１７０も、単一層からなる。本実施形態において、ＴＳＶランディングパッド１７０及び上部電極１５４は、それぞれＳｉＧｅからもなるが、ＴＳＶランディングパッド１７０及び上部電極１５４の組成はこれに限定されない。
第３絶縁膜１６２とＴＳＶランディングパッド１７０との間には、ＴＳＶ領域誘電膜１７２が介在される。ＴＳＶ領域誘電膜１７２は、ＭＣ領域に形成されたキャパシタ１５０の誘電膜１５６と同じ物質からなる。
ＴＳＶランディングパッド１７０は、上部電極１５４の形成時に、上部電極１５４と同時に形成される。本実施形態において、ＴＳＶランディングパッド１７０の厚みＤ１は、上部電極１５４の厚みＤ２とほぼ同じであるが、厚みＤ１と厚みＤ２との関係はこれに限定されない。また、ＴＳＶランディングパッド１７０の厚みＤ１は、ＭＣ領域に形成されるビットライン１４０の厚みＤ３よりさらに厚いが、厚みＤ１と厚みＤ３との関係はこれに限定されない。
本実施形態において、ＴＳＶランディングパッド１７０及び上部電極１５４は、それぞれ少なくとも１００ｎｍ厚（図２中の符番Ｄ１、Ｄ２）を有することができるが、本発明の技術的思想は、それに限定されるものではない。
ＴＳＶランディングパッド１７０には、基板１１０及び第３絶縁膜１６２を貫通するＴＳＶ１８０が連結されている。ＴＳＶ１８０は、図１のＴＳＶ３０を構成することができる。
ＴＳＶ１８０は、導電性プラグ１８２と、導電性プラグ１８２を取り囲む導電性バリア膜１８４と、を含んでもよい。また、導電性プラグ１８２は、ＣｕまたはＷを含んでもよい。例えば、導電性プラグ１８２は、Ｃｕ、ＣｕＳｎ、ＣｕＭｇ、ＣｕＮｉ、ＣｕＺｎ、ＣｕＰｄ、ＣｕＡｕ、ＣｕＲｅ、ＣｕＷ、ＷまたはＷ合金からもなるが、本発明の技術的思想は、それらに制限されるものではない。導電性バリア膜１８４は、Ｗ、ＷＮ、ＷＣ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、Ｎｉ、またはＮｉＢのうちから選択される少なくとも１つの物質を含む単一膜または多重膜からなる。
ＴＳＶ１８０は、基板１１０及び第３絶縁膜１６２を貫通するビア絶縁膜１８６によって取り囲まれている。ＴＳＶ１８０は、ビア絶縁膜１８６によって、基板１１０及び第３絶縁膜１６２から離隔されている。
ビア絶縁膜１８６は、酸化膜、窒化膜、炭化膜、ポリマー膜、またはそれらの組み合わせからもなる。ビア絶縁膜１８６は、ＴＳＶ１８０を取り囲む筒状とすることができる。また、ビア絶縁膜１８６は、５００〜２５００Åほどの厚みを有するように形成されるが、本発明の技術的思想は、それに限定されるものではない。
ＴＳＶ１８０及びビア絶縁膜１８６は、基板１１０及び第３絶縁膜１６２を貫通するビアホールＨ内に形成される。
図３は、図２のＴＳＶランディングパッド１７０、ＴＳＶ１８０及びビア絶縁膜１８６の例示的な平面構成を示す平面図である。
図３を参照すれば、基板１１０の主面延長方向に平行な方向、例えば、図２及び図３のＸ方向、において、ＴＳＶランディングパッド１７０の幅Ｗ１よりビアホールＨの幅Ｗ２がさらに小さい。ＴＳＶランディングパッド１７０は、基板１１０上のＴＳＶ領域において、幅Ｗ１によって限定される第１範囲にかけて延長され、ビアホールＨは、ＴＳＶランディングパッド１７０が形成される第１範囲に含まれる第２範囲内において、ＴＳＶランディングパッド１７０を露出させるように、ＴＳＶランディングパッド１７０の幅Ｗ１より小さい幅Ｗ２を有するように形成される。ビアホールＨ内に形成されるＴＳＶ１８０は、第１範囲内及び第２範囲内に含まれる第３範囲内で、ＴＳＶランディングパッド１７０に連結され、そのために、ＴＳＶ１８０は、ＴＳＶランディングパッド１７０の幅Ｗ１及びビアホールＨの幅Ｗ２よりさらに小さい幅Ｗ３を有するように形成される。
再び図２を参照すれば、ＴＳＶランディングパッド１７０の底面には、ビアホールＨに連通されるリセス面１７０Ｒが形成される。本実施形態において、ＴＳＶランディングパッド１７０が形成された結果物において、ビアホールＨを形成するとき、過度のエッチングによってリセス面１７０Ｒが形成されるが、本発明の技術的思想は、それに限定されるものではない。また、ＴＳＶランディングパッド１７０には、リセス面１７０Ｒが形成されないこともある。
ＴＳＶ１８０は、ＴＳＶランディングパッド１７０に接する上面１８０Ｔを有する。本実施形態において、ＴＳＶ１８０は、その上面１８０Ｔの全領域において、ＴＳＶランディングパッド１７０に接することができる。また、ＴＳＶ１８０の上面１８０Ｔは、一部だけＴＳＶランディングパッド１７０に接することができる。その場合、ＴＳＶ１８０の上面１８０Ｔにおいて、ＴＳＶランディングパッド１７０に接しない部分は、第４絶縁膜１８８の一部と接することができる。それらに係わるさらに具体的な構成については、図５Ａないし図５Ｄを参照して後述する。
キャパシタ１５０及びＴＳＶランディングパッド１７０は、それぞれ第４絶縁膜１８８で覆われている。ＭＣ領域及びＴＳＶ領域において、第４絶縁膜１８８上には、多層配線１９０が形成されている。多層配線１９０は、それぞれ第５絶縁膜１９６によって、互いに隣接する他の配線と絶縁される。第４絶縁膜１８８及び第５絶縁膜１９６は、酸化膜、窒化膜、またはそれらの組み合わせからもなる。
ＭＣ領域で、キャパシタ１５０と多層配線１９０との間に、複数のコンタクトプラグ１９２が形成されている。そして、ＴＳＶ領域において、ＴＳＶランディングパッド１７０と多層配線１９０との間に、複数のコンタクトプラグ１９４が形成されている。
第４絶縁膜１８８をエッチングし、複数のコンタクトプラグ１９２を形成するために、複数のコンタクトホールを形成する必要がある。複数のコンタクトプラグ１９２を形成するのに必要な複数のコンタクトホールは、それぞれの深さの差が数μｍほどと大きくなる。そのような大きい差を有する複数のコンタクトホールを形成するにあたり、第４絶縁膜１８８とのエッチング選択比に優れる物質を使用し、上部電極１５４の構成材料として使用することができる。例えば、第４絶縁膜１８８は、酸化膜からなり、上部電極１５４は、ＳｉＧｅからもなる。上部電極１５４をＳｉＧｅを利用して形成する場合、上部電極１５４において必要とする抵抗特性を確保するために、上部電極１５４の厚みを１００ｎｍほど、またはそれ以上に大きくすることができる。
ＴＳＶ１８０は、ＴＳＶランディングパッド１７０を介して、多層配線１９０のうち一部配線に連結される。図２に例示されているように、多層配線１９０に含まれるいずれか１本の配線と、ＴＳＶランディングパッド１７０との間には、複数のコンタクトプラグ１９４が連結される。
多層配線１９０のうち最上層の配線には、接続パッド１９８が連結されている。図２には、ＭＣ領域に形成された１個の接続パッド１９８が例示されているが、本発明の技術的思想は、それに限定されるものではない。例えば、集積回路素子１００は、ＭＣ領域及びＴＳＶ領域で、それぞれ複数の接続パッド１９８を含み、ＴＳＶ領域においても、多層配線１９０において最上層の配線に連結される接続パッド１９８が形成されてもよい。
図４は、本発明の一実施形態による集積回路素子２００の変形例について説明するための断面図である。図４において、図２と同一の参照符号は、同一部材を示し、ここでは、それらに係わる重複説明は省略する。
図４を参照すれば、集積回路素子２００において、ＭＣ領域に形成されるキャパシタ２５０は、上部電極２５４が、第１導電層２５４Ａ及び第２導電層２５４Ｂを含む二重層からなるということを除き、図２に例示された集積回路素子１００のキャパシタ１５０とほぼ同じ構成を有する。
また、ＴＳＶ領域に形成されるＴＳＶランディングパッド２７０は、第１導電層２５４Ａと同じ物質からなる第１パッド層２７０Ａと、第２導電層２５４Ｂと同じ物質からなる第２パッド層２７０Ｂと、を含む二重層からなるということを除き、図２に例示されたＴＳＶランディングパッド１７０とほぼ同じ構成を有する。
本実施形態において、第１導電層２５４Ａ及び第１パッド層２７０Ａは、非金属導電層からなり、第２導電層２５４Ｂ及び第２パッド層２７０Ｂは、金属、導電性金属窒化物、金属シリサイド、またはそれらの組み合わせからなる。例えば、第１導電層２５４Ａ及び第１パッド層２７０Ａは、ＳｉＧｅからなり、第２導電層２５４Ｂ及び第２パッド層２７０Ｂは、Ｗ、Ｎｉ、及びそれらのシリサイドのうちから選択される少なくとも１つの伝導物質を含んでもよい。しかしながら、本発明の技術的思想は、それに限定されるものではない。
ＴＳＶランディングパッド２７０の底面側、すなわち、ＴＳＶランディングパッド２７０において、第２パッド層２７０Ｂに比べ、基板１１０からの距離がさらに近い第１パッド層２７０Ａを非金属伝導物質を含むように形成することができる。そのように形成することにより、ＴＳＶランディングパッド２７０に連結されるＴＳＶ１８０を形成するのに必要なビアホールＨの形成時、エッチングまたは過度エッチングを行う間、非金属伝導物質がエッチング停止層の役割を行い、ビアホールＨを介してＴＳＶランディングパッド２７０が露出されても、非金属伝導物質からなる第１パッド層２７０Ａが露出される。従って、ビアホールＨを形成する間、ビアホールＨの側壁を介して露出される基板１１０が金属汚染源によって汚染する心配がない。
図５Ａないし図５Ｄは、それぞれ図２に例示されたＴＳＶランディングパッド１７０、図４に例示されたＴＳＶランディングパッド２７０を構成する第１パッド層２７０Ａまたは第２パッド層２７０Ｂの代わりに使用されるランディングパッド層３７２、３７４、３７６、３７８を例示した平面図である。図５Ａないし図５Ｄにおいて、理解の一助とするために、ＴＳＶ１８０（図２及び図４参照）及びビア絶縁膜１８６（図２及び図４参照）が配置される位置を共に示している。
図５Ａないし図５Ｄに例示されているように、図２に例示されたＴＳＶランディングパッド１７０、図４に例示された第１パッド層２７０Ａまたは第２パッド層２７０Ｂとして、多様な平面構成を有するランディングパッド層を使用することができる。
さらに具体的に説明すれば、本実施形態において、図２に例示されたＴＳＶランディングパッド１７０、または図４に例示されたＴＳＶランディングパッド２７０は、それぞれ図５Ａに例示されているように、切れ目なく延長される連続膜形態の導電層からなるランディングパッド層３７２のような構成を有することができる。
図２に例示されたＴＳＶランディングパッド１７０、または図４に例示されたＴＳＶランディングパッド２７０が図５Ａに例示されたランディングパッド層３７２のような構成を有する場合、ＴＳＶ１８０は、その上面１８０Ｔの全領域において、ＴＳＶランディングパッド１７０またはＴＳＶランディングパッド２７０に接することができる。
図５Ａにおいて、ランディングパッド層３７２の平面形状が六角形である場合を例示しているが、本発明の技術的思想は、それに限定されるものではない。例えば、ランディングパッド層３７２は、円形、楕円形、三角形または四角形のような多様な多角形形状を有することができる。
また、図２に例示されたＴＳＶランディングパッド１７０、または図４に例示されたＴＳＶランディングパッド２７０は、図５Ｂに例示されているように、メッシュ型平面形状を有するランディングパッド層３７４のような構成を有することができる。
図５Ｂにおいて、ランディングパッド層３７４の平面形状が四角形である場合を例示しているが、本発明の技術的思想は、それに限定されるものではない。例えば、ランディングパッド層３７４は、円形、楕円形、または多様な多角形のうちから選択されるいずれか１つの断面形状を有することができる。
また、図２に例示されたＴＳＶランディングパッド１７０、または図４に例示されたＴＳＶランディングパッド２７０は、図５Ｃに例示されているように、互いに離隔された複数のラインパターンからなる平面形状を有するランディングパッド層３７６のような構成を有することができる。
また、図２に例示されたＴＳＶランディングパッド１７０、または図４に例示されたＴＳＶランディングパッド２７０は、図５Ｄに例示されているように、互いに離隔された複数の島（ｉｓｌａｎｄｓ）型平面形状を有するランディングパッド層３７８のような構成を有することができる。
図２に例示されたＴＳＶランディングパッド１７０、または図４に例示されたＴＳＶランディングパッド２７０が、図５Ｂないし図５Ｄに例示されたランディングパッド層３７４、３７６、３７８中いずれか１つのランディングパッド層のような構成を有する場合、ＴＳＶ１８０の上面１８０Ｔ（図２及び図４）の一部だけランディングパッド層３７４、３７６、３７８と接する。ＴＳＶ１８０の上面１８０Ｔにおいて、ランディングパッド層３７４、３７６、３７８と接しない部分は、第４絶縁膜１８８（図２及び図４）の一部と接する。
本実施形態において、図４に例示されているように、二重層状に形成されているＴＳＶランディングパッド２７０を採用する場合、第１パッド層２７０Ａ及び第２パッド層２７０Ｂのうちいずれか一つは、図５Ａに例示されているように、連続膜形態の導電層からなるランディングパッド層３７２のような構成を有し、第１パッド層２７０Ａ及び第２パッド層２７０Ｂのうち他の一つは、図５Ｂないし図５Ｄに例示されたランディングパッド層３７４、３７６、３７８のうちいずれか１つの平面構成を有するように形成することができる。
図５Ｂないし図５Ｄに例示されているように、一部領域において切れる部分を含む不連続的な平面形状を有するランディングパッド層３７４、３７６、３７８を、図２に例示されたＴＳＶランディングパッド１７０、または図４に例示されたＴＳＶランディングパッド２７０の少なくとも一部として採用する場合、ランディングパッド層３７４、３７６、３７８での物理的ストレスによって、ランディングパッド層３７４、３７６、３７８が、下部構成物から浮き上がったり、あるいは、下部にあるＴＳＶ１８０から離隔されたりするような接触不良が発生するような問題を防止することができる。
本実施形態において、ストレスによって、ランディングパッド層３７４、３７６、３７８の形状が変形するような現象は、ランディングパッド層３７４、３７６、３７８が金属からなる場合に比較的顕著に示される。図４に例示されているように、二重層状に形成されているＴＳＶランディングパッド２７０を採用し、ＴＳＶランディングパッド２７０の第１パッド層２７０Ａとして、ＳｉＧｅのような非金属伝導物質からなり、図５Ａに例示されているように、連続膜形態の導電層からなるランディングパッド層３７２を形成し、ＴＳＶランディングパッド２７０の第２パッド層２７０Ｂとして、Ｗのような金属からなり、図５Ｂないし図５Ｄに例示されたランディングパッド層３７４、３７６、３７８のうちいずれか１つの平面構成を有するランディングパッド層を形成することができる。
図６Ａないし図６Ｍは、本発明の一実施形態による集積回路素子４００（図６Ｍ）の製造方法について説明するために、工程順に沿って図示した断面図である。図６Ａないし図６Ｍにおいて、図２及び図４と同一の参照符号は、同一な部材を示し、ここでは、重複を避けるために、それらに係わる詳細な説明を省略する。
図６Ａを参照すれば、基板１１０に素子分離膜１１２を形成し、ＭＣ領域に複数の活性領域ＡＣを定義する。
複数の活性領域ＡＣは、それぞれ短軸及び長軸を有する比較的長い島状を有することができる。
素子分離膜１１２は、酸化膜、窒化膜、またはそれらの組み合わせからもなるが、それらに限定されるものではない。素子分離膜１１２は、１種類の絶縁膜からなる単一層、または少なくとも３種類の絶縁膜の組み合わせからなる多重層によっても構成される。
ＭＣ領域において、基板１１０に、複数のワードライントレンチ１１８を形成する。複数のワードライントレンチ１１８は、図１０のＹ方向に沿って相互平行に延長され、それぞれ複数の活性領域ＡＣを横切るライン形状を有することができる。複数のワードライントレンチ１１８の内部に、複数のゲート誘電膜１２０、複数のワードライン１２２及び複数の埋没絶縁膜１２４を順に形成する。複数の埋没絶縁膜１２４の上面は、基板１１０の上面とほぼ同じレベルに位置する。
本実施形態において、ワードライン１２２を形成した後、ワードライン１２２の両側で、基板１１０に不純物イオンを注入し、複数の活性領域ＡＣの上面に、ソース／ドレイン領域を形成することができるが、本発明の技術的思想は、それに限定されるものではない。また、複数のワードライン１２２を形成する前に、ソース／ドレイン領域を形成するための不純物イオン注入工程が遂行される。
ＭＣ領域において、基板１１０の活性領域ＡＣに連結されるダイレクトコンタクトＤＣと、ダイレクトコンタクトＤＣを介して、基板１１０の活性領域ＡＣに連結されるビットライン１４０と、を形成する。ダイレクトコンタクトＤＣ及びビットライン１４０は、第１絶縁膜１４２で覆われており、第１絶縁膜１４２によって、周囲の他の導電層から絶縁される。
図６Ｂを参照すれば、ＭＣ領域において、第１絶縁膜１４２上に、複数の埋込みコンタクトＢＣを形成する。
複数の埋込みコンタクトＢＣは、ビットライン１４０を中心に、Ｙ方向の両側にＺ方向に沿って延長され、基板１１０の活性領域ＡＣに連結される。また、複数の埋込みコンタクトＢＣは、基板１１０の活性領域ＡＣに接するコンタクトプラグと、コンタクトプラグ上に形成されるランディングパッドとを含む構成を有することができる。
複数の埋込みコンタクトＢＣは、第２絶縁膜１４４によって相互絶縁される。ＴＳＶ領域では、第１絶縁膜１４２及び第２絶縁膜１４４に対応するレベルの第３絶縁膜１６２が形成される。本実施形態において、第１絶縁膜１４２、第２絶縁膜１４４及び第３絶縁膜１６２は、複数の絶縁膜からなる多重層でもあるが、本発明の技術的思想は、それに限定されるものではない。
複数の埋込みコンタクトＢＣ上に、複数の下部電極１５２を形成する。複数の下部電極１５２は、絶縁サポート１５８によって支持される。
図６Ｃを参照すれば、ＭＣ領域において、複数の下部電極１５２及び絶縁サポート１５８の表面に、誘電膜１５６を形成する。ＭＣ領域において、誘電膜１５６を形成する間、誘電膜１５６がＴＳＶ領域の第３絶縁膜１６２上にも形成される。
その後、ＭＣ領域及びＴＳＶ領域において、誘電膜１５６上に、上部電極層１５４Ｐを形成する。ＭＣ領域において、上部電極層１５４Ｐは、複数の下部電極１５２の周囲で、下部電極１５２の高さよりさらに大きい高さを有するように、十分な厚みに形成される。ＴＳＶ領域において、上部電極層１５４Ｐは、少なくとも１００ｎｍ厚を有することができるが、本発明の技術的思想は、それに限定されるものではない。
本実施形態において、上部電極層１５４Ｐは、単一の導電層からなるが、本発明の技術的思想は、それに限定されるものではない。上部電極層１５４Ｐは、少なくとも２層の導電層が積層された多重層からもなってもよい。
図６Ｄを参照すれば、ＭＣ領域及びＴＳＶ領域において、上部電極層１５４Ｐ及び誘電膜１５６（図６Ｂ）をパターニングし、ＭＣ領域には、複数の下部電極１５２、上部電極１５４、及びそれらの間に介在された誘電膜１５６からなる複数のキャパシタ１５０を形成し、ＴＳＶ領域には、ＴＳＶランディングパッド１７０を形成する。
ＴＳＶ領域において、ＴＳＶランディングパッド１７０と、第３絶縁膜１６２との間には、図６Ｃの工程で形成した誘電膜１５６のうち一部であるＴＳＶ領域誘電膜１７２が残っている。
ＴＳＶランディングパッド１７０は、図５Ａないし図５Ｄに例示されたランディングパッド層３７２、３７４、３７６、３７８のうちいずれか１つのランディングパッドと同じであるか、あるいはそれと類似した平面構成を有することができる。
ＴＳＶ領域誘電膜１７２は、ＭＣ領域において、キャパシタを構成する誘電膜１５６と同じ物質からなる。本実施形態において、ＴＳＶ領域誘電膜１７２は、タンタル酸化物（Ｔａ2Ｏ5）、アルミニウム酸化物（Ａｌ2Ｏ3）、チタン酸化物（ＴｉＯ2）、またはそれらの組み合わせからもなるが、それらに限定されるものではない。
図６Ｅを参照すれば、ＭＣ領域において、上部電極１５４及びビットライン１４０にそれぞれ連結される複数のコンタクトプラグ１９２を形成し、ＴＳＶ領域において、ＴＳＶランディングパッド１７０に連結される複数のコンタクトプラグ１９４を形成する。
複数のコンタクトプラグ１９２及び複数のコンタクトプラグ１９４は、金属、導電性金属窒化物、またはそれらの組み合わせからもなる。本実施形態において、複数のコンタクトプラグ１９２及び複数のコンタクトプラグ１９４の少なくとも一部は、ＴｉＮ／Ｗの二重層によって構成されるが、それに限定されるものではない。
本実施形態において、複数のコンタクトプラグ１９２、１９４を形成するために、ＭＣ領域及びＴＳＶ領域において、上部電極１５４及びＴＳＶランディングパッド１７０が形成された結果物を覆う第４絶縁膜１８８を形成した後、第４絶縁膜１８８の一部をエッチングし、上部電極１５４ビットライン１４０及びＴＳＶランディングパッド１７０をそれぞれ露出させる複数のコンタクトホール１８８Ｈを形成することができる。その後、複数のコンタクトホール１８８Ｈの内部を伝導物質で充填する工程を遂行することができる。
第４絶縁膜１８８の一部をエッチングし、複数のコンタクトホール１８８Ｈを形成するにあたり、複数のコンタクトホール１８８Ｈは、それぞれの深さの差が数μｍほどに大きくもなる。そのような大きな差を有する複数のコンタクトホール１８８Ｈを形成するにあたり、第４絶縁膜１８８と上部電極１５４とのエッチング選択比差を利用することができる。それぞれの深さの差が比較的大きい複数のコンタクトホール１８８Ｈを形成するにあたり、十分なエッチング選択比を確保するために、上部電極１５４をＳｉＧｅで形成し、第４絶縁膜１８８を酸化膜で形成することができる。
図６Ｆを参照すれば、複数のコンタクトプラグ１９２、１９４及び第４絶縁膜１８８上に、ＢＥＯＬ（ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ）１９５を形成する。ＢＥＯＬ１９５は、第５絶縁膜１９６と、第５絶縁膜１９６によって絶縁される部分を含む複数の多層配線１９０と、を含む。
複数の多層配線１９０の少なくとも一部は、複数のコンタクトプラグ１９２、１９４に電気的に連結される。複数の多層配線１９０は、それぞれ複数の金属配線層１９０Ａ、及び複数のコンタクトプラグ１９０Ｂからなる。
図６Ｆで、多層配線１９０が互いに異なるレベルにそれぞれ形成された３層の金属配線層１９０Ａを含むように例示されているが、それは、説明の簡略化のために例示されたものに過ぎず、本発明の技術的思想の範囲がそれに限定されるものではない。また、図６Ｆに図示された多層配線１９０において、複数の金属配線層１９０Ａと複数のコンタクトプラグ１９０Ｂとが連結する構成は、例示に過ぎず、本発明の範囲が図６Ｆに例示された構成に限定されるものではない。
本実施形態において、複数の金属配線層１９０Ａ及び複数のコンタクトプラグ１９０Ｂは、それぞれＷ、ＡｌまたはＣｕのうちから選択される少なくとも１つの金属を含んでもよい。また、複数の金属配線層１９０Ａ及び複数のコンタクトプラグ１９０Ｂは、互いに同じ材料から構成されてもよい。また、複数の金属配線層１９０Ａ及び複数のコンタクトプラグ１９０Ｂのうち少なくとも一部が互いに異なる材料を含むようにも構成されてもよい。
本実施形態において、第５絶縁膜１９６内には、多層配線１９０と同じレベルに形成される他の複数の多層配線（図示せず）が形成される。
図６Ｇを参照すれば、第５絶縁膜１９６上に、複数の多層配線１９０に電気的に連結される複数の接続パッド１９８を形成する。複数の接続パッド１９８は、Ａｌからなる。
ＢＥＯＬ１９５上に、複数の接続パッド１９８を一部露出させるパッシベーション層４０２を形成する。本実施形態において、パッシベーション層４０２は、ポリイミドまたはシリコン窒化膜からなるが、本発明の技術的思想は、それに限定されるものではない。
パッシベーション層４０２を介して露出される複数の接続パッド１９８に電気的に連結される複数のバンプ４０４を形成する。
複数のバンプ４０４は、それぞれ第１金属層４０４Ａと第２金属層４０４Ｂとが積層する構成を有する。本実施形態において、第１金属層４０４Ａは、Ｃｕ、Ｎｉ、またはそれらの合金からなるが、本発明の技術的思想は、それに限定されるものではない。また、第２金属層４０４Ｂは、Ｓｎ、Ａｇ、Ｐｂ、Ａｕ、Ｃｕ、Ｂｉ、またはそれらの合金からなる。例えば、第２金属層４０４Ｂは、Ｓｎ及びＡｇの合金からなる。第１金属層４０４Ａ及び第２金属層４０４Ｂは、電気メッキ工程及びリフロー工程を順次に遂行して形成される。
本実施形態において、複数のバンプ４０４は、接続パッド１９８と、第１金属層４０４Ａとの間に介在されるシード層（図示せず）をさらに含んでもよい。シード層は、Ｔｉ＼ＣｕまたはＴｉＷ＼Ｃｕの積層からもなる。第１金属層４０４Ａを電気メッキ工程で形成するために、シード層を利用することができる。
図６Ｈを参照すれば、基板１１０において、複数のバンプ４０４が形成されている表面に、接着コーティング層４１０を印加し、接着コーティング層４１０を付着材料で利用し、複数のバンプ４０４が形成された基板１１０を、ウェーハ支持基板４１２上に搭載する。
基板１１０において、ウェーハ支持基板４１２で覆われた側の反対側である基板１１０の底面に対して、所定厚ほどバックラッピング工程を行い、バックラッピングされたバックサイド１１０Ｄを露出させる。
図６Ｉを参照すれば、基板１１０のバックサイド１１０Ｄ上に、ハードマスク層４２０を形成した後、ハードマスク層４２０上に、マスクパターン４２２を形成する。マスクパターン４２２には、ＴＳＶ領域において、ハードマスク層４２０の上面を一部露出させる少なくとも１個のホール４２２Ｈが形成されている。
本実施形態において、ハードマスク層４２０は、シリコン窒化膜からもなるが、本発明の技術的思想は、それに限定されるものではない。ハードマスク層４２０は、２００〜１、０００Åほどの厚みを有するように形成される。
本実施形態において、マスクパターン４２２は、フォトレジスト材料からなるが、本発明の技術的思想は、それに限定されるものではない。
図６Ｊを参照すれば、マスクパターン４２２（図６Ｉ）をエッチングマスクとして利用して、ハードマスク層４２０をエッチングし、ハードマスクパターン４２０Ｐを形成し、マスクパターン４２２及びハードマスクパターン４２０Ｐをエッチングマスクとして利用して、基板１１０をエッチングし、ＴＳＶランディングパッド１７０を露出させるビアホールＨを形成する。ビアホールＨは、基板１１０、第３絶縁膜１６２及びＴＳＶ領域誘電膜１７２を貫通して延長される。
ビアホールＨを形成するために、異方性エッチング工程またはレーザドリリング技術を利用することができる。本実施形態において、ビアホールＨを形成するためのエッチング工程時、過度エッチングによって、ＴＳＶランディングパッド１７０が一部エッチングされ、ビアホールＨの底面において、ＴＳＶランディングパッド１７０のリセス面１７０Ｒが露出されもする。
ビアホールＨの幅及び深みは、添付図面に例示されたところに制限されるものではなく、必要によって多様な寸法で形成される。
ビアホールＨを形成する工程において、重要な因子のうち一つは、数十μｍ厚を有する基板１１０、及びその上に形成された第３絶縁膜１６２を貫通するようにビアホールＨを形成するとき、基板１１０の全体領域にかけて形成される複数のビアホールＨにおいて、それぞれＴＳＶランディングパッド１７０が露出されるように、基板１１０及び第３絶縁膜１６２のエッチング量を制御する必要があるということである。ところで、基板１１０の底面から、複数のビアホールＨを形成するためのエッチング工程後、複数のビアホールＨを介して露出されるＴＳＶランディングパッド１７０上で、基板１１０または第３絶縁膜１６２が除去されずに残っている部分の厚み変動があり、その結果、ビアホールＨを介して、ＴＳＶランディングパッド１７０が露出しない領域もありうる。例えば、厚み変動が数ないし数十μｍに至る場合、ＴＳＶランディングパッド１７０、及びそれに対応して他の位置に形成された導電性ランディングパッドが、全てのビアホールＨを介して露出されるまで過度エッチングする必要がある。そのとき、ビアホールＨを介して露出されるＴＳＶランディングパッドの厚みが比較的薄い場合、過度エッチングによって、ＴＳＶランディングパッドを貫通してビアホールＨが形成され、その結果、ＴＳＶランディングパッドが意図した機能を遂行することができなくなる可能性がある。特に、集積回路素子がだんだんと小型化され、かつ薄型され、配線の厚みがだんだんと薄くなってきており、それによって、ＴＳＶランディングパッドを露出させるためのビアホールＨの形成工程は、ますますその技術的難易度が大きく増大している。
本発明の技術的思想によれば、ＴＳＶランディングパッド１７０は、ＭＣ領域に形成されるキャパシタ１５０の上部電極１５４の形成と同時に、上部電極１５４と同じ物質から形成されながら、その厚みを、少なくとも１００ｎｍの比較的厚い厚みを有するように形成される。従って、ビアホールＨを形成する間、エッチング工程時の厚み変動による問題を解決するために、基板１１０に形成される全てのビアホールＨを介して、ＴＳＶランディングパッド１７０が露出されるまで、過度エッチングを行う場合にも、比較的厚いＴＳＶランディングパッド１７０では、その機能を遂行するのに実質的な影響を及ぼすほどの変形が生じない。従って、基板１１０に、複数のビアホールＨを形成するにあたって発生しうるエッチング工程時の厚み変動の発生による問題を円満に解決することができる。
また、ＴＳＶランディングパッド１７０が、基板１１０に致命的な悪影響を与えうる金属汚染物質、例えば、Ｃｕを含む場合、ＴＳＶランディングパッド１７０が露出されるまで、ビアホールＨ形成のためのエッチングまたは過度エッチングを行う間、ＴＳＶランディングパッド１７０から生じた金属汚染源が、ビアホールＨの側壁を介して露出される基板１１０に浸透し、集積回路素子に悪影響を及ぼしうる。しかし、本発明の技術的思想によれば、ＴＳＶランディングパッド１７０において、基板１１０に隣接した底面側に、非金属伝導物質、例えば、ＳｉＧｅを含むように形成することができる。ＴＳＶランディングパッド１７０をそのように形成することにより、ＴＳＶランディングパッド１７０が露出されるまで、ビアホールＨ形成のためのエッチングまたは過度エッチングを行う間、非金属伝導物質がエッチング停止層の役割を行い、ビアホールＨを介して、ＴＳＶランディングパッド１７０が露出されても、ビアホールＨの側壁を介して露出される基板１１０に金属汚染源が侵透する心配がない。従って、ＴＳＶ形成のためのビアホールＨ形成工程中、基板１１０が金属で汚染されるという問題を解決することができる。
図６Ｊの工程で、ビアホールＨが形成された後、マスクパターン４２２（図６Ｉ）を除去し、ハードマスクパターン４２０Ｐの上面を露出させる。
図６Ｋを参照すれば、ビアホールＨの内部側壁を覆うビア絶縁膜１８６を形成する。
本実施形態において、ビア絶縁膜１８６を形成するために、ビアホールＨの内壁と、基板１１０のバックサイド１１０Ｄとを覆う絶縁膜（図示せず）を、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程を利用して形成した後、ビアホールＨ内部において、ＴＳＶランディングパッド１７０が露出されるように、絶縁膜の一部を除去することができる。本実施形態において、絶縁膜の一部を除去するために、異方性イオンエッチング工程を利用することができる。
本実施形態において、ビア絶縁膜１８６は、シリコン酸化膜からなるが、本発明の技術的思想は、それに限定されるものではない。
図６Ｌを参照すれば、ビアホールＨの内部に、導電性バリア膜１８４を形成し、導電性バリア膜１８４上に、ＴＳＶ形成用の導電層１８２Ｐを形成する。
導電性バリア膜１８４は、ビアホールＨ内で露出されているビア絶縁膜１８６及びＴＳＶランディングパッド１７０を覆うように形成される。本実施形態では、導電性バリア膜１８４、がハードマスクパターン４２０Ｐ上で、ビアホールＨの外部まで延長されるように形成された場合を例示している。しかし、本発明の技術的思想は、それに限定されるものではない。本実施形態において、導電性バリア膜１８４は、ビアホールＨ内部にのみ形成されるが、本発明の技術的思想は、それに限定されるものではない。
導電層１８２Ｐを形成するために、まず、導電性バリア膜１８４上に、シード層（図示せず）を形成することができる。シード層は、ビアホールＨの内部及び外部において、導電性バリア膜１８４を覆うように形成される。本実施形態において、シード層は、Ｔａ＼ＣｕまたはＴｉ＼Ｃｕの積層からなる。本実施形態において、シード層は、ＰＶＤ工程によって形成される。シード層を利用する電気メッキ工程を利用して、導電層１８２Ｐを形成することができる。導電層１８２Ｐは、導電性バリア膜１８４上で、ビアホールＨを充填するに十分な厚みに形成される。本実施形態において、導電層１８２Ｐは、Ｃｕからなる。例えば、導電層１８２Ｐを形成するために、電気メッキ工程を利用して、シード層の表面からＣｕ膜を形成することができる。
また、導電層１８２Ｐは、ＷまたはＡｌからもなる。その場合、シード層は、省略することができる。例えば、ＰＶＤ工程を利用して、導電性バリア膜１８４の真上に、導電層１８２Ｐを形成することができる。
図６Ｍを参照すれば、基板１１０のバックサイド１１０Ｄが露出されるまで、導電層１８２Ｐを含む結果物を、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程によって研磨し、導電性バリア膜１８４及び導電層１８２ＰがビアホールＨ内にのみ残るようにする。その結果、導電層１８２Ｐにおいて、ビアホールＨ内に残っている導電性プラグ１８２と、導電性プラグ１８２を取り囲む導電性バリア膜１８４とからなるＴＳＶ１８０が得られる。
図７Ａないし図７Ｃは、本発明の一実施形態による集積回路素子５００（図７Ｃ）の製造方法について説明するために、工程順に沿って図示した断面図である。図７Ａないし図７Ｃにおいて、図２、図４、及び図６Ａないし図６Ｍと同一の参照符号は、同一な部材を示し、ここでは、重複を避けるために、それらに係わる詳細な説明を省略する。
図７Ａを参照すれば、図６Ａ及び図６Ｂを参照して説明したような工程を遂行し、基板１１０のＭＣ領域に、複数の下部電極１５２を形成する工程まで行う。
その後、図６Ｃを参照して説明したような方法で、ＭＣ領域及びＴＳＶ領域に、誘電膜１５６を形成する。その後、上部電極層１５４Ｐの形成工程について説明したところと類似の方法でもって、誘電膜１５６上に、上部電極層２５４Ｐを形成する。上部電極層２５４Ｐは、第１導電層２５４ＰＡ及び第２導電層２５４ＰＢを含む二重層からなるということを除き、図６Ｃに例示された上部電極層１５４Ｐとほぼ同じ構成を有する。
本実施形態において、第１導電層２５４ＰＡは、非金属導電層からなり、第２導電層２５４ＰＢは、金属、金属シリサイド、またはそれらの組み合わせからもなる。例えば、第１導電層２５４ＰＡは、ＳｉＧｅからなり、第２導電層２５４ＰＢは、Ｗ、Ｎｉ、及びそれらのシリサイドのうちから選択される少なくとも１つの伝導物質からもなる。
図７Ｂを参照すれば、図６Ｄを参照して説明したところと類似の方法で、ＭＣ領域及びＴＳＶ領域において、上部電極層２５４Ｐ及び誘電膜１５６をパターニングし、ＭＣ領域には、複数の下部電極１５２、上部電極２５４、及びそれらの間に介在された誘電膜１５６からなる複数のキャパシタ２５０を形成し、ＴＳＶ領域には、ＴＳＶランディングパッド２７０を形成する。
キャパシタ２５０の上部電極２５４は、第１導電層２５４Ａ及び第２導電層２５４Ｂを含む二重層からなる。ＴＳＶランディングパッド２７０は、第１導電層２５４Ａと同じ物質からなる第１パッド層２７０Ａと、第２導電層２５４Ｂと同じ物質からなる第２パッド層２７０Ｂと、を含む二重層からなる。
ＴＳＶランディングパッド２７０を構成する第１パッド層２７０Ａ、及び第２パッド層２７０Ｂのうち少なくとも一つは、図５Ａないし図５Ｄに例示されたランディングパッド層３７２、３７４、３７６、３７８のうちいずれか１つのランディングパッドと同じであるか、あるいはそれと類似した平面構成を有することができる。
ＴＳＶ領域において、ＴＳＶランディングパッド２７０と第３絶縁膜１６２との間には、図７Ａの工程で形成した誘電膜１５６において、ＴＳＶ領域に残っている一部であるＴＳＶ領域誘電膜１７２が残っている。
図７Ｃを参照すれば、図７Ｂの結果物について、図６Ｅないし図６Ｍを参照して説明したところと類似の工程を遂行し、集積回路素子５００を形成する。
図７Ａないし図７Ｃを参照して説明した方法によって形成された集積回路素子５００において、ＴＳＶランディングパッド２７０を、第１パッド層２７０Ａと第２パッド層２７０Ｂとの二重層で形成し、それらのうち、基板１１０にさらに近い第１パッド層２７０Ａは、非金属伝導物質からなり、基板１１０から比較的遠い位置にある第２パッド層２７０Ｂは、金属または金属シリサイドからなるように形成することができる。また、ＴＳＶランディングパッド２７０は、少なくとも１００ｎｍの比較的厚い厚みを有するように形成される。そのように形成することにより、図６Ｉを参照して説明したところと同様に、ビアホールＨを形成する間、エッチング工程時、基板１１０及び第３絶縁膜１６２のエッチング量の違いによる厚み変動の問題を解決するために、過度エッチングを行う場合にも、比較的厚いＴＳＶランディングパッド２７０の機能を遂行するのに実質的な影響を及ぼすほどの変形が発生しない。また、ビアホールＨの形成後、ビアホールＨを介して、ＴＳＶランディングパッド２７０において、非金属伝導物質からなる第１パッド層２７０Ａが露出されるので、基板１１０が金属で汚染されることを防止することができる。また、ＴＳＶランディングパッド２７０が、第１パッド層２７０Ａ上に、金属または金属シリサイドからなる第２パッド層２７０Ｂを含むことにより、ＴＳＶランディングパッド２７０の抵抗特性を向上させることができる。
図８は、本発明の一実施形態による集積回路素子１０００の要部構成を示す断面図である。
図８を参照すれば、集積回路素子１０００は、パッケージ基板１０１０上に、順に積層された複数の半導体チップ１０２０を含む。複数の半導体チップ１０２０上に、制御チップ１０３０が連結されている。複数の半導体チップ１０２０と、制御チップ１０３０とが積層する構成は、パッケージ基板１０１０上で、熱硬化性樹脂のような密封材（ｅｎｃａｐｓｕｌａｎｔ）１０４０で密封されている。図８には、６個の半導体チップ１０２０が垂直に積層された構成を例示しているが、半導体チップ１０２０の個数及び積層方向は、例示されたところに制限されるものではない。半導体チップ１０２０の個数は、必要によって６個よりさらに少なく、あるいはそれよりさらに多く決定される。複数の半導体チップ１０２０は、パッケージ基板１０１０上に、水平方向にも配列され、垂直方向実装及び水平方向実装を組み合わせた連結する構成によっても配列される。本実施形態において、制御チップ１０３０は、省略可能である。
パッケージ基板１０１０は、軟性印刷回路基板（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）、剛性印刷回路基板（ｒｉｇｉｄ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）、またはそれらの組み合わせからもなる。パッケージ基板１０１０は、基板内部配線１０１２及び接続端子１０１４を具備する。接続端子１０１４は、パッケージ基板１０１０の一面に形成される。パッケージ基板１０１０の他面には、ソルダボール１０１６が形成されている。接続端子１０１４は、基板内部配線１０１２を介して、ソルダボール１０１６に電気的に接続される。
本実施形態において、ソルダボール１０１６は、導電性バンプまたはＬＧＡ（ｌｅａｄｇｒｉｄ ａｒｒａｙ）で代替されもする。
複数の半導体チップ１０２０及び制御チップ１０３０のうち少なくとも一つは、図１ないし図７Ｃを参照して説明したような集積回路素子１０、１００、２００、４００、５００のうち少なくとも一つを含む。
複数の半導体チップ１０２０及び制御チップ１０３０は、連結用ＴＳＶ１０２２、１０３２を含む。連結用ＴＳＶ１０２２、１０３２は、連結部材１０５０により、パッケージ基板１０１０の接続端子１０１４に電気的に連結される。
複数の半導体チップ１０２０は、それぞれシステムＬＳＩ、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、ＰＲＡＭ（登録商標）、ＭＲＡＭまたはＲＲＡＭを含んでもよい。制御チップ１０３０は、ＳＥＲ／ＤＥＳ（ｓｅｒｉａｌｉｚｅｒ／ｄｅｓｅｒｉａｌｉｚｅｒ）回路のようなロジッグ回路を含んでもよい。
図９は、本発明の一実施形態による集積回路素子１１００の要部構成を示す平面図である。
集積回路素子１１００は、モジュール基板１１１０と、モジュール基板１１１０に装着された制御チップ１１２０及び複数の半導体パッケージ１１３０を含む。モジュール基板１１１０には、複数の入出力端子１１５０が形成されている。
複数の半導体パッケージ１１３０は、図１ないし図７Ｃを参照して説明したような集積回路素子１０、１００、２００、４００、５００のうち少なくとも一つを含む。
図１０は、本発明の一実施形態による集積回路素子１２００の要部構成を示すダイヤグラムである。
集積回路素子１２００は、制御器１２１０、入出力装置１２２０、メモリ１２３０及びインターフェース１２４０を含む。集積回路素子１２００は、モバイルシステム、または情報を伝送したり、あるいは伝送されたりするシステムでもある。本実施形態において、モバイルシステムは、ＰＤＡ、携帯用コンピュータ、ウェブタブレット、無線フォン、モバイルフォン、デジタルミュージックプレーヤまたはメモリカードのうち少なくとも一つである。
本実施形態において、制御器１２１０は、マイクロプロセッサ、デジタル信号プロセッサまたはマイクロコントローラである。
入出力装置１２２０は、集積回路素子１２００のデータ入出力に利用される。集積回路素子１２００は、入出力装置１２２０を利用して、外部装置、例えば、個人用コンピュータまたはネットワークに連結され、外部装置と互いにデータを交換することができる。本実施形態において、入出力装置１２２０は、キーパッド、キーボードまたは表示装置である。
本実施形態において、メモリ１２３０は、制御器１２１０の動作のためのコード及び／またはデータを保存する。また、メモリ１２３０は、制御器１２１０で処理されたデータを保存する。制御器１２１０及びメモリ１２３０のうち少なくとも一つは、図１ないし図７Ｃを参照して説明したような集積回路素子１０、１００、２００、４００、５００のうち少なくとも一つを含む。
インターフェース１２４０は、集積回路素子１２００と、他の外部装置との間で、データ伝送通路の役割を行う。制御器１２１０、入出力装置１２２０、メモリ１２３０及びインターフェース１２４０は、バス１２５０を介して互いに通信することができる。
集積回路素子１２００は、モバイルフォン、ＭＰ３プレーヤ、ナビゲーションシステム、携帯用マルチメディア再生機（ＰＭＰ：ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、固相ディスク（ＳＳＤ：ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ）または家電製品にも含まれる。
以上、本発明について、望ましい実施形態を挙げて詳細に説明したが、本発明は、実施形態に限定されるものではなく、本発明の技術的思想及び範囲内で、当分野で当業者によって、さまざまな変形及び変更が可能である。
本発明のＴＳＶを具備した集積回路素子及びその製造方法は、例えば、電子機器関連の技術分野に効果的に適用可能である。
１５０、２５０・・・キャパシタ
１５４、２５４・・・上部電極
１５６・・・誘電膜
１７０、２７０・・・ＴＳＶランディングパッド
１７２・・・ＴＳＶ領域誘電膜
１８０・・・ＴＳＶ
１８２・・・導電性プラグ
１８４・・・導電性バリア膜
１９４・・・コンタクトプラグ
２５４Ａ・・・第１導電層
２５４Ｂ・・・第２導電層
２７０Ａ・・・第１パッド層
２７０Ｂ・・・第２パッド層

Claims (21)

  1. 基板上の第１領域に形成された電極を含むキャパシタと、
    前記基板上の第２領域に形成され、前記電極と同じ物質からなるＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ−ｖｉａ）ランディングパッドと、
    前記キャパシタ及び前記ＴＳＶランディングパッドの上に形成された多層配線と、
    前記基板を貫通し、前記ＴＳＶランディングパッドを介して、前記多層配線に連結されたＴＳＶと、を含み、
    前記ＴＳＶランディングパッドは、前記基板に対面する表面上に形成されたＴＳＶ領域誘電膜をさらに含み、
    前記ＴＳＶ領域誘電膜は、前記キャパシタの誘電膜と同じ物質からなることを特徴とする集積回路素子。
  2. 前記キャパシタは、前記基板の活性領域に連結される下部電極と、前記下部電極上に形成された上部電極と、前記下部電極と前記上部電極との間に介在された誘電膜と、を含み、
    前記ＴＳＶランディングパッドは、前記上部電極と同じ物質からなることを特徴とする請求項１に記載の集積回路素子。
  3. 前記基板上の第１領域において、前記基板と前記キャパシタとの間に形成されたビットラインをさらに含み、
    前記ＴＳＶランディングパッドの厚みは、前記ビットラインの厚みよりさらに厚いことを特徴とする請求項１に記載の集積回路素子。
  4. 前記ＴＳＶランディングパッドは、単一層からなることを特徴とする請求項１に記載の集積回路素子。
  5. 前記ＴＳＶランディングパッドは、少なくとも２層の導電層が積層された多重層からなることを特徴とする請求項１に記載の集積回路素子。
  6. 前記電極及び前記ＴＳＶランディングパッドは、それぞれ非金属伝導物質を含むことを特徴とする請求項１に記載の集積回路素子。
  7. 前記電極及び前記ＴＳＶランディングパッドは、それぞれ非金属伝導物質からなる第１導電層と、金属を含む第２導電層と、を含み、
    前記第１導電層は、前記基板からの距離が前記第２導電層より近いことを特徴とする請求項１に記載の集積回路素子。
  8. 前記第１導電層は、前記基板と前記第２導電層との間に介在されたことを特徴とする請求項７に記載の集積回路素子。
  9. 前記ＴＳＶは、前記ＴＳＶランディングパッドに接する上面を有し、
    前記上面の一部と前記ＴＳＶランディングパッドとが接することを特徴とする請求項１に記載の集積回路素子。
  10. 前記ＴＳＶランディングパッドの少なくとも一部は、メッシュパターンからなることを特徴とする請求項１に記載の集積回路素子。
  11. 前記ＴＳＶランディングパッドの少なくとも一部は、互いに離隔された複数のパターンからなることを特徴とする請求項１に記載の集積回路素子。
  12. 前記多層配線に含まれるいずれか１本の配線と、前記ＴＳＶランディングパッドとの間に連結されたコンタクトプラグと、をさらに含み、
    メモリセル領域において、前記上部電極の一部は、前記ＴＳＶランディングパッドの厚みと同じ厚みを有することを特徴とする請求項２に記載の集積回路素子。
  13. 基板上の第１領域にキャパシタ下部電極を形成する段階と、
    前記キャパシタ下部電極の表面を覆う誘電膜を形成する段階と、
    前記誘電膜を介在させ、前記キャパシタ下部電極を覆い、前記第１領域と、前記第１領域に接した第２領域とに形成される上部電極層を形成する段階と、
    前記上部電極層をパターニングし、前記第１領域には、キャパシタ上部電極を形成し、前記第２領域では、ＴＳＶランディングパッドを形成する段階と、
    前記第２領域において、前記基板を貫通し、前記ＴＳＶランディングパッドに連結されるＴＳＶを形成する段階と、を含み、
    前記上部電極層を形成する段階は、前記第１領域及び前記第２領域において、前記基板上に非金属からなる導電層を形成する段階を含むことを特徴とする集積回路素子の製造方法。
  14. 前記上部電極層を形成する段階は、
    前記第１領域及び前記第２領域において、前記基板上に非金属からなる第１導電層を形成する段階と、
    前記第１領域及び前記第２領域において、前記第１導電層上に金属を含む第２導電層と前記基板との間に前記第１導電層が介在されるように第２導電層を形成する段階と、
    を含むことを特徴とする請求項１３に記載の集積回路素子の製造方法。
  15. 前記ＴＳＶランディングパッドは、非金属からなる第１導電層を含み、
    前記ＴＳＶを形成する段階は、
    前記基板の一部をエッチングし、前記第１導電層を露出させるビアホールを形成する段階と、
    前記ビアホール内で、前記第１導電層に直接接する前記ＴＳＶを形成する段階と、を含
    むことを特徴とする請求項１３に記載の集積回路素子の製造方法。
  16. 前記ＴＳＶランディングパッドを形成した後、前記ＴＳＶを形成する前に、前記キャパシタ上部電極に連結される第１配線層と、前記ＴＳＶランディングパッドに連結される少なくとも１層の第２配線層と、を含む多層配線を形成する段階をさらに含むことを特徴とする請求項１３に記載の集積回路素子の製造方法。
  17. 前記ＴＳＶランディングパッドを形成した後、前記多層配線を形成する前に、前記ＴＳＶランディングパッドにそれぞれ連結され、互いに離隔された複数のコンタクトプラグを形成する段階をさらに含み、
    前記少なくとも１層の第２配線層は、前記複数のコンタクトプラグに連結されるように形成されることを特徴とする請求項１６に記載の集積回路素子の製造方法。
  18. 基板のメモリセルアレイ領域において、前記基板の活性領域に連結されるキャパシタ下部電極を形成する段階と、
    前記基板のメモリセルアレイ領域において、前記キャパシタ下部電極を覆い、前記基板のＴＳＶ領域まで延長される誘電膜を前記基板上に形成する段階と、
    前記基板のメモリセルアレイ領域及び前記ＴＳＶ領域において、前記誘電膜上に上部電極層を形成する段階と、
    前記上部電極層をパターニングし、前記メモリセルアレイ領域では、前記誘電膜の一部を介在させ、前記キャパシタ下部電極を覆うキャパシタ上部電極を形成し、前記ＴＳＶ領域では前記誘電膜の他の一部を覆うＴＳＶランディングパッドを形成する段階と、
    前記ＴＳＶ領域において、前記基板を貫通し、前記ＴＳＶランディングパッドに連結されるＴＳＶを形成する段階と、
    を含むことを特徴とする集積回路素子の製造方法。
  19. 前記メモリセルアレイ領域において、前記基板上に第１厚みを有するビットラインを形成する段階をさらに含み、
    前記上部電極層は、前記第１厚みよりさらに厚い第２厚みを有することを特徴とする請求項１８に記載の集積回路素子の製造方法。
  20. 前記上部電極層をパターニングする段階において、少なくとも一部がメッシュパターンからなる前記ＴＳＶランディングパッドを形成することを特徴とする請求項１８に記載の集積回路素子の製造方法。
  21. 前記上部電極層をパターニングする段階において、少なくとも一部が互いに離隔された複数のパターンからなる前記ＴＳＶランディングパッドを形成することを特徴とする請求項１８に記載の集積回路素子の製造方法。
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