KR102633112B1 - 반도체 소자 - Google Patents
반도체 소자 Download PDFInfo
- Publication number
- KR102633112B1 KR102633112B1 KR1020160100030A KR20160100030A KR102633112B1 KR 102633112 B1 KR102633112 B1 KR 102633112B1 KR 1020160100030 A KR1020160100030 A KR 1020160100030A KR 20160100030 A KR20160100030 A KR 20160100030A KR 102633112 B1 KR102633112 B1 KR 102633112B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- disposed
- semiconductor device
- area
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 75
- 238000003860 storage Methods 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000002093 peripheral effect Effects 0.000 claims abstract description 18
- 230000000149 penetrating effect Effects 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 132
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 239000011241 protective layer Substances 0.000 claims description 31
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 230000035882 stress Effects 0.000 description 38
- 238000005520 cutting process Methods 0.000 description 21
- 230000035939 shock Effects 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 238000005192 partition Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000002365 multiple layer Substances 0.000 description 2
- 230000002250 progressing effect Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006355 external stress Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3512—Cracking
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
기판, 상기 기판 상에 배치되고, 패드 영역 및 상기 패드 영역과 인접한 주변 영역을 갖는 제 1 절연층, 상기 제 1 절연층의 상기 패드 영역에 배치되는 정보 저장 요소들, 상기 제 1 절연층의 상기 주변 영역을 관통하는 콘택 플러그, 및 상기 제 1 절연층을 관통하고, 상기 정보 저장 요소들과 상기 콘택 플러그 사이에 배치되는 제 1 더미 댐을 포함하는 반도체 소자를 제공할 수 있다.
Description
본 발명은 반도체 소자에 관한 것으로, 상세하게는 스트레스 방지 구조를 갖는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업이 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자가 고집적화되고 있다. 최근 반도체 소자의 고집적화에 따라, 외부의 기계적 스트레스(mechanical stress)에 의한 반도체 소자의 파손 방지가 중요해지고 있다. 반도체 소자의 제조 공정 중, 반도체 소자에 접촉 또는 충격 등에 의해 스트레스가 가해질 수 있고, 스트레스가 심할 경우에는 반도체 소자 내에 크랙이 발생하여 반도체 소자의 불량을 유발한다.
본 발명이 해결하고자 하는 과제는 외부의 기계적 스트레스에 강한 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판, 상기 기판 상에 배치되고, 패드 영역 및 상기 패드 영역과 인접한 주변 영역을 갖는 제 1 절연층, 상기 제 1 절연층의 상기 패드 영역에 배치되는 정보 저장 요소들, 상기 제 1 절연층의 상기 주변 영역을 관통하는 콘택 플러그, 및 상기 제 1 절연층을 관통하고, 상기 정보 저장 요소들과 상기 콘택 플러그 사이에 배치되는 제 1 더미 댐을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판, 상기 기판 상에 배치되는 제 1 절연층, 상기 제 1 절연층은 패드 영역, 절단 영역 및 상기 패드 영역과 상기 절단 영역 사이에 배치되는 완충 영역을 갖고, 상기 제 1 절연층 상의 제 2 절연층, 및 상기 완충 영역 상에 배치되고, 상기 제 2 절연층을 덮는 금속층을 포함할 수 있다. 상기 금속층은 복수의 트렌치를 가질 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 정보 저장 요소들을 둘러싸는 제 1 더미 댐을 포함하여, 정보 저장 요소들이 제 1 더미 댐에 의해 보호될 수 있다.
반도체 소자는 최상부의 금속층에 트렌치를 형성하여, 쏘잉 공정 시 금속층의 부서짐을 통해 소자에 인가되는 스트레스 및 충격을 흡수하여 크랙 발생을 방지할 수 있다. 더하여, 금속층의 트렌치는 스트레스에 의해 발생한 크랙의 진행 경로를 제공하여, 크랙이 소자 내측으로 진행하는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2 내지 도 4는 도 1의 제 1 더미 댐을 설명하기 위한 평면도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 6 내지 8은 도 5의 제 2 더미 댐을 설명하기 위한 평면도들이다.
도 9는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 10 및 도 11은 도 9의 금속막을 설명하기 위한 평면도들이다.
도 12a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 12b는 도 12a의 I 영역을 확대 도시한 평면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 14 및 도 15는 도 13의 트렌치를 설명하기 위한 평면도들이다.
도 16은 도 13의 트렌치를 설명하기 위한 단면도이다.
도 17은 본 발명의 실시예들에 따른 반도체 소자의 절단을 설명하기 위한 단면도이다.
도 18 및 도 19는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 20은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2 내지 도 4는 도 1의 제 1 더미 댐을 설명하기 위한 평면도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 6 내지 8은 도 5의 제 2 더미 댐을 설명하기 위한 평면도들이다.
도 9는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 10 및 도 11은 도 9의 금속막을 설명하기 위한 평면도들이다.
도 12a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 12b는 도 12a의 I 영역을 확대 도시한 평면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 14 및 도 15는 도 13의 트렌치를 설명하기 위한 평면도들이다.
도 16은 도 13의 트렌치를 설명하기 위한 단면도이다.
도 17은 본 발명의 실시예들에 따른 반도체 소자의 절단을 설명하기 위한 단면도이다.
도 18 및 도 19는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 20은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 소자를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 2 내지 도 4는 도 1의 제 1 더미 댐을 설명하기 위한 평면도들이다. 도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 6 내지 8은 도 5의 제 2 더미 댐을 설명하기 위한 평면도들이다.
도 1을 참조하여, 기판(110)이 제공될 수 있다. 일 예로, 상기 기판(110)은 실리콘(Si), 게르마늄(Ge), 또는 화합물 반도체 중에 적어도 하나를 포함하는 반도체 웨이퍼일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
도시하지는 않았으나, 기판(110) 상에 회로층(미도시)이 형성될 수 있다. 예를 들어, 회로층(미도시)은 집적회로와 그 집적회로에 전기적으로 연결되는 단층 혹은 복수 층의 금속 배선들을 포함될 수 있다. 집적회로는 DRAM(Dynamic Random Access Memory)을 포함할 수 있다.
기판(110) 상에 제 1 절연층(120)이 제공될 수 있다. 예를 들어, 제 1 절연층(120)은 기판(110) 상에 제공되어 상기 회로층(미도시)을 덮을 수 있다. 제 1 절연층(120)은 주변 영역(PR) 및 패드 영역(PDR)을 가질 수 있다. 주변 영역(PR)은 제 1 방향(D1)으로 패드 영역(PDR)과 인접하게 배치될 수 있다. 여기서, 제 1 방향(D1) 및 제 2 방향(D2)은 기판(110)의 상면에 평행한 방향들로, 서로 수직일 수 있다. 제 3 방향(D3)은 기판(110)의 상면에 수직한 방향일 수 있다.
제 1 절연층(120) 내에 정보 저장 요소들(130)이 배치될 수 있다. 상세하게는, 정보 저장 요소들(130)은 제 1 절연층(120)의 패드 영역(PDR)에 배치되며, 제 1 절연층(120)에 의해 덮일 수 있다. 정보 저장 요소들(130)은 다양한 형태로 구현될 수 있다. 예시적인 실시예에서, 정보 저장 요소들(130)은 복수의 커패시터(capacitor)일 수 있다.
제 1 절연층(120) 내에 콘택 플러그(142)가 배치될 수 있다. 상세하게는, 콘택 플러그(142)는 제 1 절연층(120)의 주변 영역(PR)에 배치되며, 제 1 절연층(120)을 제 3 방향(D3)으로 관통할 수 있다. 콘택 플러그(142)는 텅스텐(W)을 포함할 수 있다.
제 1 절연층(120) 내에 제 1 더미 댐(152)이 배치될 수 있다. 상세하게는, 제 1 더미 댐(152)은 정보 저장 요소들(130)과 콘택 플러그(142)의 사이에 배치될 수 있다. 이때, 제 1 더미 댐(152)은 제 1 절연층(120)의 패드 영역(PDR)에 배치되며, 제 1 절연층(120)을 제 3 방향(D3)으로 관통할 수 있다. 제 1 더미 댐(152)은 콘택 플러그(142)와 이격될 수 있다. 제 1 더미 댐(152)은 콘택 플러그(142)와 절연될 수 있다. 제 1 더미 댐(152)은 상기한 회로층(미도시)과 전기적으로 분리될 수 있다. 1 더미 댐(152)은 콘택 플러그(142)와 동일한 물질을 포함할 수 있다. 제 1 더미 댐(152)은 텅스텐(W)을 포함할 수 있다. 일 예로, 제 1 더미 댐(152)은 반도체 소자의 제조 공정에서 콘택 플러그(142)와 동시에 형성될 수 있다.
실시예들에 따르면, 제 1 더미 댐(152)은 평면적으로 정보 저장 요소들(130)을 둘러쌀 수 있다. 도 2에 도시된 바와 같이, 제 1 더미 댐(152)은 평면적으로 정보 저장 요소들(130)을 둘러싸는 링 형상을 가질 수 있다. 또는, 도3에 도시된 바와 같이, 제 1 더미 댐(152)은 복수로 제공될 수 있다. 예를 들어, 제 1 더미 댐들(152)은 평면적으로 정보 저장 요소들(130)을 둘러싸는 다중의 벽들일 수 있다. 이때, 제 1 더미 댐들(152) 각각은 평면적으로 링 형상들을 가질 수 있다. 이와는 다르게, 도4에 도시된 바와 같이, 복수로 제공된 제 1 더미 댐들(152) 각각은 기둥 형상을 가질 수 있다. 이때, 제 1 더미 댐들(152)은 평면적으로 정보 저장 요소들(130)을 둘러싸도록 배치될 수도 있다.
제 1 더미 댐(152)은 외부의 스트레스로부터 정보 저장 요소들(130)을 보호하기 위하여 제공될 수 있다. 제 1 더미 댐(152)은 기계적 스트레스에 대하여 강할 수 있다. 예를 들어, 반도체 소자의 일측으로부터 정보 저장 요소들(130)을 향하여 충격 또는 스트레스가 인가되는 경우, 제 1 더미 댐(152)은 상기 충격 또는 스트레스를 완화시키는 격벽의 역할을 할 수 있으며, 제 1 더미 댐(152)은 상기 충격 또는 스트레스로부터 정보 저장 요소들(130)을 보호할 수 있다. 더하여, 도 3의 실시예와 같이, 제 1 더미 댐(152)이 다중의 벽들로 형성될 경우, 기판(110)의 상면과 평행한 방향으로 인가되는 스트레스에 대하여 더욱 강할 수 있다.
도 5 내지 도 8을 참조하면, 제 2 더미 댐(154)이 제공될 수도 있다. 제 2 더미 댐(154)은 제 1 절연층(120) 내에 배치될 수 있다. 상세하게는, 제 2 더미 댐(154)은 제 1 절연층(120)의 패드 영역(PDR)에 배치되며, 제 1 절연층(120)을 제 3 방향(D3)으로 관통할 수 있다. 제 2 더미 댐(154)은 콘택 플러그(142)와 동일한 물질을 포함할 수 있다. 제 2 더미 댐(154)은 텅스텐(W)을 포함할 수 있다. 일 예로, 제 2 더미 댐(154)은 반도체 소자의 제조 공정에서 콘택 플러그(142) 및 제 1 더미 댐(152)과 동시에 형성될 수 있다.
제 2 더미 댐(154)은 정보 저장 요소들(130) 사이에 배치될 수 있다. 예를 들어, 도 6 내지 도 8에 도시된 바와 같이, 제 1 절연층(120)의 패드 영역(PDR)은 서로 이격되는 제 1 영역들(R1), 및 제 1 영역들(R1) 사이의 제 2 영역(R2)을 포함할 수 있다. 제 1 절연층(120)의 제 1 영역들(R1)은 정보 저장 요소들(130)이 배치되는 영역들일 수 있다. 제 2 영역(R2)은 제 2 더미 댐(154)이 배치되는 영역일 수 있다. 제 2 영역(R2)은 다양한 형상을 가질 수 있다. 제 2 더미 댐(154)은 제 2 영역(R2)과 동일한 평면 형상을 가질 수 있다. 도 6에 도시된 바와 같이, 제 2 더미 댐(154)은 제 2 방향(D2)을 따라 패드 영역(PDR)을 가로지를 수 있다. 도 7에 도시된 바와 같이, 제 2 더미 댐(154)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 패드 영역(PDR)을 4등분할 수 있다. 도 8에 도시된 바와 같이, 제 2 더미 댐(154)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 패드 영역(PDR)을 8등분할 수 있다. 이때, 제 2 더미 댐(154)은 평면적으로 제 1 더미 댐(152)의 내측면과 접할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제 2 더미 댐(154)은 다양한 평면 형상을 가질 수 있다. 도시하지는 않았지만, 제 2 더미 댐(154)은 복수로 제공될 수 있다. 예를 들어, 제 2 더미 댐(154)은 제 2 영역(R2) 상에 배치되는 다중의 벽들일 수 있다.
다시 도 5를 참조하면, 제 2 더미 댐(154)은 스트레스로부터 정보 저장 요소들(130)을 보호하기 위하여 제공될 수 있다. 제 2 더미 댐(154)은 스트레스에 대하여 강할 수 있다. 예를 들어, 반도체 소자의 일측으로부터 정보 저장 요소들(130)을 향하여 충격 또는 스트레스가 인가되는 경우, 제 2 더미 댐(154)은 상기 충격 또는 스트레스를 완화시키는 격벽의 역할을 할 수 있으며, 상기 충격 또는 스트레스로부터 제 2 더미 댐(154) 내측에 배치된 정보 저장 요소들(130)을 보호할 수 있다. 더하여, 상기한 바와 같이, 제 2 더미 댐(154)이 다중의 벽으로 형성될 경우, 정보 저장 요소들(130)이 스트레스로부터 더 보호될 수 있다.
다시 도 1을 참조하여, 제 1 절연층(120) 상에 제 2 절연층(160)이 배치될 수 있다. 제 2 절연층(160)은 제 1 절연층(120)의 상면 및 제 1 더미 댐(152)의 상면을 덮을 수 있다. 제 2 절연층(160)은 다층으로 형성될 수 있다. 제 2 절연층(160)은 순차적으로 적층되는 제 1 층(162), 제 2 층(164), 및 제 3 층(166)을 포함할 수 있다. 그러나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 제 2 절연층(160)은 필요에 따라 단층으로 형성될 수 있다.
주변 영역(PR) 상의 제 2 절연층(160) 내에 콘택 패드(144)가 배치될 수 있다. 상세하게는, 콘택 패드(144)는 제 2 절연층(160)의 제 1 층(162) 내에 배치되어, 콘택 플러그(142)와 접할 수 있다. 콘택 패드(144)는 콘택 플러그(142)와 전기적으로 연결될 수 있다. 콘택 패드(144)는 제 2 절연층(160)의 제 2 층(164)에 의해 덮일 수 있다.
제 2 절연층(160) 상에 전극 패드(170)가 배치될 수 있다. 상세하게는, 전극 패드(170)는 제 2 절연층(160)의 제 3 층(166) 내에 배치될 수 있다. 전극 패드(170)는 패드 영역(PDR) 상에 배치될 수 있으며, 이때, 전극 패드(170)는 평면적으로 정보 저장 요소들(130)과 오버랩될 수 있다. 전극 패드(170)의 상면은 제 2 절연층(160)의 제 3 층(166)에 의해 노출될 수 있다. 전극 패드(170)는 제 2 절연층(160)의 제 2 층(164) 내에 배치되는 배선(168)에 의해 콘택 패드(144)와 전기적으로 연결될 수 있다. 전극 패드(170)는 제 1 더미 댐(152) 및 제 2 더미 댐(154)과 절연될 수 있다. 반도체 소자의 불량 테스트를 위한 프로브가 전극 패드(170)의 상면 상에 접촉되거나, 외부 접속 단자(예를 들어, 솔더볼 또는 솔더 범프)가 부착될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 10 및 도 11은 도 9의 금속막을 설명하기 위한 평면도들이다. 설명의 편의를 위하여 앞선 설명된 구성들에 대해서는 도면 부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들에 따른 반도체 소자는 보호층(180)을 더 포함할 수 있다. 보호층(180)은 정보 저장 요소들(130)을 보호할 수 있다.
도 9를 참조하여, 제 1 절연층(120) 상에 보호층(180)이 배치될 수 있다. 상세하게는, 보호층(180)은 제 1 절연층(120)의 패드 영역(PDR) 상에 배치되어, 제 1 더미 댐(152)과 접할 수 있다. 즉, 보호층(180)은 제 1 더미 댐(152)에 의하여 지지될 수 있다. 보호층(180)은 제 2 절연층(160)의 제 1 층(162) 내에 제공될 수 있다. 평면적 관점에서, 보호층(180)은 정보 저장 요소들(130)과 오버랩될 수 있다. 보호층(180)은 콘택 패드(144)와 동일한 레벨에 배치될 수 있다.
보호층(180)은 라인 형상 또는 메쉬 형상의 평면 형상을 가질 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 보호층(180)은 제 1 방향(D1)으로 연장된 복수의 제 1 금속선들(182)을 포함할 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 보호층(180)은 상호 교차하는 제 1 금속선들(182) 및 제 2 금속선들(184)을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 보호층(180)은 평판 형상 또는 허니컴(honeycomb) 형상과 같은 다양한 평면 형상을 가질 수 있다.
보호층(180)은 금속을 포함할 수 있다. 보호층(180)은 콘택 패드(144)와 동일한 물질을 포함할 수 있다. 보호층(180)은 텅스텐(W)을 포함할 수 있다. 일 예로, 보호층(180)은 반도체 소자의 제조 공정에서 콘택 패드(144)와 동시에 형성될 수 있다.
보호층(180)은 스트레스로부터 정보 저장 요소들(130)을 보호하기 위하여 제공될 수 있다. 상세하게는, 보호층(180)은 제 1 더미 댐(152)에 의하여 지지될 수 있다. 따라서, 보호층(180)은 위로부터 전해지는 충격 및 스트레스에 대하여 강할 수 있다. 예를 들어, 소자의 상부로부터 정보 저장 요소들(130)을 향하여 충격 또는 스트레스가 전해질 경우, 보호층(180)은 상기 충격 또는 스트레스를 완화시키는 격벽의 역할을 할 수 있으며, 상기 충격 또는 스트레스는 보호층(180)을 지나 제 1 더미 댐(152)으로 분산될 수 있다. 이를 통해, 보호층(180)은 상기 충격 또는 스트레스로부터 정보 저장 요소들(130)을 보호할 수 있다. 더하여, 도 6 내지 도 8의 실시예와 같이, 반도체 소자가 제 2 더미 댐(154)을 포함하는 경우, 보호층(180)은 제 1 더미 댐(152)뿐만 아니라, 제 2 더미 댐(154)에 의해서도 지지될 수 있다. 따라서, 보호층(180)은 위로부터 인가되는 스트레스에 대하여 더욱 강할 수 있다.
도 12a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 12b는 도 12a의 I 영역을 확대 도시한 평면도이다. 도 12a 및 도 12b는 웨이퍼(W)의 일부를 개략적으로 나타내고 있다. 설명의 편의를 위하여 앞선 설명된 구성들에 대해서는 도면 부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략한다.
도 12a 및 도 12b를 참조하여, 웨이퍼(W) 상에 반도체 소자들(100)이 형성될 수 있다. 반도체 소자들(100)은 각각 그의 셀 영역들(CR) 상에 배치되는 칩들을 포함할 수 있다. 반도체 소자들(100)은 완충 영역(BR) 및 절단 영역(SR)의 일부를 포함할 수 있다. 평면적 관점에서, 절단 영역(SR)은 셀 영역들(CR) 사이를 지나는 직선 형태일 수 있으며, 완충 영역(BR)은 셀 영역(CR)과 절단 영역(SR) 사이에 배치되어 셀 영역(CR)을 둘러쌀 수 있다. 반도체 소자의 제조 공정에서 반도체 소자들(100)은 절단 영역(SR)을 따라 개별의 반도체 소자(100)로 절단될 수 있다. 예를 들어, 웨이퍼(W)는 절단 영역(SR)의 절단선(SL) 상에 쏘잉(sawing) 공정이 수행될 수 있다. 이때, 절단 영역(SR)은 공정 상의 오차를 감안하여 실제 절삭되는 면적보다 넓은 면적으로 설정되며, 이에 따라 쏘잉 공정 후 절단 영역(SR)의 일부가 반도체 소자(100)에 잔여할 수 있다. 도 12에 도시하지는 않았지만, 반도체 소자들(100)은 셀 영역(CR)과 완충 영역(BR) 사이에 주변 영역 또는 패드 영역들 더 포함할 수 있으며, 이들의 배치는 필요에 따라 다를 수 있다. 이하의 실시예들에서는 절단 영역(SR)과 접하지 않는 완충 영역(BR)의 다른 일측에 패드 영역(PDR)이 배치되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 이하, 반도체 소자들(100)에 대해 상세히 설명한다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 14 및 도 15는 도 13의 트렌치를 설명하기 위한 평면도들이다. 도 16은 도 13의 트렌치를 설명하기 위한 단면도이다. 도 17은 본 발명의 실시예들에 따른 반도체 소자의 절단을 설명하기 위한 단면도이다. 도 18 및 도 19은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 13을 참조하여, 기판(110)이 제공될 수 있다. 일 예로, 기판(110)은 반도체 웨이퍼일 수 있다. 도시하지는 않았으나, 기판(110) 상에 회로층(미도시)이 형성될 수 있다. 회로층(미도시)은 메모리 회로, 로직 회로 혹은 그 조합과 같은 직접 회로를 포함할 수 있다. 여기서, 회로층(미도시)은 도 12의 셀 영역(CR)에 배치될 수 있으며, 상기한 칩들에 해당할 수 있다.
기판(110) 상에 제 1 절연층(120)이 제공될 수 있다. 제 1 절연층(120)은 주변 영역(PR), 패드 영역(PDR), 완충 영역(BR) 및 절단 영역(SR)을 가질 수 있다. 패드 영역(PDR)은 주변 영역(PR) 및 절단 영역(SR)과 인접하게 배치될 수 있다. 절단 영역(SR)과 패드 영역(PDR) 사이에 완충 영역(BR)이 배치될 수 있다.
제 1 절연층(120)의 패드 영역(PDR)에 정보 저장 요소들(130)이 배치될 수 있다. 정보 저장 요소들(130)은 커패시터(capacitor)일 수 있다. 도시된 바와는 다르게, 정보 저장 요소들(130)은 제공되지 않을 수 있다.
제 1 절연층(120)의 주변 영역(PR)에 콘택 플러그(142)가 배치될 수 있다. 콘택 플러그(142)는 제 1 절연층(120)을 제 3 방향(D3)으로 관통할 수 있다.
제 1 절연층(120) 상에 제 2 절연층(160), 콘택 패드(144) 및 전극 패드(170)가 배치될 수 있다. 제 2 절연층(160), 콘택 패드(144) 및 전극 패드(170)는 앞서 설명한 바와 실질적으로 동일할 수 있다.
제 2 절연층(160) 상에 금속층(210)이 배치될 수 있다. 상세하게는, 금속층(210)은 제 2 절연층(160)의 제 3 층(166) 내에 배치될 수 있다. 금속층(210)은 완충 영역(BR) 및 절단 영역(SR)을 덮을 수 있다. 금속층(210)의 상면은 제 3 층(166)에 의해 노출될 수 있다. 이와는 다르게, 금속층(210)은 패드 영역(PDR) 상으로 연장되거나, 절단 영역(SR)을 덮지 않을 수 있다. 금속층(210)은 콘택 플러그(142), 콘택 패드(144) 및 전극 패드(170)와 절연될 수 있다.
금속층(210)에 트렌치(T)가 형성될 수 있다. 트렌치(T)는 완충 영역(BR) 상에 배치될 수 있다. 트렌치(T)는 평면적으로 라인 형상을 가질 수 있다. 예를 들어, 도 14에 도시된 바와 같이, 트렌치(T)의 평면 형상은 제 2 방향(D2)으로 연장된 복수의 라인들을 포함할 수 있다. 또는, 도 15에 도시된 바와 같이, 트렌치(T)의 평면 형상은 복수의 라인들이 제 1 방향(D1) 및 제 2 방향(D2)으로 교차하는 메쉬(mesh) 형상일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 트렌치(T)는 허니컴(honeycomb) 형상과 같은 다양한 평면 형상을 가질 수 있다.
트렌치(T)는 제 3 방향(D3)을 따라 금속층(210)을 관통할 수 있다. 트렌치(T)는 제 2 절연층(160)의 제 2 층(164)의 상면을 노출시킬 수 있다. 이와는 다르게, 도 16에 도시된 바와 같이, 트렌치(T)는 금속층(210) 및 제 2 절연층(160)의 제 2 층(164)을 관통할 수 있다.
금속층(210)은 스트레스로부터 반도체 소자를 보호할 수 있다. 도 17을 참조하여, 금속층(210)은 반도체 소자의 제조 시, 스트레스 및 충격에 의해 발생하는 크랙을 방지할 수 있다. 크랙이 반도체 소자 내측으로 진행하면, 반도체 소자의 회로들이 손상될 수 있다. 절단 영역(SR)은 쏘잉(sawing) 공정 시 절단 되는 영역을 정의하며, 반도체 소자는 절단 영역(SR) 상에 설정된 절단선(SL, 도 13을 참조)을 따라 블레이드 쏘잉(blade sawing) 또는 레이저 쏘잉(laser sawing) 방법으로 절단될 수 있다. 라인 형상 또는 메쉬 형상의 트렌치(T)를 갖는 금속층(210)의 일부는 쉽게 부서짐으로써, 쏘잉 공정 시 반도체 소자에 인가되는 스트레스 및 충격을 흡수할 수 있다. 즉, 상기 스트레스 및 충격은 금속층(210)을 부서뜨리는 데에 소모되며, 이를 통해 크랙의 발생을 방지할 수 있다. 더하여, 금속층(210)의 트렌치(T)는 스트레스에 의해 발생한 크랙의 진행 경로를 제공하여, 크랙이 반도체 소자 내측으로 진행하는 것을 방지할 수 있다.
실시예들에 따르면, 반도체 소자는 스페이서(220)를 더 포함할 수 있다. 도 18을 참조하여, 스페이서(220)는 완충 영역(BR) 상의 금속층(210)을 덮을 수 있다. 이때, 스페이서(220)는 트렌치(T)의 일부를 채울 수 있다. 소자에 스트레스가 인가되었을 때, 스페이서(220)에 의해 트렌치(T)에 스트레스가 집중될 수 있다. 이를 통해, 금속층(210)이 더 쉽게 부서질 수 있다. 따라서, 금속층(210)의 부서짐에 의한 스트레스 흡수가 용이할 수 있다.
도 19를 참조하여, 반도체 소자는 제 3 더미 댐(156)을 더 포함할 수도 있다. 여기서, 제 3 더미 댐(156)은 상기한 제 1 더미 댐(152)과 동일한 구성요소일 수 있다. 즉, 상기한 금속층(210)은 도 1을 참조하여 설명한 실시예에 적용될 수 있다. 예를 들어, 제 3 더미 댐(156)은 제 1 절연층(120)의 패드 영역(PDR) 또는 완충 영역(BR)에 배치되며, 제 1 절연층(120)을 제 3 방향(D3)으로 관통할 수 있다. 제 3 더미 댐(156)은 절단 영역(SR)과 인접하게 배치될 수 있다. 이와는 다르게, 제 3 더미 댐(156)은 콘택 플러그(142)와 정보 저장 요소들(130) 사이에 배치될 수도 있다. 제 3 더미 댐(156)은 콘택 플러그(142)와 동일한 물질을 포함할 수 있다. 제 3 더미 댐(156)은 텅스텐(W)을 포함할 수 있다. 일 예로, 제 3 더미 댐(156)은 반도체 소자의 제조 공정에서 콘택 플러그(142)와 동시에 형성될 수 있다. 제 3 더미 댐(156)은 스트레스로부터 반도체 소자를 보호하기 위하여 제공될 수 있다. 제 3 더미 댐(156)은 기판(110)의 상면과 평행한 방향으로 인가되는 스트레스에 대하여 강할 수 있다. 예를 들어, 제 3 더미 댐(156)은 쏘잉 공정 시, 절단 영역(SR)으로부터 패드 영역(PDR)을 향하여 인가되는 스트레스를 막을 수 있다. 이와는 다르게, 제 3 더미 댐(156)은 상기한 제 1 더미 댐(152)과 상이한 구성요소일 수도 있다.
도 20은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다. 설명의 편의를 위하여 앞선 설명된 구성들에 대해서는 도면 부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략한다.
도 20을 참조하여, 기판(110)이 제공될 수 있다. 도시하지는 않았으나, 기판(110) 상에 회로층(미도시)이 형성될 수 있다.
기판(110) 상에 제 1 절연층(120)이 제공될 수 있다. 제 1 절연층(120)은 주변 영역(PR), 패드 영역(PDR), 완충 영역(BR) 및 절단 영역(SR)을 가질 수 있다. 패드 영역(PDR)은 주변 영역(PR) 및 절단 영역(SR)과 인접하게 배치될 수 있다. 절단 영역(SR)과 패드 영역(PDR) 사이에 완충 영역(BR)이 배치될 수 있다.
반도체 소자는 제 1 절연층(120) 상에 배치되는 정보 저장 요소들(130), 콘택 플러그(142), 콘택 패드(144), 제 1 더미 댐(152), 제 2 절연층(160), 전극 패드(170) 및 보호층(180)을 포함할 수 있으며, 상기한 구성요소들은 도 9에서 설명한 바와 실질적으로 동일할 수 있다.
제 2 절연층(160) 상에 완충 영역(BR) 및 절단 영역(SR)을 덮는 금속층(210)이 배치될 수 있다.
완충 영역(BR) 상의 금속층(210)에 제 3 방향(D3)을 따라 금속층(210)을 관통하는 트렌치(T)가 형성될 수 있다. 트렌치(T)는 평면적으로 라인 형상 또는 메쉬 형상일 수 있다. 금속층(210)은 스트레스로부터 반도체 소자를 보호하기 위하여 제공될 수 있다.
실시예들에 따른 반도체 소자는 제 1 더미 댐(152), 보호층(180) 및 금속층(210)을 포함하여 외부로부터 인가되는 충격 및 스트레스에 강할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 120: 제 1 절연층
130: 정보 저장 요소 142: 콘택 플러그
144: 콘택 패드 152: 제 1 더미 댐
154: 제 2 더미 댐 156: 제 3 더미 댐
160: 제 2 절연층 170: 전극 패드
180: 보호층 210: 금속층
220: 스페이서
PR: 주변 영역 PDR: 패드 영역
SR: 절단 영역 BR: 완충 영역
T: 트렌치
130: 정보 저장 요소 142: 콘택 플러그
144: 콘택 패드 152: 제 1 더미 댐
154: 제 2 더미 댐 156: 제 3 더미 댐
160: 제 2 절연층 170: 전극 패드
180: 보호층 210: 금속층
220: 스페이서
PR: 주변 영역 PDR: 패드 영역
SR: 절단 영역 BR: 완충 영역
T: 트렌치
Claims (10)
- 기판;
상기 기판 상에 배치되고, 패드 영역 및 상기 패드 영역과 인접한 주변 영역을 갖는 제 1 절연층;
상기 제 1 절연층의 상기 패드 영역에 배치되는 정보 저장 요소들;
상기 제 1 절연층의 상기 주변 영역을 관통하는 콘택 플러그;
상기 제 1 절연층을 관통하고, 상기 정보 저장 요소들과 상기 콘택 플러그 사이에 배치되는 제 1 더미 댐; 및
상기 제 1 절연층 상에 배치되고, 상기 정보 저장 요소들과 오버랩되는 보호층을 포함하되,
상기 보호층은 상기 제 1 더미 댐과 접하는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 절연층을 관통하고, 상기 제 1 절연층 내에서 상기 정보 저장 요소들 사이에 배치되는 제 2 더미 댐을 더 포함하는 반도체 소자. - 삭제
- 제 1 항에 있어서,
상기 제 1 절연층의 상기 주변 영역 상에 배치되어 상기 콘택 플러그와 접하는 콘택 패드를 더 포함하되,
상기 보호층과 상기 콘택 패드는 동일한 레벨에 배치되는 반도체 소자. - 기판;
상기 기판 상에 배치되는 제 1 절연층, 상기 제 1 절연층은 패드 영역, 절단 영역 및 상기 패드 영역과 상기 절단 영역 사이에 배치되는 완충 영역을 갖고;
상기 제 1 절연층 상의 제 2 절연층;
상기 완충 영역 상에 배치되고, 상기 제 2 절연층을 덮는 금속층;
상기 제 1 절연층을 수직 관통하고, 상기 패드 영역 또는 상기 완충 영역에 배치되는 더미 댐; 및
상기 제 1 절연층 상에 배치되고, 상기 더미 댐의 상면과 접하여 지지되는 보호층을 포함하되,
상기 금속층은 복수의 트렌치를 갖는 반도체 소자. - 제 5 항에 있어서,
상기 트렌치들은 평면적으로 라인 형상 또는 메쉬 형상을 갖는 반도체 소자. - 제 5 항에 있어서,
상기 트렌치들은 상기 제 2 절연층 내로 연장되는 반도체 소자. - 제 5 항에 있어서,
상기 완충 영역 상에 배치되고, 상기 금속층을 덮는 스페이서를 더 포함하되,
상기 스페이서는 상기 트렌치의 일부를 채우는 반도체 소자. - 삭제
- 삭제
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160100030A KR102633112B1 (ko) | 2016-08-05 | 2016-08-05 | 반도체 소자 |
| US15/628,349 US10056339B2 (en) | 2016-08-05 | 2017-06-20 | Semiconductor devices |
| CN201710607147.0A CN107689348B (zh) | 2016-08-05 | 2017-07-24 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160100030A KR102633112B1 (ko) | 2016-08-05 | 2016-08-05 | 반도체 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180016698A KR20180016698A (ko) | 2018-02-19 |
| KR102633112B1 true KR102633112B1 (ko) | 2024-02-06 |
Family
ID=61069446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160100030A KR102633112B1 (ko) | 2016-08-05 | 2016-08-05 | 반도체 소자 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10056339B2 (ko) |
| KR (1) | KR102633112B1 (ko) |
| CN (1) | CN107689348B (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134506A (ja) * | 2000-10-19 | 2002-05-10 | Mitsubishi Electric Corp | 半導体装置 |
| US20110156263A1 (en) * | 2009-12-24 | 2011-06-30 | Elpida Memory, Inc. | Semiconductor device |
| US20110165756A1 (en) * | 2010-01-07 | 2011-07-07 | Elpida Memory, Inc | Method for manufacturing semiconductor device |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5003374A (en) | 1988-05-23 | 1991-03-26 | North American Philips Corporation | Semiconductor wafer |
| US6285203B1 (en) * | 1999-06-14 | 2001-09-04 | Micron Technology, Inc. | Test system having alignment member for aligning semiconductor components |
| KR20020002703A (ko) | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체소자의 제조방법 |
| KR100400047B1 (ko) | 2001-11-19 | 2003-09-29 | 삼성전자주식회사 | 반도체 소자의 본딩패드 구조 및 그 형성방법 |
| JP4136684B2 (ja) | 2003-01-29 | 2008-08-20 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びそのダミーパターンの配置方法 |
| KR100705937B1 (ko) * | 2003-12-19 | 2007-04-11 | 에스티마이크로일렉트로닉스 엔.브이. | 실리콘 질화막의 스트레스를 방지 및 완충하는 패드구조를 구비한 반도체 장치 |
| US7091621B1 (en) | 2004-02-02 | 2006-08-15 | Advanced Micro Devices, Inc. | Crack resistant scribe line monitor structure and method for making the same |
| US7354790B2 (en) | 2005-01-19 | 2008-04-08 | Lsi Logic Corporation | Method and apparatus for avoiding dicing chip-outs in integrated circuit die |
| US7960814B2 (en) | 2007-08-08 | 2011-06-14 | Freescale Semiconductor, Inc. | Stress relief of a semiconductor device |
| KR20090046993A (ko) | 2007-11-07 | 2009-05-12 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| KR20090109707A (ko) | 2008-04-16 | 2009-10-21 | 주식회사 하이닉스반도체 | 퓨즈부를 구비하는 반도체 소자 및 그 형성 방법 |
| US8912076B2 (en) | 2008-11-05 | 2014-12-16 | Texas Instruments Incorporated | Crack deflector structure for improving semiconductor device robustness against saw-induced damage |
| US8866260B2 (en) | 2009-02-27 | 2014-10-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | MIM decoupling capacitors under a contact pad |
| US8278737B2 (en) | 2009-04-02 | 2012-10-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure for improving die saw quality |
| JP2010287853A (ja) | 2009-06-15 | 2010-12-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR101581431B1 (ko) | 2009-09-04 | 2015-12-30 | 삼성전자주식회사 | 가드링들을 갖는 반도체 칩들 및 그 제조방법들 |
| US8502324B2 (en) * | 2009-10-19 | 2013-08-06 | Freescale Semiconductor, Inc. | Semiconductor wafer having scribe lane alignment marks for reducing crack propagation |
| KR20110077432A (ko) | 2009-12-30 | 2011-07-07 | 주식회사 하이닉스반도체 | 반도체 메모리 디바이스 및 그 제조 방법 |
| US8642448B2 (en) | 2010-06-22 | 2014-02-04 | Applied Materials, Inc. | Wafer dicing using femtosecond-based laser and plasma etch |
| JP2012089668A (ja) | 2010-10-19 | 2012-05-10 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| KR20120067678A (ko) | 2010-12-16 | 2012-06-26 | 에스케이하이닉스 주식회사 | 커패시터의 스토리지노드 형성 방법 및 이를 포함하는 반도체 소자 |
| US8963282B2 (en) * | 2011-09-14 | 2015-02-24 | Nanya Technology Corp. | Crack stop structure and method for forming the same |
| US9048019B2 (en) | 2011-09-27 | 2015-06-02 | Infineon Technologies Ag | Semiconductor structure including guard ring |
| JP6125209B2 (ja) * | 2012-11-19 | 2017-05-10 | 株式会社ジェイデバイス | 半導体装置及びその製造方法 |
| US9385058B1 (en) * | 2012-12-29 | 2016-07-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| KR102076305B1 (ko) * | 2013-05-13 | 2020-04-02 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
| JP6234725B2 (ja) | 2013-07-18 | 2017-11-22 | シナプティクス・ジャパン合同会社 | 半導体ウェハー、半導体ｉｃチップ及びその製造方法 |
| KR102079283B1 (ko) | 2013-10-15 | 2020-02-19 | 삼성전자 주식회사 | Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법 |
| US9093093B2 (en) * | 2013-10-25 | 2015-07-28 | Seagate Technology Llc | Adaptive guard band for multiple heads of a data storage device |
| KR102246277B1 (ko) * | 2014-03-14 | 2021-04-29 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR102504073B1 (ko) * | 2015-12-14 | 2023-02-24 | 엘지디스플레이 주식회사 | 유기발광 표시장치 |
-
2016
- 2016-08-05 KR KR1020160100030A patent/KR102633112B1/ko active IP Right Grant
-
2017
- 2017-06-20 US US15/628,349 patent/US10056339B2/en active Active
- 2017-07-24 CN CN201710607147.0A patent/CN107689348B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134506A (ja) * | 2000-10-19 | 2002-05-10 | Mitsubishi Electric Corp | 半導体装置 |
| US20110156263A1 (en) * | 2009-12-24 | 2011-06-30 | Elpida Memory, Inc. | Semiconductor device |
| US20110165756A1 (en) * | 2010-01-07 | 2011-07-07 | Elpida Memory, Inc | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20180040571A1 (en) | 2018-02-08 |
| US10056339B2 (en) | 2018-08-21 |
| CN107689348B (zh) | 2022-12-27 |
| KR20180016698A (ko) | 2018-02-19 |
| CN107689348A (zh) | 2018-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100830581B1 (ko) | 관통전극을 구비한 반도체 소자 및 그 형성방법 | |
| CN107507825B (zh) | 半导体封装 | |
| KR100479298B1 (ko) | 반도체 칩 | |
| JP5235378B2 (ja) | 半導体装置 | |
| JP4636839B2 (ja) | 電子デバイス | |
| JP2018148071A (ja) | 記憶装置 | |
| TWI572004B (zh) | 具有多晶片結構之半導體積體電路 | |
| US10062655B2 (en) | Semiconductor device | |
| CN109841576B (zh) | 半导体器件、包括其的半导体晶片及半导体封装 | |
| JP2018157096A (ja) | 半導体装置 | |
| KR20190125887A (ko) | 반도체 다이와 이격된 브리지 다이를 포함하는 반도체 패키지 | |
| JP6711046B2 (ja) | 半導体装置 | |
| KR102444823B1 (ko) | 관통전극을 갖는 반도체 소자 및 그 제조방법 | |
| JP5976055B2 (ja) | 半導体ウエハ、半導体チップ及び半導体装置とそれらの製造方法 | |
| EP3819932A1 (en) | Semiconductor device and semiconductor package including the same | |
| KR102633112B1 (ko) | 반도체 소자 | |
| CN107818965B (zh) | 半导体封装件及制造再分布图案的方法 | |
| JP6160901B2 (ja) | 半導体装置およびその製造方法 | |
| KR101376396B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| JP2010141043A (ja) | 半導体装置 | |
| JP2020145279A (ja) | 半導体装置 | |
| US20230031151A1 (en) | Semiconductor structure and manufacturing method thereof | |
| US20230238335A1 (en) | Semiconductor chip including a chip guard | |
| WO2020121491A1 (ja) | 半導体モジュール及びその製造方法 | |
| KR20240088451A (ko) | 반도체 칩 및 이를 포함하는 반도체 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |