KR102076305B1 - 반도체 소자 및 그 형성 방법 - Google Patents
반도체 소자 및 그 형성 방법 Download PDFInfo
- Publication number
- KR102076305B1 KR102076305B1 KR1020130053895A KR20130053895A KR102076305B1 KR 102076305 B1 KR102076305 B1 KR 102076305B1 KR 1020130053895 A KR1020130053895 A KR 1020130053895A KR 20130053895 A KR20130053895 A KR 20130053895A KR 102076305 B1 KR102076305 B1 KR 102076305B1
- Authority
- KR
- South Korea
- Prior art keywords
- pad
- forming
- metal
- abandoned
- payment
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
- H01L27/0733—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
Abstract
본 발명의 반도체 소자는 패드 영역과 주변회로 영역을 포함하는 반도체 기판과, 상기 패드 영역의 반도체 기판 상에 구비되는 캐패시터를 포함하는 제 1 버퍼층과, 상기 제 1 버퍼층 상부에 구비되는 제 1 콘택 패드를 포함하는 제 2 버퍼층 및 상기 제 1 콘택 패드 상부에 구비되는 제 2 콘택 패드를 포함하는 제 3 버퍼층을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 상세하게는 반도체 패드부 및 주변회로 영역의 크랙을 방지하는 반도체 소자 및 그 형성 방법에 관한 것이다.
일반적으로, 대부분의 고집적 반도체 회로는 도전막, 예를들면 메탈과 절연막의 적층으로 형성되고, 서로 상하위 도전막을 연결하는 방식으로 제조된다. 제품들이 더욱 정교해지고 복잡해짐에 따라, 서로 적층되는 도전막의 수가 증가하게 되며, 요구되는 도전막의 수만큼 적층하고 패터닝하는 공정을 진행한 후에야 비로소 다층의 도전막을 갖는 본딩패드가 형성된다.
본딩패드는 집적 회로 패키지의 외부 핀 리드와 내부 회로 사이의 접촉면을 제공하도록 집적 회로상에 형성되는 배선구조이다. 본딩 와이어는 핀과 본딩패드간에 전기적 접촉을 제공한다. 본딩 와이어를 붙이는 동안, 본딩 와이어가 본딩패드상의 위치 안으로 낮추어지면서, 와이어를 위치시키는 데에 사용되는 미세 위치조정 기계에 의한 기계적 응력이 본딩패드에 가해지게 된다. 이 응력은 반도체 소자의 노이즈를 감소시키 위해 패드부의 하부에 삽입되는 모스 캐패시터(MOS capacitor) 및 특정회로부에 가해져 크랙이나 보이드와 같은 불량을 유발하여 패드부와 주변회로 영역에 마이크로 브릿지(micro bridge)를 야기시키는 문제가 있다.
본 발명은 본딩 와이이가 본딩패드와 접촉하는 경우 본딩패드에 기계적 응력이 인가되어 하부 구조물에 크랙이 유발되어 패드부와 주변회로 영역에 마이크로 브릿지를 유발하는 문제를 해결하고자 한다,
본 발명의 반도체 소자는 패드 영역과 주변회로 영역을 포함하는 반도체 기판과, 상기 패드 영역의 반도체 기판 상에 구비되는 캐패시터를 포함하는 제 1 버퍼층과, 상기 제 1 버퍼층 상부에 구비되는 제 1 콘택 패드를 포함하는 제 2 버퍼층 및 상기 제 1 콘택 패드 상부에 구비되는 제 2 콘택 패드를 포함하는 제 3 버퍼층을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 버퍼층 하부에 구비되며 상기 패드 영역 및 상기 주변회로 영역의 상기 반도체 기판 상에 구비되는 모스 트랜지스터를 더 포함하는 것을 특징으로 한다.
그리고, 상기 모스 트랜지스터는 폴리실리콘층, 금속층 및 하드마스크층의 적층구조를 포함하는 것을 특징으로 한다.
그리고, 상기 모스 트랜지스터 상부에 구비되는 제 1 금속 배선을 더 포함하는 것을 특징으로 한다.
그리고, 상기 주변회로 영역에서 상기 제 1 금속 배선 상부에 구비되는 제 1 금속 콘택을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 버퍼층은 상기 제 1 금속 배선 상부에 구비되는 것을 특징으로 한다.
그리고, 상기 제 1 콘택 패드는 텅스텐을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 콘택 패드의 상부 표면은 상기 제 1 금속 콘택의 상부 표면과 동일한 레이어에 구비되는 것을 특징으로 한다.
그리고, 상기 주변회로 영역에서 상기 제 1 금속 콘택 상부에 구비되는 제 2 금속 배선을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 금속 배선은 구리 배선을 포함하는 것을 특징으로 한다.
그리고, 상기 주변회로 영역에서 상기 제 2 금속 배선 상부에 구비되는 제 2 금속 콘택을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 콘택 패드는 텅스텐을 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 콘택 패드의 상부 표면은 상기 제 2 금속 콘택의 상부 표면과 동일한 레이어에 구비되는 것을 특징으로 한다.
그리고, 상기 제 1 콘택 패드 및 상기 제 2 콘택 패드는 절연막에 의해 이격되는 것을 특징으로 한다.
그리고, 상기 패드 영역 및 상기 주변회로 영역에서 상기 제 2 콘택 패드 상부에 구비되는 금속 패드를 더 포함하는 것을 특징으로 한다.
그리고, 상기 금속 패드는 알루미늄을 포함하는 것을 특징으로 한다.
그리고, 상기 주변회로 영역에서 상기 금속 패드 상부에 구비되는 패시배이션층에 의해 상기 패드 영역의 상기 금속 패드를 노출시키는 패드 오픈부를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은 패드 영역과 주변회로 영역을 포함하는 반도체 기판에서, 상기 패드 영역의 반도체 기판 상에 캐패시터를 포함하는 제 1 버퍼층을 형성하는 단계와, 상기 제 1 버퍼층 상부에 제 1 콘택 패드를 포함하는 제 2 버퍼층을 형성하는 단계 및 상기 제 1 콘택 패드 상부에 제 2 콘택 패드를 포함하는 제 3 버퍼층을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 버퍼층을 형성하는 단게 이전, 상기 패드 영역과 상기 주변회로 영역을 포함하는 반도체 기판 상부에 모스 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 모스 트랜지스터는 폴리실리콘층, 금속층 및 하드마스크층의 적층구조를 포함하는 것을 특징으로 한다.
그리고, 상기 모스 트랜지스터 상부에 제 1 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 버퍼층을 형성하는 단계는 상기 저장전극을 형성하는 단계와, 상기 저장전극 상부에 유전체막을 형성하는 단계 및 상기 유전체막 상부에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 버퍼층을 형성하는 단계는 상기 제 1 버퍼층 상부로 상기 패드 영역 및 상기 주변회로 영역에 제 1 절연막을 형성하는 단계와, 상기 제 1 버퍼층이 노출되도록 상기 제 1 절연막을 식각하여 제 1 패드 트렌치를 형성하는 단계 및 상기 제 1 패드 트렌치가 매립되도록 배리어 금속층 및 도전물질을 형성하여 상기 제 1 패드 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 도전물질은 텅스텐을 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 버퍼층을 형성하는 단계와 동시에 상기 주변회로 영역에서 상기 제 1 금속 배선 상부에 상기 제 1 절연막을 관통하는 제 1 금속 콘택을 형성하는 단계가 수행되는 것을 특징으로 한다.
그리고, 상기 제 1 금속 콘택 상부에 제 2 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 금속 배선을 형성하는 단계는 상기 제 1 절연막 상부에 제 2 절연막을 형성하는 단계와, 상기 주변회로 영역의 상기 제 1 금속 콘택이 노출되도록 상기 제 2 절연막을 식각하여 트렌치를 형성하는 단계 및 상기 트렌치에 금속층을 매립하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 3 버퍼층을 형성하는 단계는 상기 제 2 절연막 상부에 제 3 절연막을 형성하는 단계와, 상기 패드 영역에서 상기 제 2 절연막이 노출되지 않도록 상기 제 3 절연막을 식각하여 제 2 패드 트렌치를 형성하는 단계와, 상기 제 2 패드 트렌치가 매립되도록 배리어 금속층 및 도전물질을 형성하여 상기 제 3 패드 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 도전물질은 텅스텐을 포함하는 것을 특징으로 한다.
그리고, 상기 제 3 버퍼층을 형성하는 단계와 동시에 상기 주변회로 영역에서 상기 제 2 금속 배선 상부에 상기 제 3 절연막을 관통하는 제 2 금속 콘택을 형성하는 단계가 수행되는 것을 특징으로 한다.
그리고, 상기 제 3 절연막 상부에 금속 패드를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 금속 패드는 알루미늄을 포함하는 것을 특징으로 한다.
그리고, 상기 금속 패드를 형성하는 단계 이후, 상기 금속 패드 상부에 패시배이션층을 형성하는 단계 및 상기 패드 영역의 상기 금속 패드가 노출되도록 상기 패시배이션층을 식각하여 패드 오픈부를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 패드부 하부에 버퍼층을 추가적으로 형성함으로써 와이어 본딩 시 응력이 패드부의 하부 구조물에 인가되는 것을 방지하여 패드부와 주변회로 영역이 전기적으로 브릿지되는 것을 방지할 수 있는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 반도체 소자는 패드 영역(ⅰ) 및 주변회로 영역(ⅱ)을 포함하는 반도체 기판(100)과, 패드 영역(ⅰ)의 반도체 기판(100) 상에 구비되는 캐패시터를 포함하는 제 1 버퍼층과, 제 1 버퍼층 상부에 구비되는 제 1 콘택 패드(132)를 포함하는 제 2 버퍼층과, 제 1 콘택 패드(132) 상부에 구비되는 제 2 콘택 패드(148)를 포함하는 제 3 버퍼층을 포함한다.
제 1 버퍼층에 포함되는 캐패시터는 패드 영역(ⅰ)에 구비되는 저장전극(114), 유전체막(116) 및 상부전극(120)을 포함하고, 저장전극(114)의 쓰러짐을 방지하기 위하여 저장전극(114)의 상부에는 지지막이 더 구비될 수 있다. 제 1 버퍼층은 후속 공정에서 패드 오픈부에서 패드와 와이어 본딩 시 인가되는 스트레스가 하부 구조물 및 주변회로 영역으로 인가되는 것을 방지하여 패드 영역과 주변회로 영역이 전기적으로 브릿지되는 것을 방지할 수 있다.
패드 영역(ⅰ) 및 주변회로 영역(ⅱ)의 반도체 기판(100) 상에는 모스 트랜지스터(105)가 더 구비될 수 있으며, 모스 트랜지스터(105) 상부에는 금속 배선(110)이 더 구비될 수 있다. 모스 트랜지스터(105)는 절연막(107)에 의해 이격되어 구비된다. 여기서, 저장전극(114)은 금속 배선(110) 상부에 구비되는 것이 바람직하다. 모스 트랜지스터(105)는 폴리실리콘층(102), 금속층(103) 및 하드마스크층(104)의 적층구조를 포함하는 것이 바람직하다. 한편, 주변회로 영역(ⅱ)에서 금속 배선(110) 상부에 구비되는 절연막(122)을 관통하는 제 1 금속 콘택(134)이 더 구비될 수 있다. 절연막(122)은 주변회로 영역(ⅱ) 뿐만 아니라 패드 영역(ⅰ)에도 구비된다.
제 1 콘택 패드(132)는 상부전극(120) 상부에 배리어 금속층(128)과 도전물질(130)의 적층구조를 포함한다. 제 1 콘택 패드(132)는 제 2 버퍼층의 역할을 하며, 후속 공정에서 패드 오픈부에서 패드와 와이어 본딩 시 인가되는 스트레스가 하부 구조물 및 주변회로 영역으로 인가되는 것을 방지하여 패드 영역과 주변회로 영역이 전기적으로 브릿지되는 것을 방지한다. 여기서, 배리어 금속층(128)은 티타늄 또는 티타늄 질화막을 포함하고, 도전물질(130)은 텅스텐을 포함하는 것이 바람직하다. 이때, 제 1 콘택 패드(132)의 상부 표면은 제 1 금속 콘택(134)의 상부 표면과 동일한 레이어에 구비되는 것이 바람직하다.
한편, 주변회로 영역(ⅱ)에서 제 1 금속 콘택(134) 상부에 구비되는 금속 배선(140)을 더 포함하는 것이 바람직하다. 금속 배선(140)은 구리 배선을 포함하는 것이 바람직하다. 금속 배선(140)은 다마신 공정으로 형성되기 때문이 이를 위해 절연막(122) 상부에 절연막(136, 138)이 더 구비된다. 여기서, 절연막(136)은 질화막이고 절연막(138)은 산화막인 것이 바람직하다. 아울러, 금속 배선(140) 상부에 구비되는 제 2 금속 콘택(150)을 더 포함하는 것이 바람직하다. 이때, 제 2 금속 콘택(150)은 절연막(138) 상부에 구비되는 절연막(142)을 관통하는 것이 바람직하고, 절연막(142)은 TEOS(Tetra ethyl ortho silicate)를 포함하는 것이 바람직하다.
제 2 콘택 패드(148)는 절연막(142, 138, 136)에 의해 제 1 콘택 패드(132)와 이격되며, 배리어 금속층(144) 및 도전물질(146)의 적층구조를 포함한다. 제 2 콘택 패드(148)는 제 3 버퍼층의 역할을 하며, 후속 공정에서 패드 오픈부에서 패드와 와이어 본딩 시 인가되는 스트레스가 하부 구조물 및 주변회로 영역으로 인가되는 것을 방지하여 패드 영역과 주변회로 영역이 전기적으로 브릿지되는 것을 방지한다. 여기서, 배리어 금속층(144)은 티타늄 또는 티타늄 질화막을 포함하고, 도전물질(146)은 텅스텐을 포함하는 것이 바람직하다. 이때, 제 2 콘택 패드(148)의 상부 표면은 제 2 금속 콘택(150)의 상부 표면과 동일한 레이어에 구비되는 것이 바람직하다.
또한, 패드 영역(ⅰ) 및 주변회로 영역(ⅱ)에서 제 2 콘택 패드(148) 상부에 구비되는 금속 패드(152)를 더 포함한다. 여기서, 금속 패드(152)는 알루미늄을 포함하는 것이 바람직하다. 주변회로 영역(ⅱ)에서 금속 패드(152) 상부에 구비되는 패시배이션층(154, 158)에 의해 패드 영역(ⅰ)의 금속 패드(152)를 노출시키는 패드 오픈부(158)를 더 포함한다.
본 발명은 패드 오픈부(158)를 통하여 와이어가 금속 패드(152)와 본딩되는 경우 인가되는 스트레스가 패드 영역(ⅰ)에 구비되는 제 1 버퍼층, 제 2 버퍼층 및 제 3 버퍼층에 의해 하부의 모스 트랜지스터 또는 주변회로 영역으로 전달되지 않도록 함으로써 패드 영역과 주변회로 영역이 전기적으로 브릿지되는 문제를 방지할 수 있다.
상술한 구성을 포함하는 본 발명의 반도체 소자의 형성 방법은 다음과 같다. 도 2a 내지 도 2h는 본 발명의 반도체 소자의 형성 방법을 나타난 단면도이다.
도 2a에 도시된 바와 같이, 패드 영역과 주변회로 영역을 포함하는 반도체 기판(100) 상부에 폴리실리콘층(102), 금속층(103) 및 하드마스크층(104)의 적층구조를 갖는 모스 트랜지스터(105)를 정의한다. 모스 트랜지스터(105)는 패드 영역 및 주변회로 영역에 모두 형성되기 때문에 편의상 영역을 따로 분리하여 설명하지 않는다. 이어서, 모스 트랜지스터(105) 사이가 매립되도록 절연막(107)을 형성한다. 그 다음, 모스 트랜지스터(105) 및 절연막(107) 상부에 배리어 금속층(108) 및 도전층(109)을 형성하여 금속 배선(110)을 정의한다.
도 2b에 도시된 바와 같이, 패드 영역의 금속 배선(110) 상부에 절연막(112)을 형성한 후, 절연막(112)을 식각하여 저장전극 영역을 정의한 후, 저장전극 영역 내 도전층을 형성하여 패드 영역의 저장전극(114)을 정의한다. 패드 영역의 저장전극(114)은 저장전극 영역의 표면을 따라 증착되는 것이 일반적이지만 본 발명에서는 편의상 저장전극 영역 내 완전히 매립된 형태로 도시한다. 패드 영역의 저장전극(114)은 셀 영역(미도시)의 저장전극을 형성함과 동시에 형성되는 것이 바람직하다. 즉, 패드 영역의 저장전극(114)을 형성하기 위해 추가적인 공정이 수반되지 않으므로 공정시간의 증가를 방지하면서 용이하게 형성할 수 있다. 패드 영역의 저장전극(114)의 쓰러짐을 방지하기 위하여 패드 영역의 저장전극(114) 상부에는 지지막(116)이 더 형성될 수 있다. 이어서, 저장전극(114) 상부로 유전체막(118) 및 상부전극(120)을 형성한다.
패드 영역에서 형성되는 저장전극(114), 유전체막(116) 및 상부전극(120)을 포함하는 캐패시터는 후속 패드 오픈부에서 패드와 와이어 본딩 시 인가되는 스트레스가 하부의 모스 트랜지스터로 전달되지 않도록 하는 제 1 버퍼층의 역할을 한다. 이로써 하부의 모스 트랜지스터 및 주변회로 영역으로 스트레스가 인가되는 것을 방지하여 패드 영역과 주변회로 영역이 전기적으로 브릿지되는 것을 방지할 수 있다.
이하에서는 패드 영역(ⅰ)에서 형성되는 패턴들을 주변회로 영역(ⅱ)에 형성되는 패턴들과 함께 설명하기 위해 패드 영역(ⅰ)와 주변회로 영역(ⅱ)을 구분하여 설명한다.
도 2c에 도시된 바와 같이, 패드 영역(ⅰ) 및 주변회로 영역(ⅱ)을 포함하는 전체 상부에 절연막(122)을 형성한다. 이어서, 패드 영역(ⅰ)의 상부전극(120)이 노출되도록 절연막(122)을 식각하여 트렌치(124)를 형성함과 동시에 주변회로 영역(ⅱ)의 금속 배선(110)을 노출시키는 금속 콘택홀(126)을 형성한다. 이때, 제 1 패드 트렌치(124)는 셀 영역(미도시)의 상부전극과 연결되는 금속 콘택의 형성 시 수반되는 금속 콘택홀 형성시 함께 형성되는 것이 바람직하다.
도 2d에 도시된 바와 같이, 패드 영역(ⅰ)의 제 1 패드 트렌치(124)와 주변회로 영역(ⅱ)의 금속 콘택홀(126) 표면에 배리어 금속층(128)을 형성한 후, 제 1 패드 트렌치(124) 및 금속 콘택홀(126)이 매립되도록 도전물질(130)을 형성하여 패드 영역(ⅰ)에 제 1 콘택 패드(132)와 주변회로 영역(ⅱ)에 제 1 금속 콘택(134)을 형성한다. 여기서, 배리어 금속층(128)은 티타늄 또는 티타늄 질화막을 포함하는 것이 바람직하고, 도전물질(130)은 텅스텐을 포함하는 것이 바람직하다.
여기서, 제 1 콘택 패드(132)는 후속 패드 오픈부에서 패드와 와이어 본딩 시 인가되는 스트레스가 하부의 모스 트랜지스터를 포함하는 하부 구조물로 전달되지 않도록 하는 제 2 버퍼층의 역할을 한다. 이로써 하부의 모스 트랜지스터 및 주변회로 영역으로 스트레스가 인가되는 것을 방지하여 패드 영역과 주변회로 영역이 전기적으로 브릿지되는 것을 방지할 수 있다.
도 2e에 도시된 바와 같이, 제 1 콘택 패드(132) 및 제 1 금속 콘택(134)을 포함하는 절연막(122) 상부에 절연막(136, 138)을 형성한다. 절연막(136)은 질화막을 포함하는 것이 바람직하고, 절연막(138)은 산화막을 포함하는 것이 바람직한데, 이는 제 1 금속 콘택(134)과 연결되는 금속 배선(140)이 다마신 공정으로 형성되기 때문이다. 이어서, 제 1 금속 콘택(134)이 노출되도록 절연막(136, 138)을 식각하여 트렌치를 형성한 후, 트렌치에 금속층을 매립하여 금속 배선(140)을 형성한다. 이때, 금속 배선(140)은 구리 배선을 포함하는 것이 바람직하다.
도 2f에 도시된 바와 같이, 금속 배선(140)을 포함하는 절연막(138) 상부에 절연막(142)을 형성한다. 이때, 절연막(142)은 TEOS(Teral ethyl ortho silicate)를 포함하는 것이 바람직하다. 이어서, 패드 영역(ⅰ)의 절연막(142) 일부를 식각하여 제 2 패드 트렌치 및 주변회로 영역(ⅱ)의 금속 배선(140)이 노출되도록 절연막(142)을 식각하여 금속 콘택홀을 형성한다. 그리고, 제 2 패드 트렌치 및 금속 콘택홀 내에 배리어 금속층(144)을 형성한 후, 제 2 패드 트렌치 및 금속 콘택홀이 매립되도록 도전물질(146)을 형성하여 패드 영역(ⅰ)에 제 2 콘택 패드(148)와 주변회로 영역(ⅱ)에 제 2 금속 콘택(150)을 형성한다. 여기서, 배리어 금속층(144)은 티타늄 또는 티타늄 질화막을 포함하는 것이 바람직하고, 도전물질(146)은 텅스텐을 포함하는 것이 바람직하다.
여기서, 제 2 콘택 패드(148)는 후속 패드 오픈부에서 패드와 와이어 본딩 시 인가되는 스트레스가 하부의 모스 트랜지스터를 포함하는 하부 구조물로 전달되지 않도록 하는 제 3 버퍼층의 역할을 한다. 이로써 하부의 모스 트랜지스터 및 주변회로 영역으로 스트레스가 인가되는 것을 방지하여 패드 영역과 주변회로 영역이 전기적으로 브릿지되는 것을 방지할 수 있다.
도 2g에 도시된 바와 같이, 제 2 콘택 패드(148) 및 제 2 금속 콘택(150)을 포함하는 절연막(142) 상부에 금속 패드(152)를 형성한다. 이때, 금속 패드(152)는 알루미늄을 포함하는 것이 바람직하다.
도 2h에 도시된 바와 같이, 금속 패드(152) 상부에 패시베이션층(154, 156)을 형성하고, 패드 영역(ⅰ)의 패시베이션(154, 156)을 식각하여 금속 패드(152)를 노출시키는 패드 오픈부(158)를 정의한다. 이때, 패시베이션층(154)는 HDP(high density plasma) 방식으로 형성되는 것이 바람직하고, 패시베이션층(156)은 질화막을 포함하는 것이 바람직하다.
본 발명에서는 패드 영역(ⅰ)에서 제 1 버퍼층의 역할을 하는 저장전극(114) 및 상부전극(116)과, 제 2 버퍼층의 역할을 하는 제 1 콘택 패드(132)와, 제 3 버퍼층의 역할을 하는 제 2 콘택 패드(148)에 의해 패드 오픈부(158)에서 와이어가 패드 금속과 본딩되는 유발되는 스트레스가 패드 영역 하부의 모스 트랜지스터로 인가되는 것을 방지함으로써 패드 영역과 주변회로 영역이 전기적으로 브릿지되는 것을 방지할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
Claims (33)
- 패드 영역과 주변회로 영역을 포함하는 반도체 기판;
상기 패드 영역의 반도체 기판 상에 구비되는 캐패시터를 포함하는 제 1 버퍼층;
상기 제 1 버퍼층 상부에 구비되는 제 1 콘택 패드를 포함하는 제 2 버퍼층; 및
상기 제 1 콘택 패드 상부에 구비되는 제 2 콘택 패드를 포함하는 제 3 버퍼층을 포함하고,
상기 제 1 버퍼층에 포함되는 상기 캐패시터는 상기 패드 영역에 구비되는 저장전극, 상기 저장전극의 상부에 구비된 지지막, 상기 저장전극과 상기 지지막을 감싼 유전체막 및 상기 유전체막을 감싼 상부전극을 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 버퍼층 하부에 구비되며 상기 패드 영역 및 상기 주변회로 영역의 상기 반도체 기판 상에 구비되는 모스 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈청구항 2에 있어서,
상기 패드 영역 및 상기 주변회로 영역에 형성된 상기 모스 트랜지스터는
폴리실리콘층, 금속층 및 하드마스크층의 적층구조를 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈청구항 2에 있어서,
상기 패드 영역 및 상기 주변회로 영역에 형성된 상기 모스 트랜지스터 상부에 구비되는 제 1 금속 배선을 더 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈청구항 4에 있어서,
상기 주변회로 영역에서 상기 제 1 금속 배선 상부에 구비되는 제 1 금속 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈청구항 4에 있어서,
상기 제 1 버퍼층은 상기 제 1 금속 배선 상부에 구비되는 것을 특징으로 하는 반도체 소자. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 콘택 패드는 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈청구항 5에 있어서,
상기 제 1 콘택 패드의 상부 표면은 상기 제 1 금속 콘택의 상부 표면과 동일한 레이어에 구비되는 것을 특징으로 하는 반도체 소자. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈청구항 5에 있어서,
상기 주변회로 영역에서 상기 제 1 금속 콘택 상부에 구비되는 제 2 금속 배선을 더 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈청구항 9에 있어서,
상기 제 2 금속 배선은 구리 배선을 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈청구항 9에 있어서,
상기 주변회로 영역에서 상기 제 2 금속 배선 상부에 구비되는 제 2 금속 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 2 콘택 패드는 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈청구항 11에 있어서,
상기 제 2 콘택 패드의 상부 표면은 상기 제 2 금속 콘택의 상부 표면과 동일한 레이어에 구비되는 것을 특징으로 하는 반도체 소자. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 콘택 패드 및 상기 제 2 콘택 패드는 절연막에 의해 이격되는 것을 특징으로 하는 반도체 소자. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 패드 영역 및 상기 주변회로 영역에서 상기 제 2 콘택 패드 상부에 구비되는 금속 패드를 더 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈청구항 15에 있어서,
상기 금속 패드는 알루미늄을 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈청구항 15에 있어서,
상기 주변회로 영역에서 상기 금속 패드 상부에 구비되는 패시배이션층에 의해 상기 패드 영역의 상기 금속 패드를 노출시키는 패드 오픈부를 더 포함하는 것을 특징으로 하는 반도체 소자. - 패드 영역과 주변회로 영역을 포함하는 반도체 기판에서, 상기 패드 영역의 반도체 기판 상에 캐패시터를 포함하는 제 1 버퍼층을 형성하는 단계;
상기 제 1 버퍼층 상부에 제 1 콘택 패드를 포함하는 제 2 버퍼층을 형성하는 단계; 및
상기 제 1 콘택 패드 상부에 제 2 콘택 패드를 포함하는 제 3 버퍼층을 형성하는 단계를 포함하고,
상기 제 1 버퍼층을 형성하는 단계는
저장전극을 형성하는 단계;
상기 저장전극 상부에 지지막을 형성하는 단계;
상기 지지막 상부에 유전체막을 형성하는 단계; 및
상기 유전체막 상부에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈청구항 18에 있어서,
상기 제 1 버퍼층을 형성하는 단계 이전,
상기 패드 영역과 상기 주변회로 영역을 포함하는 반도체 기판 상부에 모스 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈청구항 19에 있어서,
상기 패드 영역 및 상기 주변회로 영역에 형성된 상기 모스 트랜지스터는 폴리실리콘층, 금속층 및 하드마스크층의 적층구조를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈청구항 19에 있어서,
상기 패드 영역 및 상기 주변회로 영역에 형성된 상기 모스 트랜지스터 상부에 제 1 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 삭제
- ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈청구항 21에 있어서,
상기 제 2 버퍼층을 형성하는 단계는
상기 제 1 버퍼층 상부로 상기 패드 영역 및 상기 주변회로 영역에 제 1 절연막을 형성하는 단계;
상기 제 1 버퍼층이 노출되도록 상기 제 1 절연막을 식각하여 제 1 패드 트렌치를 형성하는 단계; 및
상기 제 1 패드 트렌치가 매립되도록 배리어 금속층 및 도전물질을 형성하여 상기 제 1 콘택 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈청구항 23에 있어서,
상기 도전물질은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈청구항 23에 있어서,
상기 제 2 버퍼층을 형성하는 단계와 동시에
상기 주변회로 영역에서 상기 제 1 금속 배선 상부에 상기 제 1 절연막을 관통하는 제 1 금속 콘택을 형성하는 단계가 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈청구항 25에 있어서,
상기 제 1 금속 콘택 상부에 제 2 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈청구항 26에 있어서,
상기 제 2 금속 배선을 형성하는 단계는
상기 제 1 절연막 상부에 제 2 절연막을 형성하는 단계;
상기 주변회로 영역의 상기 제 1 금속 콘택이 노출되도록 상기 제 2 절연막을 식각하여 트렌치를 형성하는 단계; 및
상기 트렌치에 금속층을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈청구항 27에 있어서,
상기 제 3 버퍼층을 형성하는 단계는
상기 제 2 절연막 상부에 제 3 절연막을 형성하는 단계;
상기 패드 영역에서 상기 제 2 절연막이 노출되지 않도록 상기 제 3 절연막을 식각하여 제 2 패드 트렌치를 형성하는 단계;
상기 제 2 패드 트렌치가 매립되도록 배리어 금속층 및 도전물질을 형성하여 상기 제 3 콘택 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈청구항 28에 있어서,
상기 도전물질은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈청구항 28에 있어서,
상기 제 3 버퍼층을 형성하는 단계와 동시에
상기 주변회로 영역에서 상기 제 2 금속 배선 상부에 상기 제 3 절연막을 관통하는 제 2 금속 콘택을 형성하는 단계가 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈청구항 28에 있어서,
상기 제 3 절연막 상부에 금속 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈청구항 31에 있어서,
상기 금속 패드는 알루미늄을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈청구항 31에 있어서,
상기 금속 패드를 형성하는 단계 이후,
상기 금속 패드 상부에 패시배이션층을 형성하는 단계; 및
상기 패드 영역의 상기 금속 패드가 노출되도록 상기 패시배이션층을 식각하여 패드 오픈부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130053895A KR102076305B1 (ko) | 2013-05-13 | 2013-05-13 | 반도체 소자 및 그 형성 방법 |
| US14/181,039 US9698142B2 (en) | 2013-05-13 | 2014-02-14 | Semiconductor device and method for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130053895A KR102076305B1 (ko) | 2013-05-13 | 2013-05-13 | 반도체 소자 및 그 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140134132A KR20140134132A (ko) | 2014-11-21 |
| KR102076305B1 true KR102076305B1 (ko) | 2020-04-02 |
Family
ID=51864194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130053895A KR102076305B1 (ko) | 2013-05-13 | 2013-05-13 | 반도체 소자 및 그 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9698142B2 (ko) |
| KR (1) | KR102076305B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102633112B1 (ko) | 2016-08-05 | 2024-02-06 | 삼성전자주식회사 | 반도체 소자 |
| KR20180069629A (ko) | 2016-12-15 | 2018-06-25 | 삼성전자주식회사 | 반도체 장치 |
| WO2020024282A1 (zh) * | 2018-08-03 | 2020-02-06 | 长江存储科技有限责任公司 | 存储器结构及其形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100219502A1 (en) * | 2009-02-27 | 2010-09-02 | Hau-Tai Shieh | MIM Decoupling Capacitors under a Contact Pad |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5986343A (en) | 1998-05-04 | 1999-11-16 | Lucent Technologies Inc. | Bond pad design for integrated circuits |
| KR100567020B1 (ko) * | 1999-07-02 | 2006-04-04 | 매그나칩 반도체 유한회사 | 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법 |
| KR100400047B1 (ko) * | 2001-11-19 | 2003-09-29 | 삼성전자주식회사 | 반도체 소자의 본딩패드 구조 및 그 형성방법 |
| US7361993B2 (en) * | 2005-05-09 | 2008-04-22 | International Business Machines Corporation | Terminal pad structures and methods of fabricating same |
| JP5054359B2 (ja) * | 2006-12-01 | 2012-10-24 | パナソニック株式会社 | 半導体集積回路及びその製造方法 |
| KR20100005393A (ko) | 2008-07-07 | 2010-01-15 | 삼성전자주식회사 | 패드 메탈 박피를 막는 구조를 갖는 반도체 및 그 제조방법 |
| JP5558336B2 (ja) * | 2010-12-27 | 2014-07-23 | 株式会社東芝 | 半導体装置 |
| KR101827353B1 (ko) * | 2011-07-04 | 2018-03-22 | 삼성전자주식회사 | 디램 소자 및 이의 제조 방법 |
-
2013
- 2013-05-13 KR KR1020130053895A patent/KR102076305B1/ko active IP Right Grant
-
2014
- 2014-02-14 US US14/181,039 patent/US9698142B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100219502A1 (en) * | 2009-02-27 | 2010-09-02 | Hau-Tai Shieh | MIM Decoupling Capacitors under a Contact Pad |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20140134132A (ko) | 2014-11-21 |
| US20140332872A1 (en) | 2014-11-13 |
| US9698142B2 (en) | 2017-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI397972B (zh) | Semiconductor device manufacturing method | |
| JP4327644B2 (ja) | 半導体装置の製造方法 | |
| US7884011B2 (en) | Semiconductor device and method of manufacture thereof | |
| US8421238B2 (en) | Stacked semiconductor device with through via | |
| US9728451B2 (en) | Through silicon vias for semiconductor devices and manufacturing method thereof | |
| US10930619B2 (en) | Multi-wafer bonding structure and bonding method | |
| TW201344918A (zh) | 半導體裝置 | |
| JPWO2010035379A1 (ja) | 半導体装置及びその製造方法 | |
| JP2002289623A (ja) | 半導体装置及びその製造方法 | |
| JP2012501077A (ja) | チップ・パッケージ相互作用安定性を高めるための応力緩和ギャップを含む半導体デバイス。 | |
| TW202143426A (zh) | 具有氣隙的半導體封裝體及其製造方法 | |
| JP2007165884A (ja) | 熱的および機械的特性が改善されたボンド・パッドを有する集積回路 | |
| WO2020024282A1 (zh) | 存储器结构及其形成方法 | |
| WO2021159588A1 (zh) | 一种键合结构及其制造方法 | |
| KR20020063015A (ko) | 반도체 소자의 본딩 패드 구조 및 그 제조방법 | |
| KR102076305B1 (ko) | 반도체 소자 및 그 형성 방법 | |
| CN108155155B (zh) | 半导体结构及其形成方法 | |
| TWI344685B (en) | An integrated circuit device and a process for forming the same | |
| KR20000018729A (ko) | 다층 금속배선을 갖는 반도체소자의 패드 및 그 제조방법 | |
| WO2017038108A1 (ja) | 半導体装置、及び半導体装置の製造方法 | |
| CN109712953B (zh) | 一种半导体器件的制造方法和半导体器件 | |
| US11315904B2 (en) | Semiconductor assembly and method of manufacturing the same | |
| JP2003218114A (ja) | 半導体装置及びその製造方法 | |
| JP2015053371A (ja) | 半導体装置およびその製造方法 | |
| US11289370B2 (en) | Liner for through-silicon via |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |